JP6345018B2 - 素子基板、記録ヘッド及び記録装置 - Google Patents

Description

本発明は素子基板、記録ヘッド及び記録装置に関し、特に、例えば、インクジェット方式に従って記録を行うフルライン記録ヘッド及びこれを用いて記録を行う記録装置に関する。

従来より、熱エネルギーを利用して複数の吐出口からインクを吐出するインクジェット記録ヘッドが知られている。この記録ヘッドにおいて安定した吐出特性を得るためには、発熱抵抗体に安定した電圧を印加する必要がある。記録ヘッド用の素子基板には複数の発熱抵抗体列が配置されている。１つの発熱抵抗体列の全ての発熱抵抗体を同時に駆動すると、発熱抵抗体に電力を供給する駆動電源配線とグランド配線に大電流が流れ、配線抵抗によって著しく電圧が降下する。この電圧降下を低減するために、近年の記録ヘッド用の素子基板においては、同時駆動する発熱抵抗体の数を制限している。具体的には、複数の発熱抵抗体を所定の数のブロックに分割して順次駆動する、いわゆる時分割駆動を行うことによって、発熱抵抗体への安定した電圧印加を実現している。

また、同時に複数の発熱抵抗体を駆動すると、駆動電源配線とグランド配線に大電流が流れる。この大電流の供給の立ち上がりと立ち下がりにおいて、駆動電源配線とグランド配線で誘導結合による電磁ノイズが発生することが問題となる。

記録ヘッドには素子基板の発熱抵抗体に駆動電圧を印加する駆動電源配線、グランド配線と、素子基板のロジック回路に信号を送るロジック信号配線等が並行して配線されている。従って、上述の誘導結合による電磁ノイズが発生すると、その電磁ノイズがロジック信号に重畳され、素子基板に設けられたロジック回路に誤動作が生じる可能性がある。そこで、時分割駆動を行う素子基板において、選択されたブロック内の発熱抵抗体に印加される駆動パルスのタイミングをナノ秒単位でそれぞれ遅延させる制御を行っている。このようにして、単位時間当たり流れる電流を小さくすることで電磁ノイズの発生を抑制し、素子基板上のロジック回路が誤動作するのを防止している（特許文献１、２参照）

特許第３３２３５９７号公報 特開２００８−１１４３７８号公報

近年、更なる高速記録を実現するために素子基板を複数配置して、予め記録媒体以上の記録幅を持ったフルライン記録ヘッドが提案されている。フルライン記録ヘッドの場合、原理上、記録ヘッドを走査移動する必要がないので、高速記録が可能であり、ビジネス用途や産業用途の記録装置に用いられるようになってきている。

さて、フルライン記録ヘッドの記録幅は長いので、その電源回路やコンデンサから素子基板までの駆動電源配線の配線長やグランド配線の配線長も長くなる。配線長が長くなると配線の寄生インダクタンス成分が大きくなるため、大電流が流れるとリンギングが発生し、発熱抵抗体の駆動電圧が大きく変動する。駆動電圧がリンギングしている状態で、選択されたブロック内の発熱抵抗体に印加される駆動パルスのタイミングをそれぞれ遅延させると、各発熱抵抗体に印加される駆動パルスに波形差が生じてしまい、各発熱抵抗体で発生するエネルギーに差が生じる。このエネルギーの差によって、吐出口から吐出されるインク吐出量に差が生じ、結果として、記録画像に濃度ムラが生じてしまう。

本発明は上記従来例に鑑みてなされたもので、長い配線の素子基板において、記録素子駆動時の電磁ノイズの発生を抑え、誤動作を防止し、高品位な画像記録が可能な素子基板、記録ヘッド、及び記録装置を提供することを目的とする。

上記目的を達成するために本発明の素子基板は次のような構成からなる。

即ち、液体を吐出するために利用されるエネルギーを発生する複数の記録素子と、複数のバッファ回路を直列に接続して構成され、前記記録素子を駆動するためのヒートイネーブル信号が前記複数のバッファ回路に遅延されながら転送される第１の遅延バッファ群と、複数のバッファ回路を直列に接続して構成され、前記ヒートイネーブル信号が前記第１の遅延バッファ群の複数のバッファ回路の並びと異なる方向に、前記複数のバッファ回路に遅延されながら転送される第２の遅延バッファ群と、制御信号に従って、前記第１の遅延バッファ群と前記第２の遅延バッファ群とを切り替えることによって、前記複数の記録素子それぞれを駆動するための前記ヒートイネーブル信号を用いる場合の遅延順序を切り替える切り替え回路を有することを特徴とする。

また本発明を別の側面から見れば、上記構成の素子基板を用い、前記複数の記録素子に対して、前記ヒートイネーブル信号を供給することにより、前記複数の記録素子により記録を行うことを特徴とする記録ヘッドを備える。

また本発明を別の側面から見れば、上記構成の記録ヘッド、特にインクジェット記録ヘッドを用いた記録装置を備える。

従って本発明によれば、記録素子の駆動時の供給電流の立ち上がりと立ち下がりによる電磁ノイズの発生を抑え、回路の誤動作を防止し、高品位な画像記録を達成することができるという効果がある。

本発明の代表的な実施例であるインクジェット記録装置の内部構成を示す概略側断面図である。 図１に示す記録装置における片面記録時の動作を説明するための図である。 図１に示す記録装置における両面記録時の動作を説明するための図である。 フルライン記録ヘッドの概略構成を示す図である。 駆動電源配線とグランド配線の等価回路を示した図である。 素子基板の一部、特に、記録素子として発熱抵抗体及びその駆動回路を示した回路図である。 本発明の実施例１に従う遅延回路の構成を示す回路図である。 記録素子の駆動タイミングチャートを示した図である。 素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。 従来の素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。 本発明の実施例１の変型例１に従う遅延回路の構成を示す回路図である。 本発明の実施例１の変型例２に従う遅延回路の構成を示す回路図である。 本発明の実施例１の変型例２に従う遅延回路の動作を示すタイミングチャートである。 本発明の実施例２に従う遅延回路の構成を示す回路図とその回路が扱う信号を説明する図である。 本発明の実施例２に従う素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。 本発明の実施例３に従う素子基板の一部、特に、記録素子として発熱抵抗体及びその駆動回路を示した回路図である。 本発明の実施例３に従う素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（built-in）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

次に、インクジェット記録装置の実施例について説明する。この記録装置は、ロール状に巻かれた連続シート（記録媒体）を使用し、片面記録及び両面記録の両方に対応した高速ラインプリンタであり。例えば、プリントラボ等における大量枚数のプリント分野に適している。

＜インクジェット記録装置（図１〜図３）＞
図１は本発明の代表的な実施例であるインクジェット記録装置（以下、記録装置）の内部概略構成を示す側断面図である。装置内部は大きくは、シート供給部１、デカール部２、斜行矯正部３、記録部４、クリーニング部（不図示）、検査部５、カッタ部６、情報記録部７、乾燥部８、シート巻取部９、排出搬送部１０、ソータ部１１、排出トレイ１２、制御部１３などに分けられる。シートは、図中の実線で示したシート搬送経路に沿ってローラ対やベルトからなる搬送機構で搬送され、各ユニットで処理がなされる。

シート供給部１はロール状に巻かれた連続シートを収納して供給するユニットである。シート供給部１は、２つのロールＲ１、Ｒ２を収納することが可能であり、択一的にシートを引き出して供給する構成となっている。なお、収納可能なロールは２つであることに限定はされず、１つ、あるいは３つ以上を収納するものであってもよい。デカール部２は、シート供給部１から供給されたシートのカール（反り）を軽減させるユニットである。デカール部２では、１つの駆動ローラに対して２つのピンチローラを用いて、カールの逆向きの反りを与えるようにシートを湾曲させてしごくことでカールを軽減させる。斜行矯正部３は、デカール部２を通過したシートの斜行（本来の進行方向に対する傾き）を矯正するユニットである。基準となる側のシート端部をガイド部材に押し付けることにより、シートの斜行が矯正される。

記録部４は、搬送されるシートに対して記録ヘッド部１４によりシートの上に画像を形成するユニットである。記録部４は、シートを搬送する複数の搬送ローラも備えている。記録ヘッド部１４は、使用が想定されるシートの最大幅をカバーする範囲でインクジェット方式のノズル列が形成されたフルライン記録ヘッド（インクジェット記録ヘッド）を有する。記録ヘッド部１４は、複数の記録ヘッドがシートの搬送方向に沿って平行に配置されている。この実施例ではＫ（ブラック）、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロ）の４色に対応した４つの記録ヘッドを有する。記録ヘッドの並び順はシート搬送上流側から、Ｋ、Ｃ、Ｍ、Ｙとなっている。なお、インク色数及び記録ヘッドの数は４つには限定はされない。また、インクジェット方式としては、発熱素子を用いた方式、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式等を採用することができる。各色のインクは、インクタンクからそれぞれインクチューブを介して記録ヘッド部１４に供給される。

検査部５は、記録部４でシートに記録された検査パターンや画像を光学的に読み取って、記録ヘッドのノズルの状態、シート搬送状態、画像位置等を検査するユニットである。検査部５は実際に画像を読み取り画像データを生成するスキャナ部と読み取った画像を解析して記録部４へ解析結果を返す画像解析部より構成されている。検査部５はＣＣＤラインセンサであり、シート搬送方向と垂直な方向にセンサが並べられている。

なお、上述のように図１に示した記録装置は、片面記録及び両面記録の両方に対応しているが、図２と図３とはそれぞれ、図１に示す記録装置において片面記録時の動作と両面記録時の動作を説明するための図である。

＜フルライン記録ヘッド（図４〜図６）＞
図４はフルライン記録ヘッドの概略構成を示す図である。

図４に示すように、フルライン記録ヘッドの素子基板１０１には複数の素子基板１０３が千鳥状にプリント配線板１０２に配置され、ヘッド制御基板１０９と、第１のコネクタ１１０とケーブル１０４と第２のコネクタ１１１とを介して、電気的に接続される。素子基板１０３にはインク等の液体を吐出するために利用されるエネルギーを発生する複数の記録素子が実装され、この記録素子の配列方向に複数の素子基板を配置することで記録媒体の幅に相当する記録幅を達成している。各素子基板１０３内の記録素子を駆動するための駆動電圧（ＶＨ）やグランド（ＧＮＤＨ）は、ヘッド制御基板１０９の電源回路１０５で生成される。そして、駆動電源配線１０７−１、１０７−２、１０７−３及びグランド配線１０８−１、１０８−２、１０８−３を介して、各素子基板１０３へ供給される。

また、駆動電圧（ＶＨ）の電圧を安定させるために、ヘッド制御基板１０９にはコンデンサ１０６が実装される。そのコンデンサは部品に一定の厚みがあるため、基板上に実装するためには高さ方向のスペースが必要となる。素子基板１０３から吐出されるインク液滴を記録媒体に正確に着弾させるために、記録媒体と素子基板１０３との間の距離は１ｍｍ程度にする必要がある。そのため、プリント配線板１０２にはコンデンサ１０６を実装する、高さ方向のスペースを確保することが難しく、コンデンサ１０６はヘッド制御基板１０９上に実装されるのである。

さて、駆動電源配線は、図４に示されるように、ヘッド制御基板１０９の駆動電源配線１０７−１と、ケーブル１０４の駆動電源配線１０７−２、プリント配線板１０２の駆動電源配線１０７−３に分けられる。これらを総称して言及するときには単に、駆動電源配線１０７として言及する。同様に、グランド配線１０８は、ヘッド制御基板１０９のグランド配線１０８−１と、ケーブル１０４のグランド配線１０８−２、プリント配線板１０２のグランド配線１０８−３に分けられる。これらを総称して言及するときには単に、グランド配線１０８として言及する。

図５は駆動電源配線１０７とグランド配線１０８の等価回路を示した図である。

駆動電源配線１０７−１、１０７−２、１０７−３、グランド配線１０８−１、１０８−２、１０８−３にはそれぞれ、寄生インダクタンス２０２が存在する。図５では、寄生インダクタンス２０２をヘッド制御基板１０９の部分と、ケーブル１０４の部分と、プリント配線板１０２の部分とに分けて、２０２−１、２０２−２、２０２−３として示している。また、駆動電源配線１０７−１、１０７−２、１０７−３とグランド配線１０８−１、１０８−２、１０８−３のそれぞれには配線抵抗２０１がある。図５において、配線抵抗２０１は、ヘッド制御基板１０９、ケーブル１０４、プリント配線板１０２の各部の配線抵抗２０１−１、２０１−２、２０１−３として分割して図示されている。

寄生インダクタンス２０２は駆動電源配線とグランド配線の配線長に比例して、その値が増加する。フルライン記録ヘッドの場合、その記録幅が記録媒体の幅以上であるため、プリント配線板１０２の駆動電源配線１０７−３とグランド配線１０８−３の配線長は１００ｍｍ以上になる場合がある。また、ヘッド制御基板１０９とフルライン記録ヘッドの素子基板１０１の記録装置における配置上の制約から、ケーブル１０４の駆動電源配線１０７−２とグランド配線１０８−２の配線長も２００ｍｍ以上になる場合がある。そのため、コンデンサ１０６から素子基板１０３までの駆動電源の配線長は３００ｍｍ以上になる場合があり、寄生インダクタンスの値が大きくなる。具体的にはコンデンサ１０６以降の寄生インダクタンス２０２−２及び２０２−３は、合わせて数百ｎＨオーダの値となる。数百ｎＨの寄生インダクタンスに大電流が流れることで、リンギングが発生する。

図６は素子基板１０３の一部、特に、記録素子として発熱抵抗体及びその駆動回路を示した回路図である。

図６において、３０１はイネーブル信号を遅延させるための遅延回路、３０２はインクを加熱し、吐出するための記録素子としての発熱抵抗体群、３０３は発熱抵抗体群３０２を駆動するトランジスタ群である。また、３０４はトランジスタ群３０３を制御する制御ゲート群、３０５は制御ゲート群３０４を介してトランジスタ群３０３に送られるデータをラッチするラッチ回路である。さらに、３０６は制御ゲート群３０４の各制御ゲートを、時分割したブロック単位にアクティブにするブロック選択用ロジック回路である。

なお、発熱抵抗体群３０２の発熱抵抗体（ヒータ）に個別的に言及する場合は、３０２−ａ〜３０２−ｇと添字を付して言及する。同様に、制御ゲート群３０４の制御ゲートに個別的に言及する場合は、３０４−ａ〜３０４−ｇと添字を付して言及する。

ブロック選択用ロジック回路３０６はデコーダ等で構成されており、複数のブロックを順に指定できる構成である。ここでは、説明を簡単にするために、その回路はデコーダでブロック選択信号をデコード後、デコードされたブロック選択信号で１つのブロックを選択する構成であるとする。

またさらに、ＨＥは制御ゲート群３０４の特定の制御ゲートを所定期間イネーブルするヒートイネーブル信号であり、素子基板１０３の外部から入力されるか、素子基板１０３内部のＨＥ生成回路（不図示）で生成される。ＨＥ−ａ〜ＨＥ−ｇは遅延回路３０１によりＨＥ信号を遅延させた信号である。また、ＶＨは発熱抵抗体群３０２に駆動電圧を与える駆動電源配線を束ねた電極パッド、ＧＮＤＨは発熱抵抗体群３０２のグランド配線を束ねた電極パッドである。

次に、以上の構成のインクジェット記録装置とフルライン記録ヘッドを共通実施例として用い、その素子基板に実装される遅延回路のいくつかの実施例について説明する。

図７は本発明の実施例１に従う遅延回路３０１の構成を示す回路図である。

図７において、端子Ａ〜Ｇ、ＨＥは、図６に示した遅延回路３０１のＡ〜Ｇ、ＨＥの端子に対応している。遅延回路３０１は第１の遅延バッファ群４０１と、第１の遅延バッファ群４０１とは異なる遅延順序の第２の遅延バッファ群４０２とから構成される。また、４０３は、例えば、２段のインバータ回路で構成されるバッファ回路、４０４は例えば、ＭＯＳトランジスタによるスイッチで構成される切り替え回路である。切り替え回路４０４は遅延順序制御信号ＣＯＮＴに応じて、端子Ａ〜Ｇに出力される遅延信号を一定時間毎に切り替える役割を果たす。

図７（ａ）は遅延順序制御信号ＣＯＮＴの論理レベルがローレベルの場合の接続状態を示した図であり、端子Ａ〜Ｇには第１の遅延バッファ群４０１で生成された遅延信号が出力される。従って、信号ＨＥ−ａが最も遅延された信号となる。一方、図７（ｂ）は遅延順序制御信号ＣＯＮＴの論理レベルがハイレベルの場合の接続状態を示した図であり、端子Ａ〜Ｇには第２の遅延バッファ群４０２で生成された遅延信号が出力される。従って、信号ＨＥ−ｇが最も遅延された信号となる。

以上のような遅延回路３０１の動作をもとに図６を参照しながら、素子基板１０３の詳細な動作について以下に説明する。

図６によれば、ブロック選択用ロジック回路３０６によって選択された発熱抵抗体群３０２の全ての発熱抵抗体を駆動する。遅延順序制御信号ＣＯＮＴがローレベルの場合、最初に制御ゲート３０４−ｇに信号ＨＥ−ｇが入力され、発熱抵抗体３０２−ｇに駆動パルス信号が入力され、電流が流れ始める。

次に、制御ゲート３０４−ｆに、遅延回路３０１で信号ＨＥ−ｇを所定の時間遅延させた信号ＨＥ−ｆが入力され、発熱抵抗体３０２−ｆに所定の時間遅延した駆動パルス信号が入力され、電流が流れ始める。また次に、制御ゲート３０４−ｅに、遅延回路３０１で信号ＨＥ−ｆを所定の時間遅延させた信号ＨＥ−ｅが入力され、発熱抵抗体３０２−ｅに所定の時間遅延した駆動パルス信号が入力され、電流が流れ始める。このような動作を繰り返し、発熱抵抗体３０２−ｇ、３０２−ｆ、３０２−ｅ、３０２−ｄ、３０２−ｃ、３０２−ｂ、３０２−ａの順序で駆動される。

これに対して、遅延順序制御信号ＣＯＮＴがハイレベルの場合、最初に制御ゲート３０４−ａに信号ＨＥ−ａが入力され、発熱抵抗体３０２−ａに駆動パルス信号が入力され、電流が流れ始める。次に、制御ゲート３０４−ｂに、遅延回路３０１で信号ＨＥ−ａを所定の時間遅延させた信号ＨＥ−ｂが入力され、発熱抵抗体３０２−ｃに所定の時間遅延した駆動パルス信号が入力され、電流が流れ始める。また次に、制御ゲート３０４−ｃに遅延回路３０１で信号ＨＥ−ｂを所定の時間遅延させた信号ＨＥ−ｃが入力され、発熱抵抗体３０２−ｃに所定の時間遅延した駆動パルス信号が入力され、電流が流れ始める。このような動作を繰り返し、発熱抵抗体３０２−ａ、３０２−ｂ、３０２−ｃ、３０２−ｄ、３０２−ｅ、３０２−ｆ、３０２−ｇの順序で駆動される。

図８は記録素子の駆動タイミングチャートを示した図である。

図８において、（ａ）はラッチ信号ＬＴ、イネーブル信号ＨＥ、遅延順序制御信号ＣＯＮＴのタイミングを示すチャートである。図８（ａ）において、ライン時間とは、記録媒体に１列分ないしは１行分の画像を記録するための時間のことである。素子基板は１ラインの記録を所定の数のブロックに分割して、発熱抵抗体を順次駆動していく時分割駆動を行っており、ラッチ時間（ＬＡＴ）は１ブロックあたりの時間のことである。また、ラッチ信号ＬＴは１ブロックを識別するための信号である。この素子基板は遅延順序方向を１ライン時間毎に切り替える。

また、図８（ｂ）は、図８（ａ）の（Ｉ）部分の詳細なタイミングチャート、つまり、遅延順序制御信号ＣＯＮＴの論理レベルがローレベルの場合のタイミングチャートである。一方、図８（ｃ）は、図８（ａ）の（II）部分の詳細なタイミングチャート、つまり、遅延順序制御信号ＣＯＮＴの論理レベルがハイレベルの場合のタイミングチャートである。

図８（ｂ）と図８（ｃ）において、ＶＨはＶＨの電圧波形を、ＧＮＤＨはＧＮＤＨの電圧波形を、ＩＨはＶＨに流れる電流の電流波形をそれぞれ示している。

期間ｔ１において、発熱抵抗体は順次駆動され始める期間であり、電流ＩＨの値は徐々に増加していく（ＩＨの立ち上がり）。この立ち上がり時、駆動電源配線１０７に点在する寄生インダクタンス２０２に電流ＩＨが流れることによって、ＶＨ及びＧＮＤＨにリンギングを引き起こす。具体的には、ＶＨの電圧波形はアンダシュート、ＧＮＤＨの電圧波形はオーバシュートのリンギングが発生する。このため、期間ｔ１において発熱抵抗体３０２の両端に印加される電圧は、期間ｔ２に比べ低くなり、発熱抵抗体３０２に流れる電流も小さくなる。

また、期間ｔ３において、発熱抵抗体は順次駆動を終わる期間であり、電流ＩＨの値は徐々に減少していく（ＩＨの立ち下がり）。この立ち下がり時、寄生インダクタンス２０２に電流ＩＨが流れることによって、ＶＨ及びＧＮＤＨにリンギングを引き起こす。具体的にはＶＨの電圧波形はオーバシュート、ＧＮＤＨの電圧波形はアンダシュートのリンギングが発生する。このため、期間ｔ３において、発熱抵抗体３０２の両端に印加される電圧は、期間ｔ２に比べ高くなり、発熱抵抗体３０２に流れる電流は大きくなる。

このため、最初に選択される発熱抵抗体が発生するエネルギーが最も小さくなり、後に選択される発熱抵抗体になるにつれ、発生エネルギーが徐々に大きくなり、最後に選択される発熱抵抗体が発生するエネルギーが最も大きくなる。このエネルギー差によってフルライン記録ヘッドの吐出口から吐出されるインク吐出量に差が生じる。例えば、遅延順序制御信号ＣＯＮＴがローレベルの場合、最初に選択される発熱抵抗体は３０２−ｇであり、最後に選択される発熱抵抗体は３０２−ａである。図８（ｂ）には、発熱抵抗体３０２−ｇの電流変化（Ｉ ａｔ ３０２−ｇ）と発熱抵抗体３０２−ａの電流変化（Ｉ ａｔ ３０２−ａ）が図示されている。発熱抵抗体３０２−ｇが発生するエネルギーは、発熱抵抗体３０２−ａが発生するエネルギーに対して１１％程度小さくなる。このエネルギー差によって発熱抵抗体３０２−ｇに対応する吐出口から吐出されるインク吐出量は、発熱抵抗体３０２−ａに対応する吐出口から吐出されるインク吐出量に対して３％程度少なくなる。

これに対し、遅延順序制御信号ＣＯＮＴがハイレベルの場合、最初に選択される発熱抵抗体は３０２−ａであり、最後に選択される発熱抵抗体は３０２−ｇである。図８（ｃ）には、発熱抵抗体３０２−ｇの電流変化（Ｉ ａｔ ３０２−ｇ）と発熱抵抗体３０２−ａの電流変化（Ｉ ａｔ ３０２−ａ）が図示されている。発熱抵抗体３０２−ｇが発生するエネルギーは、発熱抵抗体３０２−ａが発生するエネルギーに対して１１％大きくなる。このエネルギー差によって発熱抵抗体３０２−ｇに対応する吐出口から吐出されるインク吐出量は、発熱抵抗体３０２−ａに対応する吐出口から吐出されるインク吐出量に対して３％程度多くなる。

図９は素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。

図９（ａ）は素子基板の吐出口の配置を示しており、記録媒体の搬送方向と直交した方向に１列に吐出口６０１が配置されている。ここで、吐出口６０１−ｇが発熱抵抗体３０２−ｇに対応し、発熱抵抗体３０２−ｇが駆動されると吐出口６０１−ｇからインクが吐出される。また、吐出口６０１−ａが発熱抵抗体３０２−ａに対応し、発熱抵抗体３０２−ａが駆動されると吐出口６０１−ａからインクが吐出される。

図９（ｂ）は吐出されたインクが記録媒体に着弾した様子を示しており、着弾ドットの大きさは吐出量に比例するように描かれている。着弾ドット６０２−ｇは吐出口６０１−ｇから吐出されたインクが着弾したものであり、着弾ドット６０２−ａは吐出口６０１−ａから吐出されたインクが着弾したものである。

この実施例では記録動作の１ライン時間毎に遅延順序を切り替える。例えば、ｎラインの記録では、遅延順序制御信号ＣＯＮＴをローレベルとし、次のラインであるｎ＋１ラインでは、遅延順序制御信号ＣＯＮＴをハイレベルとする。そのため、ｎラインの着弾ドット６０２−ｇは最も小さくなり、吐出口６０１−ａに向かって徐々に大きくなり着弾ドット６０２−ａは最も大きくなる。また、ｎ＋１ラインの着弾ドット６０２−ｇは最も大きくなり、吐出口６０１−ｇに向かって着弾ドット６０２−ａは最も小さくなる。このような動作を図９（ｂ）ではｎライン、ｎ＋１ライン、ｎ＋２ライン、ｎ＋３ラインとして図示されているように１ライン時間毎に繰り返していく。

図９（ｃ）は実施例１に従う素子基板を用いて記録した記録画像を示しており、これによれば１ライン時間毎に遅延順序を切り替えることで、濃度ムラを抑制した画像が記録できる。

これを１ライン時間毎に遅延順序を切り替えず、遅延順序を固定した従来の素子基板を用いて記録をした場合の記録画像と比較する。

図１０は従来の素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。なお、図１０（ａ）〜（ｃ）は図９（ａ）〜（ｃ）に対応したものであり、この実施例とは遅延順序の切り替えがない点が異なっている。

図１０（ｂ）と図９（ｂ）とを比較すると分かるように、従来の素子基板では遅延順序が固定であるために、ラインに関係なく、着弾ドット６０２−ｇが常に小さく、着弾ドット６０２−ａが常に大きくなる。そのため、濃淡にも一定の傾向が表れ、その傾向が視認しやすくなるために図１０（ｃ）と図９（ｃ）とを比較すると分かるように、従来例では記録画像に濃度ムラが生じてしまう。

従って以上説明した実施例に従えば、記録動作における１ライン時間毎に発熱抵抗体の駆動における遅延順序を切り替えるように制御する。これにより、発熱抵抗体から発生するエネルギーの差によるインク吐出量の差と、それによって生じる着弾ドットの大きさの差を記録媒体上に分散され、その結果、記録濃淡を視認しにくくすることで、濃度ムラを抑制した高品位な画像記録が可能となる。

なお、遅延回路３０１の回路構成は図７に示す回路構成に限定されるものではなく、例えば、バッファ回路の数を半分にするような構成でも良い。

図１１は本発明の実施例１の変型例１に従う遅延回路３０１の構成を示す回路図である。

図１１において、端子Ａ〜Ｇ、ＨＥは、図６に示した遅延回路３０１のＡ〜Ｇ、ＨＥの端子に対応している。遅延回路３０１は、バッファ回路４０３、切り替え回路４０４で構成される。この変形例に従う遅延回路３０１では、バッファ回路の入力と出力の接続状態を切り替えることで、遅延順序を切り替える。このような構成にすることで、必要なバッファ回路の数を実施例１に比べ半分にすることができるため、回路面積の点で実施例１に比べ有利となる。

図１１（ａ）は遅延順序制御信号ＣＯＮＴの論理レベルがローレベルの場合の接続状態を示しており、遅延順序は信号ＨＥ−ｇ、ＨＥ−ｆ、ＨＥ−ｅ、ＨＥ−ｄ、ＨＥ−ｃ、ＨＥ−ｂ、ＨＥ−ａとなる。一方、図１１（ｂ）は遅延順序制御信号ＣＯＮＴの論理レベルがハイレベルの場合の接続状態を示しており、遅延順序は信号ＨＥ−ａ、ＨＥ−ｂ、ＨＥ−ｃ、ＨＥ−ｄ、ＨＥ−ｅ、ＨＥ−ｆ、ＨＥ−ｇとなる。

以上のような構成により、バッファ回路の数を半分にしつつ、記録動作の１ライン時間毎に遅延順序を切り替えることができ、実施例１と同じ効果を達成できる。

図１２は本発明の実施例１の変型例２に従う遅延回路３０１の構成を示す回路図である。図１２において、端子Ａ〜Ｇ、ＨＥは、図６に示した遅延回路３０１のＡ〜Ｇ、ＨＥの端子に対応している。遅延回路３０１は、シフトレジスタ９０１、切り替え回路４０４で構成される。この変形例に従う遅延回路３０１では、信号の遅延をフリップフロップ回路９０１を複数、直列に接続して構成したシフトレジスタによって行う。この点が実施例１と実施例１の変型例１と異なる点である。また、各段のフリップフロップ回路のＣＬＫ端子にはクロック信号ＣＬＫが入力され、クロック信号のパルス毎に次段のフリップフロップ回路に信号ＨＥを転送する。

図１２（ａ）は遅延順序制御信号ＣＯＮＴの論理レベルがローレベルの場合の接続状態を示しており、遅延順序は信号ＨＥ−ｇ、ＨＥ−ｆ、ＨＥ−ｅ、ＨＥ−ｄ、ＨＥ−ｃ、ＨＥ−ｂ、ＨＥ−ａの順となる。一方、図１２（ｂ）は遅延順序制御信号ＣＯＮＴの論理レベルがハイレベルの場合の接続状態を示しており、遅延順序は信号ＨＥ−ａ、ＨＥ−ｂ、ＨＥ−ｃ、ＨＥ−ｄ、ＨＥ−ｅ、ＨＥ−ｆ、ＨＥ−ｇの順となる。このような構成にすることで、実施例１と同様に記録動作の１ライン時間毎に遅延順序を切り替える。

図１３は実施例１の変型例２に従う遅延回路の動作を示すタイミングチャートである。

信号ＨＥの基本遅延量ｔｄはクロック信号ＣＬＫの周波数によって決まるため、クロック信号ＣＬＫの周波数を変えることで、信号ＨＥの基本遅延量ｔｄを調整することが可能である。

図１３（ａ）は遅延順序制御信号ＣＯＮＴの論理レベルがローレベルの場合の動作のタイミングチャートを示し、図１３（ｂ）は遅延順序制御信号ＣＯＮＴの論理レベルがハイレベルの場合の動作のタイミングチャートを示している。

この構成では実施例１と同様の効果を達成するのみならず、信号ＨＥの基本遅延量ｔｄを自由に調整できる点が実施例１と実施例１の変型例１に比べ有利である。

図１４は本発明の実施例２に従う遅延回路３０１の構成を示す回路図とその回路が扱う信号を説明する図である。

図１４（ａ）は本発明の実施例２に従う遅延回路３０１の回路を示しており、端子Ａ〜Ｇ、ＨＥは、図６に示した遅延回路３０１のＡ〜Ｇ、ＨＥの端子に対応している。この実施例に従う遅延回路３０１は、デコーダ回路１１０１と乱数発生回路１１０２と遅延バッファ群１１０３で構成される。この実施例に従う遅延回路３０１は、遅延順序がランダム（無作為）である。この点が前述の実施例１と異なる点である。従って、遅延順序は実施例１では２通りであったが、この実施例ではさらに多くの遅延順序を生成することができる。

遅延バッファ群１１０３は信号ＨＥを遅延した信号、即ち、遅延ヒートイネーブル信号ＨＥ１〜ＨＥ７を生成する。ここでは、信号ＨＥ７が最も遅延された信号で、ＨＥ１が最も遅延の少ない信号となる。デコーダ回路１１０１はｎ＋１ビット（ｎは整数）の乱数ビットｂ₀〜ｂ_nに応じて、遅延したヒートイネーブル信号ＨＥ１〜ＨＥ７のいずれかを、端子Ａ〜端子Ｇに選択出力する。

図１４（ｂ）はデコーダ回路１１０１の真理値表である。例えば、乱数（Ｃｏｄｅ）が４の場合は、端子ＧにＨＥ２、端子ＦにＨＥ１、端子ＥにＨＥ４、端子ＤにＨＥ３、端子ＣにＨＥ７、端子ＢにＨＥ５、端子ＡにＨＥ６が出力される。乱数発生回路１１０２は、遅延順序制御信号ＣＯＮＴが反転した場合に新たな乱数（ｂ₀〜ｂ_n）を発生させ、デコーダ回路１１０１に出力する。遅延順序制御信号ＣＯＮＴは１ライン時間毎に反転し、乱数発生回路１１０２は１ライン時間毎に新たな乱数を発生させる。このような動作により、端子Ａ〜端子Ｇには１ライン時間毎にＨＥ１〜ＨＥ７のうちいずれかの信号がランダムに出力される。つまり遅延順序がランダム（無作為）となる。

図１５は実施例２に従う素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。なお、図１５（ａ）〜（ｃ）は図９（ａ）〜（ｃ）に対応したものであり、実施例１とは遅延順序の切り替えがランダムである点が異なっている。

図１５（ｂ）と図９（ｂ）とを比較すると分かるように、実施例１の素子基板では遅延順序が１ライン毎に逆転するが、この実施例では、着弾ドット６０２−ａ、ｇに注目してもライン毎にその大きさがランダムになる。その結果、１ライン時間毎に遅延順序をランダムに切り替えることで、図１５（ｃ）に示すように、記録画像においても、大きさの異なる着弾ドットがランダムに分布するようになり、濃淡差が視認しにくくなる。

以上説明した実施例に従えば、記録動作における１ライン時間毎に発熱抵抗体の駆動における遅延順序をランダムに切り替えるように制御する。これにより、発熱抵抗体から発生するエネルギーの差によるインク吐出量の差と、それによって生じる着弾ドットの大きさの差を記録媒体上に分散され、その結果、記録濃淡を視認しにくくすることで、濃度ムラを抑制した高品位な画像記録が可能となる。

図１６は本発明の実施例３に従う素子基板１０３の一部、特に、記録素子として発熱抵抗体及びその駆動回路を示した回路図である。図１６と図６とを比較すると分かるように、実施例３では、図６に示した構成の素子基板を２つ設け、発熱抵抗体群を２列構成とし、各列で遅延順序が異なるようにしている。この点が実施例１〜２と異なる。なお、図１６に示す構成をさらに拡張し、３列以上、発熱抵抗体群を複数列、設ける構成、少なくとも２列分以上備える構成としても良い。

さて、図１６に戻って説明を続けると、素子基板１０３には、第１の列（記録素子列）の発熱抵抗体群１３０１と第２の列（記録素子列）の発熱抵抗体群１３０２が設けられている。また、第１の列の発熱抵抗体群１３０１のための遅延イネーブル信号を生成する第１の遅延回路１３０３と、第２の列の発熱抵抗体群１３０２のための遅延イネーブル信号を生成する第２の遅延回路１３０４が設けられている。また、第２の遅延回路１３０４にはインバータ１３０５により反転される遅延順序制御信号ＣＯＮＴの反転信号ＣＯＮＴＢが入力される。このような構成により、各列で遅延順序が異なるように制御される。

なお、図１６では、第１の列の発熱抵抗体群１３０１は発熱抵抗体１３０１−ａ〜１３０１−ｇを含み、第２の列の発熱抵抗体群１３０２は発熱抵抗体１３０２−ａ〜１３０２−ｇを含むが、これらは図６で説明した発熱抵抗体と同じものである。また、第１の遅延回路１３０３と第２の遅延回路１３０４の構成は図７で説明したものと同じものである。それ以外の構成については図６で用いたのと同じなので、同じ参照番号や参考記号を用いその説明は省略する。

図１７は実施例３に従う素子基板の吐出口の配置と着弾ドットと記録画像との関係を示す図である。なお、図１７（ａ）〜（ｃ）は図９（ａ）〜（ｃ）に対応したものであり、実施例１とは発熱抵抗体が２列構成である点が異なっている。なお、図１７（ａ）における１４０１−ａ、１４０２−ａ、１４０１−ｇ、１４０２−ｇは吐出口である。

図１７（ｂ）と図９（ｂ）とを比較すると分かるように、実施例１の素子基板では遅延順序が１ライン毎に逆転するが、この実施例では、ｎラインでは第１の列の発熱抵抗体を駆動し、ｎ＋１ラインでは第２の列の発熱抵抗体を駆動する。さらに、ｎ＋２では再び第１の列の発熱抵抗体を駆動し、ｎ＋３ラインでは再び第２の列の発熱抵抗体を駆動する。なお、図１７（ｂ）における１４０３−ａ、１４０４−ａ、１４０３−ｇ、１４０４−ｇは着弾ドットである。

その結果、１ライン時間毎に遅延順序が第１の列と第２の列とで切り替わることで、図１７（ｃ）に示すように、記録画像においても、大きさの異なる着弾ドットが記録媒体上に分散され、記録の濃淡が視認しにくくなる。その結果、実施例３においても、画像ムラを抑制した高品位な画像の記録が実現される。

なお、以上説明した実施例１〜３では、遅延順序を切り替える頻度は１ライン時間毎であったが、本発明はこれに限定するものではなく、２ライン時間毎や４ライン時間毎、またはｎラッチ時間毎でも構わない。

さらに、以上説明した実施例１〜３では、遅延回路と記録素子としての発熱抵抗体（ヒータ）とが同一の素子基板上に実装される構成として説明したが本発明はこれにより限定されるものではない。例えば、記録素子を第１の基板に、遅延回路を第２の基板に実装し、これらの基板を組み込んで記録ヘッドを構成しても良い。またさらに、例えば、フルライン記録ヘッドのように記録幅が長い場合、第１の基板を複数を実装し、第２の基板を１つ或いは複数、実装すると良い。一方、記録ヘッドを往復移動させて記録を行う記録装置に用いられる場合、第１の基板と第２の基板を１つずつ実装して記録ヘッドを構成しても良いし、遅延回路と記録素子とを実装した素子基板を用いて記録ヘッドを構成しても良い。

また、以上説明した素子基板はインクジェット方式のフルライン記録ヘッドに用いられるとして説明し、その素子基板には記録素子として発熱抵抗体（ヒータ）を用いるとしたが本発明はこれにより限定されるものではない。例えば本発明の記録素子基板を一枚もしくは複数枚用いて、記録媒体の幅より小さい記録幅の記録ヘッドで、記録媒体に対してスキャンして記録を行う所謂シリアル型の記録ヘッドにも適用可能である。また、記録素子として、レーザやダイオード等を用いても良い。

１０３ 素子基板、３０１ 遅延回路、３０２ 発熱抵抗体、３０３ トランジスタ、
４０３ バッファ回路、４０４ 切り替え回路

Claims (12)

1. 液体を吐出するために利用されるエネルギーを発生する複数の記録素子と、
   複数のバッファ回路を直列に接続して構成され、前記記録素子を駆動するためのヒートイネーブル信号が前記複数のバッファ回路に遅延されながら転送される第１の遅延バッファ群と、
   複数のバッファ回路を直列に接続して構成され、前記ヒートイネーブル信号が前記第１の遅延バッファ群の複数のバッファ回路の並びと異なる方向に、前記複数のバッファ回路に遅延されながら転送される第２の遅延バッファ群と、
   制御信号に従って、前記第１の遅延バッファ群と前記第２の遅延バッファ群とを切り替えることによって、前記複数の記録素子それぞれを駆動するための前記ヒートイネーブル信号を用いる場合の遅延順序を切り替える切り替え回路を有することを特徴とする素子基板。
2. 前記複数の記録素子を駆動する複数のトランジスタをさらに有し、
   前記ヒートイネーブル信号は、前記第１の遅延バッファ群と前記第２の遅延バッファ群のいずれかから前記複数のトランジスタに転送されることを特徴とする請求項１に記載の素子基板。
3. 前記複数のトランジスタを駆動するための、複数のゲートで構成されるゲート群と、
   前記ゲート群に含まれる前記複数のゲートを時分割でアクティブにする選択回路とをさらに有し、
   前記ヒートイネーブル信号は、前記ゲート群を介して、前記第１の遅延バッファ群と前記第２の遅延バッファ群のいずれかから前記複数のトランジスタに転送されることを特徴とする請求項２に記載の素子基板。
4. 前記制御信号は一定時間毎に論理レベルが反転し、
   前記切り替え回路は前記制御信号に基づいて前記一定時間毎に前記遅延順序を切り替えることを特徴とする請求項１乃至３のいずれか１項に記載の素子基板。
5. 前記一定時間とは、前記複数の記録素子によって構成される記録素子列により１列の記録がなされるのに必要な時間であることを特徴とする請求項４に記載の素子基板。
6. 前記素子基板は、
   前記複数の記録素子からなる記録素子列を少なくとも２列分以上備え、
   前記少なくとも２列分以上の記録素子列それぞれに対応して、前記切り替え回路を複数、備えることを特徴とする請求項１乃至５のいずれか１項に記載の素子基板。
7. 前記制御信号の論理レベルを反転させるインバータ回路をさらに有することを特徴とする請求項６に記載の素子基板。
8. 前記制御信号により、前記複数の記録素子列ごとに当該記録素子列に含まれる記録素子の遅延順序を異ならせることを特徴とする請求項６に記載の素子基板。
9. 請求項１乃至８のいずれか１項に記載の素子基板を用い、
   前記複数の記録素子に対して、前記ヒートイネーブル信号を供給することにより、前記複数の記録素子により記録を行うことを特徴とする記録ヘッド。
10. 前記記録ヘッドは記録媒体の幅に対応した記録幅を持つフルライン記録ヘッドであることを特徴とする請求項９に記載の記録ヘッド。
11. 前記記録ヘッドは記録媒体にインクを吐出して画像を記録するインクジェット記録ヘッドであることを特徴とする請求項９又は１０に記載の記録ヘッド。
12. 請求項１１に記載のインクジェット記録ヘッドを用いて記録を行う記録装置。

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