JP4880994B2

JP4880994B2 - 記録ヘッドおよび記録装置

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Publication number: JP4880994B2
Application number: JP2005372521A
Authority: JP
Inventors: 雄一郎赤間; 公之林崎; 正彦小川; 康徳武居
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Priority date: 2005-12-26
Filing date: 2005-12-26
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Description

本発明は、安定したプリントを行い得る記録ヘッドおよびこの記録ヘッドを用いて記録を行う記録装置に関するものである。

従来から、複数個の記録素子を一列、もしくは複数列に配置してなる記録ヘッドが種々知られている。この種の記録ヘッドは、記録素子Ｎ個を１ブロックとして同時駆動可能な駆動用集積回路を同一基板上に数個または数十個搭載している。そして画像データを各記録素子に対応させて整列させることにより、紙等の被記録材に任意の記録を行わせている。これらのヘッドとして吐出口からインクを吐出するための吐出エネルギーを発生する電気熱変換素子を記録素子として複数個配列したヘッドが知られている。このような記録ヘッドでは、記録素子を駆動するための電力が大きなものになる等の理由で記録素子を複数のブロックに分割し、ブロック毎に順次または分散駆動する方法が知られている。

また電力の点だけでなく一つの記録素子が連続して駆動されると熱が蓄積され、記録濃度の変化を生じる可能性がある。また、記録素子はこれに隣接する記録素子からもその熱の影響を受ける。また、インクジェット記録装置においては隣接する記録素子を同時に駆動すると、インク吐出の際に生じる圧力により、各々のノズルに相互的な圧力による干渉を受ける。この圧力干渉（クロストーク）により、記録濃度の変化を生じる場合がある。このために記録素子を駆動した後に、ある程度放熱もしくはクロストークを避ける休止時間を設けることが望ましい。

以上のような点に関して同時駆動する記録素子を列方向に対して分散させる分散駆動が知られている。この駆動方法によれば隣接した記録素子が同時に駆動することがない為、休止時間を設けることによって隣接記録素子からの影響を排除することを可能にしている。その具体的な例として、同時駆動可能な記録素子の全てに共通に接続された複数のイネーブル端子により分散駆動を実現している。図７に従来の記録ヘッドの記録素子駆動回路を示す。

従来型の回路の駆動方法としては、クロック端子ＣＬＫより画像データ転送クロックを、データ信号端子ＤＡＴＡより画像データをシフトレジスタ８に転送する。画像データをラッチ１１にラッチするために、ラッチ端子ＬＡＴより信号入力し、各記録素子に対応して画像データを整列させれば、ラッチパルス信号の周期分、画像データに合わせて記録素子への通電がブロック毎に可能となる。時分割駆動する単位となるブロック選択は、ＥＮＢ＿０、ＥＮＢ＿１、ＥＮＢ＿２、ＥＮＢ＿３のオン・オフの組み合わせがデコーダにより１６ブロックにデコードされることでなされる。ラッチパルスの周期の範囲内で、ブロックを順次選択していきこのブロックの範囲内でヒートイネーブル端子ＨＥＡＴ＿１、ＨＥＡＴ＿２より駆動パルス信号を１６ブロック分数入力することにより、時分割分散駆動を達成できる。記録素子に与える駆動パルス信号の幅は、高分解能な制御ができるように機能素子（ドライバ）３の立上がり立下り時間を高速にしている。
特開平０７−０６８７６１号公報

しかしながら、上記構成の記録ヘッドにおいて記録ヘッドの高速化、高精細カラー化、記録ヘッドデバイスの小型化を達成する場合には次のような課題を生じる場合がある。同時駆動する記録素子数により、配線において記録電流集中による問題が生じることがある。これは駆動パルス信号の立上がり、立下り時のスイッチングノイズに基づく誤動作である。例えば機能素子１０の立上がり立下り時間ｔを１００ナノ秒、配線の自己インダクタンスＬを１００ナノヘンリー、その時に流れる集中電流を１アンペアとすると、
Ｖ＝Ｌ・ｄｉ／ｄｔ
＝１００×１０^−９×１／１００×１０^−９
＝１〔Ｖ〕
となり、１ボルトもの誘導電圧がノイズとして生じることになる。このノイズレベルはＣＭＯＳもしくはＴＴＬ等の論理ゲート回路部においてかなりの影響を与えるものである。特に３．３ボルト以下のＣＭＯＳ論理ロジックの場合、スレッショルドレベルに達するほどのレベルである。このように、大電流をスイッチングする機能素子１０を有する制御ブロックと、シフトレジスタやラッチを構成するＣＭＯＳもしくはＴＴＬ等の論理ゲート回路部が同居しているような記録ヘッドデバイスでは誤動作を引き起こす場合がある。

記録ヘッドの高速化、高精細化を計ると記録素子数の増加に伴い、分割駆動させるブロック数の増加、及び同時駆動させる素子数が増加することが考えられる。しかし高速化という点からブロック数の増加には限界があるため、同時駆動する素子数を増やす方向の要請が強まる傾向にあり、記録電流集中の値も大きくなりノイズレベルが高くなることになる。

従来からこのような同時駆動時のスイッチングノイズは問題になっており、そのための対策がいくつか知られている。例えば同じブロックとして駆動する記録素子へ与える駆動制御パルス信号を段階的に遅らせる方法がある。この方法の場合、スイッチングノイズのレベルと幅を考慮し、駆動パルス信号を記録素子に印加するタイミングを段階的に遅らせる遅延素子をパルス幅規定信号のする構成としている。しかしながらこの方法は、１つのブロックの駆動期間内における駆動数がさらに増加したときには次のような課題がある。通常、駆動周期内（１記録素子を連続して駆動する周期）に全ての記録素子を駆動できるようにパルス幅許容時間を割り当てる。しかしこのために十分な遅延時間が取れず、スイッチングノイズの影響を防止することが困難になってしまう。

本発明は上記の事情を鑑みてそれを解決するためになされたものである。記録素子に与える駆動パルス信号を段階的に遅らせるだけでなく、時分割ブロック信号をも段階的に遅らせる。このことで、記録素子を同じブロック内で駆動させる際に発生するスイッチングノイズの影響を防止する記録ヘッドを提供することを目的とするものである。

上述の課題である記録素子の増大、及び高速駆動を行う際に、記録素子同時駆動時に生じるスイッチングノイズに記録制御部が影響されないように、本発明の記録ヘッドは以下の構成を備える。

複数の記録素子と、前記記録素子に対応して夫々設けられ前記記録素子を通電する複数のドライバと、前記記録素子に通電するパルスの時間幅を規定するためのパルス幅規定信号を入力する入力手段と、前記複数の記録素子を隣り合う所定数の記録素子ごとに複数のブロックに分割し、各ブロックに含まれる記録素子を異なるタイミングで通電するための時分割制御信号を生成する生成手段とを有する記録ヘッドにおいて、前記入力手段から入力されたパルス幅規定信号を前記複数のドライバへ供給するための第１の共通配線において隣り合うブロックの間に対応する位置に配置され、前記パルス幅規定信号を遅延させる第１の遅延手段と、前記生成手段で生成された複数の時分割信号を前記複数のドライバへ転送するための第２の共通配線において隣り合うブロックの間に対応する位置に配置され、前記時分割制御信号を遅延させる第２の遅延手段と、を有することを特徴とする。

また、上記ヘッドと制御手段を有する装置である。

本発明の構成により高速プリントに不可欠である記録素子の増大や高密度実装に伴う同時駆動される発熱体数の増加に対しても、発生するノイズの画像データ制御ラインへの影響を低減する。このことで、安定した記録を実現することができる。

以下、添付の図面を参照して本発明の好適な実施形態を説明する。

［本発明を適用可能な記録装置の説明］
図１０は、本発明が適用できるインクジェット記録装置の概観図である。同図において、キャリッジＨＣは、リードスクリュー５００４の螺旋溝５００５に対して係合するピン（不図示）を有し、リードスクリュー５００４の回転に伴って矢印ａ，ｂ方向に往復移動される。このキャリッジＨＣには、インクジェットカートリッジＩＪＣが搭載されている。インクジェットカートリッジＩＪＣは、インクジェットヘッドＩＪＨ（以下、ヘッドユニットという）及び記録用のインクを貯蔵するインクタンクＩＴを具備する。

５００２は紙押え板であり、キャリッジの移動方向に亙って紙をプラテン５０００に対して押圧する。プラテン５０００は不図示の搬送モータにより回転し、記録紙Ｐを搬送する。５０１６は記録ヘッドの前面をキャップするキャップ部材５０２２を支持する部材である。これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー５００４の作用によって処理が行えるように構成されている。しかし、周知のタイミングで所望の作動を行うようにすれば、本例にはいずれも適用できる。

次に、上述した装置の記録制御を実行するための制御構成について、図２に示すブロック図を参照して説明する。制御回路を示す同図において、１７００は記録信号を入力するインターフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するプログラムＲＯＭである。また、１７０３は各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておくダイナミック型のＲＡＭ（以下、ＤＲＡＭ）である。１７０４は記録ヘッド１７０８に対する記録データやヘッド駆動のための信号の供給制御を行うゲートアレイであり、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。以上は本体側制御部１０１が有する構成である。

１７０９は記録紙Ｐを搬送するための搬送モータ（図１０では不図示）である。１７０６は搬送モータ１７０９を駆動するためのモータドライバ、１７０７はキャリッジモータ５０１３を駆動するためのモータドライバである。

上記制御構成の動作を説明すると、インターフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、キャリッジＨＣに送られた記録データに従ってインクジェットヘッドＩＪＨが駆動され、記録紙Ｐ上への画像記録が行われる。

なお、インクジェットヘッドＩＪＨの記録素子部を駆動するに際して、最適な駆動を行なうために、ヘッドユニット１０３内のメモリに保持されている特性情報が参照され、各記録素子の駆動形態が決定される。また、以下の説明では、インクジェットヘッドＩＪＨを記録ヘッドと称する。

［第１の実施形態］
図１１は本発明を適用可能な記録ヘッドの構成を特徴的な部分のみ模式的に示した図である。構成例として、本発明の一実施例としてインクジェット記録ヘッド用基板１に、複数の記録用素子（図ではｓｅｇ．０からｓｅｇ．２５５まで２５６個・１列）２を設けた例である。記録用素子上に構造的に設けられたインク吐出ノズル（図示せず）にインクを供給するインク供給口１４をこの基板に対して異方性エッチング、もしくはサンドブラスト等の処理によって形成したものである。インク供給口１４に対し、一列（数ノズル単位で段違いに配列することも可）に電気熱変換体（抵抗体）で構成された記録用の素子（記録素子）列２を配置する。記録素子は後で説明するが、記録画像データにあわせて選択的に駆動されるよう制御回路に接続されている。更に記録素子列２を個別に駆動制御するＭＯＳ−ＦＥＴ等の機能素子（ドライバ）列３とその個別制御を可能にする回路配線９が続いて配置される。電源供給用共通電極（ＶＨ）４、電源接地用共通電極（ＧＮＤＨ）５は前記記録素子列や機能素子列を挟むように配置してもよい。機能素子と多層になるように配置してもよい。インクジェット記録ヘッドの構成に合わせて共通電極を配置することが可能である。

近年の基板は上記記録素子列だけでなく、ドライバ列のような機能素子群やその制御回路まで内蔵して構成するものが多く、記録装置全体のコスト低減に貢献している。その中で数百ノズルにもわたる記録素子列を個別制御するために重要な役割を果たすのがシフトレジスタ回路１０、ラッチ回路１１等である。記録素子が増加した場合でも、制御端子数を記録素子数に合わせて増やす必要がないため、この回路の組み合わせで構成された制御回路を有するインクジェット記録ヘッド用基板が主流になりつつある。インクジェット記録ヘッドの場合、前述のようにインク流によるクロストークという現象が生ずる。吐出ノズルから吐出されるインク滴はクロストークにより不安定になることがある。このため、隣接する記録素子を同時に駆動しないよう、分離して制御できるようになっている。これらはＨＥＡＴ＿１、ＨＥＡＴ＿２という端子に通電信号（パルス幅規定信号）を加えることで制御が可能である。前述のラッチ回路１１による記録素子個別制御信号と上記通電信号と、さらに時分割駆動信号とのＡＮＤ出力によって記録素子を駆動する。時分割制御信号端子ＥＮＢ＿０（１，２，３）からの時分割制御信号は記録ヘッドの駆動ブロックに対応して設定されている。時分割の方法、選択回路、配線の構成は多岐にわたるものであり、本構成に限るものではない。符号９で示される枠内の１５は遅延回路であり、遅延回路１つにつき所定の時間の信号遅延を生じさせる。時分割駆動信号線ＢＬＯＣＫ内の１５も同じく遅延回路である。遅延回路の接続数が増せばそれに比例して遅延時間も増す。ローバスフィルター或いはバッファより構成される遅延回路１５の例を図５（ａ）（ｂ）に示す。遅延時間は、同時駆動する記録素子の駆動電流や記録素子の電流の立上がり・立下がり時間に応じて設定されるが、おおよそ数ｎｓ〜数１０ｎｓ程度である。必要な遅延時間を生じさせる回路の構成は多岐にわたり、特に本構成に限るものではない。番号で示さない部分は、インクジェット記録ヘッド用基板に記録電流を通電したり、記録の制御を行うための制御端子パッドである。７の時分割駆動回路等から延長して配線される複数の制御系列配線は、カラー化に対応した場合でも共通に使用されることがあるため、インクジェット記録ヘッド用基板１の表面を這い巡らす形で敷設される。

図８は図１１の記録ヘッド回路構成における駆動タイミングチャートの例である。インクジェット記録ヘッドのノズル列画像データとして展開された後は、そのデータをＤＡＴＡ端子へ入力する。このデータ信号は基本的にシリアルデータであり、シフトレジスタ回路１０に供給され、本構成では記録素子２５６個分の幅でそのデータをラッチ回路１１に一時的に保持する。保持するためのラッチクロックに相当するのがＬＡＴ端子である。このデータは次のデータが入力されるまで保持されている。２５６個の記録素子は１６個ずつの１６ブロックに分けられ、このブロック単位で時分割駆動をなされている。ＥＮＢ＿０、ＥＮＢ＿１、ＥＮＢ＿２、ＥＮＢ＿３は時分割駆動を行うための時分割制御信号の端子であり、この４信号のハイ・ローの入力を図９のようにデコードした出力ＢＬＯＣＫ＿ｎで１６ブロックの選択を行う。ラッチ回路でデータが保持されている間に１６ブロックを順次選択する（図示せず）。そして、前述の記録素子を通電制御するＨＥＡＴ＿１、ＨＥＡＴ＿２の通電信号を入力する。そして画像データにあわせて記録素子の選択がなされ、その通電信号（パルス幅規定信号）が規定するパルス幅にて記録電流が記録素子に通電される。ＨＥＡＴ＿１、ＨＥＡＴ＿２を図のようにシフトして印加することで、パルス幅を入力するトータル時間をデータ転送クロック送信時間の範囲内で短くすることができる。これはインク吐出の周期を少しでも短くし、記録装置の高速化につなげるひとつの手段である。このように図１１の回路の範囲で、記録ヘッドを駆動するタイミングチャートをいくつか設定することができる。記録装置の印刷モード等に合わせて時間を設定することが可能である。

図１は図１１の記録ヘッド回路構成における各記録素子に入力される信号の例である。遅延回路の動作の例である。本構成では、ｓｅｇ．０からｓｅｇ．１５までは遅延は入らず、ｓｅｇ．１６からｓｅｇ．３１までに１段の遅延が、ｓｅｇ．３２からｓｅｇ．４７までは２段の遅延が、順次１段ずつ遅延が増えていく。ｓｅｇ．２２４からｓｅｇ．２５５では１５段の遅延が入るように設定されている。遅延の段数の異なる各記録素子へのブロック信号を、ｍをブロック信号線の番号とし、ｎを遅延の段数として、ＢＬＯＣＫ＿ｍ＿ｎとする。また、遅延の段数の異なる各記録素子へ与える通電信号を、ｎを遅延の段数として、ＨＥＡＴ＿１＿ｎ、ＨＥＡＴ＿２＿ｎとする。

図６では、ＢＬＯＣＫ＿０が共通で遅延の段数のみ異なるという点で、ｓｅｇ．０＋１６ｎ（ｎは遅延の段数）について特に図示している。ＨＥＡＴ＿１、ＨＥＡＴ＿２はパルス幅がＢＬＯＣＫ＿０の間に入るようタイミングをずらして入力される。遅延が一段入るごとに遅延時間ｔ_ＤＬずつ遅延するため、ＢＬＯＣＫ＿０＿０では遅延はないが、ＢＬＯＣＫ＿０＿７ではｔ_ＤＬの７倍、ＢＬＯＣＫ＿０＿１５ではｔ_ＤＬの１５倍、ＢＬＯＣＫ＿０＿０から遅延している。

同様に、ｓｅｇ．０のＨＥＡＴ＿１＿０ではＨＥＡＴ＿１から遅延はないが、ｓｅｇ．１１２のＨＥＡＴ＿２＿７ではｔ_ＤＬの７倍、ｓｅｇ．２４０のＨＥＡＴ＿２＿１５ではｔ_ＤＬの１５倍、ＨＥＡＴ＿２から遅延している。したがって、どのノズルにおいてもＨＥＡＴ＿１、ＨＥＡＴ＿２がＢＬＯＣＫ＿０内に収まっており、十分な遅延時間を取ることが可能である。ＢＬＯＣＫ＿０及びＳＭＡＬＬに遅延が入っていない場合は、次のようになるそれはＤＡＴＡ＿１＿１５とＢＬＯＣＫ＿０＿０（ＳＭＡＬＬ＿０）を比較して明らかなように、ＤＡＴＡ＿１＿１５がＢＬＯＣＫ＿０＿０（ＳＭＡＬＬ＿０）からはみ出してしまう。これではｓｅｇ．２２６には十分なエネルギーが与えられず、記録素子を駆動することは不可能である。

なお、本構成では１つの記録素子におけるＢＬＯＣＫとＨＥＡＴ＿１（ＨＥＡＴ＿２）の遅延の段数は常に同一にしている。

しかしそもそもＢＬＯＣＫの幅はＨＥＡＴ信号のパルス幅よりマージンをもって広く設定していることが一般的である。したがって、ＨＥＡＴ＿１（ＨＥＡＴ＿２）がＢＬＯＣＫの内に収まるのであれば、ＢＬＯＣＫの遅延の段数を少なくする構成であっても良い。例えば、ＨＥＡＴ＿１（ＨＥＡＴ＿２）の遅延が２段入るごとに１段遅延を入れるといった構成が考えられ、ＢＬＯＣＫ信号線上の遅延回路を削減できるというメリットが得られる。

以上説明により、時分割駆動を行うブロック選択部に遅延回路を設けたことにより、十分な遅延時間を取りスイッチングノイズの影響を防止することが可能である。

なお、本発明は上記構成のようなサーマルインクジェットヘッドに限らない。つまり、所定の記録素子数からなるブロックを単位として時分割駆動を行い、同一ブロック内で同時駆動する記録素子に対して遅延をもたせて駆動する記録ヘッドであれば、どのような記録ヘッドであっても良い。インクジェットでないサーマルヘッドや圧電素子で吐出するタイプのインクジェットヘッドであっても上記の条件を満たしていれば本発明は適用可能である。

［第２の実施形態］
図３は本発明を適用可能な記録ヘッドの構成を特徴的な部分のみ模式的に示した図である。図１１と異なる構成について以下に説明する。６は７の時分割駆動信号系列配線を出力配線とするブロック選択のための制御回路で、記録素子群を３２ノズルずつのブロックに分け選択し時分割駆動するための回路である。通常デコーダ回路やシフトレジスタ回路で構成されるものである。８は記録素子に記録電流を通電する駆動パルスの通電時間設定用ＡＮＤ回路列である。本実施例の構成においては、隣接する記録素子のヒータ抵抗値とノズル形状を変えることにより、異なるサイズのインク吐出量を実現している。このような大小ヒータを交互に配置しているため、大小をひとつのペアとして駆動制御している。前述のクロストークを考慮した駆動制御は、このペアをひとつとした回路構成となっている。これらはＨＥＡＴ＿１、ＨＥＡＴ＿２という端子に通電信号を加えることで制御が可能である。前述のラッチ回路１１による記録素子個別制御信号とＨＥＡＴ＿１、ＨＥＡＴ＿２信号のＡＮＤ出力が９の個別制御回路配線およびＡＮＤ回路列となる。このＡＮＤ回路の出力を決定するのが、６で示す時分割駆動用デコーダ回路の出力である時分割駆動信号系列配線７である。これらの信号は記録ヘッドの駆動ブロックに対応して設定されており、時分割の方法、選択回路、配線の構成は多岐にわたるものであり、本構成に限るものではない。７及び８内の１５は遅延回路であり、遅延回路１つにつき所定の時間の信号遅延を生じさせる。番号で示さない部分は、インクジェット記録ヘッド用基板に記録電流を通電したり、記録制御を行うための制御端子パッドである。７の時分割駆動回路等から延長して配線される複数の制御系列配線は、カラー化に対応した場合でも共通に使用されることがあるため、インクジェット記録ヘッド用基板１の表面を這い巡らす形で敷設される。

インクジェット記録ヘッドは、電流を流すことで記録ヘッド基板自体の温度は上昇するが、低温度環境では、インクの温度、ヘッド基板の温度ともに低く、すぐにインクの吐出を開始すると本来のインクの吐出性能を出せないことが多い。そのためヘッド基板を加熱制御し、常温環境と同等にするための基板加熱用サブヒータ１２を具備する。１２は記録素子と同様の材質で作り込まれた抵抗素子が一般的である。更に環境温度を検知するための基板温度センサ１３を併設する。同一基板に設置するために、基板上に作りこむことが可能なアルミニウム抵抗素子やダイオード等の素子を用いることが多い。これら温度調節制御のための素子は、記録ヘッド基板に直接取り付ける方法でも同様な効果は得られる。ヘッド基板に接するインクの温度や基板温度を直接検知する精度を必要とする場合、同一基板上に作り込むのが最適な構成といえる。
記録ヘッドに温度調節制御部品を取り付ける必要がないので、記録ヘッドコストの低減が可能である。

図４は図３の記録ヘッド回路構成における駆動タイミングチャートの例である。インクジェット記録ヘッドのノズル列画像データとして展開された後は、そのデータをＤＡＴＡ端子へ入力する。このデータ信号は基本的にシリアルデータであり、シフトレジスタ回路１０に供給され、適当な分割幅でそのデータをラッチ回路１１に一時的に保持する。保持するためのラッチクロックに相当するのがＬＡＴ端子である。このデータは次のデータが入力されるまで保持されているので、その間に前述の記録素子を通電制御するＨＥＡＴ＿１、ＨＥＡＴ＿２信号を入力すれば、画像データにあわせて記録素子の記録通電が選択的になされるというものである。近年では記録ヘッドへの端子数を低減するため、時分割駆動設定データもＤＡＴＡ端子に画像データとともにシリアル転送する方法が知られている。駆動タイミングチャートの一部を拡大説明した図の例は、１６個の記録素子個別制御データと時分割駆動するブロック番号を設定するデータである。更に諧調選択として大小何れかのヒータを駆動する選択データまで、本ＤＡＴＡ端子に入力することが可能なものである。この駆動タイミングによれば、１６×２^２＝６４ノズル分の駆動が大小何れかの画像データ選択により駆動できる。時分割設定データと同時に必要な記録素子の個別制御データをセットできるので、６４ノズル分のシフトレジスタ、ラッチ回路を必要としない点は、記録ヘッド基板サイズの低減に大きく貢献する。また時分割駆動制御に対応するシリアルデータビットを追加すれば２のべき乗でブロックを増加させることができるので、本構成のデータ転送は記録素子の増加に柔軟に対応できる。このためこのデータをラッチした後、ＨＥＡＴ信号を印加すれば、そのパルス幅にて記録電流が記録素子に通電される。ＨＥＡＴ＿１、ＨＥＡＴ＿２を図のようにシフトして印加することで、パルス幅を入力するトータル時間をデータ転送クロック送信時間の範囲内で短くすることができる。これはインク吐出の周期を少しでも短くし、記録装置の高速化につなげるひとつの手段である。このように図３の回路の範囲で、記録ヘッドを駆動するタイミングチャートをいくつか設定することができる。記録装置の印刷モード等に合わせて時間を設定することが可能である。

図６は図３の記録ヘッド回路構成における各記録素子に入力される信号の例である。遅延回路の動作の例である。本構成では、ｓｅｇ．０からｓｅｇ．１５までは遅延は入らず、ｓｅｇ．１６からｓｅｇ．３１までに１段の遅延入る。また、ｓｅｇ．３２からｓｅｇ．４７までは２段の遅延が、順次１段ずつ遅延が増えていき、ｓｅｇ．２２４からｓｅｇ．２５５では１５段の遅延が入るように設定されている。遅延の段数の異なる各記録素子へのブロック信号を、ｍをブロック信号線の番号とし、ｎを遅延の段数として、ＢＬＯＣＫ＿ｍ＿ｎとする。また、遅延の段数の異なる各記録素子への大小選択信号を、ｎを遅延の段数として、ＬＡＲＧＥ＿ｎ（ＳＭＡＬＬ＿ｎ）とする。また、ＨＥＡＴ＿１、ＨＥＡＴ＿２とノズル選択のＤＡＴＡ信号のＡＮＤを取ったものを、ｎを遅延の段数として、ＤＡＴＡ＿１＿ｎ、ＤＡＴＡ＿２＿ｎとする。図６では、ＢＬＯＣＫ＿０とＳＭＡＬＬが共通で遅延の段数のみ異なるという点で、ｓｅｇ．０＋１６ｎ，ｓｅｇ．２＋１６ｎ（ｎは遅延の段数）について特に図示している。ＢＬＯＣＫ＿０とＳＭＡＬＬはラッチクロックが入力されるまで常に保持されており、ＨＥＡＴ＿１、ＨＥＡＴ＿２はパルス幅がこの間に入るようタイミングをずらして入力される。ＨＥＡＴ＿１（ＨＥＡＴ＿２）とＤＡＴＡ＿１＿０（ＤＡＴＡ＿２＿０）のタイミングは等しいが、遅延が一段入るごとに遅延時間ｔ_ＤＬずつ遅延する。このためＤＡＴＡ＿１＿７ではｔ_ＤＬの７倍、ＤＡＴＡ＿１＿１５ではｔ_ＤＬの１５倍、ＨＥＡＴ＿１から遅延している。

これと同様に、ＢＬＯＣＫ＿０＿０（ＳＭＡＬＬ＿０）では遅延はなく、ＢＬＯＣＫ＿０＿７（ＳＭＡＬＬ＿７）ではｔ_ＤＬの７倍、ＢＬＯＣＫ＿０＿１５（ＳＭＡＬＬ＿１５）ではｔ_ＤＬの１５倍、ＢＬＯＣＫ＿０＿０から遅延はない。そして、どのノズルにおいてもＤＡＴＡ１、ＤＡＴＡ２がＢＬＯＣＫ＿０（ＳＭＡＬＬ）内に収まっており、十分な遅延時間を取ることが可能である。ＢＬＯＣＫ＿０及びＳＭＡＬＬに遅延が入っていない場合は、ＤＡＴＡ＿１＿１５とＢＬＯＣＫ＿０＿０（ＳＭＡＬＬ＿０）を比較して明らかなように、ＤＡＴＡ＿１＿１５がＢＬＯＣＫ＿０＿０（ＳＭＡＬＬ＿０）からはみ出してしまう。これではｓｅｇ．２２６には十分なエネルギーが与えられず、記録素子を駆動することは不可能である。

なお、本構成では１つの記録素子におけるＢＬＯＣＫとＤＡＴＡ＿１（ＤＡＴＡ＿２）の遅延の段数は常に同一にしている。しかし、そもそもＢＬＯＣＫの幅はＨＥＡＴ信号のパルス幅よりマージンをもって広く設定していることが一般的である。そこで、ＤＡＴＡ＿１（ＤＡＴＡ＿２）がＢＬＯＣＫの内に収まるのであれば、ＢＬＯＣＫの遅延の段数を少なくする構成であっても良い。

例えば、ＤＡＴＡ＿１（ＤＡＴＡ＿２）の遅延が２段入るごとに１段遅延を入れるといった構成が考えられ、ＢＬＯＣＫ信号線上の遅延回路を削減できるというメリットが得られる。

以上説明により、時分割駆動を行うブロック選択部及び大小の諧調選択部に遅延回路を設けたことにより、十分な遅延時間を取りスイッチングノイズの影響を防止することが可能である。

以上説明したように、本発明の記録ヘッドによれば、記録素子、ブロック選択部、駆動パルス幅入力部、駆動パルス信号のタイミングをずらす遅延回路と共に、ブロック選択部にも遅延回路を設けた構成とする。このことで、高速プリントに不可欠な吐出口数の増大などに伴う同時駆動する発熱体数の増加に対しても、ノイズが画像データ制御ラインに与える影響を防止することが可能で、安定した動作を実現できる。

本発明の図１１の記録ヘッド回路構成における各記録素子に入力される信号の例である。図１０に示すインクジェット記録装置の制御構成の概要を示すブロック図である。本発明の一実施例を適用可能な従来のインクジェット記録ヘッドの構成を示した模式図である。本発明の図３の記録ヘッド回路構成における記録ヘッドの駆動タイミングチャートである。（ａ）（ｂ）は本発明の一実施例による記録ヘッドの遅延回路の構成例である。本発明の図３の記録ヘッド回路構成における各記録素子に入力される信号の例である。従来のインクジェット記録ヘッドの回路構成を示した模式図である。本発明の図１１の記録ヘッド回路構成における記録ヘッドの駆動タイミングチャートである。本発明の図１１の記録ヘッド回路構成におけるデコーダ回路のデコード例である。本発明が適用できるインクジェット記録装置の概観図である。本発明の一実施例を適用可能な従来のインクジェット記録ヘッドの構成を示した模式図である。

符号の説明

１記録ヘッド用基板
２記録素子列
３ドライバ列
４電源供給用共通電極
５電源接地用共通電極
６分割駆動回路
７分割駆動系列配線
８通電時間設定用ＡＮＤ回路列
９個別制御用回路配線
１０シフトレジスタ回路
１１ラッチ回路
１２サブヒータ
１３基板温度センサ
１５遅延回路

Claims

複数の記録素子と、前記記録素子に対応して夫々設けられ前記記録素子を通電する複数のドライバと、前記記録素子に通電するパルスの時間幅を規定するためのパルス幅規定信号を入力する入力手段と、前記複数の記録素子を隣り合う所定数の記録素子ごとに複数のブロックに分割し、各ブロックに含まれる記録素子を異なるタイミングで通電するための時分割制御信号を生成する生成手段とを有する記録ヘッドにおいて、
前記入力手段から入力されたパルス幅規定信号を前記複数のドライバへ供給するための第１の共通配線において隣り合うブロックの間に対応する位置に配置され、前記パルス幅規定信号を遅延させる第１の遅延手段と、
前記生成手段で生成された複数の時分割信号を前記複数のドライバへ転送するための第２の共通配線において隣り合うブロックの間に対応する位置に配置され、前記時分割制御信号を遅延させる第２の遅延手段と、
を有することを特徴とする記録ヘッド。
前記ドライバ毎に設けられ、前記第１の共通配線を介して転送されるパルス幅規定信号と前記第２の共通配線を介して転送される時分割制御信号の論理積演算を行い、その演算結果を前記ドライバへ出力する論理積手段とを備えることを特徴とする請求項１に記載の記録ヘッド。
前記第１遅延手段及び前記第２遅延手段は、ローパスフィルタまたはバッファを含むことを特徴とする請求項１又は２に記載の記録ヘッド。
複数の記録素子と、前記記録素子に対応して夫々設けられ前記記録素子を通電する複数のドライバと、前記記録素子に通電するパルスの時間幅を規定するためのパルス幅規定信号を入力する入力手段と、前記複数の記録素子を隣り合う所定数の記録素子ごとに複数のブロックに分割し、各ブロックに含まれる記録素子を異なるタイミングで通電するための時分割制御信号を生成する生成手段とを有する記録ヘッドと、該記録ヘッドの駆動を制御する制御手段とを有する記録装置において、
前記記録ヘッドは、
前記入力手段から入力されたパルス幅規定信号を前記複数のドライバへ供給するための第１の共通配線において隣り合うブロックの間に対応する位置に配置され、前記パルス幅規定信号を遅延させる第１の遅延手段と、
前記生成手段で生成された複数の時分割信号を前記複数のドライバへ転送するための第２の共通配線において隣り合うブロックの間に対応する位置に配置され、前記時分割制御信号を遅延させる第２の遅延手段と、を有することを特徴とする記録装置。