JP6456040B2 - 液体吐出用基板、液体吐出用ヘッド、および、記録装置 - Google Patents

Description

本発明は、液体吐出用基板、液体吐出用ヘッド、および、記録装置に関する。

近年、記録装置の記録素子として、インクなどの液体を吐出するための吐出素子が用いられている。特許文献１に記載された液体吐出用基板は、吐出素子として、複数の発熱体を備えている。複数の発熱体に対応して、複数の駆動素子が配されている。発熱体の駆動するタイミングを規定するための駆動パルスが、１つのパッドから入力され、そして、複数の駆動素子に供給される。特許文献１の液体吐出用基板は、さらに、この駆動パルスの伝送経路に配された複数の遅延回路を備えている。遅延回路によって、複数の駆動素子へ駆動パルスが印加されるタイミングをずらすことができる。このような構成により、特許文献１に記載された液体吐出用基板は、複数の発熱体が駆動するタイミングをずらしている。

特開２００４−０５０８４６号公報

特許文献１に記載の液体吐出用基板では、駆動パルスの長さによっては、駆動パルスの遷移タイミングの重なりが生じる場合がある。駆動パルスの遷移タイミングの重なりとは、１つの駆動素子へ印加される駆動パルスの立ち下りのタイミングと、別の駆動素子へ印加される駆動パルスの立ち上がりのタイミングとが重なることである。本発明者らは、この駆動パルスの遷移タイミングの重なりが、発熱体の誤動作の原因になるという課題を見出した。特に、各遅延回路による遅延量が互いに等しいと、駆動パルスの遷移タイミングの重なりが生じる回数が多くなりやすい。

上記の課題に鑑み、本発明は、複数の吐出素子を備える液体吐出用基板において、吐出素子の誤動作を低減することを目的とする。

本発明の１つの側面に係る実施形態の液体吐出用基板は、複数の吐出素子と、前記複数の吐出素子を駆動する複数の駆動素子と、前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、前記複数の駆動素子は、第１の駆動素子と、第２の駆動素子と、第３の駆動素子とを含み、前記複数の遅延回路は、第１の遅延回路と、第２の遅延回路と、第３の遅延回路と、を含み、前記第１の遅延回路は、前記第１の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、前記第２の遅延回路は、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第３の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、前記第３の遅延回路は、前記第３の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第１乃至第３の駆動素子とは別の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、前記第１の遅延回路による遅延量と、前記第２の遅延回路による遅延量と、前記第３の遅延回路による遅延量とのそれぞれが、他の２つの遅延回路の遅延量と異なる、ことを特徴とする。

本発明の別の側面に係る実施形態の液体吐出用基板は、複数の吐出素子と、前記複数の吐出素子を駆動する複数の駆動素子と、前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、前記複数の吐出素子は、それぞれが少なくとも１つの前記吐出素子を含む複数のブロックに分かれて配列され、前記複数のブロックは、順に並んだ第１のブロック、第２のブロック、および、第３のブロックを含み、前記複数の駆動素子は、前記第１のブロックの吐出素子を駆動する第１の駆動素子と、前記第２のブロックの吐出素子を駆動する第２の駆動素子と、前記第３のブロックの吐出素子を駆動する第３の駆動素子とを含み、前記複数の遅延回路は、前記第１の駆動素子と前記第２の駆動素子との間の信号経路に配された第１の遅延回路、および、前記第２の駆動素子と前記第３の駆動素子との間の信号経路に配された第２の遅延回路、および、前記第３の駆動素子と前記第１乃至第３の駆動素子とは別の駆動素子との間の信号経路に配された第３の遅延回路を含み、前記第１の遅延回路による遅延量と、前記第２の遅延回路による遅延量と、前記第３の遅延回路による遅延量とのそれぞれが、他の２つの遅延回路の遅延量と異なる、ことを特徴とする。

本発明に係るいくつかの実施例によれば、吐出素子の誤動作を低減することができる。

液体吐出用基板の構成を示す等価回路図。 制御信号のタイミングチャートを模式的に示す図。 遅延回路の構成を示す等価回路図。 制御信号のタイミングチャートを模式的に示す図。 液体吐出用基板の構成を示す等価回路図。 液体吐出用基板の構成を示す等価回路図。 制御信号のタイミングチャートを模式的に示す図。 液体吐出用基板の構成を示す等価回路図。 記録装置の構成を模式的に示す図。

本発明に係る１つの実施形態は、インクなどの液体を吐出する吐出素子を備えた液体吐出用基板である。本発明に係る別の実施形態は、液体吐出用基板と、液体吐出用基板にインクなどの液体を供給するための液体供給部を備えた液体吐出用ヘッドである。液体吐出ヘッドは、例えば、記録装置の記録ヘッドに用いられる。本発明に係るさらに別の実施形態は、液体吐出用ヘッドと、液体吐出ヘッドを駆動する駆動部とを備えた記録装置である。記録装置は、例えば、プリンタや複写機である。あるいは、本発明に係る１つの実施形態の液体吐出用基板は、３次元構造体、ＤＮＡチップ、有機トランジスタ、カラーフィルタなどを製造するための装置に適用できる。

液体吐出用基板には、複数の吐出素子が配される。吐出素子には、発熱体や圧電素子など、電気エネルギーを液体の吐出のためのエネルギーに変換する素子が用いられる。図１に、吐出素子の例として、発熱体１０１が例示されている。

複数の吐出素子に対応して、複数の駆動素子が配される。図１に、駆動素子１０２が例示されている。駆動素子には例えばトランジスタが用いられる。供給される制御信号に基づいて、駆動素子は対応する吐出素子に電気エネルギーを供給する。

液体吐出用基板は、複数の駆動素子を制御するための制御信号を供給する信号供給部を備える。図１に、信号供給部１０４が例示されている。信号供給部は、例えば、外部から入力される信号に基づいて制御信号を生成する回路である。あるいは、信号供給部は、例えば、外部から入力される制御信号を受けるパッド電極である。信号供給部が供給する制御信号は、例えば、電圧の立ち上がりと電圧の立ち下がりとを有する駆動パルスである。本明細書では、電圧の立ち上がりから電圧の立ち下がりまでの期間をパルス幅と呼ぶ。なお、駆動素子の電気的極性によっては、電圧の立ち下がりから電圧の立ち上がりまでの期間によってパルス幅が規定される場合がある。

液体吐出用基板は、複数の遅延回路を備える。図１に、複数の遅延回路１０５が例示されている。複数の遅延回路は、信号供給部の供給する制御信号が伝達する信号経路に配される。それぞれの遅延回路は、遅延回路の入力ノードに入力された信号を、所定の時間だけ遅延させて遅延回路の出力ノードから出力する。そのため、遅延回路の入力ノード側の駆動素子が対応する吐出素子を駆動するタイミングに対して、遅延回路の出力ノード側の駆動素子が対応する吐出素子を駆動するタイミングが遅延する。遅延回路は、例えば、インバータ回路などの論理回路や、抵抗および容量を含むＣＲ回路である。

１つの実施形態に係る液体吐出用基板では、複数の遅延回路が、互いに遅延量の異なる２つの遅延回路を含む。このような構成によれば、駆動パルスの遷移タイミングの重なりを低減することができる。駆動パルスの遷移タイミングの重なりとは、１つの駆動素子へ印加される駆動パルスの立ち下りのタイミングと、別の駆動素子へ印加される駆動パルスの立ち上がりのタイミングとが重なることである。この結果、吐出素子の誤動作を低減することができる。

２つの遅延回路に含まれるトランジスタのゲート長が互いに異なることによって、２つの遅延回路の遅延時間を互いに異ならせることができる。または、２つの遅延回路に含まれる論理ゲートの段数が互いに異なることによって、２つの遅延回路の遅延時間を互いに異ならせることができる。または、２つの遅延回路の時定数が互いに異なるによって、２つの遅延回路の遅延時間を互いに異ならせることができる。時定数は、抵抗値と容量値とによって決まる。

他の実施形態に係る液体吐出用基板では、複数の吐出素子が複数のブロックに分かれて配列される。１つのブロックには少なくとも２つの吐出素子が含まれる。１つのブロックに含まれる吐出素子は共通の駆動素子によって制御される。そして、複数の遅延回路は、それぞれ、順に並んだ２つのブロックの駆動素子の間の信号経路に配される。このような構成によれば、駆動パルスの遷移タイミングの重なりを低減することができる。この結果、吐出素子の誤動作を低減することができる。

以下、本発明の実施例について図面を用いて説明する。もちろん、本発明に係る実施例は、以下に説明される実施例のみに限定されない。例えば、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。

実施例１について説明する。図１は、液体吐出用基板１００の構成を示す等価回路図である。

液体吐出用基板１００は、複数の発熱体１０１を有する。発熱体１０１は吐出素子である。複数の発熱体１０１は、４つのブロックＡ〜ブロックＤに分かれて配列される。本明細書では、個別の発熱体について言及する場合には、その発熱体が含まれるブロックを表すアルファベットを符号の後に付す。例えば、発熱体１０１Ａは、ブロックＡに含まれる発熱体を意味する。一方、複数の発熱体１０１に共通する事項を説明する場合は、符号のみを付す。発熱体１０１以外の素子や回路についても同様に表記する。

発熱体１０１の一方の端子は、電源電圧Ｖｄの供給されるノードに接続される。発熱体１０１の他方の端子は、駆動素子１０２を介して接地される。駆動素子１０２は、発熱体１０１の駆動を制御するスイッチとして機能する。制御信号に基づいて、駆動素子１０２は発熱体１０１を駆動する。具体的には、駆動素子１０２が導通することにより発熱体１０１に電流が流れ、そして、発熱体１０１が発熱する。駆動素子１０２は、例えば、Ｎ型のＭＯＳトランジスタである。ドレインは発熱体１０１に接続され、ソースは接地される。ＤＭＯＳなどの高耐圧のＭＯＳトランジスタを用いることにより、発熱体１０１に大きなエネルギーを供給することができる。

駆動素子１０２には、駆動する発熱体１０１を選択するための選択回路１０３が接続される。選択回路１０３には、選択信号ＰＳと、信号供給部１０４の供給する制御信号が入力される。選択信号ＰＳは、外部から入力される記録データなどである。選択信号ＰＳによって選択された駆動素子１０２に対して、選択回路１０３を介して信号供給部１０４からの制御信号が印加される。なお、常に全部の発熱体１０１を駆動する実施例では、選択回路１０３は省略される。

本実施例の液体吐出用基板１００は、複数の遅延回路１０５を含む。遅延回路１０５は、入力された信号を、所定の時間だけ遅延させる。そのため、遅延回路１０５は、遅延回路１０５の入力ノード側の駆動素子１０２に制御信号が印加されるタイミングに対して、遅延回路１０５の出力ノード側の駆動素子１０２に制御信号が印加されるタイミングを遅延させることができる。

遅延回路１０５の入力ノードに信号が入力されてから、出力ノードから信号が出力されるまでの時間が、遅延回路１０５による遅延量である。通常、信号が配線を伝達する際に、配線の寄生抵抗、あるいは、配線の寄生容量によって遅延が生じうる。遅延回路１０５は、トランジスタや抵抗素子、あるいは、容量素子を含むことにより、配線による遅延量よりも大きな遅延量を得ることができる。

本実施例では、信号供給部１０４の供給する制御信号が伝達する信号経路に、３つの遅延回路１０５ａ〜１０５ｃが配される。遅延回路１０５ａは、ブロックＡの駆動素子１０２Ａと、ブロックＢの駆動素子１０２Ｂとの間の信号経路に配される。この構成により、遅延回路１０５ａは、駆動素子１０２Ａに制御信号が印加されるタイミングに対して、駆動素子１０２Ｂに制御信号が印加されるタイミングを遅延させることができる。

遅延回路１０５ｂは、ブロックＢの駆動素子１０２Ｂと、ブロックＣの駆動素子１０２Ｃとの間の信号経路に配される。この構成により、遅延回路１０５ｂは、駆動素子１０２Ｂに制御信号が印加されるタイミングに対して、駆動素子１０２Ｃに制御信号が印加されるタイミングを遅延させることができる。

遅延回路１０５ｃは、ブロックＣの駆動素子１０２Ｃと、ブロックＤの駆動素子１０２Ｄとの間の信号経路に配される。この構成により、遅延回路１０５ｃは、駆動素子１０２Ｃに制御信号が印加されるタイミングに対して、駆動素子１０２Ｄに制御信号が印加されるタイミングを遅延させることができる。

次に、遅延回路１０５が、信号供給部１０４の供給する制御信号を遅延させることについて説明する。図２は、制御信号のタイミングチャートを模式的に示す図である。図２の制御信号ＰＡ〜ＰＤは、それぞれ、図１のノードＮＡ〜ＮＤにおける制御信号の波形を示している。

図２の縦軸は、制御信号の信号レベルを表している。本実施例の制御信号は、信号レベルとして電圧を用いている。したがって、図２の縦軸は、制御信号の電圧を表している。信号レベルがハイである期間に応じて、駆動素子１０２が発熱体１０１を駆動する。なお、変形例の液体吐出用基板では、信号レベルがローである期間に応じて駆動素子１０２が発熱体１０１を駆動する。

信号供給部１０４の供給する制御信号は、信号経路に配された複数の遅延回路１０５ａ〜１０５ｃを介して、図１のノードＮＡ〜ＮＤへ順に伝達される。そのため、制御信号ＰＡ〜ＰＤは互いにほぼ同じ波形を有している。

ノードＮＡには、信号供給部１０４からの制御信号がほとんど遅延することなく供給される。ノードＮＡの制御信号ＰＡは、選択回路１０３Ａと遅延回路１０５ａに入力される。

ノードＮＢに供給される制御信号ＰＢは、制御信号ＰＡに対して、遅延回路１０５ａによる遅延量ｔｄａだけ遅延している。ノードＮＢの制御信号ＰＢは、選択回路１０３Ｂと遅延回路１０５ｂに入力される。

ノードＮＣに供給される制御信号ＰＣは、制御信号ＰＢに対して、遅延回路１０５ｂによる遅延量ｔｄｂだけ遅延している。ノードＮＣの制御信号ＰＣは、選択回路１０３Ｃと遅延回路１０５ｃに入力される。

ノードＮＤに供給される制御信号ＰＤは、制御信号ＰＣに対して、遅延回路１０５ｃによる遅延量ｔｄｃだけ遅延している。ノードＮＤの制御信号ＰＤは、選択回路１０３Ｄに入力される。

本実施例では、遅延回路１０５ａによる遅延量ｔｄａと、遅延回路１０５ｂによる遅延量ｔｄｂとが、互いに異なっている。また、遅延回路１０５ｃによる遅延量ｔｄｃは、遅延回路１０５ａによる遅延量ｔｄａと等しい。

上述の通り、本実施例の液体吐出用基板１００は、互いに遅延量の異なる少なくとも２つの遅延回路１０５を含んでいる。そのため、制御信号の遷移タイミングの重なりを低減することができる。例えば、制御信号ＰＢの信号レベルの立ち下がりのタイミングと、制御信号ＰＣの立ち上がりのタイミングとをずらすことができる。

制御信号の遷移タイミングの重なりは、液体吐出用基板１００に含まれる回路に、ノイズが生じる原因となりうる。その１つの例を説明する。制御信号の信号レベルが遷移すると、駆動素子１０２の導通状態が変化する。このときに、駆動素子１０２を含む回路や駆動素子１０２に接続された回路に過渡的な電流が流れる。この過渡的な電流によって電源電圧が変動する可能性がある。制御信号の遷移タイミングの重なりが生じると電源電圧の変動が大きくなる。電源電圧の大きな変動に起因して、記録データを処理するための論理回路が誤動作する可能性がある。結果として、吐出素子が誤動作する可能性がある。したがって、制御信号の遷移タイミングの重なりを低減することで、吐出素子が誤動作する可能性を低減できる。

比較例として、図１の回路構成を有する液体吐出用基板であって、かつ、遅延回路１０５ａ〜１０５ｃが全て等しい遅延量ｔｄを有している構成を説明する。この比較例では、制御信号の遷移タイミングの重なりが最大で３回生じうる。具体的には、制御信号の信号レベルの立ち上がりから立ち下がりまでの時間が遅延量ｔｄに等しい場合に、制御信号の遷移タイミングの重なりが３回生じる。

これに対して、本実施例では、遅延回路１０５ａによる遅延量ｔｄａと、遅延回路１０５ｂによる遅延量ｔｄｂとが、互いに異なっている。そのため、制御信号の遷移タイミングの重なりは、最大で２回である。つまり、比較例に対して、制御信号の遷移タイミングの重なりが生じうる最大の回数を低減できる。この結果、吐出素子が誤動作する可能性を低減することができる。

通常、制御信号はプリント装置など外部の装置から液体吐出用基板１００に供給されるので、制御信号には任意の波形の信号が用いられる。しかし、全ての遅延回路の遅延量が等しい場合、制御信号の遷移タイミングの重なりが起こらないようにするために、液体吐出用基板へ入力する制御信号が制限されうる。例えば、信号レベルの立ち上がりから立ち下がりまでの時間を、全ての遅延回路の遅延量の総和より長くするなどの制限が生じうる。これに対して、本実施例の液体吐出用基板１００は遅延量の異なる複数の遅延回路１０５を含む。この構成により、制御信号の遷移タイミングの重なりが生じうる最大の回数を低減できる。したがって、制御信号への制限が緩和されるため、より多目的に液体吐出用基板１００を用いることができる。

なお、制御信号ＰＡ〜ＰＤが選択回路１０３に入力されたタイミングと、駆動素子１０２がオンして発熱体１０１に電流が流れる始めるタイミングとに遅延が発生してもよい。しかし、選択回路１０３による遅延量は小さいので、本実施例では、この遅延を無視して、制御信号の信号レベルが遷移するタイミングでノイズが発生すると説明している。

信号供給部１０４の供給する制御信号は、信号レベルの立ち上がりと信号レベルの立ち下がりとを有する駆動パルスを含んでいてもよい。この場合、駆動パルスが印加されているタイミングに応じて、駆動素子１０２が発熱体１０１を駆動する。

図２が示すように、信号供給部１０４の供給する制御信号は、第１のパルス幅ｐｗ１を有する第１の駆動パルスと、第１のパルス幅ｐｗ１より長い第２のパルス幅ｐｗ２を有する第２の駆動パルスを含む。信号レベルの立ち上がりから信号レベルの立ち下がりまでの時間がパルス幅である。

第１の駆動パルスは、例えば、インク吐出特性のばらつきを防ぐための予備駆動パルスである。第１の駆動パルスにより、インクが吐出しない程度に発熱体１０１に電流を流して、発熱体１０１を余熱することができる。第２の駆動パルスは、例えば、インク吐出を行うための吐出駆動パルスである。このように２つの駆動パルスを用いることにより、液体の吐出精度を高めることができる。

ここで、複数の遅延回路１０５の遅延量の和より短いパルス幅を有する駆動パルスを、制御信号が含む場合、制御信号の遷移タイミングの重なりが生じる可能性が高くなる。したがって、制御信号が、パルス幅の短い第１の駆動パルスと、パルス幅の長い第２の駆動パルスとを含む場合には、吐出素子の誤動作の可能性を低減するという効果がより顕著になる。

次に遅延回路１０５の具体的な構成について説明する。図３は、本実施例の遅延回路１０５の構成を示す等価回路図である。

遅延回路１０５は、入力ノード３０１と出力ノード３０２を有する。入力ノード３０１あるいは出力ノード３０２には、バッファ回路が設けられてもよい。本実施例の遅延回路１０５は、複数段のインバータ回路３０３を含む。それぞれのインバータ回路３０３は、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとにより構成される。このような構成により、入力ノード３０１に入力された信号が、所定の遅延量だけ遅延して、出力ノード３０２から出力される。

遅延回路１０５に含まれるトランジスタのゲート長（チャネル長）によって、遅延量を決めることができる。したがって、複数の遅延回路１０５が互いに異なるゲート長のトランジスタを含むことにより、複数の遅延回路１０５の遅延量を互いに異ならせることができる。

または、遅延回路１０５に含まれるインバータ回路３０３の段数によって、遅延量を決めることができる。したがって、複数の遅延回路１０５が互いに異なる段数のインバータ回路３０３を含むことにより、複数の遅延回路１０５の遅延量を互いに異ならせることができる。なお、遅延回路１０５のインバータ回路３０３を、ＮＡＮＤ回路やＯＲ回路などの論理ゲートで代替してもよい。種類の異なる論理ゲートを用いることで、遅延量を変えることができる。

また、遅延回路１０５は、容量素子および抵抗素子を含むＣＲ回路でもよい。遅延回路１０５がＣＲ回路の場合は、少なくとも一つの遅延回路１０５の抵抗値と容量値とで決定される時定数が、他の遅延回路１０５の時定数と異なる。

図２の例では、遅延回路１０５ｂによる遅延量ｔｄｂが、遅延回路１０５ａによる遅延量ｔｄｂよりも小さい。しかし、遅延回路１０５ｂによる遅延量ｔｄｂが、遅延回路１０５ａによる遅延量ｔｄｂよりも大きくい場合も、同じ効果を得ることができる。

遅延回路１０５の遅延量に関する変形例を説明する。この変形例では、複数の発熱体１０１が、ｎ個のブロックに分かれて配列される。ｎは整数である。そして、互いに隣り合う２つのブロックの間の信号経路に、遅延回路１０５が配される。そのため、ｎ−１個の遅延回路１０５が配される。

図４は、変形例の制御信号のタイミングチャートを模式的に示す図である。図４の制御信号ＰＡ〜Ｐｎは、それぞれ、ブロックＡ〜ブロックｎの駆動素子１０２に供給される制御信号である。図４の縦軸は、制御信号の信号レベルを表している。

信号供給部１０４の供給する制御信号は、信号経路に配された複数の遅延回路１０５ａ〜１０５（ｎ−１）を介して、駆動素子１０２Ａ〜１０２ｎへ順に印加される。

図４（ａ）が示す例では、信号供給部１０４に近い側の遅延回路１０５ａの遅延量ｔｄ１が最も小さく、信号供給部１０４から遠くなるにしたがって、遅延回路１０５の遅延量ｔｄ２〜ｔｄ（ｎ−１）が大きくなる場合の制御信号を示している。つまり、複数の遅延回路１０５ａ〜１０５（ｎ−１）の遅延量ｔｄ１〜ｔｄ（ｎ−１）が、ｔｄ１≦ｔｄ２≦ｔｄ３≦・・・≦ｔｄ（ｎ−２）≦ｔｄ（ｎ−１）という関係を満たす。

図４（ｂ）が示す例では、信号供給部１０４に近い側の遅延回路１０５ａの遅延量ｔｄ１が最も大きく、信号供給部１０４から遠くなるにしたがって、遅延回路１０５の遅延量ｔｄ２〜ｔｄ（ｎ−１）が小さくなる場合の制御信号を示している。つまり、複数の遅延回路１０５ａ〜１０５（ｎ−１）の遅延量ｔｄ１〜ｔｄ（ｎ−１）が、ｔｄ１≧ｔｄ２≧ｔｄ３≧・・・≧ｔｄ（ｎ−２）≧ｔｄ（ｎ−１）という関係を満たす。

このように、複数の遅延回路の遅延量が順に大きくなっている、あるいは、順に小さくなっていることで、制御信号の遷移タイミングの重なりをさらに低減することができる。したがって、吐出素子の誤動作する可能性をさらに低減することができる。

図４の例では、複数の遅延回路の遅延量が順に大きく、あるいは、順に小さくなっている。しかし、これに限らず、複数の遅延回路の遅延量が、ランダムに、あるいは、交互に変化してもよい。また、複数の遅延回路のそれぞれが、互いに異なる遅延量を有していてもよい。あるいは、一部の遅延回路が、同じ遅延量を有していてもよい。特に、多数の発熱体を有する液体吐出用基板では、一部の遅延回路が同じ遅延量を有していることで、設計効率を向上させることができる。

図１に示した回路では、発熱体１０１の一方の端子が、電源電圧Ｖｄの供給されるノードに接続される。発熱体１０１の他方の端子は、駆動素子１０２の駆動素子を介して接地されている。しかし、駆動素子１０２が発熱体１０１の一方の端子と電源電圧Ｖｄが供給されるノードとの間に配されてもよい。駆動素子１０２にＮ型のＭＯＳトランジスタが用いられる場合、ドレインは電源電圧Ｖｄの供給されるノードに接続され、ソースは発熱体１０１に接続される。

また、発熱体１０１の個数は４つに限られず、複数の発熱体１０１が配されていればよい。図５は、別の変形例の液体吐出用基板１００の構成を示す等価回路図である。複数の発熱体１０１は、８つのブロックＡ〜ブロックＨに分かれて配列される。なお、図５においては符号が省略されているが、８つのブロックＡ〜Ｈのそれぞれが、発熱体１０１、駆動素子１０２、および、選択回路１０３を含む。また、遅延回路についても符号を省略している。

選択回路１０３Ａ〜１０３Ｄには、第１の信号供給部１０４ａが供給する制御信号が印加される。一方、選択回路１０３Ｅ〜１０３Ｈには、第２の信号供給部１０４ｂが供給する制御信号が印加される。このように、複数の信号供給部１０４が配されてもよい。また、ブロックＡ〜Ｄに電源を供給するノードと、ブロックＥ〜Ｈに電源を供給するノードとが分離されていてもよい。

以上に述べた通り、本実施例によれば、吐出素子が誤動作する可能性を低減することができる。

別の実施例を説明する。本実施例では、１つの吐出素子に対して、複数のトランジスタが駆動素子として配されたことが特徴である。そこで、実施例１と異なる点のみを説明し、実施例１と同様の部分についての説明は省略する。

図６は、液体吐出用基板２００の構成を示す等価回路図である。実施例１と同様の機能を有する部分には、図１と同じ符号を付している。なお、図６では配線が省略されているが、選択回路１０３には外部からの選択信号ＰＳが供給される。

本実施例では、１つの発熱体１０１に対応する駆動素子が、第１のトランジスタ７０１と、第２のトランジスタ７０２を含む。第１のトランジスタ７０１は、例えば、Ｎ型のＭＯＳトランジスタである。第１のトランジスタ７０１のドレインは、電源電圧Ｖｄの供給されるノードに接続される。第１のトランジスタ７０１のソースは、発熱体１０１の一方の端子に接続される。第２のトランジスタ７０２は、例えば、Ｐ型のＭＯＳトランジスタである。第２のトランジスタ７０２のドレインは接地される。第２のトランジスタ７０２のソースは、発熱体１０１の他方の端子に接続される。

第１のトランジスタ７０１のゲートは、選択回路１０３が接続される。信号供給部１０４の供給する制御信号が、選択回路１０３を介して、第１のトランジスタ７０１のゲートに印加される。実施例１と同様に、信号供給部１０４の供給する制御信号は、複数の遅延回路１０５ａ〜１０５ｃを介して、順に、選択回路１０３Ａ〜１０３Ｄに供給される。

液体吐出用基板２００は、第３の電圧を供給する電圧回路７０３を有する。第３の電圧は、電源電圧Ｖｄおよび接地電圧のいずれとも異なる。電圧回路７０３の供給する第３の電圧は、第２のトランジスタ７０２のゲートに印加される。このような構成により、発熱体１０１に安定して電圧を印加することができる。特に、第２のトランジスタ７０２がソースフォロア回路を構成することにより、より安定して発熱体に電圧を印加することができる。第２のトランジスタ７０２が飽和動作するようにバイアス点を設定することで、第２のトランジスタ７０２はソースフォロアとして動作する。

図７は、制御信号のタイミングチャートを模式的に示す図である。図７の制御信号ＰＡ〜ＰＤは、それぞれ、図６のノードＮＡ〜ＮＤに供給される制御信号を示している。図７の縦軸は、制御信号の信号レベルを表している。

図７は、さらに、制御信号の信号レベルの立ち上がりに伴って生じるノイズパルス、および、制御信号の信号レベルの立ち下がりに伴って生じるノイズパルスを模式的に示している。

駆動パルスの立ち上がり時には、第１のトランジスタ７０１のゲート容量を充電するために、信号供給部１０４の電源から第１のトランジスタ７０１に過渡的な電流が流れる。この過渡的な電流によって、立ち上がりノイズパルスが発生する。

駆動パルスの立ち下がり時には、第１のトランジスタ７０１が非導通状態になるため、第１のトランジスタ７０１のソースの電位が変化する。これに伴い、第２のトランジスタ７０２のソースの電位が変化し、寄生容量を介して、第２のトランジスタ７０２のゲートの電圧が変動する。電圧回路７０３は、変動した第２のトランジスタ７０２のゲート電圧を安定させるために、第２のトランジスタ７０２のゲート容量を充電する。そのため、電圧回路７０３の電源から第２のトランジスタ７０２に過渡的な電流が流れる。この過渡的な電流によって、立ち下がりノイズパルスが発生する。

したがって、制御信号の遷移タイミングの重なりが生じた場合は、立ち上がりパルスノイズと立ち下がりパルスノイズが重畳し、液体吐出用基板２００の電源配線、および、接地配線に大電流が流れる。結果として、吐出素子が誤動作する可能性が生じる。

本実施例の液体吐出用基板２００は遅延量の異なる複数の遅延回路１０５を含む。このような構成により、制御信号の遷移タイミングの重なりを低減することができる。結果として、吐出素子が誤動作する可能性を低減することができる。

特に、１つの駆動素子に対応する駆動素子が２つのトランジスタを含む場合には、上述の立ち上がりノイズパルスと立下りノイズパルスとのそれぞれが大きな電流を生じさせる。その分、吐出素子が誤動作する可能性が高くなる。したがって、制御信号の遷移タイミングの重なりを低減することによる、吐出素子の誤動作を低減する効果がより顕著に得られる。

なお、遅延回路１０５の具体的な構成は、実施例１と同様である。つまり、図３は、本実施例の遅延回路１０５の構成を示す等価回路図である。図３についての説明、および、変形例についての説明は、実施例１と同様なので省略する。

別の実施例を説明する。本実施例では、複数の発熱体が、少なくとも２つの発熱体をそれぞれ含む複数のブロックに分かれて配列されている。そして、ブロックを選択するための第１の選択回路と、ブロック内の発熱体を選択するための第２の選択回路とが配される。そこで、実施例１および実施例２と異なる点のみを説明し、実施例１あるいは実施例２と同様の部分についての説明は省略する。

図８は、液体吐出用基板３００の構成を示す等価回路図である。実施例１、または、実施例２と同様の機能を有する部分には、図１、または、図６と同じ符号を付している。

複数の発熱体１０１が、複数のブロックＡ〜Ｘに分かれて配されている。それぞれのブロックはｎ個の発熱体を含んでいる。個々の発熱体１０１について言及する場合には、符号の後に、ブロックを表すアルファベットと、ブロック内での区別のための番号とを付す。例えば、ブロックＡには、発熱体１０１Ａ１、発熱体１０１Ａ２、・・・、発熱体１０１Ａ（ｎ−１）、および、発熱体１０１Ａｎが含まれる。発熱体１０１以外の素子や回路についても同様に表記する。

本実施例の駆動素子は、第１のトランジスタ７０１と、第２のトランジスタとを含む。

発熱体１０１の一方の端子は、第１のトランジスタ７０１を介して、電源電圧Ｖｄが供給されるノードに接続される。１つの発熱体に対して、１つの第１のトランジスタ７０１が配される。発熱体１０１の他方の端子は、第２のトランジスタ７０２を介して、接地される。第２のトランジスタ７０２は、ブロック内の複数の発熱体１０１に対して共通に設けられる。つまり、ブロックごとに１つの第２のトランジスタ７０２が配されている。電圧回路７０３が、第２のトランジスタ７０２のゲートに第３の電圧を供給する。

第１のトランジスタ７０１のゲートは、第１の選択回路８０１に接続される。１つのブロックに対して１つの第１の選択回路８０１が割り当てられる。第１の選択回路８０１は、シフトレジスタ８１１、ラッチ回路８１２、および、１つのブロックに含まれる発熱体１０１の数（ｎ個）に対応する、ｎ個のＡＮＤ回路８１３を含む。

シフトレジスタ８１１Ａに選択信号ＰＳが入力され、以降、シフトレジスタ８１１Ｂ、８１１Ｃ、・・・、８１１Ｘという順に、選択信号ＰＳが伝達される。ラッチ回路８１２には、ラッチパルスに基づいて、シフトレジスタ８１１の出力する選択信号を保持する。

ＡＮＤ回路８１３は３つの入力ノードを有している。第１の入力ノードは、第２の選択回路８０２に接続される。第２の選択回路８０２は、ブロック内の複数の発熱体１０１の中から、駆動する発熱体を選択する。第２の選択回路は、例えば、アドレスデコーダとカウンタとを含む。第２の入力ノードは、ラッチ回路８１２に接続される。第３の入力ノードには、信号供給部１０４からの制御信号が印加される。

本実施例では、信号供給部１０４の供給する制御信号が伝達する信号経路に、複数の遅延回路１０５ａ〜１０５ｙが配される。遅延回路１０５ａは、ブロックＡのＡＮＤ回路８１３Ａと、ブロックＢのＡＮＤ回路８１３Ｂとの間の信号経路に配される。この構成により、遅延回路１０５ａは、ブロックＡの駆動素子に制御信号が印加されるタイミングに対して、ブロックＢの駆動素子に制御信号が印加されるタイミングを遅延させることができる。他の遅延回路１０５ｂ、・・・１０５ｙについても同様である。本実施例においては、全ての遅延回路１０５の遅延量が等しい。

本実施例の液体吐出用基板３００においては、選択信号ＰＳがブロックを選択し、第２の選択回路８０２が、ブロック内の駆動素子を選択する。選択信号ＰＳによって選択され、かつ、第２の選択回路８０２によって選択された駆動素子が、信号供給部１０４からの制御信号が印加されたタイミングに応じて、発熱体１０１を駆動する。

上述の通り、本実施例ではブロックごとに１つの遅延回路１０５が配される。そして、ブロックごとに１つの発熱体１０１を駆動するように、第１の選択回路８０１および第２の選択回路８０２を備えている。このような構成によれば、１つの駆動パルスに基づいて動作する発熱体の数を減らすことができる。そのため、制御信号の遷移タイミングの重なりが生じたときに生じるノイズを小さくすることができる。結果として、吐出素子が誤動作する可能性を低減することができる。

なお、本実施例においては、全ての遅延回路１０５の遅延量が等しい。しかし、実施例１や実施例２のように、互いに遅延量の異なる少なくとも２つの遅延回路１０５を含んでいてもよい。このような構成によれば、実施例１または実施例２と同様に、吐出素子が誤動作する可能性を低減するという効果を得ることができる。

遅延回路１０５の具体的な構成は、実施例１と同様である。つまり、図３は、本実施例の遅延回路１０５の構成を示す等価回路図である。図３についての説明、および、変形例についての説明は、実施例１と同様なので省略する。

本発明に係る記録装置の実施例について説明する。インクジェット方式の記録装置９００を説明する。記録装置９００の記録ヘッド８１０は、実施例１乃至実施例３で説明した液体吐出用基板１００、２００、３００のいずれかと、液体供給部とを有する。

図９（ａ）は、本発明に係る実施形態のインクジェット方式の記録装置９００を示す外観斜視図である。図９（ａ）において、記録ヘッド８１０は、駆動モータ９０１の正逆回転に連動して駆動力伝達ギア９０２、９０３を介して回転するリードスクリュー９０４の螺旋溝９２１に対して係合するキャリッジ９２０上に搭載されている。このような構成により、記録ヘッド８１０は、駆動モータ９０１の駆動力によってキャリッジ９２０と共にガイド９１９に沿って矢印ａ又はｂ方向に往復移動可能となっている。不図示の記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐ用の紙押え板９０５は、キャリッジ移動方向に沿って記録用紙Ｐをプラテン９０６に対して押圧する。

フォトカプラ９０７、９０８は、キャリッジ９２０に設けられたレバー９０９のフォトカプラ９０７、９０８が設けられた領域での存在を確認して駆動モータ９０１の回転方向の切換等を行うためのホームポジション検知手段である。支持部材９１０は記録ヘッド８１０の全面をキャップするキャップ部材９１１を支持し、吸引手段９１２はキャップ部材９１１内を吸引し、キャップ内開口９１３を介して記録ヘッド８１０の吸引回復を行う。移動部材９１５は、クリーニングブレード９１４を前後方向に移動可能にし、クリーニングブレード９１４及び移動部材９１５は、本体支持板９１６に支持されている。クリーニングブレード９１４は、図示の形態でなく周知のクリーニングブレードが本実施形態にも適用できることは言うまでもない。また、レバー９１７は、吸引回復の吸引を開始するために設けられ、キャリッジ９２０と係合するカム９１８の移動に伴って移動し、駆動モータ９０１からの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。記録ヘッド８１０に設けられた発熱部８０６に信号を付与したり、駆動モータ９０１等の各機構の駆動制御を司る記録制御部（不図示）は、装置本体側に設けられている。

上述のような構成のインクジェット方式の記録装置９００は、記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐに対し、記録ヘッド８１０が記録用紙Ｐの全幅にわたって往復移動しながら記録を行う。記録ヘッド８１０は、前述の実施例１乃至実施例３のインクジェット記録ヘッド用の基体を用いているため、記録素子の誤動作を低減することが可能となる。

次に、上述した装置の記録制御を実行するための制御回路の構成について説明する。図９（ｂ）はインクジェット方式の記録装置９００の制御回路の構成を示すブロック図である。制御回路は、記録信号が入力するインタフェース１７００、ＭＰＵ（マイクロプロセッサ）１７０１、プログラムＲＯＭ１７０２、ダイナミック型のＲＡＭ（ランダムアクセスメモリ）１７０３と、ゲートアレイ１７０４とを備えている。プログラムＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ダイナミック型のＲＡＭ１７０３は、上記記録信号やヘッドに供給される記録データ等の各種データを保存する。ゲートアレイ１７０４は、記録ヘッド１７０８に対する記録データの供給制御を行う。ゲートアレイ１７０４は、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。さらにこの制御回路は、記録ヘッド１７０８を搬送するためのキャリアモータ１７１０と、記録紙搬送のための搬送モータ１７０９と、を備える。また、この制御回路は、記録ヘッド１７０８を駆動するヘッドドライバ１７０５、搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動するためのモータドライバ１７０６、１７０７を備えている。

上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されるとともに、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドが駆動され、印字が行われる。

１０１ 吐出素子
１０２ 駆動素子
１０４ 信号供給部
１０５ 遅延回路

Claims (22)

1. 複数の吐出素子と、
   前記複数の吐出素子を駆動する複数の駆動素子と、
   前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、
   前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、
   前記複数の駆動素子は、第１の駆動素子と、第２の駆動素子と、第３の駆動素子とを含み、
   前記複数の遅延回路は、第１の遅延回路と、第２の遅延回路と、第３の遅延回路と、を含み、
   前記第１の遅延回路は、前記第１の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、
   前記第２の遅延回路は、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第３の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、
   前記第３の遅延回路は、前記第３の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第１乃至第３の駆動素子とは別の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、
   前記第１の遅延回路による遅延量と、前記第２の遅延回路による遅延量と、前記第３の遅延回路による遅延量とのそれぞれが、他の２つの遅延回路の遅延量と異なる、ことを特徴とする液体吐出用基板。
2. 複数の吐出素子と、
   前記複数の吐出素子を駆動する複数の駆動素子と、
   前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、
   前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、
   前記複数の吐出素子は、それぞれが少なくとも１つの前記吐出素子を含む複数のブロックに分かれて配列され、
   前記複数のブロックは、順に並んだ第１のブロック、第２のブロック、および、第３のブロックを含み、
   前記複数の駆動素子は、前記第１のブロックの吐出素子を駆動する第１の駆動素子と、前記第２のブロックの吐出素子を駆動する第２の駆動素子と、前記第３のブロックの吐出素子を駆動する第３の駆動素子とを含み、
   前記複数の遅延回路は、前記第１の駆動素子と前記第２の駆動素子との間の信号経路に配された第１の遅延回路、および、前記第２の駆動素子と前記第３の駆動素子との間の信号経路に配された第２の遅延回路、および、前記第３の駆動素子と前記第１乃至第３の駆動素子とは別の駆動素子との間の信号経路に配された第３の遅延回路を含み、
   前記第１の遅延回路による遅延量と、前記第２の遅延回路による遅延量と、前記第３の遅延回路による遅延量とのそれぞれが、他の２つの遅延回路の遅延量と異なる、
   ことを特徴とする液体吐出用基板。
3. 前記第１の遅延回路に含まれるトランジスタのゲート長と、前記第２の遅延回路に含まれるトランジスタのゲート長とが異なる、
   ことを特徴とする請求項１または請求項２に記載の液体吐出用基板。
4. 前記複数の遅延回路のそれぞれが論理回路を含み、
   前記第１の遅延回路に含まれる論理回路の構成と、前記第２の遅延回路に含まれる論理回路の構成とが異なる、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の液体吐出用基板。
5. 前記複数の遅延回路のそれぞれが抵抗素子および容量素子を含み、
   前記第１の遅延回路に含まれる前記抵抗素子および前記容量素子で決まる時定数と、前記第２の遅延回路に含まれる前記抵抗素子および前記容量素子で決まる時定数とが異なる、
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の液体吐出用基板。
6. 前記制御信号は、第１のパルス幅を有する第１の駆動パルスと、前記第１のパルス幅より長い第２のパルス幅を有する第２の駆動パルスとを含む、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の液体吐出用基板。
7. 前記制御信号は、前記複数の遅延回路による遅延量の和よりも短いパルス幅を有する駆動パルスを含む、
   ことを特徴とする請求項１乃至請求項６のいずれか一項に記載の液体吐出用基板。
8. 前記複数の吐出素子の少なくとも一部を選択するための選択回路を備え、
   前記複数の駆動素子は、前記制御信号、および、前記選択回路に入力される選択信号によって制御される、
   ことを特徴とする請求項１乃至請求項７のいずれか一項に記載の液体吐出用基板。
9. 前記第１の駆動素子、および、前記第２の駆動素子の一方が、前記選択回路によって選択される、
   ことを特徴とする請求項８に記載の液体吐出用基板。
10. 前記第１の遅延回路と前記第２の遅延回路との間の信号経路に、前記第２の駆動素子を含む少なくとも２つの駆動素子が配され、
    前記少なくとも２つの駆動素子の一部が、前記選択回路によって選択される、
    ことを特徴とする請求項８に記載の液体吐出用基板。
11. 前記複数の吐出素子は、それぞれが少なくとも２つの吐出素子を含む複数のブロックに分かれて配列され、
    前記複数のブロックの少なくとも一部を選択するための第１の選択回路と、
    １つのブロックに含まれる前記少なくとも２つ吐出素子の１つを選択するための第２の選択回路と、を備える、
    ことを特徴とする請求項１乃至請求項７のいずれか一項に記載の液体吐出用基板。
12. 前記駆動素子のそれぞれが、トランジスタを含み、
    前記トランジスタのドレインおよびソースの一方は、第１の電圧の供給されるノードに接続され、
    前記トランジスタのドレインおよびソースの他方は、前記吐出素子の第１の端子に接続され、
    前記吐出素子の第２の端子は、前記第１の電圧とは異なる第２の電圧の供給されるノードに接続され、
    前記トランジスタのゲートに、前記制御信号に基づく信号が印加される、
    ことを特徴とする請求項１乃至請求項１１のいずれか一項に記載の液体吐出用基板。
13. 前記複数の駆動素子のそれぞれが、第１のトランジスタ、および、第２のトランジスタを含み、
    前記第１のトランジスタのドレインおよびソースの一方は、第１の電圧の供給されるノードに接続され、
    前記第１のトランジスタのドレインおよびソースの他方は、前記吐出素子の第１の端子に接続され、
    前記吐出素子の第２の端子は、前記第２のトランジスタのドレインおよびソースの一方に接続され、
    前記第２のトランジスタのドレインおよびソースの他方は、前記第１の電圧とは異なる第２の電圧の供給されるノードに接続され、
    前記第１のトランジスタのゲートには、前記制御信号に基づく信号が印加され、
    前記第２のトランジスタのゲートには、第３の電圧が供給される、
    ことを特徴とする請求項１乃至請求項１１のいずれか一項に記載の液体吐出用基板。
14. 前記複数の吐出素子は、それぞれが少なくとも２つの吐出素子を含む複数のブロックに分かれて配列され、
    １つのブロックに含まれる前記少なくとも２つの吐出素子が、１つの前記第２のトランジスタに接続される、
    ことを特徴とする請求項１３に記載の液体吐出用基板。
15. 前記第２のトランジスタはソースフォロア回路を構成する、
    ことを特徴とする請求項１３または請求項１４に記載の液体吐出用基板。
16. 前記複数の遅延回路の遅延量は、順に大きくなる、あるいは、順に小さくなる、
    ことを特徴とする請求項１乃至請求項１５のいずれか一項に記載の液体吐出用基板。
17. 前記複数の遅延回路の遅延量が互いに異なる、
    ことを特徴とする請求項１乃至請求項１６のいずれか一項に記載の液体吐出用基板。
18. 複数の吐出素子と、
    前記複数の吐出素子を駆動する複数の駆動素子と、
    前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、
    前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、
    前記複数の吐出素子は、それぞれが少なくとも１つの前記吐出素子を含む複数のブロックに分かれて配列され、
    前記複数のブロックは、順に並んだ第１のブロック、第２のブロック、および、第３のブロックを含み、
    前記複数の駆動素子は、前記第１のブロックの吐出素子を駆動する第１の駆動素子と、前記第２のブロックの吐出素子を駆動する第２の駆動素子と、前記第３のブロックの吐出素子を駆動する第３の駆動素子とを含み、
    前記複数の遅延回路は、前記第１の駆動素子と前記第２の駆動素子との間の信号経路に配された第１の遅延回路、および、前記第２の駆動素子と前記第３の駆動素子との間の信号経路に配された第２の遅延回路、および、前記第３の駆動素子と前記第１乃至第３の駆動素子とは別の駆動素子との間の信号経路に配された第３の遅延回路を含み、
    前記第１の遅延回路に含まれるトランジスタのゲート長と、前記第２の遅延回路に含まれるトランジスタのゲート長と、前記第３の遅延回路に含まれるトランジスタのゲート長とのそれぞれが、他の２つの遅延回路に含まれるトランジスタのゲート長と異なる、
    ことを特徴とする液体吐出用基板。
19. 複数の吐出素子と、
    前記複数の吐出素子を駆動する複数の駆動素子と、
    前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、
    前記制御信号の伝達する信号経路に配された複数の論理回路と、を備え、
    前記複数の吐出素子は、それぞれが少なくとも１つの吐出素子を含む複数のブロックに分かれて配列され、
    前記複数のブロックは、順に並んだ第１のブロック、第２のブロック、および、第３のブロックを含み、
    前記複数の駆動素子は、前記第１のブロックの吐出素子を駆動する第１の駆動素子と、前記第２のブロックの吐出素子を駆動する第２の駆動素子と、前記第３のブロックの吐出素子を駆動する第３の駆動素子とを含み、
    前記複数の論理回路は、前記第１の駆動素子と前記第２の駆動素子との間の信号経路に配された第１の論理回路、および、前記第２の駆動素子と前記第３の駆動素子との間の信号経路に配された第２の論理回路、および、前記第３の駆動素子と前記第１乃至第３の駆動素子とは別の駆動素子との間の信号経路に配された第３の論理回路を含み、
    前記第１の論理回路に含まれる論理ゲートの段数と、前記第２の論理回路に含まれる論理ゲートの段数と、前記第３の論理回路に含まれる論理ゲートの段数とのそれぞれが、他の２つの論理回路に含まれる論理ゲートの段数と異なる、
    ことを特徴とする液体吐出用基板。
20. 複数の吐出素子と、
    前記複数の吐出素子を駆動する複数の駆動素子と、
    前記複数の駆動素子を制御するための制御信号を供給する信号供給部と、
    前記制御信号の伝達する信号経路に配された複数の遅延回路と、を備え、
    前記複数の駆動素子は、第１の駆動素子と、第２の駆動素子と、第３の駆動素子とを含み、
    前記複数の遅延回路は、第１の遅延回路と、第２の遅延回路とを含み、
    前記第１の遅延回路は、前記第１の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、
    前記第２の遅延回路は、前記第２の駆動素子が対応する前記吐出素子を駆動するタイミングに対して、前記第３の駆動素子が対応する前記吐出素子を駆動するタイミングを遅延させ、
    前記第１の遅延回路による遅延量と、前記第２の遅延回路による遅延量とが異なり、
    前記複数の駆動素子のそれぞれが、第１のトランジスタ、および、第２のトランジスタを含み、
    前記第１のトランジスタのドレインおよびソースの一方は、第１の電圧の供給されるノードに接続され、
    前記第１のトランジスタのドレインおよびソースの他方は、前記吐出素子の第１の端子に接続され、
    前記吐出素子の第２の端子は、前記第２のトランジスタのドレインおよびソースの一方に接続され、
    前記第２のトランジスタのドレインおよびソースの他方は、前記第１の電圧とは異なる第２の電圧の供給されるノードに接続され、
    前記第１のトランジスタのゲートには、前記制御信号に基づく信号が印加され、
    前記第２のトランジスタのゲートには、第３の電圧が供給される、
    ことを特徴とする液体吐出用基板。
21. 請求項１乃至請求項２０のいずれか一項に記載の液体吐出用基板と、
    前記液体吐出用基板に液体を供給するための液体供給部と、を備える、
    ことを特徴とする液体吐出用ヘッド。
22. 請求項２１に記載の液体吐出用ヘッドと、
    前記液体吐出用ヘッドを駆動する駆動部と、を備える、
    ことを特徴とする記録装置。

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