JP4673186B2 - インクジェットプリンタヘッドのドライバ回路 - Google Patents

Description

本発明は、印加された電圧に応じて振動する各振動部からなる圧電素子を利用してインクを吐出させるインクジェット部を駆動するインクジェットドライバ回路に関する。

近年のインクジェットプリンタは、プリンタヘッドにピエゾ素子を使用し、そのピエゾ素子に電圧を印加して振動させることによりインクを押し出すピエゾ方式が主流である。ピエゾ素子は、インク滴を噴射する各噴射口にそれぞれ対応した複数の振動部Ｐ１〜Ｐｎ（ｎは正の整数）からなり、各振動部Ｐ１〜Ｐｎを振動させることによって個々の噴射口から所望の大きさのインク滴を噴射させることができる。図４は、そのようなピエゾ素子を駆動する従来のドライバ回路（以下、「インクジェットドライバ回路」という。）の構成例を示すブロック図である。図４に示されるように、インクジェットドライバ回路１０１は、ピエゾ素子の各振動部Ｐ１〜Ｐｎにそれぞれ対応したｎ個の駆動回路部Ｃｏ１〜Ｃｏｎと、各駆動回路部Ｃｏ１〜Ｃｏｎにデータ信号Ｓｆｏ及びセレクト信号Ｓｃｏをそれぞれ出力する制御回路部１０２とを備えている。各駆動回路部Ｃｏ１〜Ｃｏｎは同じ回路構成であるため、任意の駆動回路部Ｃｏｋ（ｋ＝１〜ｎ）を例にして説明すると、駆動回路部Ｃｏｋは、セレクタ回路Ｓｏｋ、レベルシフタ回路ＬＳｏｋ、及びアナログスイッチドライバ回路ＡＳＤｏｋを備えている。データ信号Ｓｆｏ及びセレクト信号Ｓｃｏは、セレクタ回路Ｓｏｋにそれぞれ入力される。ここで、セレクタ回路Ｓｏｋはｑ（ｑは２以上の整数）個のゲート（図示せず）を備えている。データ信号Ｓｆｏ及びセレクト信号Ｓｃｏは、それぞれｑビットの信号であり、各信号Ｓｆｏ，Ｓｃｏの１ビットは１つの該ゲートにそれぞれ対応している。セレクタ回路Ｓｏｋは、上記各ゲートのうち１つがアクティブな信号を出力すると、所定の信号を出力する。

レベルシフタ回路ＬＳｏｋは、セレクタ回路Ｓｏｋから信号が出力されると、その信号の電圧を昇圧してアナログスイッチドライバ回路ＡＳＤｏｋに出力する。ここで、アナログスイッチドライバ回路ＡＳＤｏｋの内部スイッチ（図示せず）は、レベルシフタ回路ＬＳｏｋから信号が入力されるとオンする。アナログスイッチドライバ回路ＡＳＤｏｋは、内部スイッチがオンすると、外部から入力された電圧Ｖｃｏｍを、ピエゾ素子の対応する振動部Ｐｋに出力する。

なお、従来のインクジェットヘッド駆動波形生成装置には、インクジェットヘッド駆動波形のデジタルデータを、入力されるサンプリングクロックに対応してデジタル／アナログ変換するＤＡコンバータと、ＤＡコンバータのアナログ出力信号を増幅する増幅回路とを備え、サンプリングクロックを変えることによりＤＡコンバータのアナログ出力信号の出力タイミングを可変とし、得られた駆動波形を、インタフェースを介してヘッド駆動ドライバＩＣに出力するものがあった（例えば、特許文献１参照。）。
特開２００５−０２２１５７号公報

しかし、図４に示されたインクジェットドライバ回路１０１においては、各セレクト回路Ｓｏ１〜Ｓｏｎにデータ信号Ｓｆｏ及びセレクト信号Ｓｃｏがそれぞれ共通して入力されているために、全てのアナログスイッチドライバ回路ＡＳＤｏ１〜ＡＳＤｏｎのスイッチが同時にオン又はオフしていた。このとき、インクジェットドライバ回路１０１が集積されているＩＣ内部で一時的に大電流が流れ、そのＩＣ内部の信号伝搬に影響を与えるノイズが発生するという課題があった。ノイズが発生すると、そのノイズによって信号の電圧が変動し、それがＩＣ内部で用いられているトランジスタの閾値電圧を超える場合があり、そのような場合にはインクジェットプリンタの誤動作を引き起こすという課題があった。

本発明は、上記課題を解決するためになされたものであり、インクジェットドライバ回路が集積されているＩＣ内部で一時的に大電流が流れることよって生じるノイズを抑制することが可能なインクジェットドライバ回路を提供することを目的としている。

本発明に係るインクジェットドライバ回路は、印加された電圧に応じて振動する複数の振動部からなる圧電素子を利用してインクを吐出させるインクジェット部を駆動する。このインクジェットドライバ回路は、入力された制御信号に応じて対応する前記の各振動部に対して外部から入力された電圧をそれぞれ出力する複数の駆動回路部と、前記の各駆動回路部による電圧出力をそれぞれ制御する制御回路部とを備え、前記の制御回路部は、前記の各駆動回路部に対して、前記の入力された電圧を所定の順序で出力させ、更に、前記の制御信号を生成して出力する制御回路と、入力された信号を所定の時間遅延してそれぞれ出力する複数の遅延回路が直列に接続されてなる直列回路とを備え、前記の直列回路は、前記の制御信号を入力とし、前記の各遅延回路は、入力された信号を所定の時間間隔に等しい時間だけ遅延させて対応する前記各駆動回路部に出力し、前記の各遅延回路の最終段以外の遅延回路は次段の遅延回路にも出力する。以下、このインクジェットドライバ回路を、「第１のインクジェットドライバ回路」という。

好ましくは、第１のインクジェットドライバ回路において、前記の各駆動回路部は、それぞれ複数ビットのデータ信号及びセレクト信号を入力するセレクト回路を有し、該セレクタ回路は前記の複数ビットと同数のゲートを備え、前記の各遅延回路は、前記の複数ビットと同数の部分遅延回路を備えた。以下、このインクジェットドライバ回路を「第２のインクジェットドライバ回路」という。

好ましくは、第２のインクジェットドライバ回路において、前記の部分遅延回路は、遅延時間設定回路と遅延時間選択回路を備え、前記の遅延時間設定回路から出力された信号を外部から入力された遅延時間選択信号に応じて前記の遅延時間選択回路で選択する。以下、このインクジェットドライバ回路を「第３のインクジェットドライバ回路」という。

好ましくは、第３のインクジェットドライバ回路において、前記の遅延時間設定回路は、インバータを直列接続したものである。以下、このインクジェットドライバ回路を「第４のインクジェットドライバ回路」という。

本発明によるインクジェットドライバ回路によれば、入力された制御信号に応じて圧電素子の対応する各振動部に対して外部から入力された電圧をそれぞれ出力する複数の駆動回路部と、該各駆動回路部による電圧出力をそれぞれ制御する制御回路部とを備えており、該制御回路部は、各駆動回路部に対して、入力された電圧を所定の順序で出力させるので、インクジェットドライバ回路が集積されているＩＣ内部で一時的に大電流が流れることよって生じるノイズの発生を抑制することができる。

以下に、添付の図面を参照して、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるインクジェットドライバ回路の構成例を示したブロック図である。図１に示されるように、インクジェットドライバ回路１は、例えばピエゾ素子等の圧電素子を構成する複数の各振動部Ｐ１〜Ｐｎにそれぞれ対応したｎ個の駆動回路部Ｃ１〜Ｃｎと、各駆動回路部Ｃ１〜Ｃｎに対して複数の制御信号をそれぞれ生成して出力する制御回路部２とを備えている。各駆動回路部Ｃ１〜Ｃｎは同じ回路構成であるため、任意の駆動回路部Ｃｋ（ｋ＝１〜ｎ）を例にして説明すると、駆動回路部Ｃｋは、セレクタ回路Ｓｋ、レベルシフタ回路ＬＳｋ、及びアナログスイッチドライバ回路ＡＳＤｋを備えている。また、制御回路部２は、制御回路３と、直列に接続された複数の遅延回路Ｄ１〜Ｄｎとを備えている。制御回路３は、遅延時間選択信号Ｓｔ、セレクト信号Ｓｃ０、及びデータ信号Ｓｆをそれぞれ生成して出力する。遅延時間選択信号Ｓｔは、各遅延回路Ｄ１〜Ｄｎにそれぞれ入力され、データ信号Ｓｆは、各駆動回路部Ｃ１〜Ｃｎにおけるセレクタ回路Ｓ１〜Ｓｎにそれぞれ入力され、セレクト信号Ｓｃ０は、遅延回路Ｄ１に入力される。

遅延回路Ｄ１は、入力されたセレクト信号Ｓｃ０を所定の時間ｔ１だけ遅延させたセレクト信号Ｓｃ１を、セレクタ回路Ｓ１に出力すると共に、遅延回路Ｄ２にも出力する。これは、各遅延回路Ｄ２〜Ｄ（ｎ−１）についても同様である。すなわち、遅延回路Ｄｋは、入力されたセレクト信号Ｓｃ（ｋ−１）を時間ｔ１だけ遅延させたセレクト信号Ｓｃｋを、セレクタ回路Ｓｋに出力すると共に、次段の遅延回路Ｄ（ｋ＋１）にも出力する。なお、遅延回路Ｄｎについては、最終段の遅延回路であるために、セレクト信号Ｓｃｎは、セレクタ回路Ｓｎに出力されるのみである。すなわち、遅延回路Ｄｋから出力されたセレクト信号Ｓｃｋは、制御回路３から出力されたセレクト信号Ｓｃ０を時間Ｔ＝ｔ１×ｋだけ遅延させた信号である。

ここで、セレクタ回路Ｓｋは、データ信号Ｓｆ及びセレクト信号Ｓｃｋがそれぞれ入力されるインタフェース部としてｑ（ｑは２以上の整数）個のゲート（図示せず）を備えている。このとき、制御回路３が出力するデータ信号Ｓｆ及びセレクト信号Ｓｃ０は、それぞれｑビットであり、各ビットは１つの該ゲートにそれぞれ対応している。セレクタ回路Ｓｋは、上記各ゲートのうち１つのゲートの出力信号がアクティブになると、所定の信号Ｓｄｋを出力する。なお、データ信号Ｓｆ、セレクト信号Ｓｃ０〜Ｓｃｎ、及びセレクト信号Ｓｃ０〜Ｓｃｎを処理する遅延回路Ｄ１〜Ｄｎについては、後に詳細に説明する。

レベルシフタ回路ＬＳｋは、セレクタ回路Ｓｋから信号Ｓｄｋが出力されると、その信号Ｓｄｋの電圧を昇圧してアナログスイッチドライバ回路ＡＳＤｋに出力する。ここで、アナログスイッチドライバ回路ＡＳＤｋの内部スイッチ（図示せず）は、レベルシフタ回路ＬＳｋから信号が入力されるとオンする。アナログスイッチドライバ回路ＡＳＤｋは、内部スイッチがオンすると、外部から入力された電圧Ｖｃｏｍを、圧電素子の対応する振動部Ｐｋに出力する。これにより、振動部Ｐｋには、電圧Ｖｃｏｍが信号Ａｓｋとして入力される。

以下に、遅延回路Ｄｋの動作について説明する。上述したように、セレクタ回路Ｓｋがｑ個のゲートを備えているとき、セレクト信号Ｓｃｋは、各ビットが１つのゲートにそれぞれ対応するｑビットの信号である。例えば、セレクタ回路Ｓｋが４個のゲートを備えているとき、各ゲートをＧｋ１〜Ｇｋ４として表すと、セレクト信号Ｓｃｋは、各ゲートＧｋ１〜Ｇｋ４にそれぞれ対応する４つの１ビット信号Ｓｃｋａ〜Ｓｃｋｄから構成される。遅延回路Ｄｋは、入力された各１ビット信号Ｓｃ（ｋ−１）ａ〜Ｓｃ（ｋ−１）ｄをそれぞれ所定の時間ｔ１だけ遅延させて、１ビット信号Ｓｃｋａ〜Ｓｃｋｄとしてセレクタ回路Ｓｋの対応する各ゲートＧｋ１〜Ｇｋ４にそれぞれ出力する。さらに、遅延回路Ｄｋは、得られた各１ビット信号Ｓｃｋａ〜Ｓｃｋｄを、セレクタ回路Ｓｋにそれぞれ出力すると共に、次段の遅延回路Ｄ（ｋ＋１）にもそれぞれ出力する。なお、遅延回路Ｄｎについては、最終段の遅延回路であるために、得られた各１ビット信号Ｓｃｎａ〜Ｓｃｎｄは、セレクタ回路Ｓｎに出力されるのみである。

また、セレクタ回路Ｓｋが４個のゲートを備えている場合、データ信号Ｓｆも４ビットの信号である。すなわち、データ信号Ｓｆは、各ゲートＧｋ１〜Ｇｋ４にそれぞれ対応する４つの１ビット信号Ｓｆａ〜Ｓｆｄから構成される。例えば、各ゲートＧｋ１〜Ｇｋ４がそれぞれ２入力ＡＮＤゲートであるとき、ゲートＧｋ１には２つの１ビット信号Ｓｃｋａ，Ｓｆａがそれぞれ入力され、ゲートＧｋ２には２つの１ビット信号Ｓｃｋｂ，Ｓｆｂがそれぞれ入力される。これは、各ゲートＧｋ３，Ｇｋ４についても同様である。ここで、各ゲートＧｋ１〜Ｇｋ４は、入力された一方の対応する各１ビット信号Ｓｃｋａ〜Ｓｃｋｄに応じて、入力された他方の対応する各１ビット信号Ｓｆａ〜Ｓｆｄをそれぞれ出力する。例えば、ゲートＧｋ１は、１ビット信号ＳｃｋａがＨレベルであるとき、１ビット信号Ｓｆａを出力し、１ビット信号ＳｃｋａがＬレベルであるとき、１ビット信号Ｓｆａに関係なくＬレベルの信号を出力する。これは、ゲートＧｋ２〜Ｇｋ４についても同様である。セレクタ回路Ｓｋは、各ゲートＧｋ１〜Ｇｋ４の出力信号のうち１つがＨレベル、すなわちアクティブであると、所定の信号Ｓｄｋを出力する。

なお、制御回路３が出力するデータ信号Ｓｆ及びセレクト信号Ｓｃ０については、データ信号Ｓｆを構成する各１ビット信号Ｓｆａ〜Ｓｆｄのうち１つの１ビット信号のみがアクティブであり、セレクト信号Ｓｃ０を構成する各１ビット信号Ｓｃ０ａ〜Ｓｃ０ｄのうち１つの１ビット信号のみがアクティブである。ここで、４ビットのデータ信号ＳｆをＳｆ＝（Ｓｆａ，Ｓｆｂ，Ｓｆｃ，Ｓｆｄ）と表し、４ビットのセレクト信号Ｓｃ０をＳｃ０＝（Ｓｃ０ａ，Ｓｃ０ｂ，Ｓｃ０ｃ，Ｓｃ０ｄ）と表すと、制御回路３は、例えば、データ信号Ｓｆ＝（１，０，０，０）及びセレクト信号Ｓｃ０＝（１，０，０，０）をそれぞれ出力する。このとき、セレクト信号Ｓｃ１は、セレクト信号Ｓｃ０よりも時間ｔ１だけ遅延するので、セレクト回路Ｓ１のゲートＧ１ａがＨレベルの信号を出力する時間は、セレクト信号Ｓｃ０が出力されてから時間ｔ１だけ遅延している。同様に、セレクト回路Ｓ２のゲートＧ２ａがＨレベルの信号を出力する時間は、ゲートＧ１ａがＨレベルの信号を出力する時間よりも、時間ｔ１だけ遅延する。以上から、セレクト回路Ｓ１〜ＳｎのゲートＧ１ａ〜ＧｎａがＨレベルの信号を出力する時間はｔ１ずつ遅延し、セレクタ回路Ｓ１〜Ｓｎが信号Ｓｄ１〜Ｓｄｎを出力する時間もｔ１ずつ遅延する。結果として、アナログスイッチドライバ回路ＡＳＤ１〜ＡＳＤｎが信号Ａｓ１〜Ａｓｎを出力する時間はｔ１ずつ遅延する。なお、データ信号Ｓｆは、制御回路３から出力されてから全てのアナログスイッチドライバ回路ＡＳＤ１〜ＡＳＤｎが信号Ａｓ１〜Ａｓｎを出力するまで同一のまま保持される。

一方、アナログスイッチドライバ回路ＡＳＤ１〜ＡＳＤｎが信号Ａｓ１〜Ａｓｎの出力を停止する場合は、制御回路３が、データ信号Ｓｆをそのまま保持しつつ、セレクト信号Ｓｃ０を変化させる。例えば、制御回路３は、Ｓｃ０＝（１，０，０，０）に代わり、Ｓｃ０＝（０，１，０，０）を出力する。すると、各セレクト回路Ｓ１〜ＳｎのゲートＧ１ａ〜Ｇｎａは順にＬレベルの信号を出力するので、アナログスイッチドライバ回路ＡＳＤ１〜ＡＳＤｎが信号Ａｓ１〜Ａｓｎの出力を順に停止する。以上から、各駆動回路部Ｃ１〜Ｃｎは、入力されたセレクト信号Ｓｃ０〜Ｓｃｎに応じて外部から入力された電圧Ｖｃｏｍをそれぞれ出力し、かつ該セレクト信号Ｓｃ０〜Ｓｃｎに応じて外部から入力された電圧Ｖｃｏｍの出力をそれぞれ停止させることができる。

図２は、遅延回路Ｄｋの動作を説明するための波形図である。図２では、図示を簡単にするために、２つの遅延回路Ｄ１，Ｄ２の動作に関係する１ビット信号の波形変化のみを示している。具体的には、遅延回路Ｄ１に入力された１ビット信号Ｓｃ０ａ、遅延回路Ｄ２に入力された１ビット信号Ｓｃ１ａ及び遅延回路Ｄ２から出力された１ビット信号Ｓｃ２ａをそれぞれ示している。さらに、図２では、データ信号Ｓｆ＝（１，０，０，０）が各セレクタ回路Ｓ１，Ｓ２にそれぞれ入力されている場合に、各１ビット信号Ｓｃ１ａ，Ｓｃ２ａが対応する各セレクタ回路Ｓ１，Ｓ２にそれぞれ入力されたときのアナログスイッチドライバ回路ＡＳＤ１，ＡＳＤ２の出力信号Ａｓ１，Ａｓ２の波形変化をそれぞれ示している。

図２に示されるように、遅延回路Ｄ１が出力した１ビット信号Ｓｃ１ａは、入力された１ビット信号Ｓｃ０ａよりも時間ｔ１だけ遅延し、遅延回路Ｄ２が出力した１ビット信号Ｓｃ２ａは、入力された１ビット信号Ｓｃ１ａよりも時間ｔ１だけ遅延している。また、各１ビット信号Ｓｃ１ａ，Ｓｃ２ａの関係と同様に、アナログスイッチドライバ回路ＡＳＤ２の出力信号Ａｓ２は、アナログスイッチドライバ回路ＡＳＤ１の出力信号Ａｓ１よりも時間ｔ１だけ遅延している。なお、遅延回路Ｄｋから出力される各１ビット信号Ｓｃｋｂ〜Ｓｃｋｄについても、上述の１ビット信号Ｓｃｋａと同様に説明することができる。

以上の説明からわかるように、遅延回路Ｄｋは、入力された各セレクト信号Ｓｃ（ｋ−１）ａ〜Ｓｃ（ｋ−１）ｄをそれぞれ所定の時間ｔ１だけ遅延させて出力する。すなわち、遅延回路Ｄｋは、入力された各１ビット信号Ｓｃ（ｋ−１）ａ〜Ｓｃ（ｋ−１）ｄをそれぞれ遅延させる４つの部分遅延回路Ｄｋａ〜Ｄｋｄを備えている。図３は、１ビット信号Ｓｃ（ｋ−１）ａを遅延させる部分遅延回路Ｄｋａの構成例を示した回路図である。図３に示されるように、部分遅延回路Ｄｋａは、遅延時間設定回路Ｃｄ１と遅延時間選択回路Ｃｄ２とを備えている。遅延時間設定回路Ｃｄ１は、直列に接続された４つのインバータＩｖ１〜Ｉｖ４から構成されており、遅延時間選択回路Ｃｄ２は、２つのＡＮＤ回路Ａｄ１，Ａｄ２と、ＯＲ回路Ｏｒ１と、インバータＩｖ５とから構成されている。遅延時間設定回路Ｃｄ１は、各インバータＩｖ２，Ｉｖ４の出力信号Ｓｅ１，Ｓｅ２を遅延時間選択回路Ｃｄ２にそれぞれ出力する。遅延時間選択回路Ｃｄ２は、外部から入力された遅延時間選択信号Ｓｔに応じて、遅延時間設定回路Ｃｄ１から出力された２つの信号Ｓｅ１，Ｓｅ２のいずれか一方を選択し出力する。具体的に、遅延時間選択回路Ｃｄ２のＡＮＤ回路Ａｄ１には、インバータＩｖ２の出力信号Ｓｅ１と遅延時間選択信号Ｓｔとがそれぞれ入力される。また、ＡＮＤ回路Ａｄ２には、インバータＩｖ４の出力信号Ｓｅ２と、遅延時間選択信号ＳｔをインバータＩｖ５により反転した反転信号とがそれぞれ入力される。ＯＲ回路Ｏｒ１には、各ＡＮＤ回路Ａｄ１，Ａｄ２の出力信号がそれぞれ入力される。

このような構成において、セレクト信号Ｓｃ（ｋ−１）ａがＨレベルになったとき、遅延時間選択信号ＳｔがＨレベルの場合は、インバータＩｖ２の出力信号Ｓｅ１がＨレベルになると、ＡＮＤ回路Ａｄ１の出力信号がＨレベルになり、その結果ＯＲ回路Ｏｒ１によって出力されるセレクト信号ＳｃｋａがＨレベルになる。一方、遅延時間選択信号ＳｔがＬレベルの場合は、インバータＩｖ５の出力信号がＨレベルになるため、インバータＩｖ４の出力信号Ｓｅ２がＨレベルになると、ＡＮＤ回路Ａｄ２の出力信号がＨレベルになり、その結果ＯＲ回路Ｏｒ１によって出力されるセレクト信号ＳｃｋａがＨレベルになる。すなわち、遅延時間選択信号ＳｔがＨレベルのときとＬレベルのときとでセレクト信号ＳｃｋａがＨレベルになるタイミングが異なる。また、セレクト信号Ｓｃ（ｋ−１）ａがＬレベルになったときも、同様に、遅延時間選択信号ＳｔがＨレベルのときとＬレベルのときとでセレクト信号ＳｃｋａがＬレベルになるタイミングが異なる。

以上の説明からわかるように、図３の構成によれば、遅延時間選択信号Ｓｔに応じて、部分遅延回路Ｄｋａによる遅延時間を変化させることができる。よって、部分遅延回路Ｄｋａの遅延時間を、使用者の都合に合わせて設定することができる。なお、部分遅延回路Ｄｋｂ〜Ｄｋｄについても同様の説明が当てはまる。

なお、図３に示された遅延時間設定回路Ｃｄ１では４つのインバータＩｖ１〜Ｉｖ４が接続されているが、インバータの段数は４段に限定されるものではない。例えば、６段，８段のように４段よりも多くすれば、選択可能な遅延時間の数を増やすことができる。

本実施の形態１によるインクジェットドライバ回路１では、遅延回路Ｄ１〜Ｄｎを設けることによって、アナログスイッチドライバ回路ＡＳＤ１〜ＡＤＳｎのスイッチがそれぞれオン又はオフするタイミングをずらすことができる。よって、全てのアナログスイッチドライバ回路ＡＳＤ１〜ＡＳＤｎのスイッチが同時にオン又はオフすることがなく、インクジェットドライバ回路１が集積されたＩＣ内部で一時的に大電流が流れることを防止することができるので、ノイズの発生を抑制することができる。

本発明の実施の形態１によるインクジェットドライバ回路の構成例を示したブロック図である。 遅延回路の動作を説明するための波形図である。 遅延回路の構成例を示す回路図である。 従来のインクジェットドライバ回路の構成例を示したブロック図である。

符号の説明

１ インクジェットドライバ回路
２ 制御回路部
３ 制御回路
Ｐ１〜Ｐｎ 振動部
Ｃ１〜Ｃｎ 駆動回路部
ＡＳＤ１〜ＡＳＤｎ アナログスイッチドライバ回路
ＬＳ１〜ＬＳｎ レベルシフタ回路
Ｓ１〜Ｓｎ セレクタ回路
Ｄ１〜Ｄｎ 遅延回路

Claims (4)

1. 印加された電圧に応じて振動する複数の振動部からなる圧電素子を利用してインクを吐出させるインクジェット部を駆動するインクジェットドライバ回路において、
   入力された制御信号に応じて対応する前記各振動部に対して外部から入力された電圧をそれぞれ出力する複数の駆動回路部と、
   前記各駆動回路部による電圧出力をそれぞれ制御する制御回路部と
   を備え、
   前記制御回路部は、前記各駆動回路部に対して、前記入力された電圧を所定の順序で出力させ、更に、前記制御信号を生成して出力する制御回路と、入力された信号を所定の時間遅延してそれぞれ出力する複数の遅延回路が直列に接続されてなる直列回路とを備え、
   前記直列回路は、前記制御信号を入力とし、
   前記各遅延回路は、入力された信号を所定の時間間隔に等しい時間だけ遅延させて対応する前記各駆動回路部に出力し、前記各遅延回路の最終段以外の遅延回路は次段の遅延回路にも出力する
   ことを特徴とするインクジェットドライバ回路。
2. 前記各駆動回路部は、それぞれ複数ビットのデータ信号及びセレクト信号を入力するセレクト回路を有し、該セレクタ回路は前記複数ビットと同数のゲートを備え、前記各遅延回路は、前記複数ビットと同数の部分遅延回路を備えたことを特徴とする請求項１に記載のインクジェットドライバ回路。
3. 前記部分遅延回路は、遅延時間設定回路と遅延時間選択回路を備え、前記遅延時間設定回路から出力された信号を外部から入力された遅延時間選択信号に応じて前記遅延時間選択回路で選択することを特徴とする請求項２に記載のインクジェットドライバ回路。
4. 前記遅延時間設定回路は、インバータを直列接続したものであることを特徴とする請求項３に記載のインクジェットドライバ回路。

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