JP5019641B2 - 記録ヘッドの素子基体、記録ヘッド、記録ヘッドカートリッジ、及び記録装置 - Google Patents

Description

本発明は記録ヘッドの素子基体、記録ヘッド、記録ヘッドカートリッジ、及び記録装置に関し、より詳細には、所定方向に配列されており、所定数ずつ複数のグループに分割された複数の記録素子と、各記録素子を駆動するための駆動回路とが同一の素子基体上に設けられた記録ヘッドの素子基体のレイアウトに関する。

例えばワードプロセッサ、パーソナルコンピュータ、ファクシミリ等に於ける情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行う記録装置において、用紙等の記録媒体の送り方向と直角な方向に往復走査しながら記録を行うシリアル記録方式が安価で小型化が容易などの点から一般的に広く用いられている。

このような記録装置で使用される記録ヘッドの構成について、熱エネルギーを利用して記録を行うインクジェット方式に従う記録ヘッドを例に挙げて説明する。インクジェット記録ヘッドは記録素子としてインク液滴を吐出する吐出口（ノズル）に連通する部位に発熱素子（ヒータ）を設け、発熱素子に電流を印加し、発熱させインクを発泡させインク液滴を吐出させ記録を行う。このような記録ヘッドは多数の吐出口、発熱素子（ヒータ）を高密度に配置することが容易であり、これにより高精細な記録画像を得ることができる。

このような記録ヘッドで高速に記録を行うためには、できるだけ多くのヒータを同時に駆動することが望ましい。しかしながら電源の電流の供給能力に制限があることや、電流が増大することで配線の寄生抵抗による電圧降下が増大し所望のエネルギーをヒータに供給できないことなどから、同時に駆動できるヒータの数は制限される。このため、複数のヒータをグループに分割し、グループ内のヒータが同時に駆動しないように時間をずらして駆動（時分割駆動）し瞬間的に流れる電流の最大値を押えている。

このような駆動を行う回路構成の例が、特開平９−３２７９１４号公報（特許文献１）に開示されている。

特許文献１に開示された回路構成では、Ｍ×Ｎ個のヒータをＭ個づつのＮ回で時分割駆動する場合、Ｍ個のデータを格納するレジスタの出力とＮ個のブロック選択信号出力の論理積により任意のヒータを選択するマトリックス駆動を行う。この構成により回路規模を縮小することができ、時間的にデータを分割して転送するため、誤動作が少ないという利点がある。

図７は、このような素子基体上の駆動回路の構成例を示す回路図である。図７において、１０１は記録素子としてのヒータ、１０２は各ヒータを駆動するトランジスタ、１０３、１０４は論理信号入力から論理積をとるＡＮＤ回路、１０５はプリンタ本体から供給されるＸビットのブロック制御信号をデコードしてＮ本のブロック選択線のうち１本を選択するＸｔｏＮデコーダ、１０６はプリンタ本体からシリアル信号で転送されるＸビットのブロック制御信号を、ＣＬＫ信号に同期して格納しＬＴ信号により保持するシフトレジスタ及びラッチ回路である。

ヒータ１０１、トランジスタ１０２、ＡＮＤ回路１０３、１０４は、Ｎ個づつで１つのグループＧ１を形成し、このＮ個づつの素子で形成されるグループＧ１〜ＧＭのＭ個のグループに分割される。１００１はプリンタ本体から供給されるクロック信号ＣLＫに同期してシリアル転送される記録データを順次格納するＭビットのシフトレジスタとラッチ信号ＬＴに従ってシリアルデータを保持するラッチ回路とを含むシフトレジスタ及びラッチ回路である。シフトレジスタ及びラッチ回路１００１からＭ本のデータ信号線１００２が出力される。

Ｎ本のブロック選択線１０７は、グループＧ１〜ＧＭを構成するＮ個のＡＮＤ回路１０４の入力にそれぞれ接続される。ＡＮＤ回路１０４のもう一方の入力はグループ内で共通接続され、この共通接続された配線にデータ信号線が各々接続される。

図７の駆動回路の動作を図８のタイミングチャートを用いて説明する。図８のタイミングチャートは、Ｍ×Ｎ個のヒータから任意のヒータを１回選択可能な状態にするための１シーケンス（１吐出周期）に対応している。つまり同じヒータを再度駆動可能に選択するまでの周期を１周期としている。

まず画像データに応じたＭビット分のデータが、クロック信号ＣＬＫに同期したＤＡＴＡ信号でシフトレジスタ及びラッチ回路１００１にシリアル転送される。続くラッチ信号ＬＴが“Ｈｉｇｈ”（ハイレベル）になると入力されたシリアルデータが保持されてデータ線１００２に出力される。Ｍ本のデータ線１００２のタイミングは、図８中のDATAOUT信号に対応し、Ｍ本のデータ線のうち画像データに応じた任意のデータ線が“Ｈｉｇｈ”になる。

同様に、Ｘビットのブロック制御信号もクロック信号ＣＬＫに同期してシフトレジスタ及びラッチ回路１０６にシリアル転送され、それに続きラッチ信号ＬＴが“Ｈｉｇｈ”になるとＸビットのブロック制御信号がデコーダ１０５に保持される。デコーダ１０５からブロック選択線１０７に出力されるタイミングは、図８のブロックを選択するブロックイネーブル信号ＢＥ信号のタイミングに対応し、Ｘビットのブロック制御信号によりブロック選択線１０７のＮ本の出力のうちいずれか１つの出力が選択されて“Ｈｉｇｈ”となる。

１本のブロック選択線が共通に接続される、Ｍ個の駆動回路うちDATAOUTが“Ｈｉｇｈ”となる任意のヒータがＡＮＤ回路により選択される。選択されたヒータにはＨＥ信号に従って電流Ｉが流れヒータが駆動される。

以上のような動作を順次Ｎ回繰り返すことで、Ｍ×Ｎ個のヒータをＭ個ずつＮ回のタイミングで時分割駆動することで全てのヒータを画像データに応じて選択することができる。

すなわち、Ｍ×Ｎ個のヒータをＮ個のヒータで構成されたＭ個のグループに分割し、グループ内のヒータは、２つ以上のヒータが同時に駆動されないように１シーケンスの時間をＮ回のタイミングで時分割し、分割された時間内でＭビットの画像データを同時に駆動するように制御する。

図７の駆動回路を半導体を基材とする素子基体素子基体上に効率的に配置するレイアウト方法が、例えば、特開平１１−３００９７３号公報（特許文献２）に開示されている。

図９は、図７の回路を素子基体素子基体上にレイアウトした例を示している。素子基体中央のインク供給口７０１より、素子基体裏面から供給されたインクは供給口を通って、ヒータが形成されている素子基体上面に供給される。ヒータに供給されたインクは、ヒータを加熱しインクを発泡させることで、素子基体上面に形成されるノズルより、素子基体上面に垂直な方向に吐出される。

図９に示したレイアウトは、Ｍ×Ｎ個で構成されるヒータ群７０２をインク供給口７０１の両側に対称的に２列配置した場合を示している。

図９において、素子基体上のヒータ群７０２の配列方向と交差する方向の両側の辺（短辺側）に、装置本体との電気的接続のためのパッド部７０９、７１０を設け、パッド部とヒータおよび駆動回路群７０３、７０４との間にシフトレジスタ、ラッチおよびデコーダ回路７０７、７０８を配置する。シフトレジスタ、ラッチ回路およびデコーダ回路７０７、７０８からのデータ出力線７０５およびブロック選択線７０６はヒータ群７０２に対して平行に配置され、それぞれＭ本のデータ線およびＮ本のブロック選択線からなる。

図７の回路図の各構成要素と図９のレイアウトにおける各領域との対応を説明すると、ヒータ１０１が７０２、トランジスタ１０２が７０３、ＡＮＤ回路１０３及び１０４が７０４、データ線１００２が７０５、ブロック選択線１０７が７０６、シフトレジスタ及びラッチ回路１０６とデコーダ１０５が７０７、シフトレジスタ及びラッチ回路１００１が７０８にそれぞれ形成されている。

特開平９−３２７９１４号公報 特開平１１−３００９７３号公報

更なる高画質化、高速化の要求に応えるために、記録ヘッドの記録素子（ヒータ）の数が増加すると、以下のような問題が生じる。

上述のＭ×Ｎ個のヒータをマトリックスで駆動する場合、ヒータ数の増加に応じてＭ本のデータ線とＮ本のブロック選択線のいずれかまたは両方の配線を増やす必要がある。

このとき、ヒータの駆動周波数を決める、１ブロック内のヒータの数Nを増やすと、１つのノズルからのインクの吐出周波数下がってしまう為、Nを増やすことができない。ノズルの数を増やし高速印字を行うためには、データ配線の数でありグループの数に対応するＭを増加させ同時に吐出するノズル数を増やすことで対応せざるをえなくなり、その結果、素子基体状の回路レイアウトにおいてヒータ列に平行なデータ線の配線領域７０５の短辺方向における長さが増大することになる。

通常、ヒータはインク供給口に沿って配されているため、ヒータ数が多い素子基体の形状は、素子基体面積を有効に活用するためにヒータ列の配列方向の長さが長く、それと交差する方向が短い長方形である。

ヒータ数の増加に対応して、ヒータ列に平行な配線領域の短辺方向における長さが増大すると、長方形の素子基体の短辺側の長さが長くなる。

素子基体上の回路は、基材としての半導体ウエハに作り込まれるため、素子基体のコストを下げるためには素子基体面積を縮小して、ウエハ一枚あたりから取れる素子基体の個数を増やす必要がある。

しかしながら、長方形の板状の素子基体（素子基板）の短辺方向の長さが長くなると、素子基体面積が増大するだけでなく、ウエハ１枚あたりから取れる個数が著しく減少し、素子基体１枚あたりのコストアップとなる。

本発明は以上のような状況に鑑みてなされたもので、記録素子の数が増大しても面積が増大するのを防ぐことを目的とする。

上記目的を達成するため、本発明の一態様としての記録ヘッドの素子基体は、
所定方向に配列された複数の記録素子と、
前記複数の記録素子各々に対応して設けられ、記録素子を駆動する複数のトランジスタと、
隣り合う所定数の前記記録素子をグループの単位とし、前記複数の記録素子を複数のグループのいずれかに割当て、各グループに属する記録素子を時分割に駆動するための制御信号を出力する選択回路と、
前記複数のグループ各々に対応して設けられ、各グループ毎に１ビットのデータ信号を保持する複数の保持回路と、
前記複数のトランジスタ各々に対応して設けられ、前記選択回路から出力される制御信号と前記保持回路が保持するデータ信号とに基づいて、前記複数のトランジスタ各々へ駆動信号を出力する複数の論理回路とを有し、
前記複数の保持回路それぞれは、対応する前記グループの複数の前記記録素子の配列方向に沿って設けられており、
前記複数の保持回路それぞれの前記所定方向に関する幅は、前記対応する前記グループの複数の前記記録素子の配列方向に関する幅と実質的に等しいことを特徴とする。

すなわち、本発明では、前記複数の保持回路が配置される第１の領域と、前記複数の論理回路のうち同時にトランジスタを駆動する論理回路と並列接続する複数の信号線が前記所定方向に沿って配置される第２の領域と、前記複数の論理回路が配置される第３の領域とを、前記所定方向と交差する方向に並んで順番に配置する。特に、前記選択回路は、前記第１の領域と前記第２の領域と前記第３の領域との外側の領域に設けられており、前記複数の信号線に前記制御信号を出力する。

このようにすると、記録素子の数が増えた場合にも、記録素子の配列方向の長さが増大するのみで、記録素子の配列方向と交差する方向の長さが増大しない。

従って、記録素子の数が増えた場合にも、ウエハ１枚あたりから取れる個数が著しく減少することがなく、素子基体１枚あたりのコストアップを抑制することができる。

また従来の配置においては、配線が長くなることによって抵抗やインダクタンスが増大し、それに伴って信号遅延やノイズによる誤動作が発生しやすくなったが、本発明によれば、素子選択回路と駆動選択回路との少なくとも一方が、対応する駆動回路に隣接して設けられていることで、信号線の配線距離が短縮され高速のデータ転送が可能になると共に、信号遅延やノイズによる誤動作に対する信頼性も向上する。

前記複数の保持回路は、シフトレジスタとラッチとを含む構成を含み、各保持回路がシリアルに接続されるように構成されていてもよい。

また、本発明の別の態様としては、上記の記録ヘッド素子基体を有する記録ヘッドがある。

本発明の更に別の態様としては、上記の記録ヘッドとこの記録ヘッドに供給するためのインクを保持するためのインク容器とを有する記録ヘッドカートリッジ、上記の記録ヘッドと、該記録ヘッドに対して記録データを供給する制御手段とを有する記録装置がある。

本発明によれば、記録素子の数が増えた場合にも、記録素子の配列方向の長さが増大するのみで、記録素子の配列方向と交差する方向の長さが増大しない。

従って、記録素子の数が増えた場合にも、ウエハ１枚あたりから取れる個数が著しく減少することがなく、素子基体１枚あたりのコストアップを抑制することができる。

また従来の配置においては、配線が長くなることによって抵抗やインダクタンスが増大し、それに伴って信号遅延やノイズによる誤動作が発生しやすくなったが、本発明によれば、素子選択回路と駆動選択回路との少なくとも一方が、対応する駆動回路に隣接して設けられていることで、信号線の配線距離が短縮され高速のデータ転送が可能になると共に、信号遅延やノイズによる誤動作に対する信頼性も向上する。

本発明の第１の実施形態の記録ヘッドの回路図である。 図１の回路の状態を示すタイミングチャートである。 図１の回路の素子基体上のレイアウト例を示す図である。 図１の回路の素子基体上の別のレイアウト例を示す図である。 本発明の第３の実施形態の記録ヘッドの回路図である。 図６の回路の素子基体上のレイアウト例を示す図である。 従来の記録ヘッドの回路図である、 図７の回路の各信号の状態を示すタイミングチャートである。 図７の回路の素子基体上のレイアウトを示す図である。 本発明の記録ヘッドによって記録を行うインクジェット記録装置の構成の概要を示す外観斜視図である。 図１０に示した記録装置の制御構成を示すブロック図である。 図１０の記録装置に用いられる記録インクジェット記録ヘッドの機械的構成を示す分解斜視図である。 インクタンクと記録ヘッドとが一体的に構成された記録ヘッドカートリッジの構成を示す外観斜視図である。 インクタンクと記録ヘッドとが分離可能に構成された記録ヘッドカートリッジの構成を示す外観斜視図である。 １ビット分のシフトレジスタおよびラッチ回路の回路構成の具体例を示す図である。 本発明に係る第４の実施形態の配置を示す図である。 本発明に係る第５の実施形態の回路構成を示す図である。 本発明に係る第５の実施形態の配置を示す図である。 時分割数Ｎとグループ数Ｍとを変化させたときのシフトレジスタの数、デコーダの数、および総面積との関係を示す表である。 図１９のＮおよびＭと総面積との関係を示すグラフである。 第５の実施形態の変形例の回路構成を示す図である。 第５の実施形態の変形例の素子基体上のレイアウト例を示す図である。 本発明に係る第６の実施形態の回路構成を示す図である。 第６の実施形態の素子基体上のレイアウト例を示す図である。 第６の実施形態の変形例の回路構成を示す図である。 第６の実施形態の変形例の素子基体上のレイアウト例を示す図である。 本発明に係る第７の実施形態の回路構成を示す図である。 第７の実施形態の素子基体上のレイアウト例を示す図である。 デコーダの回路構成を示す図である。 図２９のデコーダの真理値表を示す図である。 デコーダの回路構成の別の例を示す図である。

以下に、添付図面を参照して、本発明の好適な実施の形態を例示的に詳しく説明する。ただし、以下の実施形態に記載されている構成要素はあくまで例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。

本明細書において、「素子基体」という語は、シリコン半導体からなる単なる基材を指し示すものではなく、各素子、回路や配線などが設けられた基体を示すものである。なお、基体の形状としては、板状やチップ状の基板であってもよい。

さらに、「素子基体上」という表現は、単に素子基体の上を指し示すだけでなく、素子基体の表面、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作りこみ」とは、別体の各素子を単に素子基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基体上に一体的に形成、製造することを示すものである。

（第１の実施形態）
本発明の記録ヘッドに係る第１の実施形態について説明する。図１は、Ｍ×Ｎ個のヒータをＭ個づつＮ回に時分割駆動するように、Ｍ個のデータを格納するレジスタの出力とＮ個のデコーダ信号出力であるブロック選択信号の論理積により任意のヒータを選択するマトリックス駆動を行う記録ヘッドの回路図であり、素子基体に作り込まれている。

図１において、１０１は記録素子としてのヒータ、１０２は各ヒータを駆動するトランジスタ、１０３、１０４は論理信号入力から論理積をとるＡＮＤ回路、１０５はプリンタ本体から供給されるＸビットのブロック制御信号をデコードしてＮ本のブロック選択線のうち１本を選択するＸｔｏＮデコーダ、１０６はプリンタ本体からシリアルで転送されるブロック制御信号を、ＣＬＫ信号に同期して格納しＬＴ信号により保持するシフトレジスタ及びラッチ回路である。

本実施形態においては、１グループ毎に１ビットずつのシフトレジスタとラッチを持つ構成を示し、このグループの単位は、同時に駆動されるヒータが１つであることを単位としている。ヒータ１０１、トランジスタ１０２、ＡＮＤ回路１０３、１０４は、Ｎ個づつで１つのグループＧ１を形成し、このＮ個づつの素子で形成されるグループＧ１〜ＧＭのＭ個のグループに分割されている。１０８はプリンタ本体から供給されるクロック信号ＣＬＫに同期して、記録データをシリアル転送し格納する１ビットのシフトレジスタとラッチ信号ＬＴに従ってシリアルデータを保持するシフトレジスタ及びラッチ回路である。シフトレジスタ及びラッチ回路１０８は、グループＧ１〜ＧＭに対応してＭ個あり、第１のシフトレジスタ及びラッチ回路の出力が第２のシフトレジスタ及びラッチ回路の入力に接続され、第２のシフトレジスタ及びラッチ回路の出力が第３のシフトレジスタ及びラッチ回路の入力に接続され、以降同様に、Ｍ個のシフトレジスタ及びラッチ回路１０８がシリアルに接続されている。各グループの中で複数のヒータが同時に駆動されない構成となっている。

各シフトレジスタ及びラッチ回路１０８の出力は、対応するグループＧ１〜ＧＭのそれぞれのＡＮＤ回路１０４の入力に共通に接続されている。

Ｎ本のブロック選択線１０７は、グループＧ１〜ＧＭを構成するＮ個のＡＮＤ回路１０４の対応する入力にそれぞれ接続されている。

図１の回路において、シフトレジスタ及びラッチ回路１０８は、各グループに対応して１ビット分のデータを格納、保持し、各グループのＭ個のシフトレジスタは、互いに接続されていることにより、全体でＭビットのシフトレジスタを構成している。

図１５に図１の１０６の１ビット分のシフトレジスタおよびラッチ回路の回路構成の具体例を示す。

本例ではシフトレジスタおよびラッチ回路はインバータ回路、バッファ回路、アナログスイッチ回路から構成される。シフトレジスタはCLK信号の立上りに同期して、DATA端子より入力される信号を順次S/R OUT端子に出力するものである。S/R OUT端子にはラッチ回路の入力が接続され、EN端子が“Ｈｉｇｈ”となることでS/R OUTの信号をLT OUTに出力し、その後EN端子が“Ｌｏｗ”となることでLT OUTの出力を保持するものである。

図１の駆動回路の動作を、図２のタイミングチャートを用いて説明する。図２のタイミングチャートは、先に説明したのと同様にＭ×Ｎ個のヒータから任意のヒータが１回駆動可能に選択される１シーケンス（１吐出周期）に対応している。

まず画像データに応じたＭビット分のデータが、クロック信号ＣＬＫに同期してＤＡＴＡ信号としてシフトレジスタ及びラッチ回路１０８にシリアル転送される。続いてラッチ信号ＬＴが“Ｈｉｇｈ”になると、入力されたシリアルデータが保持されシフトレジスタ及びラッチ回路１０８から出力される。Ｍ個のシフトレジスタ及びラッチ回路１０８の出力は、図２のDATAOUTに対応し、Ｍ本の出力線のうち画像データに応じた任意のデータ線が“Ｈｉｇｈ”になる。

同様に、Ｘビットのブロック制御信号もクロック信号ＣＬＫに同期してシフトレジスタ及びラッチ回路１０６にシリアル転送され、それに続きラッチ信号ＬＴが“Ｈｉｇｈ”になりＸビットのブロック制御信号がデコーダ１０５に保持される。デコーダ１０５からブロック選択線１０７に出力されるタイミングは、図８のＢＥのタイミングに対応し、Ｘビットのブロック制御信号により出力線１０７のＮ本の出力うちいずれか１つの出力が選択されて“Ｈｉｇｈ”となる。

ブロック選択線１０７の１本が共通に接続されているＭ個の駆動回路のうち、DATAOUTが“Ｈｉｇｈ”となる任意のヒータがＡＮＤ回路１０４により選択される。選択されたヒータにはＨＥ信号に従い電流Ｉが流れヒータが駆動される。

以上のような動作を順次Ｎ回繰り返すことで、Ｍ×Ｎ個のヒータをＭ個ずつＮ回のタイミングで時分割駆動することで全てのヒータを選択することができる。なお、Ｍ個のデータを時間分割して駆動する場合、Ｎ回のそれぞれを例えば偶数番目と奇数番目のヒータにさらに分けて駆動を行なってもよく、このような場合においてもデータをＮ回に分けて駆動を行う範疇に入るものとしている。

以上の図１及び図２に関して説明した回路の論理的動作は、従来例として図７及び図８に関して説明した回路の論理的動作と何ら変わらないものである。すなわち、本実施形態の回路構成は、図７のＭビットのシフトレジスタ及びラッチ回路１００１を、１ビットのシフトレジスタ及びラッチ回路１０８Ｍ個で構成したものであり、論理的動作は同様である。

図３は、図１の回路の素子基体上の実態レイアウトの例を示している。図示したレイアウトは、Ｍ×Ｎ個で構成されるヒータ群３０２を基板の長辺方向に沿って設けられた長穴形状のインク供給口３０１の両側に対称的に２列配置した場合を示している。

図３において、基板中央に設けられたインク供給口の両側に、供給口から順に、ヒータ群３０２、トランジスタ３０３、ＡＮＤ回路３０４、ブロック選択線３０６、シフトレジスタ及びラッチ回路３０５が、それぞれ基板の長辺方向に沿って配置されている。素子基体上のヒータ群３０２の配列方向と交差する方向の両側の辺（短辺側）に、装置本体との電気的接続のためのパッド部３０８、３０９を設け、パッド部と、ドライバトランジスタおよび駆動回路群３０３、３０４との間の一方にシフトレジスタ、ラッチおよびデコーダ回路３０７を配置する。ここでの３０８，３０９は複数のパッドを一括して示している。シフトレジスタ、ラッチ回路およびデコーダ回路３０７からのＮ本のブロック選択線３０６はヒータ群３０２の列に対して沿う方向（ここでは平行）に配置されている。

図１の回路図の各構成要素と図３のレイアウトにおける各領域との対応を説明すると、ヒータ１０１が３０２、トランジスタ１０２が３０３、ＡＮＤ回路１０３及び１０４が３０４、ブロック選択線１０７が３０６、シフトレジスタ及びラッチ回路１０６とデコーダ１０５が３０７、シフトレジスタ及びラッチ回路１０８が３０５にそれぞれ形成されている。

図１における１ビットのシフトレジスタ及びラッチ回路１０８は、グループＧ１〜ＧＭそれぞれに対応して、各グループの回路領域に分散してそれぞれ配置されており、全部でＭ個配置されている。グループＧ１〜ＧＭはそれぞれ、Ｎ個のヒータとトランジスタ、ＡＮＤ回路およびシフトレジスタおよびラッチ回路の駆動回路で構成されている。

通常、ヒータの配列ピッチとトランジスタ及びＡＮＤ回路とを同じピッチで配列すると、各素子を接続する配線抵抗の点や占有する面積の点から最も効率がよい。ヒータの配列ピッチと駆動回路の配列ピッチが同じであるとすると、各グループのヒータの配列方向の長さは、ヒータの配列ピッチにＮを乗じたものである。

例えば、ヒータの配列ピッチを４２．３μｍ（６００ｄｐｉ相当）とし、グループを構成するヒータの数Ｎが１６であると、各グループのヒータの配列方向の長さは約６７７μｍとなる。この場合、各グループに対応した１ビットのシフトレジスタ及びラッチ回路１０８を形成する領域３０５の長辺方向の長さは６７７μｍとなり、シフトレジスタ及びラッチ回路１０８を形成する領域３０５の素子基体の短辺方向における長さを非常に短くすることが出来る。

このため、従来は、ヒータ数の増加に対応してグループの数を増加すると、図９のデータ線の配線領域７０５の短辺方向における長さが増大していたが、本実施形態では、図３に示すようなレイアウトとしたので、グループ数が増えても各グループの短辺方向における長さを変更する必要がなく、素子基体の長辺方向における長さのみを長くすることで対応できる。

（第２の実施形態）
以下、本発明に係る記録ヘッドの第２の実施形態について説明する。以下の説明では上記第１の実施形態と同様な部分については説明を省略し、第２の実施形態の特徴的な部分を中心に説明する。

第２の実施形態の記録ヘッドの回路は、図１に示した第１の実施形態と同様であり、第２の実施形態は素子基体上のレイアウトが第１の実施形態と異なっている。

図４は、第２の実施形態の素子基体上の実態レイアウトを図３と同様に示す図である。図３に示した第１の実施形態のレイアウトでは、各グループのヒータの配列方向の長さと、対応する駆動回路の長辺方向の長さを同じピッチとする場合を示したが、第２の実施形態のレイアウトは、各グループのヒータの配列方向の長さに対して、対応する駆動回路の長辺方向の長さを狭くできる場合のレイアウト例を示す。

図４において、基板中央に基板の長辺方向に沿って設けられたインク供給口４０１の両側に、供給口から順に、Ｍ×Ｎ個で構成されるヒータ群４０２、トランジスタ４０３、ＡＮＤ回路４０４、ブロック選択線４０６が、それぞれ基板の長辺方向に沿って配置されている。素子基体上のヒータ群４０２の配列方向と交差する方向の両側の辺（短辺側）に、装置本体との電気的接続のためのパッド部４０８、４０９を設け、パッド部とドライバトランジスタおよび駆動回路群４０３、４０４との間の一方にシフトレジスタ、ラッチおよびデコーダ回路４０７を配置する。シフトレジスタ、ラッチ回路およびデコーダ回路４０７からのＮ本のブロック選択線４０６はヒータ群４０２に対して平行に配置されている。

図１の回路図の各構成要素と図４のレイアウトにおける各領域との対応を説明すると、ヒータ１０１が４０２、トランジスタ１０２が４０３、ＡＮＤ回路１０３及び１０４が４０４、ブロック選択線１０７が４０６、シフトレジスタ及びラッチ回路１０６とデコーダ１０５が４０７、シフトレジスタ及びラッチ回路１０８が４０５にそれぞれ形成されている。

本実施形態では、各グループにおけるヒータの配列方向の長さに対して、駆動回路の長辺方向の長さを短くし、余った領域を、シフトレジスタ及びラッチ回路１０８を形成する領域４０５としてヒータの配列方向と交差する方向（すなわち、短辺方向）に配置している。図４においては、シフトレジスタ及びラッチ回路４０５は、図３の配置とは垂直に配置されている。詳しくは、シフトレジスタ及びラッチ回路４０５の長手方向が素子基板の短辺方向に平行になるように配置され、異なるグループに属するトランジスタ４０３及びＡＮＤ回路４０４の間に配置されている。

このようなレイアウトとすると、ヒータ数の増加に対応してグループの数を増加しても、各グループを構成する領域の面積はグループ数とは関係なく一定となり、素子基体の短辺方向の長さが増大しない。

（第３の実施形態）
以下、本発明に係る記録ヘッドの第３の実施形態について説明する。以下の説明では上記第１及び第２の実施形態と同様な部分については説明を省略し、第３の実施形態の特徴的な部分を中心に説明する。

図５は第３の実施形態を示す回路図で、デコーダ回路５０１をヒータ毎に対応して設けたものである。図１の第１の実施形態においては、Ｎ個のヒータで構成されるＭ個のグループ共通にＸｔｏＮデコーダ回路１０５が設けられ、デコーダ回路１０５の出力よりＮ本のブロック選択線が各グループのＡＮＤ回路に接続され、グループ内に任意のヒータが選択される。これに対し図５ではＸビットのシフトレジスタ１０６の出力よりＸ本のブロック制御信号線５０２が、グループ内の各ヒータ毎に設けられたデーコーダ回路５０１に接続され、グループ内のヒータが選択されるものである。図５のヒータの選択に関する論理動作は図１の第１の実施形態と何ら変わらないものである。

図５におけるグループ内のヒータを選択するためのブロック制御信号線５０２がＸ本であるのに対し、図１の場合のブロック選択線１０７がＮ本必要となる。例えばグループ内のヒータの数が１６個である場合、図１の場合ブロック選択線１０７は１６本必要であるのに対し、図５ではブロック制御信号線５０２は４本の配線になる。このため図５の構成ではヒータ選択に関わる配線を大幅に減少させることができ、特にグループ内のヒータの数が増加すると配線の減少の効果はさらに大きくなる。

図６は図５の回路の素子基体上の実態レイアウトの例を示したものである。図３におけるブロック選択線３０６がＮ本の配線で構成されているのに対し、図６ではＸビットシフトレジスタ６０１のブロック制御信号線６０２のＸ本となり、配線に関わる面積のうち、ブロック選択に関わるレイアウト面積を減らせることができる。

上述の説明では１グループ毎に１ビットずつのシフトレジスタとラッチを持つ構成を示したが、このグループの単位は、同時に駆動されるヒータが１つであることを単位としている。

（第４の実施形態）
図１６は、本発明に係る第４の実施形態の配置を示す図である。図示されたように、本実施形態では２ビット分のシフトレジスタおよび２ビット分のラッチをグループとグループの間に配置している。

図中、１６０１〜１６０９で示す部分は、第２の実施形態に関して説明した図４の４０１〜４０９で示す部分にそれぞれ対応しているが、シフトレジスタおよびラッチ回路１６０５のビット数は２である。上下に隣接する２つのグループ間に配置されたシフトレジスタおよびラッチ１６０５は、２ビット分のデータをもつため、これに隣接する上下２つのグループそれぞれに対して画像データを供給することができる。

図４の第２の実施形態では、各グループの駆動回路の片側にシフトレジスタとラッチ回路が配置されるのに対し、本実施形態では図中上下に隣接する２つのグループの間にシフトレジスタおよびラッチ回路をまとめて配置することのみが異なることから、電気的動作は第２の実施形態と全く同様である。２ビット分のシフトレジスタおよびラッチ回路の占める面積は、１ビット分のシフトレジスタおよびラッチ回路のレイアウト面積に比べ大きくなるものの、電源配線等を２ビット分まとめることで共通化できるレイアウト部分もあるため、１ビット分の回路の２倍以下に抑えることができ、面積的な効率が上がるというメリットが得られる。

（第５の実施形態）
上記第１の実施形態（図３）で示したような、１つのシフトレジスタおよびラッチ回路を対応するグループ近傍に配置した回路構成によれば、Ｎ個のヒータ配置に要した幅と同じだけの幅をシフトレジスタおよびラッチ回路のレイアウトに使うことが可能となる。

そのため、時分割数Ｎが多い場合には、シフトレジスタおよびラッチ回路のレイアウト面積は広く取ることができるが、Ｎが少ない場合はその面積は小さくなる。

本実施形態はこの関係に鑑みて、レイアウトの効率を一層高めたものである。図１７は本実施形態に係る回路構成を示す図であり、図１８は本実施形態の素子基体上の実態レイアウト例を示す図である。

本実施形態では、素子基体の略中央に長手方向に沿って設けられたインク供給口の両側にＭ×Ｎ個で構成されるヒータ群を対照的に２列配置しており、各グループに対応したドライバトランジスタ、ロジック回路、シフトレジスタ及びラッチ回路とデコーダ回路、並びにそれらの配線を、ヒータの並び方向と平行に素子基体の長手方向側の面に配置する。

図１７において、１０１はヒータ、１０２はドライバトランジスタ、１０３および１０４はロジック回路、１０５’はデコーダ、１０６はＸビットのシフトレジスタおよびラッチ回路、１０８は各グループに対応するシフトレジスタおよびラッチ回路をそれぞれ示している。また、図１８は、素子基体上のレイアウト例を示す。

図１８において図１７の各部との対応を説明すると、１８０１にはインク供給口、１８０２にはヒータ１０１、１８０３にはドライバトランジスタ１０２、１８０４にはロジック回路１０３および１０４、１８０５には各グループに対応するシフトレジスタおよびラッチ回路１０８、デコーダ１０５’、ブロック選択信号およびブロック制御信号線、１８０８にはシフトレジスタおよびラッチ回路１０６がそれぞれ配置される。

上記第１の実施形態ではシフトレジスタおよびラッチ回路をヒータ並び方向と平行に、またそれぞれのシフトレジスタに対応するグループの近隣に配置していたが、本実施形態では図１７のような回路構成とし、図１８に示したように、各グループのシフトレジスタおよびラッチ回路１０８の間に従来素子基体の端部に配置していたデコーダ１０５’をヒータの並び方向と平行に配置する。

始めのＭビットのDATAはCLKと同期してＭビットあるシフトレジスタ１０８に入力され、LT信号が“Ｈｉｇｈ”になったタイミングで隣接している各グループのロジック回路１０３および１０４に送られ保持される。

残りのＸビットのDATAは端部のＸビットのシフトレジスタ１０６に入力され、LT信号が“Ｈｉｇｈ”になったタイミングで保持されてシフトレジスタ間に配置されたN個のデコーダ１０５’のそれぞれに送られる。

Ｎ個のデコーダ１０５’の出力は、Ｎ本あるブロック選択（BE）信号の配線の１本１本に、Ｎ個のデコーダ１０５’の１つ１つが、それぞれ対応している。デコーダＮ個のうち、同時にＨｉｇｈの信号を出力するデコーダは１個であるので、Ｎ本のうちの１本だけが“Ｈｉｇｈ”となる。

時分割数Ｎが多い場合は、上述したように各グループの幅が広くなりシフトレジスタおよびラッチ回路１０８用の配置面積１８０５を広く取ることが可能となるため、本実施形態では図１８に示したように余ったスペース内にデコーダ１０５’を配置している。

以上のように、図１７に示した回路構成とすると、図１８に示したように、シフトレジスタおよびラッチに加えデコーダを一列に配置することが可能となる。このようなレイアウトとすることにより、素子基体上に、例えば、電圧や電流を安定化させるための機能回路等を配置するためのスペース１８１０を設けることができる。

しかしながら、上述のように時分割数Ｎが少ない場合にはシフトレジスタ用の配置面積１８０５は広く取ることができない。この分割数とシフトレジスタおよびラッチ回路用の配置面積１８０５との関係について検討する。

例えば、ピッチ６００ｄｐｉでヒータが２５６個配置されており時分割数Ｎ＝１６である場合、グループ数Ｍ＝１６となり、１グループあたりのチップ長手方向の幅は約０．６８ｍｍとなる。しかしながら、時分割数Ｎが半分の８である場合、グループ数は３２となり、１グループあたりの幅は半分の約０．３４ｍｍとなってしまう。

しかし、時分割数Ｎが半分の８であるということは、必要なデコーダの数も時分割数が１６の場合の半分の８個となり、シフトレジスタ４個に対して１つのデコーダを挿入するだけでよくなるので、幅は小さくてもデコーダを配置面積１８０５内に配置することが可能となる。

このように、時分割数Ｎとグループ数Ｍ、ヒータ密度とヒータの数、シフトレジスタとデコーダのレイアウト面積比によってレイアウトの効率は大きく変わってしまう。

図１９は、ヒータ数２５６個、ピッチ６００ｄｐｉでシフトレジスタとデコーダのレイアウト面積比が２：１である場合に、時分割数Ｎとグループ数Ｍとを変化させたときのシフトレジスタ（SR）の数、デコーダ（DEC）の数、および総面積（比率）との関係を示す表である。また、図２０は、図１９のＮおよびＭと総面積との関係を示すグラフである。これらの図からわかるように、時分割数Ｎ＝１６，グループ数Ｍ＝１６が最も効率よくレイアウトできるＮとＭの割合であると言える。

従来の回路構成およびレイアウトでは、ヒータ数を増大して素子基体を長尺化しようとすると、チップ端部に設けるシフトレジスタのビット数及びデコーダ数、ならびに配線本数を増やさなくてはならないため、チップの短辺方向のサイズも広げる必要が生じる。しかしながら、本実施形態の回路構成およびレイアウトとすると、ヒータ数が増大して素子基体が長尺化しても長辺方向に回路のグループを増やすだけでよく、配線本数を変えることなく短辺方向にチップ幅を広げる必要がない。このため、従来の回路構成およびレイアウトと比べて、回路のレイアウトを効率的にすることが容易に可能であり、素子基体の低コスト化が可能となる。

図１８のように本実施形態の素子基体のレイアウトでは、従来は基板の端部に配置されていたシフトレジスタ、デコーダ、ラッチなどの回路が全てヒータ列に沿って配置されているため、基板端部に広くスペースを作ることが可能となる。このスペースに機能回路を配置することによって、従来と同様の素子基体のサイズで一層の高機能化が実現可能となる。

以上説明したように、本実施形態によれば、ヒータ数の多い基板においてもヒータ数の少ない場合と同様に基板端部に広いスペースを作ることができるため、付加的機能回路やヒータ駆動回路を生じたスペースに形成することが可能であり、素子基体上に形成される回路をより高機能とすることができ、コストダウンにもつながる。

また、図１７ではデコーダを構成する回路を、デコーダ１、デコーダ２、…デコーダＮと、分散して配置しているが、この分散して配置されたデコーダ１０５’の構成について説明する。

図２９はデコーダの回路構成を示す図であり、図３０はその真理値表を示している。ここでは一例として４to１６（Ｘ＝４，Ｎ＝１６）のデコーダについて示す。デコーダは、Ｎ個（１６個）のＡＮＤ回路とその入力部にそれぞれＸ個（０〜４個）のインバータが接続された構成をとる。このデコーダが、１個のＡＮＤ回路とその入力部に接続されるインバータの構成を単位とする、Ｎ個（１６個）の分散されたデコーダとして、図１８に示されるように、各グループの駆動回路に隣接して配置される。各ＡＮＤ回路の入力部に接続されるインバータの数は、各ＡＮＤ回路によってそれぞれ異なり、図３０に示したような真理値表に応じた接続となる。図３０の真理値表において、ＬはＬｏｗ信号、ＨはＨｉｇｈ信号を示す。このように、４ビットのデコーダ制御信号（code0〜3）に対して、１６個のＡＮＤ回路のうちの特定の１個だけＨｉｇｈが出力され、各ブロック選択線へ出力される。

次に、デコーダの回路構成の他の例として、図３１を示す。ここでも一例として４to１６（Ｘ＝４，Ｎ＝１６）のデコーダについて示す。図３１の構成では４ビットのデコーダ制御信号（code0〜3）の他にその反転信号が必要である。反転信号はシフトレジスタ出力近傍に、デコーダ制御信号毎に配置された、インバータにより生成する。このように、８ビットあるデコーダ制御信号から、図３０に示した真理値表に応じた信号を、４入力（４ビット）のＡＮＤ回路にそれぞれ接続する。そして、Ｎ個（１６個）のＡＮＤ回路のそれぞれが、分散されたデコーダの一部を構成する回路として、図１８に示されるように、各グループの駆動回路に隣接して配置される。８ビットあるデコーダ制御信号のうち、各ＡＮＤ回路において、それぞれ接続する４入力信号線は異なる。

この構成の場合、図３０のように各ＡＮＤ回路の入力付近でインバータを接続する必要がない。つまり、図１７に示すように、デコーダを分散して配置した場合、基体上で引き回すデコーダ制御信号線数は、図２９の構成の倍の８本になってしまうが、分散された各デコーダ１０５’の部分はＡＮＤ回路のみで構成することが可能となる。よって、特にヒータ並び方向（供給口の長穴方向）と交差する、基体の辺の長さを狭くするようなレイアウトにしたい場合に有効である。さらに、基体全体の面積効率という観点でも、図３１における構成のほうが、図２９の構成と比べて、使用するインバータ数が断然少ないので、面積効率のよい回路レイアウトが可能となる。

（第５の実施形態の変形例）
図１８に示した実態レイアウト例では、従来例および上記の実施形態と同様に、各ドライバトランジスタ及びロジック回路はヒータの配置間隔にあわせて配置されている。このとき、ドライバトランジスタ及びロジック回路がヒータ間隔よりも小さく配置可能であれば、各グループごとに間隔を詰めて新たに回路を配置するスペースを作ることが可能となる。

本変形例は、このような場合に、グループ間に生じるスペースを有効利用するものである。図２１は本変形例の回路構成を示す図であり、図２２は本変形例の素子基体上の実態レイアウト例を示す図である。図２１および図２２においては、上記第５の実施形態に関して説明した図１７および図１８との比較が容易となるように、同様な部分には同じ符号を付している。

図２２に示すように、本変形例ではドライバトランジスタおよびロジック回路が配置される部分である１８０３および１８０４のグループ間に生じたスペース１８０５ｂに、図１８では１８０５で示された部分に配置されていたデコーダ１０５’が配置される。つまり、図２２における、デコーダ１０５’は、図１８のデコーダの配置とは垂直に配置されており、詳しくは、デコーダの長手方向が、素子基板の短辺方向と平行になるように配置されている。このため１８０５ａで示す部分のレイアウトや配線が容易となり、素子基体の短辺方向サイズを短縮することも可能となる。

このように本変形例によれば、グループ間に生じたスペースに分割したデコーダを挿入することにより、第５の実施形態と比較して一層効率のよい回路配置が可能となる。

（第６の実施形態）
従来のレイアウトでは、シフトレジスタおよびラッチ回路とデコーダとは共にチップ端部に配置されていたが、本実施形態では、シフトレジスタ及びラッチ回路のみを従来と同様に端部に配置し、デコーダをヒータ各グループ毎にヒータ列と直交する方向に配置する。

例えば、素子基体上に設ける機能回路のスペースが大きくなり、チップ端部の回路配置スペースが小さくなった場合や、シフトレジスタのビット数が多くて、端部にデコーダを配置するスペースがない場合などでは、本実施形態のようにデコーダを分割してヒータに沿った方向に配置することが有効となる。

図２３は本実施形態の回路構成を示す図であり、図２４は本実施形態の素子基体上の実態レイアウト例を示す図である。

本実施形態では、素子基体の略中央に長手方向に沿って設けられたインク供給口の両側にＭ×Ｎ個で構成されるヒータ群を対照的に２列配置しており、各グループに対応したデコーダ回路を、ヒータの並び方向と直交する方向（ドライバトランジスタ及びロジック回路の伸延する方向）に配置し、素子基体の長手方向の両端部にヒータ列と交差する方向に沿ってシフトレジスタ及びラッチ回路と機能回路とを配置する。

図２３において、１０１はヒータ、１０２はドライバトランジスタ、１０３および１０４はロジック回路、１０５’はデコーダ、１１０はシフトレジスタおよびラッチ回路をそれぞれ示している。また、レイアウト例を示す図２４において図２３の各部との対応を説明すると、２４０１にはインク供給口、２４０２にはヒータ１０１、２４０３にはドライバトランジスタ１０２、２４０４にはロジック回路１０３および１０４、２４０５にはデータ線、ブロック制御信号線およびブロック選択線、２４０６にはデコーダ１０５’、２４０７にはシフトレジスタおよびラッチ回路１１０、２４０９には入出力用のパッド、２４１０には機能回路がそれぞれは位置される。

このように本実施形態によれば、グループ間に生じたスペースに分割したデコーダを挿入することにより、ヒータ数の多い基板においてもヒータ数の少ない場合と同様に基板端部に広いスペースを作ることができるため、付加的機能回路を基板端部に生じたスペースに形成することが可能であり、素子基体上に形成される回路をより高機能とすることができ、コストダウンにもつながる。

（第６の実施形態の変形例）
第６の実施形態では各グループ用の回路の間にデコーダ１０５’を配置しているが、このような配置は各グループの回路が長辺方向に詰めて配置可能な場合にのみ可能である。

本変形例は、各グループ間に回路を挿入する余地がない場合に、各グループに対応するデコーダをヒータ列に沿った方向に配置するものである。図２５は本変形例の回路構成を示す図であり、図２６は本変形例の素子基体上の実態レイアウト例を示す図である。図２５および図２６においては、上記第６の実施形態に関して説明した図２３および図２４との比較が容易となるように、同様な部分には同じ符号を付している。本変形例ではデコーダ１０５’がヒータ列２４０１に沿った方向に、データ線、ブロック制御信号線およびブロック選択線の配線領域２４０５の内部のブロック選択線とブロック制御信号線の間２４０６’に配置される。

本変形例によっても第６の実施形態と同様な効果が得られる。

（第７の実施形態）
第５の実施形態では、デコーダがシフトレジスタ間に挿入され、領域１８０５内に同一列に配置されているが、ヒータが一層高密度で配置される場合には、時分割数Nの数が同じでもグループの配置される幅が狭くなるため、デコーダをシフトレジスタ間に挿入することが困難となる。

また、半導体プロセス上の問題で素子のサイズが大きい場合にも、シフトレジスタ間にデコーダを挿入することは困難となる。

本実施形態は、このような場合にデコーダとシフトレジスタとを平行に２列で配置するものである。

図２７は本実施形態の回路構成を示す図であり、図２８は本実施形態の素子基体上の実態レイアウト例を示す図である。

本実施形態では、素子基体の略中央に長手方向に沿って設けられたインク供給口の両側にＭ×Ｎ個で構成されるヒータ群を対照的に２列配置しており、各グループに対応したドライバトランジスタ、ロジック回路、シフトレジスタ及びラッチ回路、デコーダ回路を、素子基体の短辺方向に沿って順番に配置し、素子基体の長手方向の両端部にシフトレジスタ及びラッチ回路と機能回路とを配置する。

図２７において、１０１はヒータ、１０２はドライバトランジスタ、１０３および１０４はロジック回路、１０５’はデコーダ、１０６はＸビットのシフトレジスタおよびラッチ回路、１０８は各グループに対応するシフトレジスタおよびラッチ回路をそれぞれ示している。また、レイアウト例を示す図２８において図２７の各部との対応を説明すると、２８０１にはインク供給口、２８０２にはヒータ１０１、２８０３にはドライバトランジスタ１０２、２８０４にはロジック回路１０３および１０４、２８０５にはシフトレジスタおよびラッチ回路１０８とデータ線、２８０６にはブロック制御信号線およびデコーダ１０５’、２８０７にはシフトレジスタおよびラッチ回路１０６、２８０９には入出力用のパッド、２８１０には機能回路がそれぞれは位置される。

このように、本実施形態は第５の実施形態に関して説明した図１７と回路構成は同様であるが、デコーダ１０５’の配置される領域２８０６がシフトレジスタ１０８の配置される領域２８０５と平行に設けられている。

このようなレイアウトとすると、第５の実施形態と比較して、基板の短辺方向サイズが広がってしまうが、第５の実施形態と同様に、基板端部を広く空ける事ができるので付加的機能を持った機能回路を基板端部に効率よく形成することが可能となる。

また、第５の実施形態と同様にヒータ数が増加し基板が長尺化した場合、長尺化した方向に回路を増やすことができるため、従来の回路構成と比べ効率よく回路レイアウト配置が可能であり、低コスト化が可能となる。

［他の実施形態］
以上の実施形態は、いずれも記録素子として発熱体（ヒータ）を用いてインクを急激に加熱、気化させ、発生した気泡の圧力によりインク液滴をオリフィスから吐出させる、いわゆるバブルジェット（登録商標）方式のインクジェット記録ヘッドを例に挙げて説明したが、複数の記録素子からなる記録素子列を有する構成であれば、これ以外の方式によって記録を行う記録ヘッドに対しても本発明が適用できることは明らかであろう。

この場合、上記各実施形態におけるヒータの代わりに、各方式で使用する記録素子がそれぞれ設けられることとなる。

以上の実施形態は、特にインクジェット記録方式の中でも、インク吐出を行わせるために利用されるエネルギーとして熱エネルギーを発生する手段（例えば電気熱変換体等）を備え、前記熱エネルギーによりインクの状態変化を生起させる方式を用いることにより記録の高密度化、高精細化が達成できる。

なお、本発明は、上記実施形態に示した記録ヘッド及び記録ヘッドの素子基体のみならず、そのような記録ヘッドと、該記録ヘッドに供給するインクを保持するインク容器とを有する記録ヘッドカートリッジ、さらには上述の記録ヘッドを搭載し、該記録ヘッドに対して記録データを供給する制御手段を有する装置（例えば、プリンタ、複写機、ファクシミリ装置など）、並びにそのような装置を含む複数の機器（例えばホストコンピュータ、インタフェイス機器、リーダ、プリンタなど）から構成されるシステムにも適用できる。

以下、上述の記録ヘッドを有する記録装置、記録ヘッドの機械的構成、及び記録ヘッドカートリッジの例について図を参照して説明する。

＜インクジェット記録装置の説明＞
図１０は本発明に係る記録ヘッドによって記録を行うインクジェット記録装置の構成の概要を示す外観斜視図である。

図１０に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３を搭載したキャリッジ２にキャリッジモータＭ１によって発生する駆動力を伝達機構４より伝え、キャリッジ２を矢印Ａ方向に往復移動させるとともに、例えば、記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

また、記録ヘッド３の状態を良好に維持するためにキャリッジ２を回復装置１０の位置まで移動させ、間欠的に記録ヘッド３の吐出回復処理を行う。

記録装置のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。

図１０に示した記録装置はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

さて、キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この実施形態の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用し、熱エネルギーを発生するために電気熱変換体を備え、その電気熱変換体に印加される電気エネルギーが熱エネルギーへと変換され、その熱エネルギーをインクに与えることにより生じる膜沸騰による気泡の発生後の気泡の成長、収縮によって生じる圧力変化を利用して、吐出口よりインクを吐出させる。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。

図１０に示されているように、キャリッジ２はキャリッジモータＭ１の駆動力を伝達する伝達機構４の駆動ベルト７の一部に連結されており、ガイドシャフト１３に沿って矢印Ａ方向に摺動自在に案内支持されるようになっている。従って、キャリッジ２は、キャリッジモータＭ１の正転及び逆転によってガイドシャフト１３に沿って往復移動する。また、キャリッジ２の移動方向（矢印Ａ方向）に沿ってキャリッジ２の絶対位置を示すためのスケール８が備えられている。この実施形態では、スケール８は透明なＰＥＴフィルムに必要なピッチで黒色のバーを印刷したものを用いており、その一方はシャーシ９に固着され、他方は板バネ（不図示）で支持されている。

また、記録装置には、記録ヘッド３の吐出口（不図示）が形成された吐出口面に対向してプラテン（不図示）が設けられており、キャリッジモータＭ１の駆動力によって記録ヘッド３を搭載したキャリッジ２が往復移動されると同時に、記録ヘッド３に記録信号を与えてインクを吐出することによって、プラテン上に搬送された記録媒体Ｐの全幅にわたって記録が行われる。

さらに、図１０において、１４は記録媒体Ｐを搬送するために搬送モータＭ２によって駆動される搬送ローラ、１５はバネ（不図示）により記録媒体Ｐを搬送ローラ１４に当接するピンチローラ、１６はピンチローラ１５を回転自在に支持するピンチローラホルダ、１７は搬送ローラ１４の一端に固着された搬送ローラギアである。そして、搬送ローラギア１７に中間ギア（不図示）を介して伝達された搬送モータＭ２の回転により、搬送ローラ１４が駆動される。

またさらに、２０は記録ヘッド３によって画像が形成された記録媒体Ｐを記録装置外ヘ排出するための排出ローラであり、搬送モータＭ２の回転が伝達されることで駆動されるようになっている。なお、排出ローラ２０は記録媒体Ｐをバネ（不図示）により圧接する拍車ローラ（不図示）により当接する。２２は拍車ローラを回転自在に支持する拍車ホルダである。

またさらに、記録装置には、図８に示されているように、記録ヘッド３を搭載するキャリッジ２の記録動作のための往復運動の範囲外（記録領域外）の所望位置（例えば、ホームポジションに対応する位置）に、記録ヘッド３の吐出不良を回復するための回復装置１０が配設されている。

回復装置１０は、記録ヘッド３の吐出口面をキャッピングするキャッピング機構１１と記録ヘッド３の吐出口面をクリーニングするワイピング機構１２を備えており、キャッピング機構１１による吐出口面のキャッピングに連動して回復装置内の吸引手段（吸引ポンプ等）により吐出口からインクを強制的に排出させ、それによって、記録ヘッド３のインク流路内の粘度の増したインクや気泡等を除去するなどの吐出回復処理を行う。

また、非記録動作時等には、記録ヘッド３の吐出口面をキャッピング機構１１によるキャッピングすることによって、記録ヘッド３を保護するとともにインクの蒸発や乾燥を防止することができる。一方、ワイピング機構１２はキャッピング機構１１の近傍に配され、記録ヘッド３の吐出口面に付着したインク液滴を拭き取るようになっている。

これらキャッピング機構１１及びワイピング機構１２により、記録ヘッド３のインク吐出状態を正常に保つことが可能となっている。

＜インクジェット記録装置の制御構成＞
図１１は図１０に示した記録装置の制御構成を示すブロック図である。

図１１に示すように、コントローラ９００は、ＭＰＵ９０１、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ９０２、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）９０３、記録データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ９０４、ＭＰＵ９０１、ＡＳＩＣ９０３、ＲＡＭ９０４を相互に接続してデータの授受を行うシステムバス９０５、以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ９０１に供給するＡ／Ｄ変換器９０６などで構成される。

また、図１１において、９１０は記録データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置９１０と記録装置との間ではインタフェース（Ｉ／Ｆ）９１１を介して記録データ、コマンド、ステータス信号等を送受信する。

さらに、９２０はスイッチ群であり、電源スイッチ９２１、プリント開始を指令するためのプリントスイッチ９２２、及び記録ヘッド３のインク吐出性能を良好な状態に維持するための処理（回復処理）の起動を指示するための回復スイッチ９２３など、操作者による指令入力を受けるためのスイッチから構成される。９３０はホームポジションｈを検出するためのフォトカプラなどの位置センサ９３１、環境温度を検出するために記録装置の適宜の箇所に設けられた温度センサ９３２等から構成される装置状態を検出するためのセンサ群である。

さらに、９４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、９４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ９０３は、記録ヘッド３による記録走査の際に、ＲＡＭ９０２の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（吐出ヒータ）の駆動データ（ＤＡＴＡ）を転送する。

＜記録ヘッドの構成＞
図１２は、上述した記録装置に用いられる記録ヘッド３の機械的構成を示す分解斜視図である。

図中１１０１は、シリコン等の基板に後述する回路構成を一体的に作り込んだ素子基体が示されており、該素子基体上には、記録素子を構成する電気熱変換素子としての発熱抵抗体１１１２が形成され、該抵抗体を囲み基板の両側に向かって流路１１１１が形成されている。この流路を構成する部材としてはドライフィルム等の樹脂やＳｉＮ等を用いることができる。

図中１１０２で示したオリフィスプレートは、発熱抵抗体１１１２に対向する位置に対応し複数の吐出口１１２１を有し、流路を構成する部材に接合される。

図中１１０３で示した壁部材は、インクを供給するための共通液室を構成するためのものであり、この共通液室から各流路に素子基板１１０１の端部を回り込むようにインクが供給される。

なお、素子基体１１０１の両側には、記録装置本体からデータや信号を受け取るための接続端子１１１３が設けられている。

＜記録ヘッドカートリッジ＞
本発明は、上記で説明した記録ヘッドと、この記録ヘッドに供給するインクを保持するためのインクタンクとを有する記録ヘッドカートリッジにも適用することができる。このような記録ヘッドカートリッジの形態としては、インクタンクと一体的な構成や、インクタンクと分離可能な構成のいずれでもよい。

図１３は、インクタンクと記録ヘッドとが一体的に構成された記録ヘッドカートリッジＩＪＣの構成を示す外観斜視図である。ヘッドカートリッジＩＪＣ内部では、図１３に示す境界線Ｋの位置でインクタンクＩＴと記録ヘッドＩＪＨとに分かれているが、個別には交換できない。ヘッドカートリッジＩＪＣがキャリッジＨＣに搭載されたときには、キャリッジＨＣ側から供給される電気信号を受け取るための電極（不図示）が設けられており、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。

なお、このヘッドカートリッジはインクタンク内にはインクが充填もしくは再充填されていることで構成されていても良い。

なお、図１３において、５００はインク吐出口列であり、ブラックノズル列と、カラーノズル列とを有している。また、インクタンクＩＴにはインクを保持するために繊維質状もしくは多孔質状のインク吸収体が設けられている。

図１４は、インクタンクと記録ヘッドとが分離可能に構成された記録ヘッドカートリッジの構成を示す外観斜視図である。記録ヘッドカートリッジＨ１０００は、インクを貯留するインクタンクＨ１９００と、このインクタンクＨ１９００から供給されるインクを記録情報に応じてノズルから吐出させる記録ヘッドＨ１００１とを有し、キャリッジに対して着脱可能に搭載される、いわゆるカートリッジ方式を採るものとなっている。

ここに示す記録ヘッドカートリッジＨ１０００では、写真調の高画質なカラー記録を可能とするため、インクタンクとして、例えば、ブラック、ライトシアン、ライトマゼンタ、シアン、マゼンタ及びイエローの各色独立のインクタンクが用意されており、図示するように、それぞれが記録ヘッドＨ１００１に対して着脱自在となっている。

Claims (8)

1. 所定方向に配列された複数の記録素子と、
   前記複数の記録素子各々に対応して設けられ、記録素子を駆動する複数のトランジスタと、
   隣り合う所定数の前記記録素子をグループの単位とし、前記複数の記録素子を複数のグループのいずれかに割当て、各グループに属する記録素子を時分割に駆動するための制御信号を出力する選択回路と、
   前記複数のグループ各々に対応して設けられ、各グループ毎に１ビットのデータ信号を保持する複数の保持回路と、
   前記複数のトランジスタ各々に対応して設けられ、前記選択回路から出力される制御信号と前記保持回路が保持するデータ信号とに基づいて、前記複数のトランジスタ各々へ駆動信号を出力する複数の論理回路とを有し、
   前記複数の保持回路それぞれは、対応する前記グループの複数の前記記録素子の配列方向に沿って設けられており、
   前記複数の保持回路それぞれの前記所定方向に関する幅は、前記対応する前記グループの複数の前記記録素子の配列方向に関する幅と実質的に等しいことを特徴とする記録ヘッドの素子基体。
2. 前記複数の保持回路が配置される第１の領域と、前記複数の論理回路のうち同時にトランジスタを駆動する論理回路と並列接続する複数の信号線が前記所定方向に沿って配置される第２の領域と、前記複数の論理回路が配置される第３の領域とは、前記所定方向と交差する方向に並んで順番に配置されていることを特徴とする請求項１に記載の記録ヘッドの素子基体。
3. 前記選択回路は、前記第１の領域と前記第２の領域と前記第３の領域との外側の領域に設けられており、前記複数の信号線に前記制御信号を出力することを特徴とする請求項２に記載の記録ヘッドの素子基体。
4. 前記複数の保持回路は、シリアルに接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の記録ヘッドの素子基体。
5. 前記複数の保持回路は、シフトレジスタとラッチとを含むことを特徴とする請求項１乃至４のいずれか１項に記載の記録ヘッドの素子基体。
6. 請求項１乃至５のいずれか１項に記載の素子基体を備え、
   インクを吐出するための吐出口が前記記録素子にそれぞれ対応して設けられていることを特徴とする記録ヘッド。
7. 請求項６に記載の記録ヘッドと、
   前記記録ヘッドにインクを供給するための、インクを保持するインク容器と、を有することを特徴とする記録ヘッドカートリッジ。
8. 請求項６に記載の記録ヘッドと、
   画像データを前記記録ヘッドに送信するための制御手段とを有することを特徴とする記録装置。

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