JP5571888B2 - ヘッド基板、記録ヘッド、ヘッドカートリッジ - Google Patents

Description

本発明はヘッド基板、記録ヘッド、及びヘッドカートリッジに関する。本発明は特に、記録に必要な熱エネルギーを発生する電気熱変換素子とそれを駆動するスイッチング素子を同一基板上に形成したヘッド基板、そのヘッド基板を用いた記録ヘッド、及びその記録ヘッドを用いたヘッドカートリッジに関する。

従来インクジェット記録ヘッドの電気熱変換素子（ヒータ）と、ヒータ駆動を切換えるスイッチング素子は、特許文献１に示されているように半導体プロセス技術を用いて同一基板上に形成される。ヒータとスイッチング素子とがヘッド基板上に一体形成されたレイアウト構成はこれまでにも多く提案されている。スイッチング素子としてＮＭＯＳトランジスタを採用した場合、ヘッド基板にロジック回路の電源電圧であるＶＤＤ電圧を昇圧するレベル変換回路（ＬＶＣ）が実装される。これは、ＮＭＯＳトランジスタの駆動能力を向上させるためである。ＬＶＣアレイの構成については、特許文献２の構成が知られている。レベル変換回路の他の構成として、特許文献３の構成や、特許文献４の構成がある。

図１３はヒータ２０３、ドライバトランジスタ２０４を含んだ等価回路の一例を示す図である。

ヒータの駆動信号は、シフトレジスタ（Ｓ／Ｒ）（不図示）やデコーダ（不図示）などのロジック回路で処理を行なう。この後、３．３Ｖ程度のロジック電圧（ＶＤＤ電圧）の振幅をもって、ロジック回路の最終段にあたるＡＮＤゲート２０６から出力される。図１３では便宜上、ロジック回路部の出力をＡＮＤゲートからの出力で表現している。次に、ＡＮＤゲートからの出力信号はレベル変換回路２０５でＶＤＤ電圧よりも高い電源電圧である第２の電源電圧（ＶＨＴ）の振幅にレベル変換する。そして、この出力電圧でヒータを駆動するためのスイッチング素子としてのドライバトランジスタ２０４のゲートを駆動する。

このようにして、ドライバトランジスタ２０４のゲートをＶＤＤ電圧よりも高い電圧で駆動することで、ヒータ２０３を駆動する時のドライバトランジスタでの実効的な抵抗を小さくしている。

図１３には、同様の回路が複数アレイ状に配置された回路ブロック２１０がさらに複数配置され、多数の記録素子とそのスイッチング素子が同一基板上に形成される。

図１４は従来のレベル変換回路２０５の一例を示す回路図である。

図１４において、３０１ａ〜３０１ｊはレベル変換回路を構成する要素である。即ち、３０１ａは素子駆動信号回路（不図示）やブロック選択回路（不図示）などからなるロジック回路からの信号を入力するＩＮ端子である。３０１ｂはＩＮ端子３０１ａからの信号を受け、その反転信号を出力するためのインバータである。３０１ｃ〜３０１ｈは信号の電圧振幅を変換するためのレベル変換部を構成するＭＯＳトランジスタ、３０１ｉはレベル変換回路の出力信号をバッファリングするためのインバータである。３０１ｊはレベル変換された信号を出力するＯＵＴ端子である。

ＩＮ端子３０１ａに入力された信号は、ＰＭＯＳトランジスタ３０１ｇとＮＭＯＳトランジスタ３０１ｆとのゲート、及びインバータ３０１ｂに入力される。インバータ３０１ｂにより反転された信号はＰＭＯＳトランジスタ３０１ｄとＮＭＯＳトランジスタ３０１ｃのゲートへそれぞれ入力される。なお、ＩＮ端子３０１ａに印加される入力信号とインバータ３０１ｂの出力信号の振幅電圧はＶＤＤ電圧である。

ここで、ＩＮ端子３０１ａに入力される信号がハイレベル（Ｈ）（＝ＶＤＤ電圧）のときの回路動作について考える。

ＭＯＳトランジスタ３０１ｃと３０１ｄのゲートには入力信号の反転信号が印加されるため、ローレベル（Ｌ）の電圧（＝０Ｖ）が印加される。一方、ＮＭＯＳトランジスタ３０１ｆとＰＭＯＳトランジスタ３０１ｇのゲートには入力信号がそのまま印加されるため、ハイレベルの電圧（Ｈ）が印加される。このとき、ＮＭＯＳトランジスタ３０１ｆはオン状態となる。このため、ＮＭＯＳトランジスタ３０１ｆのドレイン端子はＧＮＤと低インピーダンスで接続されていることとなる。

図１４に示されているように、ＮＭＯＳトランジスタ３０１ｆのドレイン端子はＰＭＯＳトランジスタ３０１ｅのゲートへ接続されている。そのため、ＰＭＯＳトランジスタ３０１ｅのゲートはＧＮＤに低インピーダンスで接続されることとなり、ＰＭＯＳトランジスタ３０１ｅはオン状態となる。一方、ＰＭＯＳトランジスタ３０１ｅに直列接続されているＰＭＯＳトランジスタ３０１ｄはゲートにインバータ３０１ｂの出力が印加されているのでそのゲート電圧は０Ｖとなる。このとき、ＰＭＯＳトランジスタ３０１ｅがオン状態でＰＭＯＳトランジスタ３０１ｄのソース電位がＶＤＤ電圧よりも高いＶＨＴ電圧であるため、ＰＭＯＳトランジスタ３０１ｄはＶＤＤ電圧が印加されていても０Ｖが印加されていてもオン状態である。

さらに直列接続されているＮＭＯＳトランジスタ３０１ｃはゲート電圧が０Ｖであるため、オフ状態となる。また、ＰＭＯＳトランジスタ３０１ｅ、３０１ｄがオンでＮＭＯＳトランジスタ３０１ｃがオフである。このため、ＰＭＯＳトランジスタ３０１ｄとＮＭＯＳトランジスタ３０１ｃのドレインが接続されＰＭＯＳトランジスタ３０１ｈのゲートへ接続されているノードの電位はレベル変換回路の電源電位であるＶＨＴとなる。

そのため、ＰＭＯＳトランジスタ３０１ｈはオフ状態となる。ＰＭＯＳトランジスタ３０１ｈがオフでＮＭＯＳトランジスタ３０１ｆはオンである。このため、ＰＭＯＳトランジスタ３０１ｇとＮＭＯＳトランジスタ３０１ｆのドレインが接続され、ＰＭＯＳトランジスタ３０１ｅのゲートに接続されたノード電圧は０Ｖに確定する。このノードの電位がインバータ３０１ｉに入力され、インバータ３０１ｉの出力信号がレベルコンバータの出力信号となる。ここで、インバータ３０１ｉに入力される信号は０Ｖであるため、出力信号はハイレベルとなり、ＶＨＴ電圧がＯＵＴ端子３０１ｊに出力される。

一方、ＩＮ端子３０１ａに入力される信号がローレベル（０Ｖ）の時の回路動作はすべての論理が反転し、ＯＵＴ端子に０Ｖが出力される。

図１５は従来のヘッド基板のヒータ駆動のタイミングにおけるレベル変換回路の入力信号とドライバトランジスタのゲート電圧を含んだタイミングチャートである。

ヒータ２０３に通電するタイミングを規定するロジック回路２０６からの出力パルス（ＨＥＡＴ）はレベル変換回路２０５のＩＮ端子に０ＶからＶＤＤ電圧の振幅で印加される。

その出力パルス（ＨＥＡＴ）のタイミングに応じ、ドライバトランジスタ２０４の駆動電源で消費される電流（ＩＨＴ）は出力パルス（ＨＥＡＴ）の立ち上がりと立下りのタイミングで過渡的に電流が流れる。選択駆動されるヒータ２０３に対応するドライバトランジスタ２０４には、レベル変換回路２０５の出力が接続されており、信号（ＶＧ_on）に示す０ＶからＶＨＴ電圧の振幅が印加される。つまり、信号（ＶＧ_on）はパルス信号（ＨＥＡＴ）がレベル変換された信号である。

信号（ＶＧ_on）が印加されたドライバトランジスタ２０４は閾値Ｖth以上のゲート電圧が印加されている間はオン状態となり、ヒータ２０３に電流（ＩＨ_on）が流れる。一方、選択駆動されないヒータ２０３に対応するドライバトランジスタ２０４には信号（ＶＧ_off）（＝０Ｖ）が印加され、ヒータ電流が流れることはない。これを図１５では、電流（ＩＨ_off）として図示している。
特開平５−１８５５９４号公報 特開平１０−３４８９８号公報 米国特許出願公開第２００６／０１３９４１２号明細書 特開２００５―１６９８６８号公報

さて、近年になり、以上述べてきたようなヘッド基板を用いた記録ヘッドを搭載するインクジェット記録装置ではインクを吐出するノズルの高密度化が進められている。これはヒータを高密度に配置することを意味する。このため、対応するドライバトランジスタ、レベル変換回路（ＬＶＣ）、ロジック回路を高密度に配置する必要がある。最近のノズル高密度化に対応するためには回路を数十μｍから十数μｍ程度のピッチに配置することが求められる。ロジック回路については半導体製造プロセスにおいて製造される回路を微細化することで、そのような高密度化にある程度は対応可能である。

一方、レベル変換回路などのようにロジック電圧などに比べ高電圧により動作させる必要がある回路は高電圧に対する耐圧を確保する必要があるため、高耐圧の素子構造を採用しなければならない。しかしながら、高耐圧の素子構造は微細プロセスによる集積化には限界があり、高密度化が難しい。

このように素子の微細化による対応が困難なため素子数（トランジスタ数）を削減することによる高密度化への対応が考えられる。

従来のレベル変換回路の構成要素であるトランジスタは、レベル変換回路に通電する電流をスイッチング後に遮断するために必要なものである。このトランジスタ数を削減すると、その論理状態によって電流が通電しつづけることとなり、レベル変換回路にて消費する電流が大きなものとなってしまう。

図１６は抵抗負荷にＮＭＯＳトランジスタを直列に接続したレベル変換回路の原理的な回路構成を示す図である。このレベル変換回路ではＩＮ端子に入力される論理信号がＶＨＴ電圧の振幅で反転してＯＵＴ端子へ出力される。

図１６に示すような構成では、素子数は従来例として示したレベル変換回路に比べて削減できる。しかしながら、ハイレベルの論理を入力する（ローレベルの論理を出力する）状態では、常に抵抗とＮＭＯＳトランジスタを通して電源電流を供給しつづけることとなる。

このため高密度に多数のノズルとスイッチング素子を配置した最近の記録ヘッドでは、１ノズル（ヒータ）あたりの消費電流のわずかな増加も全体としては大きな電流となり、ヘッドの温度が上昇することとなる。ヘッドの温度上昇により、特に、吐出特性が大きな影響を受け、最終的には記録品位の劣化を招いてしまうという大きな問題となることもある。

本発明は上記従来例に鑑みてなされたもので、消費電力を抑制しつつ、レベル変換回路の素子数を削減した上で安定的に高品位な記録が可能なヘッド基板を提供することを目的としている。また、そのヘッド基板を用いた記録ヘッド、及びヘッドカートリッジを提供することも目的としている。

上記目的を達成するために本発明のヘッド基板は、以下のような構成からなる。

即ち、複数の電気熱変換素子と、前記複数の電気熱変換素子をそれぞれ駆動するための複数のスイッチング素子とを有する複数の回路ブロックと、前記複数の回路ブロックとは独立して配置され、前記複数のスイッチング素子を時分割で駆動するための時分割信号の振幅を、基準電圧と該基準電圧より高い第１の電圧との間で電圧が変化する振幅から前記基準電圧と前記第１の電圧より相対的に高い第２の電圧との間で電圧が変化する振幅へと変換し、前記複数の回路ブロックへ供給するレベル変換回路とを備えるヘッド基板であって、前記複数の回路ブロックそれぞれは、前記複数のスイッチング素子それぞれに対応して設けられ、前記レベル変換回路から供給された前記時分割信号に応じて前記基準電圧と前記第２の電圧との間で電圧が変化する振幅の駆動信号を前記複数のスイッチング素子のそれぞれに印加する複数の印加回路と、当該それぞれの回路ブロックの有効・無効を選択する、前記基準電圧と前記第１の電圧との間で電圧が変化する振幅のイネーブル信号に基づいて、前記駆動信号の印加が可能な期間を定める、前記基準電圧より高くかつ前記第２の電圧より低い所定電圧と前記第２の電圧との間で電圧が変化する振幅のバイアス信号を前記複数の印加回路に共通に供給するバイアス回路とを有し、前記複数の印加回路それぞれは、直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる２つのＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのゲートに前記バイアス信号が供給され、前記ＮＭＯＳトランジスタのゲートに前記時分割信号が供給され、前記２つのＭＯＳトランジスタの接続点より前記時分割信号に応じて前記バイアス信号により定められた期間、前記駆動信号を出力することを特徴とする。

また他の発明によれば、上記構成のヘッド基板を用いた記録ヘッドを備える。

さらに他の発明によれば、上記記録ヘッドとその記録ヘッドに供給するインクを収容したインクタンクとを一体化したヘッドカートリッジを備える。

本発明によれば、消費電力を小さくすることができる。これにより、ヘッド基板での発熱を抑えることができ、記録ヘッドの温度上昇を抑えることができる。

特に、ヒータ数の多いヘッド基板においては消費電力の削減効果は大きなものとなり、これにより記録ヘッドの発熱を抑える効果も大きなものとなる。例えば、インクジェット記録ヘッドの場合、これにより、安定したインク吐出を達成でき、高品位な記録が可能となる。

また、回路規模が小さくなり、ヘッド基板全体の小型化にも貢献する。

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

＜インクジェット記録装置の説明（図１）＞
図１は本発明の代表的な実施例であるインクジェット記録装置１の構成の概要を示す外観斜視図である。

図１に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３をキャリッジ２に搭載している。キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。

図１に示した記録装置１はカラー記録が可能である。そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

この実施例の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、電気熱変換体を備えている。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。

＜インクジェット記録装置の制御構成（図２）＞
図２は図１に示した記録装置の制御構成を示すブロック図である。

図２に示すように、コントローラ６００は、ＭＰＵ６０１、ＲＯＭ６０２、特殊用途集積回路（ＡＳＩＣ）６０３、ＲＡＭ６０４、システムバス６０５、Ａ／Ｄ変換器６０６などで構成される。ここで、ＲＯＭ６０２は後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。ＡＳＩＣ６０３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する。ＲＡＭ６０４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス６０５は、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行う。Ａ／Ｄ変換器６０６は以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ６０１に供給する。

また、図２において、６１０は画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して画像データ、コマンド、ステータス信号等を送受信する。この画像データは、例えば、ラスタ形式で入力される。

さらに、６２０はスイッチ群であり、電源スイッチ６２１、プリントスイッチ６２２、回復スイッチ６２３などから構成される。

６３０は装置状態を検出するためのセンサ群であり、位置センサ６３１、温度センサ６３２等から構成される。

さらに、６４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ６０３は、記録ヘッド３による記録走査の際に、ＲＡＭ６０４の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（吐出ヒータ）の駆動データ（ＤＡＴＡ）を転送する。

なお、図１に示す構成は、インクカートリッジ６と記録ヘッド３とが分離可能な構成であるが、これらが一体的に形成されて交換可能なヘッドカートリッジを構成しても良い。

図３は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。図３において、点線ＫはインクタンクＩＴと記録ヘッドＩＪＨの境界線である。ヘッドカートリッジＩＪＣにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される電気信号を受け取るための電極（不図示）が設けられている。この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。

なお、図３において、５００はインク吐出口列である。

図４は記録ヘッド３が実装するヒータとスイッチング素子とが一体形成したヘッド基板のレイアウト構成を示す図である。

図４に示すように、ヘッド基板１００上の中央付近に基板裏面からインクを導入するためのインク供給口１０２が形成される。そして、インク供給口１０２を挟んで対向するようにヒータアレイ１０３、ドライバトランジスタアレイ１０４、ＬＶＣアレイ１０５、ロジック回路１０６が配置される。

また、ヒータやロジック回路との電気的接続を外部に引き出す電源端子や信号端子のパッド１０１はヘッド基板１００の短辺側に配置されていて、そこから内部回路へアルミニウム（Ａｌ）配線で接続されている。

ＬＶＣアレイ１０５は、ヒータのスイッチング素子としてＮＭＯＳトランジスタを採用した構成である。この構成において、ＮＭＯＳトランジスタの駆動能力を向上させるためにロジック回路１０６の電源電圧ＶＤＤを昇圧し、ＮＭＯＳトランジスタのゲートに昇圧された電圧を印加する。なお、ロジック回路の電源電圧であるＶＤＤ電圧として、例えば３．３Ｖや５Ｖなどが採用されている。

次に、以上の構成の記録装置と記録ヘッドに用いられるヘッド基板のいくつかの実施例について説明する。

図５は実施例１に従うヘッド基板に実装されるレベル変換回路、ヒータ、ドライバトランジスタを含んだ等価回路を示す図である。なお、図５において、既に従来例において説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。

このヘッド基板も従来例と同様に、ヒータを駆動する信号をロジック回路の一部を構成するヒータ選択回路としてのＡＮＤゲート２０６で処理した後、ロジック電圧（ＶＤＤ電圧）の振幅で出力する。この出力電圧がレベル変換回路２０５でＶＤＤ電圧よりも高い電源電圧である第２の電源電圧（ＶＨＴ）の振幅に昇圧され、この昇圧電圧でドライバトランジスタ２０４のゲートを駆動する。

図５と図１３とを比較すると分かるように、この実施例に従うヘッド基板にはレベル変換回路２０５の動作を制御するためのバイアス回路４０１を備える。

バイアス回路４０１はバイアス制御信号（不図示）をＣＨＡＲＧＥ端子で受け、その端子に印加される信号のタイミングでＢＩＡＳ ＯＵＴ端子からの出力電圧を変化させて、バイアス信号としている。ＢＩＡＳ ＯＵＴ端子からの出力電圧は各レベル変換回路２０５のＢＩＡＳ端子に印加され、レベル変換回路の動作状態が制御される。つまり、レベル変換回路２０５が昇圧を行うことが可能な期間を設定するバイアス信号を出力することになる。

図６は実施例１に従うレベル変換回路２０５の構成を示す回路図である。

この実施例のレベル変換回路は、ＮＭＯＳトランジスタ７０１にＩＮ端子からレベル変換するＶＤＤ電圧の振幅をもつ入力信号を印加し、レベル変換された信号を出力信号としてＯＵＴ端子より出力する。

図６に示されているように、レベル変換回路２０５はＮＭＯＳトランジスタ７０１と直列にＰＭＯＳトランジスタ７０２を介してレベル変換する電源電圧であるＶＨＴ電源に接続されている。一方、ＰＭＯＳトランジスタ７０２のゲートにはバイアス回路４０１から出力されるバイアス電圧がＢＩＡＳ端子を介して印加される。

図７はレベル変換回路２０５でＶＤＤ電圧振幅からこれより高い第２の電圧振幅に変換するか否かの動作を制御するためのバイアス回路４０１の構成を示す回路図である。

バイアス回路４０１はＮＭＯＳトランジスタ８０１とＰＭＯＳトランジスタ８０３と電流制限抵抗（電流制限素子）８０２とから構成されている。ＮＭＯＳトランジスタ８０１のゲートは外部からＶＤＤ電圧の振幅をもつ信号を入力するＣＨＡＲＧＥ端子と接続される。ＰＭＯＳトランジスタ８０３のソースはＶＨＴ電源電圧に接続され、そのゲートとドレインとを短絡したノードはＢＩＡＳ ＯＵＴ端子に接続される。電流制限抵抗８０２の一端は、ＢＩＡＳ ＯＵＴ端子のノードに接続され、他端はＮＭＯＳトランジスタ８０１のドレインに接続される。

ここで、電流制限抵抗８０２はバイアス回路に流れる電流を制限するために付加されたものであり、同様に電流を制限するものであればトランジスタなどにより構成させてもよい。なおバイアス回路４０１からの出力（ＢＩＡＳ ＯＵＴ）は、図示するように複数のレベル変換回路に共通に接続されている。

次に、レベル変換回路２０５の動作について説明する。

ＶＨＴ電圧の振幅をもつパルスをＯＵＴ端子から出力させないとき（ヒータに電流を流さないとき）には、ＩＮ端子にはＶＤＤ電圧が常に印加される。レベル変換回路２０５を動作させ、ＯＵＴ端子からＶＨＴ電圧を出力させるとき（ヒータに電流を流すとき）には、バイアス回路４０１のＣＨＡＲＧＥ端子にＶＤＤ電圧を印加し、ＮＭＯＳトランジスタ８０１をＯＮ状態とする。このとき、電流制限抵抗８０２の抵抗値に従って流れる電流によりＰＭＯＳトランジスタ８０３のゲート電圧が決定される。このゲート電圧がＢＩＡＳ＿ＯＵＴ端子から各レベル変換回路２０５のＢＩＡＳ端子に印加される。

ＢＩＡＳ端子にＰＭＯＳトランジスタ７０２がオンする電圧が印加された状態で、ＶＨＴ電圧を出力させたいレベル変換回路のＩＮ端子に、０Ｖを印加する。これにより、ＮＭＯＳトランジスタ７０１はオフ状態となる。ここで、直列に接続されたＰＭＯＳトランジスタ７０２はオン状態であるためＯＵＴ端子はＶＨＴ電圧とほぼ等しくなる。

図８は各端子の電圧と電源電流の変化を示すタイミングチャートである。

まず、ＶＨＴ電圧の振幅をもつ信号を出力させたいレベル変換回路のＩＮ端子に信号ＩＮ_onに示すようなパルス（負論理）を印加する（図８の８０１ａ）。一方、信号ＩＮ_onの変化に少し先立ち、ＣＨＡＲＧＥ端子に正論理のパルス信号ＣＨＡＲＧＥを印加する（図８の８０２ａ）。ここで、バイアス回路４０１はＣＨＡＲＧＥ信号に応じてＢＩＡＳ＿ＯＵＴ端子から電圧を出力する。即ち、ＣＨＡＲＧＥ端子にＶＤＤ電圧が印加されている間はＢＩＡＳ＿ＯＵＴ端子にＰＭＯＳトランジスタ７０２をオンさせる電圧を出力する（図８の８０３ａ）。

このとき、複数のレベル変換回路２０５のＢＩＡＳ端子に同様のＢＩＡＳ＿ＯＵＴ端子からの出力電圧が印加される。即ち、ＶＨＴ電圧の振幅をもつパルスを出力するレベル変換回路と０Ｖを出力しつづけるレベル変換回路の共通にＢＩＡＳ＿ＯＵＴ端子からの出力電圧が印加される。

０Ｖを出力しつづける（即ち、ヒータを駆動しない）レベル変換回路では、ＰＭＯＳトランジスタ７０２とＮＭＯＳトランジスタ７０１がともにオン状態となる。そのため、０Ｖを出力しつづけるレベル変換回路ではＣＨＡＲＧＥ信号パルスが印加されている間、ＶＨＴ電源からの電流ＩＨＴが流れることとなる。このタイミングチャートでは他のレベル変換回路で流れる電流を合わせてＩＨＴとして表記している。しかしながら、この場合には、バイアス回路４０１により制限されたわずかな電流が各レベル変換回路に流れるだけであり、一定の電流値以下に抑えることが可能である（図８の８０４）。

また、図５からも分かるように、バイアス回路４０１は回路ブロック２１０毎に配置されている。そのため、ヒータを駆動しない回路ブロックではレベル変換回路を駆動しないことでＶＨＴ電源による電流消費が生じることはない。従って、記録ヘッド全体としてのＶＨＴ電源による電流ＩＨＴの消費を抑制することが可能である。

一方、ヒータを駆動するドライバトランジスタに対応するレベル変換回路では、ＣＨＡＲＧＥ信号が印加されているタイミングでＰＭＯＳトランジスタ７０２がオン状態となる。ここで、信号ＩＮ_onが印加されていないタイミングではＰＭＯＳトランジスタ７０２、ＮＭＯＳトランジスタ７０１ともにオン状態となる。従って、それぞれのトランジスタによる分圧比でＯＵＴ端子の電位が決まる。一方、ＰＭＯＳトランジスタ７０２はＢＩＡＳ＿ＯＵＴ端子からの信号により制限されたオン状態である。このため、レベル変換回路のＯＵＴ端子から出力ＯＵＴ_onは、接続されるドライバトランジスタ２０４の閾値電圧Ｖthよりも低い電圧となる（図８の８０５ａ）。

続いて、信号ＩＮ_onがレベル変換回路２０５のＩＮ端子に印加されるとＮＭＯＳトランジスタ７０１はオフ状態となる。これにより、ＯＵＴ端子からの出力ＯＵＴ_onはＰＭＯＳトランジスタ７０２のみがオン状態となり、ドライバトランジスタ２０４のゲートに電流が流れる。この結果、出力ＯＵＴ_onからの電圧は増加し、ＶＨＴ電位程度まで上昇することとなる（図８の８０５ｂ）。

出力ＯＵＴ_onの電圧がドライバトランジスタ２０４の閾値電圧Ｖth以上の間、ドライバトランジスタ２０４に直列に接続されているヒータ２０３に電流ＩＨ_onが流れる（図８の８０６ａ）。電流ＩＨ_onによりヒータ２０３が発熱、インクが発泡してインクが吐出される。

一方、同じ回路ブロック２１０の中の他のレベル変換回路にはヒータ２０３を駆動しない状態のものも存在する。そのようなレベル変換回路のＩＮ端子にはＶＤＤ電圧が印加されつづける（不図示）。このレベル変換回路では、ＮＭＯＳトランジスタ７０１、ＰＭＯＳトランジスタ７０２がともにオン状態で、かつＰＭＯＳトランジスタ７０２はＢＩＡＳ＿ＯＵＴ端子からの出力電圧により制限されたオン状態となる。このため、そのＯＵＴ端子の出力電圧ＯＵＴ_offは、次段のドライバトランジスタ２０４をオンさせることのない電圧（即ち、閾値電圧Ｖthよりも低い）が出力される（図８の８０７）。従って、ヒータに電流（ＩＨ_off）が流れることはない（図８の８０８）。

ヒータに供給する電流をオフするときには、まず信号ＩＮ_onをＶＤＤ電位とし（図８の８０１ｂ）、レベル変換回路２０５のＮＭＯＳトランジスタ７０１をオン状態とする。そして、ＰＭＯＳトランジスタ７０２、ＮＭＯＳトランジスタ７０１ともにオン状態とすることでＯＵＴ端子からの出力ＯＵＴ_onの電圧を閾値電圧Ｖth以下の値とする（図８の８０５ｃ）。出力ＯＵＴ_onが閾値電圧Ｖth以下となることでドライバトランジスタ２０４はオフ状態となりヒータへの電流ＩＨ_onがオフとなる（図８の８０６ｂ）。その後、ＣＨＡＲＧＥ信号を０Ｖとして（図８の８０２ｂ）、ＢＩＡＳ＿ＯＵＴ端子からの出力電圧をＶＨＴ電圧とする（図８の８０３ｂ）。これにより、レベル変換回路２０５のＰＭＯＳトランジスタ７０２はオフ状態となるため、ＯＵＴ端子からの出力ＯＵＴ_onは０Ｖとなる。

以上述べてきたように、本発明では、バイアス回路４０１によりレベル変換回路２０５のＰＭＯＳトランジスタ７０２を制御する。このようにすることでレベル変換回路の消費電流を抑制しつつ、従来と比較して少ないトランジスタ数でレベル変換回路を構成することが可能となる。

図９はより消費電流を抑制した駆動を実現する信号変化を示すタイミングチャートである。

図９に示すタイミングチャートと図８に示したタイミングチャートと異なる点を以下に述べる。図９では、ＣＨＡＲＧＥ信号をドライバトランジスタ２０４のゲートに印加する出力ＯＵＴ_onの電圧が高くなり安定したタイミングでオフとする（図９の９０４）。このタイミングとは、ドライバトランジスタ２０４のゲートにチャージされたタイミングである。

即ち、ＯＵＴ端子に接続されるドライバトランジスタ２０４のゲートに電荷が蓄えられる。その電圧が閾値Ｖthよりも十分高い値（?ＶＨＴ）となった時点でＰＭＯＳトランジスタ７０２、ＮＭＯＳトランジスタ７０１の両方をオフ状態とするのである。これにより、両方のトランジスタはフローティングノードとなる。その結果、ＶＨＴ電圧が出力されない他のレベル変換回路で消費されるＶＨＴ電流は、ＣＨＡＲＧＥ端子にＶＤＤ電流が印加されて、ヒータに電流が流れる期間（ＩＮ_onが０Ｖとなる期間）より早くオフされる。ＶＨＴ電圧が出力されないとは、ヒータに電源を供給しないことに等しい。ＶＨＴ電流とはＩＨＴのことである。

図８に示した例では、ＢＩＡＳ＿ＯＵＴ端子からの出力が、信号ＩＮ_onを包含する期間、ＢＩＡＳ＿ＯＵＴ端子からの出力はアクティブとなっている。即ち、ＢＩＡＳ端子に入力される電圧が印加されている間、電流ＩＨＴが流れつづける構成である。これに比較して、図９に示した例では電流ＩＨＴが流れる期間が短く（デューティが低く）なる。その結果、図８に示した例よりもさらにレベル変換回路での消費電流を抑制することが可能となる。これにより、記録ヘッドの昇温が抑えられ、インクの吐出特性を良好なものとすることができる。

図１０は実施例２に従うヘッド基板に実装されるレベル変換回路、ヒータ、ドライバトランジスタを含んだ等価回路を示す図である。なお、図１０において、既に従来例において説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。

このヘッド基板も従来例と同様に、ヒータを駆動する信号をロジック回路２０６で処理した後、ロジック電源電圧（ＶＤＤ電圧）の振幅で出力する。この出力電圧がレベル変換回路２０５の２つある入力端子ＩＮ１、ＩＮ２に印加される。

図５と図１０とを比較すると分かるように、この実施例に従うヘッド基板に備えるレベル変換回路２０５には複数のロジック信号が入力される。そして、レベル変換回路２０５はこれら入力する複数のロジック信号に対して論理演算と信号振幅の変換を同時に行うことを特徴としている。なお、この実施例で用いるバイアス回路４０１は実施例１と同じ図７に示す回路である。

図１１は実施例２に従うレベル変換回路の構成を示す回路図である。

このレベル変換回路は、レベル変換するＶＤＤ電圧の振幅をもつ信号を、ＮＭＯＳトランジスタ７０１に対しては端子ＩＮ１から、ＮＭＯＳトランジスタ７０３に対しては入力端子ＩＮ２から、それぞれ印加し、その出力信号をＯＵＴ端子より出力する。

レベル変換回路のＯＵＴ端子は、並列に接続されたＮＭＯＳトランジスタ７０１、７０３と接続される一方、直列にＰＭＯＳトランジスタ７０２を介してレベル変換する電源電圧であるＶＨＴ電源に接続されている。ＰＭＯＳトランジスタ７０２のゲートにはバイアス回路４０１から出力されるバイアス電圧が印加される。

この回路の動作は、実施例１と同様であるが、ヒータに電流を流すためには入力端子ＩＮ１、ＩＮ２に印加するＶＤＤ電圧の振幅をもつ信号をともに０Ｖとする必要がある
即ち、入力端子ＩＮ１、ＩＮ２のいずれか一方（あるいは両方）にＶＤＤ電圧が印加されている場合、次のようになる。レベル変換回路のＯＵＴ端子からの出力電圧は０Ｖとなり、入力端子ＩＮ１、ＩＮ２の両方が０Ｖとなる場合のみ、ＯＵＴ端子からはＶＨＴ電圧を出力する。このような構成をもつことにより、この実施例のレベル変換回路は入力端子ＩＮ１、ＩＮ２を入力とする２入力ＮＯＲゲートとして機能する。

従って以上説明した実施例に従えば、ＮＯＲゲートによる論理演算結果を次段のドライバトランジスタの駆動制御に用いることが可能であるため、前段のロジック回路の構成を簡略化することが可能となる。また、レベル変換回路内で並列接続するＮＭＯＳトランジスタの数と入力信号の数とを増加させることで２入力以上のＮＯＲゲートを実現することができる。

図１２は実施例３に従うヘッド基板に実装されるレベル変換回路、ヒータ、ドライバトランジスタを含んだ等価回路を示す図である。この実施例では、各ヒータをブロックに応じて時分割駆動する回路を示している。なお、図１２において、既に従来例や実施例１において説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。従って、バイアス回路４０１は実施例１で図７を参照して説明したものと同じであり、レベル変換回路２０５は実施例１で図６を参照して説明したものと同じである。

図１２には複数の回路ブロック２１０が図示されているが、その各々に論理回路（不図示）からデータ信号ＤＡＴＡをシリアルに入力するシフトレジスタ（Ｓ／Ｒ）１３０５が１ビット分ずつ配置されている。シフトレジスタ（Ｓ／Ｒ）１３０５には、それを含む回路ブロックを選択するか否かを示すデータ信号ＤＡＴＡがクロック信号（不図示）に同期して転送され、ラッチ信号（不図示）により保持される。各ブロック内のシフトレジスタ（Ｓ／Ｒ）の出力はバイアス回路４０１のＣＨＡＲＧＥ端子へと印加される。

図１２において、破線１３０１で囲まれたシフトレジスタ（Ｓ／Ｒ）１３０５を含む回路はＶＤＤ電圧により動作している。そのため、ＣＨＡＲＧＥ端子へ印加される信号の振幅はＶＤＤ電圧の振幅となる。この信号は各ブロックの有効・無効を選択するイネーブル信号としての機能を持っている。

一方、論理回路（不図示）から入力されるブロックイネーブル信号は、デコーダ１３０４によりデコードされる。ブロック２１０内の任意のヒータを選択するデコーダ１３０４の出力信号が、複数のレベル変換回路２０５の入力端子ＩＮへとそれぞれ接続されている。ここで、デコーダ１３０４からの出力はレベル変換回路１３０３により、その振幅をＶＨＴ電圧まで増幅した上でＩＮ端子へと供給されている。この信号は任意のタイミングで任意の１ヒータを選択する時分割信号としての機能を持っている。

レベル変換回路１３０３によりＶＨＴ電圧の振幅に増幅された時分割信号１３０６は複数ある回路ブロック２１０に共通に印加される。

回路ブロック２１０の動作については実施例１と同様である。この実施例ではバイアス回路４０１の動作をＶＤＤ電圧の振幅をもつイネーブル信号で制御する一方、時分割信号をＶＨＴ電圧の振幅をもつ信号により制御する。これら振幅の異なる信号をバイアス回路４０１および各ヒータに対応したレベル変換回路２０５にて論理合成し、ドライバトランジスタ２０４のゲートへＶＨＴ電圧の振幅をもつ信号を印加する構成となっている。

なお、図１２において、本発明のレベル変換回路２０５は、図示された点線部分の回路であるが、レベル変換回路１３０３は、図１４に示したような従来のレベル変換回路の回路構成を有するものとする。この実施例では、ヒータ数に等しい数のレベル変換回路２０５と、時分割数の数だけのレベル変換回路１３０３を備えた構成になっている。この実施例の、従来のレベル変換回路１３０３は、時分割数の数だけ配置されるものであり、記録ヘッドのノズル列方向の素子の高密度配置を制限することはない。時分割信号生成部のレベル変換回路１３０３は、消費電流を抑制する目的で、従来のレベル変換回路数（ヒータ数に等しい）より少ない時分割数の数だけ備えれば良い。

この実施例の構成によれば、各ビットのレベル変換回路２０５のサイズをより小さくすることが可能となる。具体的には、レベル変換回路２０５のＮＭＯＳトランジスタ７０１のサイズを縮小することが可能となる。

実施例１と実施例２では、レベル変換回路のＮＭＯＳトランジスタのゲートにはＶＤＤ電圧の振幅をもつ信号を印加していた。このとき、バイアス回路４０１のＣＨＡＲＧＥ端子にハイレベル（Ｈ）の信号が印加されている場合にはＰＭＯＳトランジスタ７０２がオン状態となる。ここで、ヒータに電流を流さないレベル変換回路２０５は、ＮＭＯＳトランジスタ７０１がオン状態であるためＯＵＴ端子からの出力電圧がドライバトランジスタ２０４の閾値Ｖth以下であればヒータに電流が流れない。しかしながら、ＯＵＴ端子からの出力をドライバトランジスタ２０４の閾値Ｖth以下とするためにはＮＭＯＳトランジスタ７０１を一定以上の大きさとする必要がある。さらにＰＭＯＳトランジスタ７０２から供給される電流を閾値Ｖth以下のドレイン電圧で流す必要がある。

これに対して、この実施例では、ＮＭＯＳトランジスタ７０１のゲート電圧をＶＤＤ電圧よりも高いＶＨＴ電圧としている。これにより、より小さいゲート幅のＮＭＯＳトランジスタでも十分低いドレイン電圧でＰＭＯＳトランジスタ７０２から供給される電流を流すことが可能となる。更なるサイズの縮小が達成される。

また、ＶＨＴ電圧の振幅をもつ時分割信号１３０６は複数のブロック２１０に対し共通に印加される。そのため、時分割の数と同数のレベル変換回路１３０３を配置すればよく、レベル変換回路１３０３は高密度配置が要求されるヒータごとに配置が必要な回路とは独立して配置が可能である。

この実施例に従えば、ＶＨＴ電圧の振幅をもつデコーダからの時分割信号と、ＶＤＤ電圧の振幅をもつシフトレジスタからのイネーブル信号とを、レベル変換回路で論理演算と信号振幅変換とを行って、ヒータの選択駆動を行うことができる。これにより、レベル変換回路の回路サイズをさらに縮小することができる。

なお、以上の実施例において、記録ヘッドから吐出される液滴はインクであるとして説明し、さらにインクタンクに収容される液体はインクであるとして説明したが、その収容物はインクに限定されるものではない。例えば、記録画像の定着性や耐水性を高めたり、その画像品質を高めたりするために記録媒体に対して吐出される処理液のようなものがインクタンクに収容されていても良い。

以上の実施例は、特にインクジェット記録方式の中でも、インク吐出のために熱エネルギーを発生する手段（例えば電気熱変換体等）を備える。その熱エネルギーによりインクの状態変化を生起させる方式を用いて記録の高密度化、高精細化が達成できる。

さらに加えて、本発明のインクジェット記録装置の形態としては、コンピュータ等の情報処理機器の画像出力装置として用いられるものの他、リーダ等と組合せた複写装置の形態を取るものであっても良い。さらには送受信機能を有するファクシミリ装置の形態を採るもの等であってもよい。

本発明のインクジェット記録装置の概要を示す外観斜視図である。 本発明の記録装置の制御回路ブロック図である。 ヘッドカートリッジの構成を示す外観斜視図である。 ヘッド基板のレイアウト構成を示す図である。 実施例１におけるヘッド基板に実装される等価回路を示す図である。 実施例１におけるレベル変換回路の構成を示す回路図である。 実施例１におけるバイアス回路の構成を示す回路図である。 実施例１におけるレベル変換回路とバイアス回路の入出力信号タイミングチャートである。 消費電流を抑制したレベル変換回路とバイアス回路の入出力信号タイミングチャートである。 実施例２におけるヘッド基板の等価回路を示す図である。 実施例２におけるレベル変換回路の構成を示す回路図である。 実施例３におけるヘッド基板の等価回路を示す図である。 従来のヘッド基板の等価回路を示す図である。 従来のレベル変換回路の構成の一例を示す回路図である。 従来のヘッド基板のヒータ駆動のタイミングにおけるタイミングチャートである。 抵抗負荷にＮＭＯＳトランジスタを直列に接続したレベル変換回路を示す図である。

符号の説明

１００ ヘッド基板
１０１ パッド
１０２ インク供給口
１０３ ヒータアレイ
１０４ ドライバトランジスタアレイ
１０５ レベル変換回路（ＬＶＣ）アレイ
１０６ ロジック回路
２０４ ドライバトランジスタ
２０５ レベル変換回路（ＬＶＣ）
２０６ ロジック回路
４０１ バイアス回路
７０１、７０３ ＮＭＯＳトランジスタ
７０２ ＰＭＯＳトランジスタ
８０１ ＮＭＯＳトランジスタ
８０２ バイアス電流制限抵抗
８０３ ＰＭＯＳトランジスタ
１３０３ レベル変換回路（ＬＶＣ）
１３０４ デコーダ
１３０５ シフトレジスタ

Claims (5)

1. 複数の電気熱変換素子と、前記複数の電気熱変換素子をそれぞれ駆動するための複数のスイッチング素子とを有する複数の回路ブロックと、
   前記複数の回路ブロックとは独立して配置され、前記複数のスイッチング素子を時分割で駆動するための時分割信号の振幅を、基準電圧と該基準電圧より高い第１の電圧との間で電圧が変化する振幅から前記基準電圧と前記第１の電圧より相対的に高い第２の電圧との間で電圧が変化する振幅へと変換し、前記複数の回路ブロックへ供給するレベル変換回路とを備えるヘッド基板であって、
   前記複数の回路ブロックそれぞれは、
   前記複数のスイッチング素子それぞれに対応して設けられ、前記レベル変換回路から供給された前記時分割信号に応じて前記基準電圧と前記第２の電圧との間で電圧が変化する振幅の駆動信号を前記複数のスイッチング素子のそれぞれに印加する複数の印加回路と、
   当該それぞれの回路ブロックの有効・無効を選択する、前記基準電圧と前記第１の電圧との間で電圧が変化する振幅のイネーブル信号に基づいて、前記駆動信号の印加が可能な期間を定める、前記基準電圧より高くかつ前記第２の電圧より低い所定電圧と前記第２の電圧との間で電圧が変化する振幅のバイアス信号を前記複数の印加回路に共通に供給するバイアス回路とを有し、
   前記複数の印加回路それぞれは、直列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる２つのＭＯＳトランジスタで構成され、前記ＰＭＯＳトランジスタのゲートに前記バイアス信号が供給され、前記ＮＭＯＳトランジスタのゲートに前記時分割信号が供給され、前記２つのＭＯＳトランジスタの接続点より前記時分割信号に応じて前記バイアス信号により定められた期間、前記駆動信号を出力することを特徴とするヘッド基板。
2. 前記複数の回路ブロックそれぞれは、前記イネーブル信号を生成する生成回路をさらに有することを特徴とする請求項１に記載のヘッド基板。
3. 請求項１又は２に記載のヘッド基板を備えた記録ヘッド。
4. 前記記録ヘッドはインクを吐出して記録を行うインクジェット記録ヘッドであることを特徴とする請求項３に記載の記録ヘッド。
5. 請求項４に記載のインクジェット記録ヘッドと該インクジェット記録ヘッドにインクを供給するためのインクが貯留されたインクタンクとを有することを特徴とするヘッドカートリッジ。

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