WO2010109668A1 - 位相調整方法、データ転送装置およびデータ転送システム - Google Patents

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崇諭 佐々木
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Definitions

  • the present invention relates to a phase adjustment method, a data transfer device, and a data transfer system.
  • the present invention relates to a phase adjustment method for adjusting the phase of a clock signal for data reception in data transfer between a plurality of transmission circuits and a plurality of reception circuits.
  • the transmission side circuit converts serial data into parallel data, generates a synchronization pattern, inserts the synchronization pattern into the parallel data, and generates synchronization pattern insertion data.
  • the receiving side circuit extracts a reference clock from one of the plurality of synchronization pattern insertion data in which a transmission delay difference occurs, and transfers all data to the reference clock to generate transfer data.
  • the reception side circuit further generates a pulse signal corresponding to the synchronization pattern and detects establishment of synchronization of the transfer data, detects a transmission delay difference based on the pulse signal, and performs phase adjustment.
  • a plurality of phase adjustment patterns are used to adjust the phase of each clock signal used when a plurality of receiving circuits receive data from a plurality of transmitting circuits. As a configuration of the plurality of phase adjustment patterns, one that does not have the same logical value at the same time is required.
  • the transmitting circuit generates a plurality of phase adjustment patterns by performing serial-parallel conversion on the basic phase adjustment patterns and transmits them.
  • the receiving side circuit generates a plurality of phase adjustment patterns by the same series-parallel conversion, obtains data using the received clock signal from the signal received from the transmitting side circuit, and obtains the obtained data as the plurality of generated phases described above. Compare with the adjustment pattern.
  • the reception side circuit adjusts the phase of the reception clock signal based on the result of the comparison.
  • the basic phase adjustment pattern is composed of a plurality of bits and has a fixed period, and the number of bits corresponding to the period of the basic phase adjustment pattern and the number of phase adjustment patterns obtained by serial-parallel conversion are relatively disjoint. To be determined.
  • FIG. 2 is a block diagram illustrating an internal configuration example of each transmission circuit illustrated in FIG. 1.
  • FIG. 2 is a block diagram illustrating an internal configuration example of each receiving circuit illustrated in FIG. 1. It is a figure for demonstrating the production
  • Flip-flop circuit 200 Reception side circuit 201 Phase adjustment pattern generation circuit 202 0 , 202 1 , 202 2 ,..., 202 X ,..., 202 N reception circuit 203 Series-parallel conversion circuit 204 Reception control circuit 211 Phase adjustment circuit 212 Preamble detection circuit 213 Pattern comparison circuit 214
  • phase adjustment control signals F01, F02, F03, F1, F2, F3, F4, F11, F12, F13, F14 flip-flop circuits N1, N2, N3, N4, N5 EX -NOR circuit
  • a AND circuits G0, G1, G2, G3 gate circuit C T transmit clock signal C R received black Click signal L signal line R 0, R 1, R 2 , R 3 lanes
  • Embodiments relate to a data transfer system, and more particularly, to a data transfer system that receives a plurality of transmission data transmitted in parallel from a plurality of transmission circuits by a plurality of reception circuits.
  • a phase adjustment pattern used for adjusting the phase of a reception clock signal for extracting transmission data from a transmission signal for transmitting transmission data is generated by the following method. That is, the basic phase adjustment pattern generated by one phase adjustment pattern generation circuit is serial-parallel converted by the serial-parallel conversion circuit.
  • serial-parallel conversion refers to conversion of serial data into parallel data.
  • the basic phase adjustment pattern generated by the one phase adjustment pattern generation circuit satisfies the following conditions. That is, the period of the basic phase adjustment pattern and the number of phase adjustment patterns obtained by serial-parallel conversion of the basic phase adjustment pattern, that is, the number of lanes, are determined so as to have a relatively prime relationship. As a result, phase adjustment using the same phase adjustment pattern is possible for any lane. That is, when a basic phase adjustment pattern that satisfies the above conditions is generated, and the phase adjustment pattern of each lane is obtained by serial-parallel conversion of the basic phase adjustment pattern, It is obtained by shifting the value obtained by adding 1 to the divided quotient. Therefore, for each lane, a phase adjustment pattern obtained by sequentially shifting a common phase adjustment pattern on the time axis is used.
  • the phase adjustment pattern of each lane has the following characteristics. That is, the phase adjustment patterns of all lanes do not all have the same logical value at the same time.
  • the phase adjustment pattern of each lane is transmitted in parallel from a plurality of transmission circuits to a plurality of reception circuits, all signals that transmit the phase adjustment pattern of each lane do not change in the same direction at the same time. Therefore, it is possible to effectively reduce the adverse effect on the transmission waveform, which can occur when all signals transmitting the phase adjustment pattern of each lane simultaneously change in the same direction.
  • a random number can be used as the basic phase adjustment pattern, and for example, a well-known M series can be used as a random number used as the basic phase adjustment pattern.
  • An M-sequence generation method will be described later with reference to FIG.
  • a reception clock signal can be generated from a transmission clock signal transmitted together with data from the transmission side circuit as a clock signal used by the reception side circuit to extract data from the transmission signal, and the reception clock signal can be used.
  • the reception-side circuit adjusts the phase of the reception clock signal so that the phase of the reception clock signal with respect to the transmission signal becomes an optimum phase prior to actual data reception.
  • the adjustment to optimize the phase of the reception clock signal with respect to the transmission signal is hereinafter referred to as “phase adjustment”.
  • An example of a method for performing the phase adjustment will be described below. That is, a known data pattern is transmitted as a phase adjustment pattern from the transmission side circuit.
  • the reception side circuit adjusts the phase of the reception clock signal generated from the transmission clock signal transmitted from the transmission side circuit so that the known data pattern can be correctly received.
  • the data transfer system has a transmission side circuit 100, a reception side circuit 200, and a signal wiring L that connects between the transmission side circuit 100 and the reception side circuit 200.
  • the signal wiring L corresponds to the plurality of signal lines.
  • the data transfer system is provided in an information processing apparatus, for example, and is used for data transfer between various functional units in the information processing apparatus. Examples of the various functional units include a system board (SB: System Board), a memory system interconnect, and an IO (Input Output (input / output)) unit. More specifically, the transmission-side circuit 100 is provided in one of the functional units, the reception-side circuit 200 is provided in the other functional unit, and the transmission-side circuit 100 and the reception-side circuit 200 are connected to each other. Connected by signal wiring L. As a result, the data transfer system performs data transfer between the above-described one functional unit and another functional unit.
  • the transmission control circuit 104 controls the operation of each circuit included in the transmission side circuit 100 in an integrated manner.
  • Transmit clock generating circuit 105 generates and transmits a transmission clock signal C T.
  • Phase adjustment pattern generation circuit 101 generates a reference phase adjustment pattern P B.
  • the serial-parallel conversion circuit 103 generates a phase adjustment pattern P 0 , P 1 , P 2 ,..., P N for each lane by performing serial-parallel conversion on the basic phase adjustment pattern P B , and transmission circuits 102 0 , 102 1. , 102 2 ,..., 102 N , respectively.
  • the reception side circuit 200 includes reception circuits 202 0 , 202 1 , 202 2 ,..., 202 N , reception control circuit 204, reception clock generation circuit 205, and phase adjustment for the number of lanes (that is, N + 1 lanes).
  • a pattern generation circuit 201 and a series-parallel conversion circuit 203 are included.
  • Receiving circuit 202 0, 202 1, 202 2, ..., 202 N respectively transmitting circuit 102 0, 102 1, 102 2, ..., the transmission signal S T0 transmitted through the signal line L from 102 N, S T1 , S T2 ,..., S TN are received.
  • Receiving circuit 202 0, 202 1, 202 2 , ..., 202 N transmission uses the received clock signal C R signal S T0, S T1, S T2 , ..., normal data D T0 from S TN, D T1, D T2, ..., D TN or phase adjustment patterns P 0, P 1, P 2 , ..., take out the P N.
  • FIG. 2 shows a circuit configuration example of each of the transmission circuits 102 0 , 102 1 , 102 2 ,..., 102 N.
  • Each transmission circuit 100 X includes a transmission data selection circuit 111 and a flip-flop circuit 112 that holds data. Under the control of the transmission data selection circuit 111 transmits the control circuit 104 selects the normal data D TX or phase adjustment pattern P X, supplied to the flip-flop circuit 112.
  • Flip-flop circuit 112 transmits the phase adjustment pattern P X supplied from the normal data D TX or series-parallel conversion circuit 103 is supplied from the transmission data selection circuit 111 in synchronism with the transmission clock signal C T.
  • FIG. 3 is the receiver circuit 202 0, 202 1, 202 2, ..., each exhibit circuit configuration example of a 202 N.
  • Each reception circuit 200 X includes a phase adjustment circuit 211, a preamble detection circuit 212, a pattern comparison circuit 213, a flip-flop circuit 214, and a FIFO 215 that is a first-in first-out circuit.
  • Phase adjustment circuit 211 is controlled from the reception control circuit 204 by the phase adjustment control signal S CX, optimized by adjusting the phase of the receive clock signal C R supplied from the reception clock generating circuit 205.
  • the phase adjustment circuit 211 supplies the phase-adjusted clock signal to the flip-flop circuit 214.
  • Flip-flop circuit 214 is supplied to FIFO215 retrieve the normal data D TX or phase adjustment pattern P X from the transmission signal S TX.
  • FIFO215 is supplied to the outside as received data D RX synchronize the transmission data D TX supplied to the reception clock signal C R from the flip-flop circuit 214.
  • FIFO215 also supplies synchronized with the pattern comparison circuit 213 and the preamble detection circuit 212 supplied phase adjustment pattern P X to the received clock signal C R from the flip-flop circuit 214.
  • Pattern comparison circuit 213 compares the phase adjustment pattern P X supplied from FIFO215, and a phase adjustment pattern P X supplied from the serial-parallel conversion circuit 203. If pattern comparison circuit 213 in which the phase adjustment pattern P X supplied from the phase adjustment pattern P X and P converter 203 supplied from FIFO215 matched supplies a pattern match notification signal N CX to the reception control circuit 204 .
  • Preamble detection circuit 212 of the phase adjustment pattern P X supplied from the serial-parallel conversion circuit 203 is supplied with a preamble pattern PA to be described later, and the preamble pattern PA, a phase adjustment pattern P X supplied from FIFO215 Compare. If the phase adjustment pattern P X supplied from the preamble pattern PA and FIFO215 match, the preamble detection circuit 212 supplies a preamble detection notification signal N PN to the reception control circuit 204.
  • the phase adjustment pattern generation circuit 1101 generates a phase adjustment pattern for each lane. Then the phase adjustment pattern, the transmitting circuit 1102 0 in each lane, the transmission circuit 1102 1, the transmission circuit 1102 2, ..., are passed respectively to the transmitting circuit 1102 7. As a result, the phase adjustment patterns of the lanes are similar to each other. As a result, the signals that transmit the phase adjustment patterns always have the same signal value and always change in the same direction at the same time. As a result, as described above, voltage fluctuations generated in the signal lines of the respective lanes adversely affect the transmission waveform of the phase adjustment pattern, and as a result, the phase adjustment operation in the reception side circuit may become poorly adjusted.
  • FIG. 5 is a diagram for explaining the function of the serial-parallel conversion circuit 103 of the transmission side circuit 100.
  • the serial-parallel conversion circuit 203 of the reception side circuit 200 has the same function.
  • the transmission circuit 102 0 , 102 1 , 102 sequentially transmits the bits included in the basic phase adjustment pattern for each bit. 2, ..., allocated to 102 7.
  • the allocation is the transmission circuit 102 0, 102 1, 102 2, ..., in the order of 102 7, repeated.
  • first bit number 0 to bit values each transmission circuit 102 0 7 of the fundamental phase adjustment pattern, 102 1, 102 2, ..., are allocated to 102 7. Thereafter, the bit value each transmission circuit 102 0 bit numbers 8-15 of the fundamental phase adjustment pattern, 102 1, 102 2, ..., are allocated to 102 7. Thereafter, the bit value each transmission circuit 102 0 of the fundamental phase adjustment pattern bit numbers 16-23, 102 1, 102 2, ..., are allocated to 102 7. Thereafter, the same operation is repeated.
  • FIG. 6 is a diagram for more specifically explaining the operation of the above-described series-parallel conversion circuit 103 by using a bit pattern that can be actually applied as a basic phase adjustment pattern.
  • Figure 6 is a generation example of a fundamental phase adjustment pattern P B, it has been shown to one cycle of the bit pattern of the fundamental phase adjustment pattern P B.
  • numbers 0 to 30 indicate bit numbers. For example, a low level indicates a bit value 0 and a high level indicates a bit value 1. Therefore, in the basic phase adjustment pattern P B , the bit values of bit numbers 0 to 30 are 0000101011101100011111001101001. Therefore, the period of the basic phase adjustment pattern P B is 31 [bits].
  • the basic phase adjustment pattern P B is serial-parallel converted by the serial-parallel conversion circuit 103, and phase adjustment patterns P 0 , P 4, 4 lanes (hereinafter referred to as lanes R 0 , R 1 , R 2 , R 3 ) P 1 , P 2 , and P 3 are allocated. That is, as shown in FIG. 6, the first 4 bits of the basic phase adjustment pattern P B , that is, the bit values of the bit numbers 0 to 3 are the phase adjustment patterns P 0 of the respective lanes R 0 , R 1 , R 2 , R 3. , P 1 , P 2 , P 3 .
  • the next 4 bits of the basic phase adjustment pattern P B that is, the bit values of the bit numbers 4 to 7 are the phase adjustment patterns P 0 , P 1 , P of the respective lanes R 0 , R 1 , R 2 , R 3. It is allocated as 2, P 3. Thereafter, the same operation is repeated. After all 31 bits of the fundamental phase adjustment pattern P B is allocated in this way, in order from the first bit the same fundamental phase adjustment pattern P B again, in the same manner as described above each lane R 0, R 1, R It is allocated to 2, R 3.
  • the bit “30” of the 31st bit for the first period of the basic phase adjustment pattern P B is allocated to the phase adjustment pattern P 2 of the third lane R 2 .
  • the first bit “0” of 31 bits in the next one cycle of the basic phase adjustment pattern P B is assigned to the phase adjustment pattern P 3 of the fourth lane R 3 .
  • the bit “30” of the 31st bit corresponding to the second period of the basic phase adjustment pattern P B is assigned as the phase adjustment pattern P 1 of the second lane R 1 .
  • the first bit “0” in 31 bits of the third first period of the basic phase adjustment pattern P B is assigned as the phase adjustment pattern P 2 of the third lane R 2 .
  • FIG. 7 shows a circuit example of each of the series-parallel conversion circuits 103 and 203.
  • three flip-flop circuits F01, F02, and F03 are connected in series to form a shift register, and the basic phase adjustment pattern P B is input to the input terminal of the flip-flop circuit F03.
  • the basic phase adjustment pattern P B is sequentially shifted in the order of the flip-flop circuits F03, F02, and F01 for each bit.
  • the outputs of the flip-flop circuits F01, F02, and F03 are connected to the other input terminals of AND circuits G0, G1, and G2 that calculate the logical product as gates. Further, the input terminal of the flip-flop circuit F03 is connected to the other input terminal of the AND circuit G3 as a gate.
  • a high level is applied to one input terminal of each of the AND circuits G0, G1, G2, and G3 by a clock signal, so that the bit values for the first 4 bits of the basic phase adjustment pattern P B are each in the lane R. Assigned to 0 , R 1 , R 2 , R 3 .
  • the bit value of the 4 bits of the next fundamental phase adjustment pattern P B are input to respective other input terminals of the AND circuits G0, G1, G2, G3.
  • a high level is input to one input terminal of each of the AND circuits G0, G1, G2, and G3 by a clock signal, so that the bit values for the next 4 bits of the basic phase adjustment pattern P B are respectively set.
  • step S1 the phase adjustment pattern generation circuit 201 of the reception side circuit 200 starts generation of the basic phase adjustment pattern P B according to an instruction from the reception control circuit 204, and the serial-parallel conversion circuit 203
  • the phase adjustment pattern P B is serial-parallel converted to generate a phase adjustment pattern for each lane.
  • the reception control circuit 204 instructs the phase adjustment pattern generation circuit 201 and the serial-parallel conversion circuit 203 to stop generating the phase adjustment pattern at the timing (step S2). Step S3). At the same time, the reception control circuit 204 instructs the preamble detection circuits 212 of the reception circuits 202 0 , 202 1 , 202 2 ,..., 202 N to start operations for detecting the preamble pattern PA.
  • Preamble detection circuit 212 of each receiving circuit detects a preamble pattern PA in the data supplied from FIFO215, sends preamble detection notification signal N PN to the reception control circuit 204.
  • the reception control circuit 204 determines whether or not the preamble detection notification signal N PN has been received from one or more of the reception circuits 202 0 , 202 1 , 202 2 ,..., 202 N (step S4). . Result of the determination in step S4, when receiving the preamble detection notification signal N PN from one or more of the receiving circuit, the receiving control circuit 204 all receive circuits 202 0, 202 1, 202 2, ..., with respect to 202 N, The start of the phase adjustment operation is instructed by the phase adjustment control signal SCN . At the same time, the reception control circuit 204 instructs the phase adjustment pattern generation circuit 201 and the serial / parallel conversion circuit 203 to resume the generation of the phase adjustment pattern (step S5).
  • the pattern supplied from the serial-parallel conversion circuit 203 to the pattern comparison circuit 213 after the restart is also a pattern portion after the preamble pattern PA. Therefore, after the detection of the preamble pattern PA in step S4, both the pattern supplied from the FIFO 215 and the pattern supplied from the serial-parallel conversion circuit 203 are parts after the preamble pattern PA. Therefore, the pattern comparison circuit 213 compares the pattern portions corresponding to each other out of the phase adjustment pattern supplied from the FIFO 215 and the phase adjustment pattern supplied from the serial-parallel conversion circuit 204. Therefore, the efficiency of the phase adjustment operation can be improved.
  • Phase adjustment circuit 211 of the receiver circuit when the comparison result by the pattern comparison circuit 213 does not match, then adjust the phase of the receive clock signal C R, and supplies the clock signal after the adjustment to the flip-flop circuit 214.
  • the phase adjustment circuit 211 optimizes the phase of the clock signal supplied to the flip-flop circuit 214 in relation to the phase of the reception signal STX input to the flip-flop circuit 214 by the adjustment operation.
  • the phase adjustment pattern is reliably extracted from the transmission signal by adjusting the phase of the clock signal, and as a result, the phase adjustment pattern extracted from the transmission signal matches the phase adjustment pattern supplied from the serial-parallel conversion circuit 203. To come.
  • the reception control circuit 204 continues to change the phase of the clock signal gradually in the one direction. After that, the reception control circuit 204 controls the phase adjustment circuit 211 to gradually change the phase of the clock signal supplied to the flip-flop circuit 214 in the direction opposite to the one direction. During this time, even if the pattern matching signal N CX is received from the pattern comparison circuit 213, the reception control circuit 204 continues to change the phase of the clock signal gradually in the opposite direction. In this way, the reception control circuit 204 obtains the optimum phase of the clock signal by repeating the unidirectional and reverse changes of the phase of the clock signal. The time required for the reception control circuit 204 to obtain the optimum phase of the clock signal for each lane is a predetermined time considered to be necessary for the phase adjustment of each lane.
  • step S31 in FIG. 10 the transmission side circuit 100 starts generating and transmitting the phase adjustment patterns P 0 , P 1 ,.
  • step S32 the phase adjustment patterns P 0 , P 1 ,... Are transmitted as the transmission signals S T0 , S T1 ,.
  • step S33 the transmission side circuit 100 stops generating and transmitting the phase adjustment patterns P 0 , P 1 ,... After the predetermined time has elapsed.
  • the receiving side circuit 200 receives the transmission signals S T0 , S T1 ,... And starts generating a phase adjustment pattern in step S41.
  • the preamble pattern PA is generated in step S42
  • the generation of the phase adjustment pattern is stopped in step S43.
  • the phase adjustment pattern generation means that the phase adjustment pattern generation unit 201 generates the basic phase adjustment pattern P B
  • the serial-parallel conversion circuit 203 uses the phase adjustment pattern P 0 of each lane based on the basic phase adjustment pattern P B. ..., means to generate PN .
  • the process waits until the preamble pattern PA is detected from the received transmission signals S T0 , S T1 ,.
  • each reception circuit of the reception side circuit 200 starts a phase adjustment operation in step S46.
  • the reception control circuit 204 causes the phase adjustment circuit 211 to end the phase adjustment operation in step S47.
  • the preamble pattern PA of the phase adjustment pattern P 0 of the first lane R 0 is 01110
  • the phase adjustment pattern P 1 of the second lane R 1 is 00111.
  • Figure 10 shows an example in which preamble pattern PA "01110" of the phase adjustment patterns P 0 corresponding initially to the transmit signal S T0 is detected, the phase adjustment circuit 211 of the receiving circuits at the timing of the detection Start phase adjustment.
  • the circuit example has a shift register including four flip-flop circuits F1 to F4 connected in series as shown in FIG.
  • the circuit example further includes a shift register including four flip-flop circuits F11 to F14 connected in series as shown in FIG.
  • the circuit example further includes an AND circuit A, and EX-NOR circuits N1 to N5 that calculate five negative exclusive ORs each having an output connected in parallel to four inputs of the AND circuit A.
  • the flip-flop circuit F4 is input received data D RX via FIFO215, the flip-flop circuit F14 phase adjustment pattern P X in each lane to be supplied from the serial-parallel conversion circuit 203 is input.
  • the preamble pattern PA at the head of the phase adjustment pattern for each lane is generated in step S42 in FIG. 10, it is input to the flip-flop circuit F14.
  • the preamble pattern PA is sequentially shifted in a shift register including four serial flip-flop circuits F14 to F11 for each bit.
  • the generation of the phase adjustment pattern is stopped in step S43, the five bits included in the preamble pattern PA appear at the inputs and outputs of the flip-flop circuits F14 to F11, respectively.
  • Received data D RX input similarly to the flip-flop circuit F4 is also sequentially shifted within the shift register comprising flip-flop circuits F4 ⁇ F1 for each bit.
  • each bit of the reception data DRX obtained as the output of F1, the output of F2, the output of F3, the output of F4, and the input of F4 is sequentially updated.
  • the circuit example of FIG. 11 can also be used as a circuit example of the pattern comparison circuit 213.
  • the pattern comparison circuit 213 as in the case of the preamble detection circuit 212 described above, as each bit of the reception data DRX is sequentially input, the output of F1, the output of F2, the output of F3, the output of F4, and the output of F4 Each bit of the received data DRX as input is sequentially updated.
  • the state in which the pattern comparison circuit 213 operates is a state in which the preamble pattern PA is detected in step S45 in FIG. 10 and the generation of the phase adjustment pattern is resumed in the reception side circuit 200.
  • the coincidence of the phase adjustment patterns of the respective lanes is determined.
  • the coincidence of the phase adjustment patterns of the lanes means that one period of the phase adjustment pattern coincides.
  • the period of the phase adjustment pattern for each lane is 31 [bits]. Therefore, in the case of the example of FIG. 6, when the circuit example of FIG. 11 is used as the pattern comparison circuit 213, the reception control circuit 204 can make the following determination, for example. That is, when the 31-bit pattern matching signal N CX is continuously received from the pattern comparison circuit 213 of each receiving circuit, it can be determined that the phase adjustment patterns of the corresponding lanes match.
  • the circuit example is a shift register using a series circuit of four flip-flop circuits D1 to D4.
  • the output values of the third and fourth flip-flop circuits D3 and D4 are fed back to the first flip-flop circuit D1 via the EX-OR circuit EXOR1. Therefore, when the output values of the third and fourth flip-flop circuits D3 and D4 match each other, 0 is fed back to the input of D1, and when the output values of D3 and D4 do not match each other, 1 becomes D1. Feedback to input.
  • an M series “000100110101111” with a period of 15 is set. Generated.

Abstract

　送信側回路では基本位相調整パターンを直並列変換して複数の位相調整パターンを生成して送信し、受信側回路では同様の直並列変換により複数の位相調整パターンを生成し、受信クロック信号により複数の送信信号を受信し送信信号が有する信号のパターンと複数の位相調整パターンとを比較し比較結果に基づいて受信クロック信号の位相を調整する。基本位相調整パターンは複数のビットよりなり一定の周期を有し、周期に対応するビット数と複数の送信信号の数とは互いに素な関係となるように決定され、基本位相調整パターンを複数の位相調整パターンの間で一定の順番にビット毎ビット順に割り当てることで複数の位相調整パターンを生成する。

Description

位相調整方法、データ転送装置およびデータ転送システム
　本発明は、位相調整方法、データ転送装置およびデータ転送システムに係る。本発明は特に、複数の送信回路と複数の受信回路との間のデータ転送において、データ受信用のクロック信号の位相を調整する際の位相調整方法に関する。
　以下に示すデータ伝送システムが知られている。当該伝送システムでは、送信側回路がシリアルデータをパラレルデータに変換し、同期パターンを発生し、パラレルデータに同期パターンを挿入して、同期パターン挿入データを生成する。受信側回路は、伝送遅延差が生じている、複数の前記同期パターン挿入データの１つから基準クロックを抽出し、基準クロックに対し全データを乗り換えて乗り換えデータを生成する。受信側回路は更に、同期パターンに対応するパルス信号の生成及び乗り換えデータの同期確立の検出を行い、パルス信号にもとづいて伝送遅延差を検出し、位相調整を行う。
特開２００３－２０４３１８号公報 特開２００８－１８２４８３号公報
　複数の送信回路から複数の受信回路がデータを受信する際に使用するそれぞれのクロック信号の位相を調整するために複数の位相調整パターンが使用される。当該複数の位相調整パターンの構成として、全てが同時に同じ論理値をとることがないものが求められている。
　送信側回路は基本位相調整パターンを直並列変換して複数の位相調整パターンを生成して送信する。受信側回路は同様の直並列変換により複数の位相調整パターンを生成し、送信側回路から受信した信号から受信クロック信号を使用してデータを得、得られたデータを前述した生成した複数の位相調整パターンと比較する。受信側回路は当該比較の結果に基づいて受信クロック信号の位相を調整する。基本位相調整パターンは複数のビットよりなり一定の周期を有し、基本位相調整パターンの周期に対応するビット数と、直並列変換により得られる複数の位相調整パターンの数とは、互いに素な関係となるように決定される。直並列変換は、直並列変換により得られる複数の位相調整パターンの間で一定の順番で、基本位相調整パターンをビット毎に順に割り当てる態様で実行される。なお直並列変換とは、直列データの並列データへの変換を意味する（以下同様）。
　本発明では前述した複数の位相調整パターンとして、全てが同時に同じ論理値をとることがない複数の位相調整パターンを容易に生成することができる。
実施例のデータ転送システムに含まれる送信側回路および受信側回路それぞれの構成を示すブロック図である。 図１に示される各送信回路の内部構成例を示すブロック図である。 図１に示される各受信回路の内部構成例を示すブロック図である。 参考例の位相調整パターンの生成方法を説明するための図である。 実施例の位相調整パターンの生成方法を説明するための図である。 実施例の位相調整パターンの生成例を説明するための図である。 実施例の位相調整パターンの生成のための回路例を示す回路図である。 実施例の受信側回路における位相調整動作の流れを説明するための動作フローチャートである。 実施例の送信側回路における位相調整パターン生成動作の流れを説明するための動作フローチャートである。 実施例のデータ転送システムにおける位相調整動作の流れを説明するためのタイムチャートである。 図３に示されるプリアンブル検出回路の回路例を示す回路図である。 Ｍ系列生成回路例を示す回路図である。
符号の説明
　１００　送信回路
　１０１　位相調整パターン生成回路
　１０２０、１０２１、１０２２、...、１０２Ｘ、...、１０２Ｎ　送信回路
　１０３　直並列変換回路
　１０４　送信制御回路
　１０５　送信クロック生成回路
　１１１　送信データ選択回路
　１１２　フリップフロップ回路
　２００　受信側回路
　２０１　位相調整パターン生成回路
　２０２０、２０２１、２０２２、...、２０２Ｘ、...、２０２Ｎ　受信回路
　２０３　直並列変換回路
　２０４　受信制御回路
　２１１　位相調整回路
　２１２　プリアンブル検出回路
　２１３　パターン比較回路
　２１４　フリップフロップ回路
　２１５　ＦＩＦＯ
　ＤＴ０、ＤＴ１、ＤＴ２、...，ＤＴＸ、...，ＤＴＮ　送信データ
　ＤＲ０、ＤＲ１、ＤＲ２、...，ＤＲＸ、...，ＤＲＮ　受信データ
　ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＸ、...，ＳＴＮ　送信信号
　Ｐ０、Ｐ１、Ｐ２、...，ＰＸ、...，ＰＮ　位相調整パターン
　ＰＢ　基本位相調整パターン
　ＮＣ０、...，ＮＣＸ、...，ＮＣＮ、　パターン一致通知信号
　ＮＰ０、...，ＮＰＸ、...，ＮＰＮ、プリアンブル検出通知信号
　ＳＣ０、...，ＳＣＸ、...，ＳＣＮ、位相調整制御信号
　Ｆ０１，Ｆ０２，Ｆ０３、Ｆ１，Ｆ２，Ｆ３，Ｆ４、Ｆ１１，Ｆ１２，Ｆ１３，Ｆ１４　フリップフロップ回路
　Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５　ＥＸ－ＮＯＲ回路
　Ａ　ＡＮＤ回路
　Ｇ０，Ｇ１，Ｇ２，Ｇ３　ゲート回路
　ＣＴ　送信クロック信号
　ＣＲ　受信クロック信号
　Ｌ　信号配線
　Ｒ０、Ｒ１、Ｒ２、Ｒ３　レーン
　以下に実施例の説明を行う。
　実施例はデータ転送システムに係り、特に複数の送信回路から並列に送信される複数の送信データを複数の受信回路で受信するデータ転送システムに関する。又実施例では、上記複数の受信回路の各々において、送信データを伝送する送信信号から送信データを取り出す受信クロック信号の位相の調整に使用する位相調整パターンを以下の方法で生成する。すなわち、一の位相調整パターン生成回路が生成する基本位相調整パターンを直並列変換回路で直並列変換する。ここで、「直並列変換」とは、シリアルデータをパラレルデータに変換することをいう。上記直並列変換で得られた複数の位相調整パターンを、上記複数の送信回路から複数の受信回路にそれぞれ送信される複数の送信信号のそれぞれについての位相調整パターンとして使用する。ここで上記複数の送信信号のそれぞれについての位相調整パターンは、上記複数の送信回路から複数の受信回路にそれぞれ送信される複数の送信信号をそれぞれ通す各信号線についての位相調整パターンである。よって上記複数の送信信号のそれぞれについての位相調整パターンを、各信号線或いは各レーンについての位相調整パターンとも称する。ここでレーンとは、複数の信号線を使用してデータを並列転送する際に使用する上記複数の信号線の各々を識別する名称である。
　又上記一の位相調整パターン生成回路が生成する基本位相調整パターンは以下の条件を満たす。すなわち、基本位相調整パターンの周期と、当該基本位相調整パターンを直並列変換して得られる位相調整パターンの数、すなわちレーン数とが、互いに素な関係となるように、決められる。その結果どのレーンについても同じ位相調整パターンによる位相調整が可能となる。すなわち上記条件を満たす基本位相調整パターンを生成し、同基本位相調整パターンを直並列変換して各レーンの位相調整パターンを得た場合、各レーンの位相調整パターンは、前述した周期をレーン数で割った商に１を加えた値ずつシフトすることにより得られる。したがって各レーンにつき、共通の位相調整パターンが時間軸上で順次シフトされて得られた位相調整パターンがそれぞれ使用される。
　また上記条件を満たす基本位相調整パターンを生成し、同基本位相調整パターンを直並列変換して各レーンの位相調整パターンを得た場合、各レーンの位相調整パターンは以下の特性を有する。すなわち、全レーンのそれぞれの位相調整パターンが全て同時に同じ論理値を有することがない。その結果、各レーンの位相調整パターンを複数の送信回路から複数の受信回路に対し並列に送信する際、各レーンの位相調整パターンを伝送する全信号が同時に同一方向に変化することがない。従って、各レーンの位相調整パターンを伝送する全信号が同時に同一方向に変化することにより生じ得る、伝送波形に対する悪影響を効果的に低減可能である。
　また基本位相調整パターンとしては乱数を使用可能であり、基本位相調整パターンとして使用する乱数として、たとえば周知のＭ系列を利用可能である。Ｍ系列の生成方法については図１２とともに後述する。
　高速に信号の伝送を行うデータ転送システムにおいては、送信側回路と受信側回路との間のクロックスキューの影響を低減することが求められる。このため、受信側回路が送信信号からデータを取り出すために使用するクロック信号として、送信側回路からデータと共に送信される送信クロック信号から受信クロック信号を生成し、当該受信クロック信号を使用し得る。この場合、受信側回路では実際のデータの受信に先立ち、受信クロック信号の送信信号に対する位相が最適な位相となるように受信クロック信号の位相を調整する。ここで、受信クロック信号の送信信号に対する位相を最適にするように調整することを、以下、「位相調整」と称する。当該位相調整を行う方法の例を以下に述べる。すなわち、送信側回路から既知のデータパターンを位相調整パターンとして送信する。受信側回路では当該既知のデータパターンが正しく受信できるように、送信側回路から送信される送信クロック信号から生成する受信クロック信号の位相を調整する。
　当該位相調整を行う方法を、複数レーンの信号線を有するデータ転送システムに適用する場合について以下に説明する。この場合、前述した位相調整パターンとして、全レーンの信号線につき、同一の既知のデータパターンを使用すると、当該位相調整パターンを伝送する複数の信号が同時に同一方向に変化する。その結果、前述した複数レーンの信号線に生ずる電圧変動が位相調整パターンの伝送波形に悪影響を及ぼし、受信側回路における位相調整動作が調整不良となる可能性がある。
　上記問題点の解決のため、レーン毎に個々独立に位相調整パターン生成回路を設ける方法が考えられる。しかしながら当該方法によれば位相調整パターン生成回路をレーン数分設ける必要があり、回路規模が増大するという問題点が生ずる。
　実施例では複数レーンの信号線でデータの並列転送を行うデータ転送システムにおける位相調整パターンとして、全レーンの信号線を通じて信号が同時に同方向に変化することがない位相調整パターンの生成方法を提供する。更に当該位相調整パターン生成方法として、所要の回路規模が増大しない方法を提供する。
　実施例では、送信側回路が、各レーンの位相調整パターンの元となる基本位相調整パターンを送信クロック信号に同期させて生成する位相調整パターン生成回路を有する。又送信側回路は、上記基本位相調整パターンを直並列変換して各レーンの位相調整パターンを生成し、各レーンに割り当てる直並列変換回路を有する。更に送信側回路は、送信するデータを、システム動作に使用される通常データと位相調整パターンとの間で切り換える送信データ選択回路を有する。又受信側回路は、送信側回路から送信クロック信号を受信し、送信クロック信号から受信クロック信号を生成する受信クロック生成回路を有する。又受信側回路は、各レーンの位相調整パターンの元となる基本位相調整パターンを受信クロック信号に同期させて生成する位相調整パターン生成回路を有する。又受信側回路は、上記基本位相調整パターンを直並列変換して各レーンの位相調整パターンを生成する直並列変換回路を有する。又受信側回路は、送信側回路から受信した各レーンの位相調整パターンと受信側回路内で生成した各レーンの位相調整パターンとを比較するパターン比較回路を有する。又受信側回路は、前述したパターン比較回路の比較結果に基づいて位相調整を行う位相調整回路を有する。
　実施例によれば、複数レーンの信号線のそれぞれの受信クロック信号の位相を調整する際に使用する位相調整パターンを以下の方法で得る。すなわち基本位相調整パターンを直並列変換回路によって直並列変換して各レーンの位相調整パターンを得る際、得られる各レーンの位相調整パターンが以下の特性を有するように生成する。すなわち得られる各レーンの位相調整パターンを信号として伝送する際、各レーンの位相調整パターンを伝送する信号の全てが同時に同じ信号値を有さないように、基本位相調整パターンを各レーンに割り当てる。その結果全レーンの信号が同時に同方向に変化することにより生じ得る信号品質の低下を低減し、位相調整時における調整不良を低減し得る。
　また上記実施例の方法では位相調整パターン生成回路は１つで済むため、全レーンの信号が同時に同方向に変化することにより生じ得る信号品質の低下を低減するために要される回路規模の増加を抑え得る。
　以下に図面とともに実施例の構成を更に詳細に述べる。
　図１は実施例の構成を示す概略ブロック図である。
　図１に示される如く、実施例のデータ転送システムは、送信側回路１００，受信側回路２００および送信側回路１００と受信側回路２００との間を接続する信号配線Ｌを有する。信号配線Ｌは上記複数の信号線に対応する。当該データ転送システムはたとえば情報処理装置内に設けられ、当該情報処理装置内の種々の機能部相互間のデータ転送に使用される。上記種々の機能部としては、たとえばシステムボード（ＳＢ：Ｓｙｓｔｅｍ　Ｂｏａｒｄ）、メモリシステムインターコネクト、ＩＯ（Ｉｎｐｕｔ　Ｏｕｔｐｕｔ（入出力））ユニット等が挙げられる。より具体的には、上記機能部のうちの一の機能部に送信側回路１００が設けられ、他の機能部に受信側回路２００が設けられ、送信側回路１００、受信側回路２００相互間が信号配線Ｌで接続される。その結果、当該データ転送システムにより、前述した一の機能部と他の機能部との間のデータ転送が行われる。
　図１中、送信側回路１００は、レーン数（すなわちＮ＋１レーン）分の送信回路１０２０、１０２１、１０２２、...，１０２Ｎ、送信制御回路１０４，送信クロック生成回路１０５，位相調整パターン生成回路１０１および直並列変換回路１０３を有する。送信回路１０２０、１０２１、１０２２、...，１０２Ｎは外部から与えられた通常データＤＴ０、ＤＴ１、ＤＴ２、...，ＤＴＮをそれぞれ送信信号ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＮとして送信する。送信制御回路１０４は送信側回路１００に含まれる各回路の動作を統括して制御する。送信クロック生成回路１０５は、送信クロック信号ＣＴを生成して送信する。位相調整パターン生成回路１０１は基本位相調整パターンＰＢを生成する。直並列変換回路１０３は基本位相調整パターンＰＢを直並列変換して各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを生成し、送信回路１０２０、１０２１、１０２２、...，１０２Ｎにそれぞれ供給する。送信回路１０２０、１０２１、１０２２、...，１０２Ｎは送信クロック信号ＣＴに同期させて通常データＤＴ０、ＤＴ１、ＤＴ２、...，ＤＴＮ又は位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを送信する。
　図１中、受信側回路２００は、レーン数（すなわちＮ＋１レーン）分の受信回路２０２０、２０２１、２０２２、...，２０２Ｎ、受信制御回路２０４，受信クロック生成回路２０５，位相調整パターン生成回路２０１および直並列変換回路２０３を有する。受信回路２０２０、２０２１、２０２２、...，２０２Ｎは、それぞれ送信回路１０２０、１０２１、１０２２、...，１０２Ｎから信号配線Ｌを通して送信された送信信号ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＮを受信する。受信回路２０２０、２０２１、２０２２、...，２０２Ｎは当該送信信号ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＮから通常データＤＲ０、ＤＲ１、ＤＲ２、...，ＤＲＮ又は位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを取り出す。受信回路２０２０、２０２１、２０２２、...，２０２Ｎは通常データＤＲ０、ＤＲ１、ＤＲ２、...，ＤＲＮを外部に供給し、位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを使用して位相調整を行う。受信制御回路２０４は受信側回路２００に含まれる各回路の動作を統括して制御する。受信クロック生成回路２０５は、送信クロック信号ＣＴを受信し、送信クロック信号ＣＴに同期した受信クロック信号ＣＲを生成し、受信回路２０２０、２０２１、２０２２、...，２０２Ｎに供給する。位相調整パターン生成回路２０１は、上記送信側回路１００の位相調整パターン生成回路１０１が生成する基本位相調整パターンＰＢと同様の基本位相調整パターンＰＢを生成する。直並列変換回路２０３は基本位相調整パターンＰＢを直並列変換して各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを生成し、受信回路２０２０、２０２１、２０２２、...，２０２Ｎにそれぞれ供給する。受信回路２０２０、２０２１、２０２２、...，２０２Ｎは受信クロック信号ＣＲを使用して送信信号ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＮから通常データＤＴ０、ＤＴ１、ＤＴ２、...，ＤＴＮ又は位相調整パターンＰ０、Ｐ１、Ｐ２、...，ＰＮを取り出す。
　図２は上記送信回路１０２０、１０２１、１０２２、...，１０２Ｎの各々の回路構成例を示す。各送信回路１００Ｘは送信データ選択回路１１１とデータを保持するフリップフロップ回路１１２とを有する。送信データ選択回路１１１は送信制御回路１０４の制御の下、通常データＤＴＸ又は位相調整パターンＰＸを選択し、フリップフロップ回路１１２に供給する。フリップフロップ回路１１２は送信クロック信号ＣＴに同期させて送信データ選択回路１１１から供給される通常データＤＴＸ又は直並列変換回路１０３から供給される位相調整パターンＰＸを送信する。
　図３は上記受信回路２０２０、２０２１、２０２２、...，２０２Ｎの各々の回路構成例を示す。各受信回路２００Ｘは、位相調整回路２１１，プリアンブル検出回路２１２，パターン比較回路２１３，フリップフロップ回路２１４および先入れ先出し回路であるＦＩＦＯ２１５を有する。位相調整回路２１１は受信制御回路２０４から位相調整制御信号ＳＣＸにより制御され、受信クロック生成回路２０５から供給される受信クロック信号ＣＲの位相を調整して最適化する。又位相調整回路２１１は位相調整後のクロック信号をフリップフロップ回路２１４に供給する。フリップフロップ回路２１４は送信信号ＳＴＸから通常データＤＴＸ又は位相調整パターンＰＸを取り出してＦＩＦＯ２１５に供給する。ＦＩＦＯ２１５はフリップフロップ回路２１４から供給された送信データＤＴＸを受信クロック信号ＣＲに同期させ受信データＤＲＸとして外部に供給する。ＦＩＦＯ２１５は又、フリップフロップ回路２１４から供給された位相調整パターンＰＸを受信クロック信号ＣＲに同期させてパターン比較回路２１３およびプリアンブル検出回路２１２に供給する。
　パターン比較回路２１３はＦＩＦＯ２１５から供給された位相調整パターンＰＸと、直並列変換回路２０３から供給された位相調整パターンＰＸとを比較する。パターン比較回路２１３はＦＩＦＯ２１５から供給された位相調整パターンＰＸと直並列変換回路２０３から供給された位相調整パターンＰＸとが一致した場合、パターン一致通知信号ＮＣＸを受信制御回路２０４に供給する。
　プリアンブル検出回路２１２は、直並列変換回路２０３から供給される位相調整パターンＰＸのうち、後述するプリアンブルパターンＰＡを供給され、当該プリアンブルパターンＰＡと、ＦＩＦＯ２１５から供給された位相調整パターンＰＸとを比較する。プリアンブルパターンＰＡとＦＩＦＯ２１５から供給された位相調整パターンＰＸとが一致した場合、プリアンブル検出回路２１２は受信制御回路２０４にプリアンブル検出通知信号ＮＰＮを供給する。
　次に実施例における位相調整パターンの生成方法につき、詳細に説明する。説明の便宜上、まず参考例の位相調整パターンの生成方法につき、図４とともに説明する。図４の参考例の場合、位相調整パターン生成回路１１０１が各レーンの位相調整パターンを生成する。そして当該位相調整パターンが、各レーンの送信回路１１０２０、送信回路１１０２１、送信回路１１０２２、...，送信回路１１０２７にそれぞれ渡される。その結果、各レーンの位相調整パターンは相互に同様のものとなり、その結果当該位相調整パターンを伝送する信号同士は常に同じ信号値を有し、常に同時に同方向に変化する。その結果上記の如く、それぞれのレーンの信号線に生ずる電圧変動が位相調整パターンの伝送波形に悪影響を及ぼし、結果的に受信側回路における位相調整動作が調整不良となる可能性がある。
　次に上記実施例による位相調整パターンの生成方法について図５、図６，図７とともに説明する。図５は送信側回路１００の直並列変換回路１０３の機能を説明するための図である。尚受信側回路２００の直並列変換回路２０３も同様の機能を有する。直並列変換回路１０３は、位相調整パターン生成回路１０１で生成された基本位相調整パターンを受けると、当該基本位相調整パターンに含まれるビットを、ビット毎に順次各送信回路１０２０、１０２１、１０２２、...，１０２７に割り振る。当該割り振りは、各送信回路１０２０、１０２１、１０２２、...，１０２７の順で、繰り返し行う。
　すなわち、まず基本位相調整パターンのビット番号０～７のビット値がそれぞれ送信回路１０２０、１０２１、１０２２、...，１０２７に割り振られる。その後、基本位相調整パターンのビット番号８～１５のビット値がそれぞれ送信回路１０２０、１０２１、１０２２、...，１０２７に割り振られる。更にその後、基本位相調整パターンのビット番号１６～２３のビット値がそれぞれ送信回路１０２０、１０２１、１０２２、...，１０２７に割り振られる。以後同様の動作が繰り返される。
　図６は、実際に基本位相調整パターンとして適用可能なビットパターンにより、上述の直並列変換回路１０３の動作を更に具体的に説明するための図である。図６には、基本位相調整パターンＰＢの生成例として、基本位相調整パターンＰＢの１周期分のビットパターンが示されている。図６に示される基本位相調整パターンＰＢでは、番号０～３０がビット番号を示し、たとえばローレベルがビット値０を示し、ハイレベルがビット値１を示す。したがって当該基本位相調整パターンＰＢでは、ビット番号０～３０のそれぞれのビット値は、００００１０１０１１１０１１０００１１１１１００１１０１００１である。したがって当該基本位相調整パターンＰＢの周期は３１［ビット］である。
　又図６の例では、当該基本位相調整パターンＰＢを割り振るレーン数は、一例として、４とされる。ここで、基本位相調整パターンＰＢの周期と当該基本位相調整パターンＰＢを割り振るレーン数とは、互いに素な関係となるように決められる。すなわち基本位相調整パターンＰＢの周期と当該基本位相調整パターンＰＢを割り振るレーン数とは、それぞれの最大公約数が１となるように決められる。図６の例では上記の如く、周期は３１（ビット）でレーン数が４であり、当該３１と４とは１以外の公約数を有さず、互いに素な関係にある。
　当該基本位相調整パターンＰＢを、直並列変換回路１０３で直並列変換し、４個のレーン（以下レーンＲ０、Ｒ１、Ｒ２、Ｒ３と称する）に対し、位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３をそれぞれ割り振る。すなわち図６に示される如く、基本位相調整パターンＰＢの最初の４ビット、すなわちビット番号０～３のビット値はそれぞれのレーンＲ０、Ｒ１、Ｒ２、Ｒ３の位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３として割り振られる。同様にして基本位相調整パターンＰＢの次の４ビット、すなわちビット番号４～７のビット値はそれぞれのレーンＲ０、Ｒ１、Ｒ２、Ｒ３の位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３として割り振られる。以下同様の動作が繰り返される。このようにして基本位相調整パターンＰＢの３１ビット全てが割り振られた後は、再び同一の基本位相調整パターンＰＢが１ビット目から順に、上記同様にそれぞれのレーンＲ０、Ｒ１、Ｒ２、Ｒ３に割り振られる。
　ここでは上記の如く、基本位相調整パターンＰＢの一周期分のビット数とレーン数とが互いに素となるように決定する。その結果、上記の如く、最初に１番目のレーンＲ０の位相調整パターンＰ０から順に基本位相調整パターンＰＢを割り振ると、基本位相調整パターンＰＢの最初の一周期分の３１番目のビットは、４番目のレーンＲ３の位相調整パターンＰ３では終わらない。したがって基本位相調整パターンＰＢの次の一周期分の１番目のビットは、第１のレーンＲ０の位相調整パターンＰ０からは始まらない。図６の例の場合、基本位相調整パターンＰＢの最初の一周期分の３１ビット目のビット"３０"は３番目のレーンＲ２の位相調整パターンＰ２に割り当てられる。その結果基本位相調整パターンＰＢの次の一周期の３１ビットの内の１番目のビット"０"は４番目のレーンＲ３の位相調整パターンＰ３に割り当てられる。同様に、基本位相調整パターンＰＢの２番目の一周期分の３１ビット目のビット"３０"は２番目のレーンＲ１の位相調整パターンＰ１として割り当てられる。その結果基本位相調整パターンＰＢの３番目の一周期の３１ビットの内の１番目のビット"０"は３番目のレーンＲ２の位相調整パターンＰ２として割り当てられる。以後同様である。
　ここで図６から分かるように、各レーンＲ０、Ｒ１、Ｒ２、Ｒ３の位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３は、上記基本位相調整パターンＰＢの周期をレーン数で割った商に１を加えた数ずつシフトしたものとなっている。図６の例では上記の如く、周期は３１ビットでレーン数が４であるため、周期をレーン数で割った商に１を加えた数は、３１／４＋１＝８である。したがって図６において、４番目のレーンＲ３の位相調整パターンＰ３における、上記基本位相調整パターンＰＢのビット番号は、図６に示される如く、順に、３，７，１，１５，１９，２３，２７，０，４、...である。これに対し３番目のレーンＲ２の位相調整パターンＰ２における、上記基本位相調整パターンＰＢのビット番号は、図６に示される如く、２，６，１０，１４，１８，２２，２６，３０、３，７，１，１５，１９，２３，２７，０，４、...である。すなわち、４番目のレーンＲ３の位相調整パターンＰ３の１～８番目のビット値と、３番目のレーンＲ２の位相調整パターンＰ２の９～１６番目のビット値とが一致する。すなわち４番目のレーンＲ３の位相調整パターンＰ３に対し、３番目のレーンＲ２の位相調整パターンＰ２は、８ビットシフトしている。同様に、３番目のレーンＲ２の位相調整パターンＰ２に対し、２番目のレーンＲ１の位相調整パターンＰ１は８ビットシフトしている。同様に、２番目のレーンＲ１の位相調整パターンＰ１に対し、１番目のレーンＲ０の位相調整パターンＰ０は８ビットシフトしている。
　このように、上記条件、すなわち基本位相調整パターンの周期と割り当てるレーン数とが互いに素な関係が満される場合、各レーンに対し割り当てられる位相調整パターンのそれぞれは、共通のパターンが一定のビット数分、順にシフトしたものとなる。その結果各レーンにつき、共通のパターンが一定のビット数分、順にシフトした位相調整パターンによって位相調整を行うことができる。
　図７は直並列変換回路１０３および２０３の各々の回路例を示す。当該回路例では、３個のフリップフロップ回路Ｆ０１，Ｆ０２，Ｆ０３が直列に接続されてシフトレジスタが形成され、フリップフロップ回路Ｆ０３の入力端子に基本位相調整パターンＰＢが入力される。当該シフトレジスタでは、基本位相調整パターンＰＢはビット毎に、順次フリップフロップ回路Ｆ０３，Ｆ０２，Ｆ０１の順でシフトされる。そして各フリップフロップ回路Ｆ０１，Ｆ０２，Ｆ０３の出力は、それぞれゲートとしての論理積を演算するＡＮＤ回路Ｇ０，Ｇ１，Ｇ２の、それぞれの他の入力端子に接続される。更にフリップフロップ回路Ｆ０３の入力端子がゲートとしてのＡＮＤ回路Ｇ３の他の入力端子に接続される。
　そして上記ＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３の出力が、上記それぞれのレーンＲ０、Ｒ１、Ｒ２、Ｒ３に割り振られる。又上記ＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３のそれぞれの一の入力端子には、フリップフロップ回路Ｆ０３に入力される基本位相調整パターンＰＢの４ビットに１回の間隔でハイレベルとなるクロック信号が入力される。フリップフロップ回路Ｆ０３に図６の基本位相調整パターンＰＢが入力されると、その後の３ビット分の時間経過後、ＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３のそれぞれの他の入力端子には、基本位相調整パターンＰＢの最初の４ビット分のビット値がそれぞれ入力される。当該タイミングでＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３のそれぞれの一の入力端子にクロック信号によりハイレベルが与えられることにより、基本位相調整パターンＰＢの最初の４ビット分のビット値がそれぞれレーンＲ０、Ｒ１、Ｒ２、Ｒ３に割り振られる。その後４ビット分の時間が経過すると、基本位相調整パターンＰＢの次の４ビット分のビット値が、ＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３のそれぞれの他の入力端子に入力される。当該タイミングでＡＮＤ回路Ｇ０，Ｇ１，Ｇ２、Ｇ３のそれぞれの一の入力端子にクロック信号によりハイレベルが入力されることにより、上記基本位相調整パターンＰＢの次の４ビット分のビット値がそれぞれレーンＲ０、Ｒ１、Ｒ２、Ｒ３に割り振られる。以下同様の動作が繰り返され、図６に示される如く、基本位相調整パターンＰＢに含まれるビットがビット毎に、各レーンＲ０、Ｒ１、Ｒ２、Ｒ３に対し順に、それぞれの位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３として割り振られる。
　次に図８とともに、受信回路２００における位相調整動作の流れについて説明する。図８中、ステップＳ１にて、受信側回路２００の位相調整パターン生成回路２０１は受信制御回路２０４からの指示により、基本位相調整パターンＰＢの生成を開始し、直並列変換回路２０３が当該基本位相調整パターンＰＢを直並列変換し、各レーンの位相調整パターンを生成する。その後位相調整パターン生成回路２０１および直並列変換回路２０３が各レーンの位相調整パターン中の先頭部分のプリアンブルパターンＰＡを生成したか否かを判定する（ステップＳ２）。ステップＳ２の判定の結果、プリアンブルパターンＰＡの生成がなされた場合、当該タイミングで受信制御回路２０４は位相調整パターン生成回路２０１および直並列変換回路２０３に対し位相調整パターンの生成の停止を指示する（ステップＳ３）。受信制御回路２０４は同時に受信回路２０２０、２０２１、２０２２、...，２０２Ｎのそれぞれのプリアンブル検出回路２１２に対し、プリアンブルパターンＰＡを検出する動作の開始を指示する。
　各受信回路のプリアンブル検出回路２１２はＦＩＦＯ２１５から供給されたデータ中にプリアンブルパターンＰＡを検出すると、プリアンブル検出通知信号ＮＰＮを受信制御回路２０４に送る。受信制御回路２０４は受信回路２０２０、２０２１、２０２２、...，２０２Ｎのうちの一以上の受信回路からプリアンブル検出通知信号ＮＰＮを受信したか否かを判定する（ステップＳ４）。ステップＳ４の判定の結果、一以上の受信回路からプリアンブル検出通知信号ＮＰＮを受信した場合、受信制御回路２０４は全受信回路２０２０、２０２１、２０２２、...，２０２Ｎに対し、位相調整制御信号ＳＣＮにより位相調整動作の開始を指示する。同時に受信制御回路２０４は位相調整パターン生成回路２０１および直並列変換回路２０３に対し、位相調整パターンの生成の再開を指示する（ステップＳ５）。
　ここで、図８のステップＳ３でプリアンブルパターンＰＡが生成された時点で位相調整パターンの生成を停止し、その後ステップＳ５で位相調整パターンの生成を再開する理由は以下の通りである。すなわち受信回路２０２０、２０２１、２０２２、...，２０２Ｎの各々のパターン比較回路２１３では、ＦＩＦＯ２１５から供給された位相調整パターンＰＸと、直並列変換回路２０３から供給された位相調整パターンＰＸとが比較される。ここで上記ＦＩＦＯから供給された位相調整パターンとは、送信信号ＳＴＸから受信クロックＣＲを使用して取り出された位相調整パターンＰＸである。また直並列変換回路２０３から供給された位相調整パターンＰＸとは、位相調整パターン生成回路２０３で生成された基本位相調整パターンＰＢが直並列変換回路２０３で直並列変換されたものである。図８のステップＳ４で、送信信号ＳＴＸから取り出された位相調整パターンＰＸ中にプリアンブルパターンＰＡが検出された時点で各受信回路にて位相調整が開始される（ステップＳ６）。したがって当該位相調整開始後にパターン比較回路２１３にＦＩＦＯ２１５から供給されるパターンは位相調整パターン中、プリアンブルパターンＰＡ以降のパターン部分となる。またステップＳ３でプリアンブルパターンＰＡが生成された時点で位相調整パターンの生成が一旦停止され、ステップＳ５で位相調整パターンの生成が再開される。したがって当該再開後に直並列変換回路２０３からパターン比較回路２１３に供給されるパターンもプリアンブルパターンＰＡ以降のパターン部分となる。したがってステップＳ４のプリアンブルパターンＰＡの検出以降、ＦＩＦＯ２１５から供給されるパターンも、直並列変換回路２０３から供給されるパターンも、ともにプリアンブルパターンＰＡ以降のパターンが部分となる。よってＦＩＦＯ２１５から供給された位相調整パターンおよび直並列変換回路２０４から供給された位相調整パターンのそれぞれの内、相互に対応するパターン部分同士がパターン比較回路２１３により比較される。したがって位相調整動作の効率化が可能となる。
　各受信回路の位相調整回路２１１は、パターン比較回路２１３による比較結果が一致しない場合、受信クロック信号ＣＲの位相を調整し、調整後のクロック信号をフリップフロップ回路２１４に供給する。ここで位相調整回路２１１は当該調整動作により、フリップフロップ回路２１４に供給するクロック信号の位相を、フリップフロップ回路２１４に入力される受信信号ＳＴＸの位相との関係において最適化する。すなわち当該クロック信号の位相の調整により送信信号から確実に位相調整パターンが取り出されるようになり、その結果送信信号から取り出された位相調整パターンが直並列変換回路２０３から供給された位相調整パターンと一致するようになる。
　上記クロック信号の位相の調整により送信信号から取り出された位相調整パターンが直並列変換回路２０３から供給された位相調整パターンと一致するとパターン比較回路２１３はパターン一致通知信号ＮＣｘを受信制御回路２０４に送信する。受信制御回路２０４は各レーンの位相調整に必要と考えられる所定の時間が終了すると、位相調整動作（ステップＳ６）を終了する。ここで図８のステップＳ６の位相調整動作は、たとえば以下の如くに進められ得る。すなわち、各レーンにつき、受信制御回路２０４は位相調整回路２１１を制御してフリップフロップ回路２１４に供給するクロック信号の位相を一方向に徐々に変化させてゆく。その間にパターン比較回路２１３からのパターン一致信号ＮＣＸが受信されても受信制御回路２０４はそのまま継続してクロック信号の位相を上記一方向に徐々に変化させてゆく。その後受信制御回路２０４は位相調整回路２１１を制御してフリップフロップ回路２１４に供給するクロック信号の位相を上記一方向と逆の方向に徐々に変化させてゆく。その間にパターン比較回路２１３からのパターン一致信号ＮＣＸが受信されても受信制御回路２０４はそのまま継続してクロック信号の位相を上記逆の方向に徐々に変化させてゆく。このようにしてクロック信号の位相の一方向および逆方向の変化を繰り返すことにより、受信制御回路２０４はクロック信号の最適な位相を得る。上記受信制御回路２０４が各レーンについてクロック信号の最適な位相を得るまでに要されると考えられる時間が上記各レーンの位相調整に必要と考えられる所定の時間である。
　上記プリアンブルパターンＰＡは各レーンの位相調整パターンの一周期内で一意に決まるパターンであり、レーン毎にあらかじめ決められたパターンである。実施例では、各レーンの位相調整パターンの先頭から５ビットをプリアンブルパターンＰＡとして使用する。実施例ではレーン数は４であるため、上記各レーンの位相調整パターンの先頭から５ビットとは、基本位相調整パターンの先頭の２０ビットに対応して算出されるものである（５×４＝２０）。また、基本位相調整パターンの長さ、すなわち一周期のビット数を、予めレーン数で割り切れない長さに選定しておくものとする。当該条件は上記条件、すなわち基本位相調整パターンの一周期のビット数とレーン数とが互いに素な関係となる条件が満たされることにより、同時に満たされる。そして各レーンに対し、基本位相調整パターンの長さ分、すなわち一周期分の位相調整パターンを出力する。その結果、いずれのレーンに対しても、共通するパターンのタイミングのみがシフトされたパターンが割り当てられることになる。図６の例の場合、基本位相調整パターンＰＢの一周期は３１ビットであるため、各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、Ｐ３の同じ３１ビット分の長さに着目する。そうすると、上記の如く、位相調整パターンＰ３の先頭の１～３１番目の３１ビットは、８ビット右シフトした位相調整パターンＰ２の９～３９番目の３１ビットと同パターンである。同様に位相調整パターンＰ２の先頭の９～３９番目の３１ビットは、同じく８ビット右シフトした位相調整パターンＰ１の１７～４７番目の３１ビットと同パターンである。同様に位相調整パターンＰ１の１７～４７番目の３１ビットは、同じく８ビット右シフトした位相調整パターンＰ０の２５～５５番目の３１ビットと同パターンである。
　次に図９とともに、図８とともに上述した受信側回路２００における位相調整動作に対応する送信側回路１００における動作の流れについて説明する。送信制御回路１０４から位相調整動作開始の指示を受けると、位相調整パターン生成回路１０１および直並列変換回路１０３は図９のステップＳ１１で基本位相調整パターン及びかクレーンの位相調整パターンの生成を開始する。その後所定の時間の経過が検出されると（ステップＳ１２のＹＥＳ），送信制御回路１０４は位相調整パターン生成回路１０１および直並列変換回路１０３による基本位相調整パターン及びかクレーンの位相調整パターンの生成を終了させる。上記所定の時間として、受信側回路２００において上記各レーンの位相調整に必要と考えられる所定の時間が経過すると予想される時間とすることができる。
　上記位相調整パターン生成回路１０３から基本位相調整パターンＰＢが与えられた直並列変換回路１０４は当該基本位相調整パターンＰＢを図５、図６，図７とともに上述の如くの方法にて直並列変換する。当該直並列変換により得られた各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮが、送信回路１０００、１００１、１００２、...,１００Ｎにそれぞれ割り振られる。基本位相調整パターンＰＢは周期的に生成され、各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮも対応して周期的に生成される。当該各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮの生成方法と同様の生成方法が、受信側回路２００の位相調整パターン生成回路２０３と直並列変換回路２０３によっても実行される。その結果、受信側回路２００において生成される各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮは、送信側回路１００において生成される各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮとそれぞれ同様となる。その結果受信側回路２００の各受信回路には、プリアンブルパターンＰＡ検出後、送信信号のプリアンブル以降のパターン部分と、直並列変換回路２０３から供給された対応するプリアンブルパターンＰＡ以降のパターン部分とが供給されることになる。
　生成された各レーンの位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮは対応する送信回路１０２０、１０２１、１０２３、...，１０１Ｎにより、それぞれ送信信号ＳＴ０、ＳＴ１、ＳＴ２、...，ＳＴＮとして対応する信号配線Ｌにより送信される。送信回路１０２０、１０２１、１０２３、...，１０１Ｎは送信制御回路１０４から位相調整動作開始の指示を受けて位相調整パターンＰ０、Ｐ１、Ｐ２、...．，ＰＮの送信を開始する。
　次に図１０とともに、図８，図９とともに上述した位相調整動作を時間を追って説明する。図１０のステップＳ３１で、送信側回路１００は位相調整パターンＰ０、Ｐ１、...の生成および送信を開始する。その結果ステップＳ３２において、各レーンの送信信号ＳＴ０、ＳＴ１、...として位相調整パターンＰ０、Ｐ１、...が送信される。そしてステップＳ３３では、上記送信側回路１００は上記所定の時間の経過後、位相調整パターンＰ０、Ｐ１、...の生成および送信を停止する。
　他方受信側回路２００は、上記送信信号ＳＴ０、ＳＴ１、...を受信し、ステップＳ４１で位相調整パターンの生成を開始する。そしてステップＳ４２でプリアンブルパターンＰＡの生成を行うと、ステップＳ４３で位相調整パターンの生成を停止する。上記位相調整パターンの生成とは、位相調整パターン生成部２０１が基本位相調整パターンＰＢを生成し、直並列変換回路２０３が基本位相調整パターンＰＢに基づいて各レーンの位相調整パターンＰ０、...、ＰＮを生成することを意味する。以後ステップＳ４４にて、受信される送信信号ＳＴ０、ＳＴ１、...からプリアンブルパターンＰＡが検出されるのを待つ。
　ステップＳ４５で受信される送信信号ＳＴ０、ＳＴ１、...からプリアンブルパターンＰＡが検出されると、受信側回路２００の各受信回路はステップＳ４６で位相調整動作を開始する。そして上記各レーンの位相調整に必要と考えられる所定の時間が経過すると、受信制御回路２０４はステップＳ４７で位相調整回路２１１に位相調整動作を終了させる。ここで図６の例の場合、図１０に示される如く、１番目のレーンＲ０の位相調整パターンＰ０のプリアンブルパターンＰＡは０１１１０であり、２番目のレーンＲ１の位相調整パターンＰ１のプリアンブルパターンＰＡは００１１１である。図１０は最初に送信信号ＳＴ０から対応する位相調整パターンＰ０のプリアンブルパターンＰＡ"０１１１０"が検出された場合の例を示しており、当該検出のタイミングで各受信回路の位相調整回路２１１が位相調整動作を開始する。
　次に図１１とともに、各受信回路のプリアンブル検出回路２１２の回路例について説明する。同回路例は、図１１に示されるように直列に接続された４個のフリップフロップ回路Ｆ１～Ｆ４を含むシフトレジスタを有する。同回路例は更に、図１１に示されるように直列に接続された４個のフリップフロップ回路Ｆ１１～Ｆ１４を含むシフトレジスタを有する。更に、同回路例は、ＡＮＤ回路Ａと、ＡＮＤ回路Ａの４個の入力にそれぞれ出力が並列に接続された５個の否定排他的論理和を演算するＥＸ－ＮＯＲ回路Ｎ１～Ｎ５を有する。
　ＥＸ－ＮＯＲ回路Ｎ１の一の入力はフリップフロップ回路Ｆ１の出力であり、ＥＸ－ＮＯＲ回路Ｎ２の一の入力はフリップフロップ回路Ｆ２の出力であり、ＥＸ－ＮＯＲ回路Ｎ３の一の入力はフリップフロップ回路Ｆ３の出力である。またＥＸ－ＮＯＲ回路Ｎ４の一の入力はフリップフロップ回路Ｆ４の出力であり、ＥＸ－ＮＯＲ回路Ｎ５の一の入力はフリップフロップ回路Ｆ４の入力である。
　またＥＸ－ＮＯＲ回路Ｎ１の他の入力はフリップフロップ回路Ｆ１１の出力であり、ＥＸ－ＮＯＲ回路Ｎ２の他の入力はフリップフロップ回路Ｆ１２の出力であり、ＥＸ－ＮＯＲ回路Ｎ３の他の入力はフリップフロップ回路Ｆ１３の出力である。またＥＸ－ＮＯＲ回路Ｎ４の他の入力はフリップフロップ回路Ｆ１４の出力であり、ＥＸ－ＮＯＲ回路Ｎ５の他の入力はフリップフロップ回路Ｆ１４の入力である。
　図１１の回路例において、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５の全てにおいて、各々の一および他の入力が相互に一致すると、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５の全てがハイレベル（"１"）を出力する。その結果、ＡＮＤ回路Ａはハイレベル（"１"）を出力する。その結果プリアンブル検出通知信号ＮＰＸが受信制御回路２０４へ出力される。
　ここでフリップフロップ回路Ｆ４にはＦＩＦＯ２１５を介し受信データＤＲＸが入力され、フリップフロップ回路Ｆ１４には直並列変換回路２０３から供給される各レーンの位相調整パターンＰＸが入力される。図１０のステップＳ４２で各レーンの位相調整パターンの先頭のプリアンブルパターンＰＡが生成されると、フリップフロップ回路Ｆ１４に入力される。その後当該プリアンブルパターンＰＡはビット毎に４個の直列のフリップフロップ回路Ｆ１４～Ｆ１１を含むシフトレジスタ内を順次シフトされる。そしてステップＳ４３で位相調整パターンの生成が停止された状態では、プリアンブルパターンＰＡに含まれる５個のビットがそれぞれフリップフロップ回路Ｆ１４～Ｆ１１の入力および出力に現れた状態となる。より具体的には、プリアンブルパターンＰＡに含まれる５個のビットのそれぞれが、Ｆ１４の入力、Ｆ１４の出力、Ｆ１３の出力、Ｆ１２の出力およびＦ１１の出力にそれぞれ現れた状態となる。上記パターンＰ０のプリアンブルパターンＰＡの例の場合、Ｆ１４の入力、Ｆ１４の出力、Ｆ１３の出力、Ｆ１２の出力およびＦ１１の出力はそれぞれ０、１、１、１、０となる。その結果当該プリアンブルパターンＰＡの５ビットが、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５の各々の他の入力にそれぞれ与えられる。当該状態は、図１０のステップＳ４３で位相調整パターンの生成が停止された後、ステップＳ４５でプリアンブルパターンＰＡが検出され位相調整パターンの生成が再開されるまでの間、維持される。
　同様にフリップフロップ回路Ｆ４に入力される受信データＤＲＸも、ビット毎にフリップフロップ回路Ｆ４～Ｆ１を含むシフトレジスタ内を順にシフトされる。その結果、受信データＤＲＸの各ビットはそれぞれ、Ｆ１の出力、Ｆ２の出力、Ｆ３の出力、Ｆ４の出力およびＦ４の入力となり、受信データＤＲＸがＦＩＦＯ２１５を介し当該シフトレジスタにビット毎に順次入力されるにつれ、受信データＤＲＸの各ビットは当該シフトレジスタ内を順にシフトされる。その結果、Ｆ１の出力、Ｆ２の出力、Ｆ３の出力、Ｆ４の出力およびＦ４の入力としてそれぞれ得られる受信データＤＲＸの各ビットも順次更新されてゆく。Ｆ１の出力、Ｆ２の出力、Ｆ３の出力、Ｆ４の出力およびＦ４の入力としてそれぞれ得られる受信データＤＲＸの各ビットは５個の並列のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５のそれぞれの一の入力として与えられる。同様にＦ１１の出力、Ｆ１２の出力、Ｆ１３の出力、Ｆ１４の出力およびＦ１４の入力であるプリアンブルパターンＰＡの各ビットは、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５のそれぞれの他の入力として与えられる。したがって受信データＤＲＸとプリアンブルパターンＰＡとが各ビットにおいて一致すると、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５の全ての出力がハイレベルとなる。その結果上記の如くＡＮＤ回路Ａの出力がハイレベルとなり、プリアンブル検出通知信号ＮＰＸが出力される。
　なお図１１の回路例はパターン比較回路２１３の回路例としても使用可能である。パターン比較回路２１３の場合、上述のプリアンブル検出回路２１２の場合と同様、受信データＤＲＸの各ビットが順次入力されるにつれ、Ｆ１の出力、Ｆ２の出力、Ｆ３の出力、Ｆ４の出力およびＦ４の入力としての受信データＤＲＸの各ビットが順次更新されてゆく。ここでパターン比較回路２１３が動作する状態は、図１０のステップＳ４５でプリアンブルパターンＰＡが検出され、受信側回路２００において位相調整パターンの生成が再開されている状態である。したがってプリアンブル検出回路２１２の場合と異なり、位相調整パターンＰＸの各ビットが順次直並列変換回路２０３から入力されるにつれ、Ｆ１１の出力、Ｆ１２の出力、Ｆ１３の出力、Ｆ１４の出力およびＦ１４の入力としての位相調整パターンＰＸの各ビットも順次更新されてゆく。したがって受信データＤＲＸと位相調整パターンＰＸとが各ビットにおいて一致すると、５個のＥＸ－ＮＯＲ回路Ｎ１～Ｎ５の全ての出力がハイレベルとなる。その結果ＡＮＤ回路Ａの出力がハイレベルとなり、パターン一致通知信号ＮＣＸが受信制御回路２０４に供給される。なおパターン比較回路２１３の場合、プリアンブルパターンの一致を判定するプリアンブル検出回路２１２の場合と異なり、各レーンの位相調整パターンの一致を判定する。各レーンの位相調整パターンの一致は当該位相調整パターンの一周期が一致することを意味する。図６の例の場合、各レーンの位相調整パターンの周期は３１［ビット］である。このため、図６の例の場合に図１１の回路例をパターン比較回路２１３として使用する場合、受信制御回路２０４はたとえば以下に示す判定を行うことができる。すなわち各受信回路のパターン比較回路２１３から連続して３１ビット分のパターン一致信号ＮＣＸが受信された場合に該当するレーンの位相調整パターンが一致したと判定することができる。
　次に図１２とともに、基本位相調整パターンＰＢとして適用可能なＭ系列を生成するための回路例について説明する。同回路例は、送信側回路１００の位相調整パターン生成回路１０１および受信側回路２００の位相調整パターン生成回路１０１の各々として使用可能である。図１２に示す如く、同回路例は４個のフリップフロップ回路Ｄ１～Ｄ４の直列回路によるシフトレジスタである。同回路例では、３番目および４番目のフリップフロップ回路Ｄ３、Ｄ４のそれぞれの出力値が、ＥＸ－ＯＲ回路ＥＸＯＲ１を介し、先頭のフリップフロップ回路Ｄ１にフィードバックされる。したがって３番目および４番目のフリップフロップ回路Ｄ３、Ｄ４のそれぞれの出力値が相互に一致すると０がＤ１の入力にフィードバックされ、Ｄ３、Ｄ４のそれぞれの出力値が相互に一致しないと１がＤ１の入力にフィードバックされる。
　図１２の回路例において、たとえば初期値として、Ｄ４，Ｄ３，Ｄ２，Ｄ１のそれぞれの出力値として、０、０、０、１が設定されたと仮定すると、周期が１５のＭ系列"０００１００１１０１０１１１１"が生成される。一般にＮ段のシフトレジスタにより周期が２Ｎ－１のＭ系列が生成される。図１２の例は４個のフリップフロップ回路Ｄ１～Ｄ４による４段のシフトレジスタであるため、２４－１＝１６－１＝１５となり、上記の如く周期が１５のＭ系列が生成される。図６の例では基本位相調整パターンＰＢの周期が３１であるため、基本位相調整パターンＰＢは５段のシフトレジスタにより生成され得る（２５－１＝３１）。

Claims (7)

  1. 　送信側回路において、基本位相調整パターンを直並列変換することにより複数の送信回路のそれぞれに対する複数の位相調整パターンを生成するステップと、
    　前記複数の送信回路がそれぞれ前記複数の位相調整パターンを有する送信信号を送信するステップと、
    　受信側回路において、前記基本位相調整パターンの、前記直並列変換と同様の直並列変換により、前記複数の送信回路にそれぞれ対応する複数の受信回路のそれぞれに対する複数の位相調整パターンを生成するステップと、
    　複数の受信回路が、それぞれ受信クロック信号を使用して前記複数の送信回路から送信された送信信号を受信するステップと、
    　前記受信した送信信号が有する信号のパターンと、前記複数の位相調整パターンとをそれぞれ比較するステップと、
    　前記比較結果に基づいて前記受信クロック信号の位相をそれぞれ調整するステップとを有し、
    　前記基本位相調整パターンは複数のビットよりなり一定の周期を有し、前記基本位相調整パターンの前記周期に対応するビット数と、前記複数の送信回路の数とは、互いに素な関係となるように決定され、
    　前記直並列変換により前記基本位相調整パターンの各ビットを前記複数の送信回路又は複数の受信回路の間で一定の順番に割り当てることで、前記複数の送信回路又は複数の受信回路のそれぞれに対し、全てが同時に同じ論理値をとることがない前記複数の位相調整パターンを生成する位相調整方法。
  2. 　前記受信側回路において、
    　前記複数の位相調整パターンのプリアンブル部分を生成した時点で当該複数の位相調整パターンの生成を停止するステップと、
    　前記送信信号から前記複数の位相調整パターンのプリアンブル部分を検出した時点で、前記複数の位相調整パターンの生成を再開するステップとよりなる請求項１に記載の位相調整方法。
  3. 　基本位相調整パターンを直並列変換することにより複数の送信回路のそれぞれに対する複数の位相調整パターンを生成する位相調整パターン生成手段と、
    　それぞれ前記複数の位相調整パターンを有する送信信号を送信する前記複数の送信回路とを有する送信回路とを有し、
    　前記基本位相調整パターンは複数のビットよりなり一定の周期を有し、前記基本位相調整パターンの前記周期に対応するビット数と、前記複数の送信回路の数とは、互いに素な関係となるように決定され、
    　前記直並列変換により前記複数の送信回路の間で一定の順番に前記基本位相調整パターンの各ビットを割り当てることで、全てが同時に同じ論理値をとることがない前記複数の位相調整パターンを生成するデータ転送装置。
  4. 　基本位相調整パターンを直並列変換することにより複数の受信回路のそれぞれに対する複数の位相調整パターンを生成する位相調整パターン生成手段と、
    　それぞれ受信クロック信号を使用して複数の送信回路から送信された送信信号を受信する前記複数の受信回路と、
    　前記受信した送信信号が有する信号のパターンと、前記複数の位相調整パターンとをそれぞれ比較する比較回路と、
    　前記比較結果に基づいて前記受信クロック信号の位相をそれぞれ調整する位相調整回路とを有し、
    　前記基本位相調整パターンは複数のビットよりなり一定の周期を有し、前記基本位相調整パターンの前記周期に対応するビット数と、前記複数の受信回路の数とは、互いに素な関係となるように決定され、
    　前記位相調整パターン生成手段は、前記複数の受信回路の間で一定の順番に前記基本位相調整パターンの各ビットを割り当てることにより、全てが同時に同じ論理値をとることがない前記複数の位相調整パターンを生成するデータ転送装置。
  5. 　前記位相調整パターン生成手段は、前記複数の位相調整パターンのプリアンブル部分を生成した時点で当該複数の位相調整パターンの生成を停止し、
    　前記送信信号から前記複数の位相調整パターンのプリアンブルパターンが検出された時点で前記複数の位相調整パターンの生成を再開する請求項４に記載のデータ転送装置。
  6. 　基本位相調整パターンを直並列変換することにより複数の送信回路のそれぞれに対する複数の位相調整パターンを生成する位相調整パターン生成手段と、
    　それぞれ前記複数の位相調整パターンを有する送信信号を送信する前記複数の送信回路とを有する送信回路とを有する送信側回路と、
    　前記基本位相調整パターンを直並列変換することにより複数の受信回路のそれぞれに対する複数の位相調整パターンを生成する位相調整パターン生成手段と、
    　それぞれ受信クロック信号を使用して複数の送信回路から送信された送信信号を受信刷る前記複数の受信回路と、
    　前記受信した送信信号が有する信号のパターンと、前記複数の位相調整パターンとをそれぞれ比較する比較回路と、
    　前記比較結果に基づいて前記受信クロック信号の位相をそれぞれ調整する位相調整回路とを有する受信側回路とを有し、
    　前記基本位相調整パターンは複数のビットよりなり一定の周期を有し、前記基本位相調整パターンの前記周期に対応するビット数と、前記複数の送信回路の数とは、互いに素な関係となるように決定され、
    　前記直並列変換により前記基本位相調整パターンの各ビットを前記複数の送信回路又は複数の受信回路の間で一定の順番に割り当てることで、全てが同時に同じ論理値をとることがない前記複数の位相調整パターンを生成するデータ転送システム。
  7. 　前記位相調整パターン生成手段は前記複数の位相調整パターンのプリアンブルパターンを生成した時点で当該複数の位相調整パターンの生成を停止し、
    　前記送信信号から前記複数の位相調整パターンのプリアンブルパターンが検出された時点で前記複数の位相調整パターンの生成を再開する請求項６に記載のデータ転送システム。
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