JPH06350587A - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH06350587A JPH06350587A JP5133756A JP13375693A JPH06350587A JP H06350587 A JPH06350587 A JP H06350587A JP 5133756 A JP5133756 A JP 5133756A JP 13375693 A JP13375693 A JP 13375693A JP H06350587 A JPH06350587 A JP H06350587A
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- JP
- Japan
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- data
- clock signal
- transmission
- clock
- transmitted
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Abstract
(57)【要約】
【目的】３線式のものとの互換性を保ちつつ単位時間当
りのデータ伝送量の増大をはかり、またシステムの拡張
及び長距離伝送を容易にする。 【構成】シフトレジスタ１を含む３線式の第１の送受信
部のほかに、クロック信号の各パルスの前縁からのパル
ス幅によりデータの“１”レベル，“０”レベルを表わ
すパルス信号重畳データを送受する第２の送受信部を設
ける。第２の送受信部は、再生クロック信号ＲＣＫに同
期してデータを取込み送信用のクロック信号に同期して
送信用のデータを出力するシフトレジスタ５と、タイマ
クロック発生回路７，タイマ回路８及び比較回路９から
成り再生クロック信号を発生する回路と、比較回路１
０，１１及びフリップフロップ１２，１３から成り
“１”レベルパルス信号Ｐ１０，“０”レベルパルス信
号Ｐ０Ｄを発生する回路と、シウトレジスタ５の出力デ
ータによりＰ１Ｄ，Ｐ０Ｄのうちの一方を選択するセレ
クタＳＬ３とを含む。
りのデータ伝送量の増大をはかり、またシステムの拡張
及び長距離伝送を容易にする。 【構成】シフトレジスタ１を含む３線式の第１の送受信
部のほかに、クロック信号の各パルスの前縁からのパル
ス幅によりデータの“１”レベル，“０”レベルを表わ
すパルス信号重畳データを送受する第２の送受信部を設
ける。第２の送受信部は、再生クロック信号ＲＣＫに同
期してデータを取込み送信用のクロック信号に同期して
送信用のデータを出力するシフトレジスタ５と、タイマ
クロック発生回路７，タイマ回路８及び比較回路９から
成り再生クロック信号を発生する回路と、比較回路１
０，１１及びフリップフロップ１２，１３から成り
“１”レベルパルス信号Ｐ１０，“０”レベルパルス信
号Ｐ０Ｄを発生する回路と、シウトレジスタ５の出力デ
ータによりＰ１Ｄ，Ｐ０Ｄのうちの一方を選択するセレ
クタＳＬ３とを含む。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送装置に関し、
特にデータと共にこのデータの同期用のクロック信号を
伝送する構成のデータ伝送装置に関する。
特にデータと共にこのデータの同期用のクロック信号を
伝送する構成のデータ伝送装置に関する。
【０００２】
【従来の技術】従来のこの種のデータ伝送装置の第１の
例を図４に示す。
例を図４に示す。
【０００３】このデータ伝送装置は、第１の伝送路を介
して伝達されたビットシリアルなデータＳＩを受けるデ
ータ入力端子Ｔｓｉと、第２の伝送路へ送信用のデータ
ＳＯをビットシリアルに送出するためのデータ出力端子
Ｔｓｏと、第３の伝送路を介して伝達されたクロック信
号ＳＣＫを受けかつ上記第３の伝送路へ送信用のクロッ
ク信号を送出するためのクロック入出力端子Ｔｃｋと、
縦続接続された複数段のレジスタのフリップフロップＦ
Ｆを備え、データ受信時にはデータ入力端子Ｔｓｉに伝
達されたデータをクロック入出力端子Ｔｃｋに伝達され
たクロック信号ＳＣＫに同期して最前段に取込みかつ順
次後段側へシフトして各段のデータをビットパラレルに
内部データバス２に伝達し、データ送信時には内部デー
タバス２からの複数ビットの送信用のデータを各段にビ
ットパラレルに取込んで送信用のクロック信号に同期し
て順次後段側へシフトし最後段から出力するシフトレジ
スタ１と、このシフトレジスタ１の最後段からのビット
シリアルなデータを送信用のクロック出力端子Ｔｓｏに
伝達する出力ラッチ回路３と、内部クロック信号ＩＣＫ
を発生するクロック発生回路４と、データ受信時にはク
ロック入出力端子Ｔｃｋに伝達された第３の伝送路から
のクロック信号ＳＣＫをシフトレジスタ１及び出力ラッ
チ回路３に伝達し、データ送信時、第３の伝送路からの
クロック信号ＳＣＫがあるときにはこのクロック信号を
ないときには内部クロック信号ＩＣＫを上記送信用のク
ロック信号としてシフトレジスタ１及び出力ラッチ回路
４に伝達すると共に、クロック信号ＳＣＫがないとき内
部クロック信号ＩＣＫをクロック入出力端子Ｔｃｋに伝
達するクロック切換制御回路１５とを有する構成となっ
ている。
して伝達されたビットシリアルなデータＳＩを受けるデ
ータ入力端子Ｔｓｉと、第２の伝送路へ送信用のデータ
ＳＯをビットシリアルに送出するためのデータ出力端子
Ｔｓｏと、第３の伝送路を介して伝達されたクロック信
号ＳＣＫを受けかつ上記第３の伝送路へ送信用のクロッ
ク信号を送出するためのクロック入出力端子Ｔｃｋと、
縦続接続された複数段のレジスタのフリップフロップＦ
Ｆを備え、データ受信時にはデータ入力端子Ｔｓｉに伝
達されたデータをクロック入出力端子Ｔｃｋに伝達され
たクロック信号ＳＣＫに同期して最前段に取込みかつ順
次後段側へシフトして各段のデータをビットパラレルに
内部データバス２に伝達し、データ送信時には内部デー
タバス２からの複数ビットの送信用のデータを各段にビ
ットパラレルに取込んで送信用のクロック信号に同期し
て順次後段側へシフトし最後段から出力するシフトレジ
スタ１と、このシフトレジスタ１の最後段からのビット
シリアルなデータを送信用のクロック出力端子Ｔｓｏに
伝達する出力ラッチ回路３と、内部クロック信号ＩＣＫ
を発生するクロック発生回路４と、データ受信時にはク
ロック入出力端子Ｔｃｋに伝達された第３の伝送路から
のクロック信号ＳＣＫをシフトレジスタ１及び出力ラッ
チ回路３に伝達し、データ送信時、第３の伝送路からの
クロック信号ＳＣＫがあるときにはこのクロック信号を
ないときには内部クロック信号ＩＣＫを上記送信用のク
ロック信号としてシフトレジスタ１及び出力ラッチ回路
４に伝達すると共に、クロック信号ＳＣＫがないとき内
部クロック信号ＩＣＫをクロック入出力端子Ｔｃｋに伝
達するクロック切換制御回路１５とを有する構成となっ
ている。
【０００４】このデータ伝送装置では、データを受信す
るための第１の伝送路と、データを送信するための第２
の伝送路と、受信データ及び送信データのそれぞれのビ
ットを識別するためのクロック信号を伝送するための第
３の伝送路とを必要とするため（以下３線式という）、
新たに伝送路を設置しようとすると、そのための費用が
かさみ、システムの拡張や長距離伝送が困難であった。
るための第１の伝送路と、データを送信するための第２
の伝送路と、受信データ及び送信データのそれぞれのビ
ットを識別するためのクロック信号を伝送するための第
３の伝送路とを必要とするため（以下３線式という）、
新たに伝送路を設置しようとすると、そのための費用が
かさみ、システムの拡張や長距離伝送が困難であった。
【０００５】そこで、伝送路の数を低減するための技術
が発展し、上述の３線式の欠点が改善された。この技術
の１つに、クロック信号とデータとを重畳して１つの伝
送路で伝送する方式がある。このクロック・データ重畳
方式について、特開平２−２７４１３９号公報記載のデ
ータ伝送システムを参照して説明する。
が発展し、上述の３線式の欠点が改善された。この技術
の１つに、クロック信号とデータとを重畳して１つの伝
送路で伝送する方式がある。このクロック・データ重畳
方式について、特開平２−２７４１３９号公報記載のデ
ータ伝送システムを参照して説明する。
【０００６】図５は上記文献から引用した従来のデータ
伝送装置（第２の例）の送信部の回路図、図６はこの送
信部の各部信号のタイミング図である。
伝送装置（第２の例）の送信部の回路図、図６はこの送
信部の各部信号のタイミング図である。
【０００７】この第２の例のデータ伝送装置の送信部
は、６個のフリップフロップＦＦ１〜Ｆ６と、４個の論
理ゲートＧ１〜Ｇ４とで構成される。
は、６個のフリップフロップＦＦ１〜Ｆ６と、４個の論
理ゲートＧ１〜Ｇ４とで構成される。
【０００８】いま、図６の最上段に示されたようなＮＲ
Ｚ信号の送信用のデータＤＴが、フリップフロップＦＦ
１のデータ入力端子に供給されるものとする。そして、
同図に示すようなデューティを持つクロック信号ＣＫ
（周波数ｆ）が、フリップフロップＦＦ３に供給され、
かつこのクロック信号ＣＫのｎ倍の周波数（ｎｆ）を持
つクロック信号ＣＫｘが、フリップフロップＦＦ１〜Ｆ
Ｆ６に供給される。このクロック信号ＣＫｘの周波数は
大きい値を取るとが望ましい。クロック信号ＣＫｘにお
けるパルス１個分の遅れを持って、点Ｂの波形が立ち上
がり、かつクロック信号ＣＫｘにおけるパルス１個分の
幅を持って点Ｂの波形が立ち下がる。また、クロック信
号ＣＫｘにおけるパルス１個分の遅れを持って、点Ｃの
波形が立ち下がり、かつクロック信号ＣＫｘにおけるパ
ルス２個分の幅を持って点Ｃの波形が立ち上がる。
Ｚ信号の送信用のデータＤＴが、フリップフロップＦＦ
１のデータ入力端子に供給されるものとする。そして、
同図に示すようなデューティを持つクロック信号ＣＫ
（周波数ｆ）が、フリップフロップＦＦ３に供給され、
かつこのクロック信号ＣＫのｎ倍の周波数（ｎｆ）を持
つクロック信号ＣＫｘが、フリップフロップＦＦ１〜Ｆ
Ｆ６に供給される。このクロック信号ＣＫｘの周波数は
大きい値を取るとが望ましい。クロック信号ＣＫｘにお
けるパルス１個分の遅れを持って、点Ｂの波形が立ち上
がり、かつクロック信号ＣＫｘにおけるパルス１個分の
幅を持って点Ｂの波形が立ち下がる。また、クロック信
号ＣＫｘにおけるパルス１個分の遅れを持って、点Ｃの
波形が立ち下がり、かつクロック信号ＣＫｘにおけるパ
ルス２個分の幅を持って点Ｃの波形が立ち上がる。
【０００９】このようにして得られた点Ｂ，Ｃの波形
と、パルス２個分の遅れを与えた点Ａの波形とを用い
て、ＡＮＤ，ＯＲの論理を取ることによって、点Ｄの波
形を得ることができる。この波形は、フリップフロップ
ＦＦ６によって整形が行なわれ、クロック信号とデータ
とを重畳した送信データＳＰＤｏｐが得られる。
と、パルス２個分の遅れを与えた点Ａの波形とを用い
て、ＡＮＤ，ＯＲの論理を取ることによって、点Ｄの波
形を得ることができる。この波形は、フリップフロップ
ＦＦ６によって整形が行なわれ、クロック信号とデータ
とを重畳した送信データＳＰＤｏｐが得られる。
【００１０】図７は前述の文献から引用した従来のデー
タ伝送装置（第２の例）の受信部の回路図、図８はこの
受信部の各部信号のタイミング図である。
タ伝送装置（第２の例）の受信部の回路図、図８はこの
受信部の各部信号のタイミング図である。
【００１１】この第２の例のデータ伝送装置の受信部
は、遅延回路Ｄ１，インバータＩＶ１，論理ゲートＧ
５，フィルタＦ１，矩形波発生回路ＳＱ１及びフリップ
フロップＦＦ７で構成される。
は、遅延回路Ｄ１，インバータＩＶ１，論理ゲートＧ
５，フィルタＦ１，矩形波発生回路ＳＱ１及びフリップ
フロップＦＦ７で構成される。
【００１２】今、図８の最上段に示されたようなクロッ
ク信号とデータとが重畳された受信データＳＰＤｉｐが
与えられたとする。入力データＳＰＤｉｐの立ち下がり
に対応して、点Ｆの波形として所定のパルス幅のパルス
が作られる。このパルスがフィルタＦ１に供給され、点
Ｇの波形として正弦波が生成され、矩形波発生回路ＳＱ
１によって、点Ｈにおいて所定のデューティを持つ矩形
波が生成される。この矩形波の立ち下がり点を用いて、
入力データＳＰＤｉｐがフリップフロップＦＦ７にセッ
トされ、“１，０，０，０，１”のデータＤＴｒが再生
される。
ク信号とデータとが重畳された受信データＳＰＤｉｐが
与えられたとする。入力データＳＰＤｉｐの立ち下がり
に対応して、点Ｆの波形として所定のパルス幅のパルス
が作られる。このパルスがフィルタＦ１に供給され、点
Ｇの波形として正弦波が生成され、矩形波発生回路ＳＱ
１によって、点Ｈにおいて所定のデューティを持つ矩形
波が生成される。この矩形波の立ち下がり点を用いて、
入力データＳＰＤｉｐがフリップフロップＦＦ７にセッ
トされ、“１，０，０，０，１”のデータＤＴｒが再生
される。
【００１３】この第２の例のデータ伝送装置では、１つ
の伝送路でデータとクロック信号とを同時に伝送するこ
とができる。
の伝送路でデータとクロック信号とを同時に伝送するこ
とができる。
【００１４】
【発明が解決しようとする課題】上述した従来のデータ
伝送装置において、第１の例では、３線式のため伝送路
の設置に費用がかさみシステムの拡張や長距離伝送が困
難になるという欠点があり、第２の例では、クロック信
号とデータとを重畳して１つの伝送路で伝送できるた
め、第１の例の伝送路設置のため費用に起因する欠点は
改善されるが、データ伝送を行う送信側，受信側とも、
第１の例とは全く異なる第２の例対応のハードウェアを
有していなければならないという問題点があり、多くは
シングルチップ・マイクロコンピュータ化され、その主
流が第１の例の３線式となっている現状では、この第１
の例との互換性がないという問題点があった。また、第
１の例，第２の例それぞれでは、単位時間内に伝送でき
るデータ量は変らないため、大量のデータを伝送しよう
とする場合、長時間を要するという欠点があった。
伝送装置において、第１の例では、３線式のため伝送路
の設置に費用がかさみシステムの拡張や長距離伝送が困
難になるという欠点があり、第２の例では、クロック信
号とデータとを重畳して１つの伝送路で伝送できるた
め、第１の例の伝送路設置のため費用に起因する欠点は
改善されるが、データ伝送を行う送信側，受信側とも、
第１の例とは全く異なる第２の例対応のハードウェアを
有していなければならないという問題点があり、多くは
シングルチップ・マイクロコンピュータ化され、その主
流が第１の例の３線式となっている現状では、この第１
の例との互換性がないという問題点があった。また、第
１の例，第２の例それぞれでは、単位時間内に伝送でき
るデータ量は変らないため、大量のデータを伝送しよう
とする場合、長時間を要するという欠点があった。
【００１５】本発明の目的は、シングルチップ・マイク
ロコンピュータ化の主流の３線式のものとの互換性を保
ち、一方では伝送路の数を低減して新規伝送路の設置を
容易にしてシステムの拡張，長距離伝送を容易にし、か
つ単位時間当りのデータ伝送量を増大することができる
データ伝送装置を提供することにある。
ロコンピュータ化の主流の３線式のものとの互換性を保
ち、一方では伝送路の数を低減して新規伝送路の設置を
容易にしてシステムの拡張，長距離伝送を容易にし、か
つ単位時間当りのデータ伝送量を増大することができる
データ伝送装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明のデータ伝送装置
は、第１の伝送路を介して伝達されたビットシリアルな
データを受けるデータ入力端子と、第２の伝送路へ第１
の送信用のデータをビットシリアルに送出するためのデ
ータ出力端子と、第３の伝送路を介して伝達されたクロ
ック信号を受けかつ前記第３の伝送路へ送信用のクロッ
ク信号を送出するためのクロック入出力端子と、データ
受信時には前記データ入力端子に伝達されたデータを前
記クロック入出力端子に伝達されたクロック信号に同期
してビットシリアルに取込んで内部データバスに伝達し
データ送信時には前記内部データバスからの前記第１の
送信用のデータを前記送信用のクロック信号に同期して
ビットシリアルに前記データ出力端子に伝達する第１の
データ送受信部と、内部クロック信号を発生するクロッ
ク発生回路と、データ送信時前記第３の伝送路からのク
ロック信号の伝達があるときはこのクロック信号をない
ときは前記内部クロック信号を前記送信用のクロック信
号とするクロック切換制御手段と、データ送信時には前
記送信用のクロック信号に前記内部データバスからの第
２の送信用のデータを重畳して前記クロック入出力端子
に伝達しデータ受信時には前記第３の伝達路を介して伝
達されクロック信号に重畳されたデータをこのクロック
信号に同時して順次取込み前記内部データバスに伝達す
る第２のデータ送受信部とを有している。また、送信用
のクロック信号又は第３の伝送路を介して伝達されるク
ロック信号へのデータの重畳を、これらクロック信号の
各パルスの前縁からのパルス幅と前記データの“１”レ
ベル，“０”レベルとを対応させるようにして構成され
る。
は、第１の伝送路を介して伝達されたビットシリアルな
データを受けるデータ入力端子と、第２の伝送路へ第１
の送信用のデータをビットシリアルに送出するためのデ
ータ出力端子と、第３の伝送路を介して伝達されたクロ
ック信号を受けかつ前記第３の伝送路へ送信用のクロッ
ク信号を送出するためのクロック入出力端子と、データ
受信時には前記データ入力端子に伝達されたデータを前
記クロック入出力端子に伝達されたクロック信号に同期
してビットシリアルに取込んで内部データバスに伝達し
データ送信時には前記内部データバスからの前記第１の
送信用のデータを前記送信用のクロック信号に同期して
ビットシリアルに前記データ出力端子に伝達する第１の
データ送受信部と、内部クロック信号を発生するクロッ
ク発生回路と、データ送信時前記第３の伝送路からのク
ロック信号の伝達があるときはこのクロック信号をない
ときは前記内部クロック信号を前記送信用のクロック信
号とするクロック切換制御手段と、データ送信時には前
記送信用のクロック信号に前記内部データバスからの第
２の送信用のデータを重畳して前記クロック入出力端子
に伝達しデータ受信時には前記第３の伝達路を介して伝
達されクロック信号に重畳されたデータをこのクロック
信号に同時して順次取込み前記内部データバスに伝達す
る第２のデータ送受信部とを有している。また、送信用
のクロック信号又は第３の伝送路を介して伝達されるク
ロック信号へのデータの重畳を、これらクロック信号の
各パルスの前縁からのパルス幅と前記データの“１”レ
ベル，“０”レベルとを対応させるようにして構成され
る。
【００１７】また、第１のデータ送受信部が、縦続接続
された複数段のレジスタを備え、データ受信時にはデー
タ入力端子に伝達されたデータをクロック入出力端子に
伝達されたクロック信号に同期して最前段に取込みかつ
順次後段側へシフトして各段のデータをビットパラレル
に内部データバスに伝達し、データ送信時には前記内部
データバスからの複数ビットの第１の送信用のデータを
各段にビットパラレルに取込んで送信用のクロック信号
に同期して順次後段側へシフトし最後段からのビットシ
リアルなデータをデータ出力端子に伝達する第１のシフ
トレジスタを含んで構成され、第２のデータ送受信部
が、縦続接続された複数段のレジスタを備えデータ受信
時にはクロック入出力端子に伝達されクロック信号に重
畳されたデータを再生クロック信号に同期して最前段に
取込みかつ順次後段側へシフトして各段のデータをビッ
トパラレルに内部データバスに伝達しデータ送信時には
前記内部データバスからの複数ビットの第２の送信用の
データを各段に取込んで送信用のクロック信号に同期し
て順次後段側へシフトし最後段からビットシリアルに出
力する第２のシフトレジスタと、前記クロック入出力端
子からのクロック信号から前記再生クロック信号を発生
する再生クロック信号発生手段と、前記送信用のクロッ
クパルスの前縁からのパルス幅がデータの“１”レベル
対応の“１”レベルパルス信号及び“０”レベル対応の
“０”レベルパルス信号を発生する重畳データ発生手段
と、前記第２のシフトレジスタの最後段からのデータに
従って前記“１”レベルパルス信号及び“０”レベルパ
ルス信号のうちの一方を選択し前記クロック入出力端子
へ伝達する選択回路とを含んで構成される。
された複数段のレジスタを備え、データ受信時にはデー
タ入力端子に伝達されたデータをクロック入出力端子に
伝達されたクロック信号に同期して最前段に取込みかつ
順次後段側へシフトして各段のデータをビットパラレル
に内部データバスに伝達し、データ送信時には前記内部
データバスからの複数ビットの第１の送信用のデータを
各段にビットパラレルに取込んで送信用のクロック信号
に同期して順次後段側へシフトし最後段からのビットシ
リアルなデータをデータ出力端子に伝達する第１のシフ
トレジスタを含んで構成され、第２のデータ送受信部
が、縦続接続された複数段のレジスタを備えデータ受信
時にはクロック入出力端子に伝達されクロック信号に重
畳されたデータを再生クロック信号に同期して最前段に
取込みかつ順次後段側へシフトして各段のデータをビッ
トパラレルに内部データバスに伝達しデータ送信時には
前記内部データバスからの複数ビットの第２の送信用の
データを各段に取込んで送信用のクロック信号に同期し
て順次後段側へシフトし最後段からビットシリアルに出
力する第２のシフトレジスタと、前記クロック入出力端
子からのクロック信号から前記再生クロック信号を発生
する再生クロック信号発生手段と、前記送信用のクロッ
クパルスの前縁からのパルス幅がデータの“１”レベル
対応の“１”レベルパルス信号及び“０”レベル対応の
“０”レベルパルス信号を発生する重畳データ発生手段
と、前記第２のシフトレジスタの最後段からのデータに
従って前記“１”レベルパルス信号及び“０”レベルパ
ルス信号のうちの一方を選択し前記クロック入出力端子
へ伝達する選択回路とを含んで構成される。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の一実施例を示すブロック図
である。
である。
【００２０】この実施例が図４に示された従来の３線式
のデータ伝送装置と相違する点は、縦続接続された複数
段のレジスタのフリップフロップＦＦを備えデータ受信
時にはクロック入出力端子Ｔｃｋに伝達されクロック信
号に重畳されたデータ（ＳＰＤｉ）を再生クロック信号
ＲＣＫに同期して最前段に取込みかつ順次後段側へシフ
トして各段のデータをビットパラレルに内部データバス
２に伝達しデータ送信時には内部データバス２からの複
数ビットのシフトレジスタ１の処理データとは異なる送
信用のデータを各段に取込んで送信用のクロック信号に
同期して順次後段側へシフトし最後段からビットシリア
ルに出力するシフトレジスタ５と、このシフトレジスタ
７の最後段からの出力データを上記送信用のクロック信
号に同期して取込み出力する出力ラッチ回路６と、クロ
ック入出力端子Ｔｃｋに伝達されたクロック信号及び上
記送信用のクロック信号に比べて十分高い周波数のタイ
マクロック信号ＴＣＫを発生するタイマクロック発生回
路７、クロック入出力端子Ｔｃｋに伝達されたクロック
信号及び上記送信用のクロック信号の一方によりリセッ
トされてタイマクロック信号ＴＣＫのカウントアップを
開始しそのカウント値ＴＣを出力する動作をくり返えす
タイマ回路８並びにカウント値ＴＣが所定の値となった
とき所定のパルス幅の再生クロック信号ＲＣＫを発生す
る第１の比較回路９を含む再生クロック信号発生手段
と、カウント値ＴＣがデータの“１”レベル対応の値と
なったとき所定のパルス幅のパルス信号Ｐ１Ｒを発生す
る第２の比較回路１０、カウント値ＴＣがデータの”
０”レベル対応の値となったとき所定のパルス幅のパル
ス信号Ｐ０Ｒを発生する第３の比較回路１１並びに、そ
れぞれクロック入出力端子Ｔｃｋに伝達されたクロック
信号及び上記送信用のクロック信号の一方によりセット
され第２及び第３の比較回路１０，１１の対応する出力
パルス信号（Ｐ１Ｒ，Ｐ０Ｒ）によりリセットされて上
記送信用のクロック信号の各パルスの前縁からのパルス
幅によるデータの“１”レベル対応及び“０”レベル対
応の“１”レベルパルス信号Ｐ１Ｄ及び“０”レベルパ
ルス信号Ｐ０Ｄをそれぞれ対応して出力する第１及び第
２のフリップフロップ１２，１３を含む重畳データ発生
手段と、出力ラッチ回路６の出力データに従って“１”
レベルパルス信号Ｐ１０及び“０”レベルパルス信号Ｐ
０Ｄのうちの一方を選択するセレクタＳＬ３と、クロッ
ク入出力端子Ｔｃｋに対するデータ，クロック信号の送
信，受信の切換えを行うセレクタＳＬ１とを備えたクロ
ック信号重畳データの送受信号部を設け、クロック切換
制御回路を、シフトレジスタ１，５、タイマ回路８及び
フリップフロップ１２，１３に対し、送信時には上記送
信用のクロック信号の供給制御、受信時にはクロック入
出力端子Ｔｃｋからのクロック信号又は再生クロック信
号ＲＣＫの供給制御を行うスイッチ回路（ＳＷ１ａ，Ｓ
Ｗ１ｂ）及びセレクタＳＬ２を含む構成とした点にあ
る。
のデータ伝送装置と相違する点は、縦続接続された複数
段のレジスタのフリップフロップＦＦを備えデータ受信
時にはクロック入出力端子Ｔｃｋに伝達されクロック信
号に重畳されたデータ（ＳＰＤｉ）を再生クロック信号
ＲＣＫに同期して最前段に取込みかつ順次後段側へシフ
トして各段のデータをビットパラレルに内部データバス
２に伝達しデータ送信時には内部データバス２からの複
数ビットのシフトレジスタ１の処理データとは異なる送
信用のデータを各段に取込んで送信用のクロック信号に
同期して順次後段側へシフトし最後段からビットシリア
ルに出力するシフトレジスタ５と、このシフトレジスタ
７の最後段からの出力データを上記送信用のクロック信
号に同期して取込み出力する出力ラッチ回路６と、クロ
ック入出力端子Ｔｃｋに伝達されたクロック信号及び上
記送信用のクロック信号に比べて十分高い周波数のタイ
マクロック信号ＴＣＫを発生するタイマクロック発生回
路７、クロック入出力端子Ｔｃｋに伝達されたクロック
信号及び上記送信用のクロック信号の一方によりリセッ
トされてタイマクロック信号ＴＣＫのカウントアップを
開始しそのカウント値ＴＣを出力する動作をくり返えす
タイマ回路８並びにカウント値ＴＣが所定の値となった
とき所定のパルス幅の再生クロック信号ＲＣＫを発生す
る第１の比較回路９を含む再生クロック信号発生手段
と、カウント値ＴＣがデータの“１”レベル対応の値と
なったとき所定のパルス幅のパルス信号Ｐ１Ｒを発生す
る第２の比較回路１０、カウント値ＴＣがデータの”
０”レベル対応の値となったとき所定のパルス幅のパル
ス信号Ｐ０Ｒを発生する第３の比較回路１１並びに、そ
れぞれクロック入出力端子Ｔｃｋに伝達されたクロック
信号及び上記送信用のクロック信号の一方によりセット
され第２及び第３の比較回路１０，１１の対応する出力
パルス信号（Ｐ１Ｒ，Ｐ０Ｒ）によりリセットされて上
記送信用のクロック信号の各パルスの前縁からのパルス
幅によるデータの“１”レベル対応及び“０”レベル対
応の“１”レベルパルス信号Ｐ１Ｄ及び“０”レベルパ
ルス信号Ｐ０Ｄをそれぞれ対応して出力する第１及び第
２のフリップフロップ１２，１３を含む重畳データ発生
手段と、出力ラッチ回路６の出力データに従って“１”
レベルパルス信号Ｐ１０及び“０”レベルパルス信号Ｐ
０Ｄのうちの一方を選択するセレクタＳＬ３と、クロッ
ク入出力端子Ｔｃｋに対するデータ，クロック信号の送
信，受信の切換えを行うセレクタＳＬ１とを備えたクロ
ック信号重畳データの送受信号部を設け、クロック切換
制御回路を、シフトレジスタ１，５、タイマ回路８及び
フリップフロップ１２，１３に対し、送信時には上記送
信用のクロック信号の供給制御、受信時にはクロック入
出力端子Ｔｃｋからのクロック信号又は再生クロック信
号ＲＣＫの供給制御を行うスイッチ回路（ＳＷ１ａ，Ｓ
Ｗ１ｂ）及びセレクタＳＬ２を含む構成とした点にあ
る。
【００２１】次にこの実施例の動作について説明する。
【００２２】まず、３線式のデータ伝送のみのときは、
シフトレジスタ１及び出力ラッチ回路３により、図４に
示された従来例と同様にデータの送受信が行なわれる。
このときのシフトレジスタ１及び出力ラッチ回路３に対
するクロック信号は、受信時にはクロック入出力端子Ｔ
ｃｋからのクロック信号ＳＣＫを供給し、また送信時に
は、クロック入出力端子Ｔｃｋに伝送路からのクロック
信号ＳＣＫがあるときにはそれを、ないときにはクロッ
ク発生回路４からの内部クロック信号ＩＣＫを送信用の
クロック信号として供給すると共に、クロック信号重畳
データの送受信部を介して、内部クロック信号ＩＣＫに
同期したクロック信号をクロック入出力端子Ｔｃｋから
伝送路に送出する。このとき、シフトレジスタ５には内
部データバス２及びセレクタＳＬ１からのデータがない
ので、出力ラッチ回路６からは常に“０”レベルのデー
タが出力されてセレクタＳＬ３により“０”レベルパル
ス信号Ｐ０Ｄが選択され、この選択されたパルス信号が
クロック信号として伝送路に送出される。
シフトレジスタ１及び出力ラッチ回路３により、図４に
示された従来例と同様にデータの送受信が行なわれる。
このときのシフトレジスタ１及び出力ラッチ回路３に対
するクロック信号は、受信時にはクロック入出力端子Ｔ
ｃｋからのクロック信号ＳＣＫを供給し、また送信時に
は、クロック入出力端子Ｔｃｋに伝送路からのクロック
信号ＳＣＫがあるときにはそれを、ないときにはクロッ
ク発生回路４からの内部クロック信号ＩＣＫを送信用の
クロック信号として供給すると共に、クロック信号重畳
データの送受信部を介して、内部クロック信号ＩＣＫに
同期したクロック信号をクロック入出力端子Ｔｃｋから
伝送路に送出する。このとき、シフトレジスタ５には内
部データバス２及びセレクタＳＬ１からのデータがない
ので、出力ラッチ回路６からは常に“０”レベルのデー
タが出力されてセレクタＳＬ３により“０”レベルパル
ス信号Ｐ０Ｄが選択され、この選択されたパルス信号が
クロック信号として伝送路に送出される。
【００２３】次に、クロック信号重畳データがクロック
入出力端子Ｔｃｋを介して送受信される場合について説
明する。この場合、クロック信号重畳データは、クロッ
ク信号の各パルスの前縁からのパルス幅の長短によって
データの“１”，“０”を表わすので、シフトレジスタ
１によるデータの送受信は、このクロック信号重畳デー
タをそのままクロック信号として行うことができる。
入出力端子Ｔｃｋを介して送受信される場合について説
明する。この場合、クロック信号重畳データは、クロッ
ク信号の各パルスの前縁からのパルス幅の長短によって
データの“１”，“０”を表わすので、シフトレジスタ
１によるデータの送受信は、このクロック信号重畳デー
タをそのままクロック信号として行うことができる。
【００２４】まず、クロック信号重畳データＳＰＤｉの
受信について説明する。図２はクロック信号重畳データ
ＳＰＤｉ受信時の各部信号のタイミング図である。この
タイミング図では、“１”レベル対応のデータのパルス
幅をクロック信号の１周期に対するデューティ７５％と
し、“０”レベル対応のデータのパルス幅をデューティ
２５％としている。
受信について説明する。図２はクロック信号重畳データ
ＳＰＤｉ受信時の各部信号のタイミング図である。この
タイミング図では、“１”レベル対応のデータのパルス
幅をクロック信号の１周期に対するデューティ７５％と
し、“０”レベル対応のデータのパルス幅をデューティ
２５％としている。
【００２５】クロック信号重畳データＳＰＤｉの各パル
スの主より（前縁）でタイマ回路８はリセットされてタ
イマクロック信号ＴＣＫのカウントアップを開始しその
カウント値ＴＣを出力する。比較回路９にはクロック信
号の１周期に対するデューティ５０％対応の値（ＣＲ
Ｖ）がセットされており、上記カウント値ＴＣがデュー
ティ５０％対応の値になるとこの比較回路９から所定の
パルス幅のパルスが再生クロック信号ＲＣＫとして出力
される。この再生クロック信号ＲＣＫがセレクタＳＬ２
を介してシフトレジスタ５に供給され、この再生クロッ
ク信号の立上りに同期して、セレクタＳＬ１を介して入
力されたクロック信号重畳データＳＰＤｉの最前段への
取込み及び後段側へのシフトが行なわれる。そして最後
段までデータがシフトされた時点でこのシフトレジスタ
５のアドレスが指定され、シフトレジスタ５の各段のデ
ータがビットパラレルに内部データバス２に転送され
る。再生クロックパルスＲＣＫの立上りエッジはデュー
ティ５０％の点であるので、デューティ７５％の“１”
レベルのデータとデューティ２５％の“０”レベルのデ
ータとを判別することができる。
スの主より（前縁）でタイマ回路８はリセットされてタ
イマクロック信号ＴＣＫのカウントアップを開始しその
カウント値ＴＣを出力する。比較回路９にはクロック信
号の１周期に対するデューティ５０％対応の値（ＣＲ
Ｖ）がセットされており、上記カウント値ＴＣがデュー
ティ５０％対応の値になるとこの比較回路９から所定の
パルス幅のパルスが再生クロック信号ＲＣＫとして出力
される。この再生クロック信号ＲＣＫがセレクタＳＬ２
を介してシフトレジスタ５に供給され、この再生クロッ
ク信号の立上りに同期して、セレクタＳＬ１を介して入
力されたクロック信号重畳データＳＰＤｉの最前段への
取込み及び後段側へのシフトが行なわれる。そして最後
段までデータがシフトされた時点でこのシフトレジスタ
５のアドレスが指定され、シフトレジスタ５の各段のデ
ータがビットパラレルに内部データバス２に転送され
る。再生クロックパルスＲＣＫの立上りエッジはデュー
ティ５０％の点であるので、デューティ７５％の“１”
レベルのデータとデューティ２５％の“０”レベルのデ
ータとを判別することができる。
【００２６】次にクロック信号重畳データＳＰＤｏの送
信について説明する。図３はクロック信号重畳データＳ
ＰＤｏ送信時の各部信号のタイミング図である。この場
合、内部クロック信号ＩＣＫが送信用のクロック信号と
して選択される。
信について説明する。図３はクロック信号重畳データＳ
ＰＤｏ送信時の各部信号のタイミング図である。この場
合、内部クロック信号ＩＣＫが送信用のクロック信号と
して選択される。
【００２７】内部クロック信号ＩＣＫの立上りエッジに
よりタイマ回路８はリセットされ、フリップフロップ１
２，１３はセットされる。比較回路１０にはデータ
“１”レベル対応のカウント値（例えば内部クロック信
号ＩＣＫの１周期に対するデューティ７５％対応の値）
がセットされており、比較回路１１にはデータ“０”レ
ベル対応のカウント値（例えばデューティ２５％対応の
値）がセットされている。タイマ回路８のカウント値Ｔ
Ｃが例えばデューティ２５％対応の値になると比較回路
１１からパルス信号Ｐ０Ｒが出力され、このパルス信号
Ｐ０Ｒによりフリップフロップ１３がリセットされてこ
のフリップフロップ１３からデューティ２５％の“０”
レベルパルス信号Ｐ０Ｄが出力される。また、カウント
値ＴＣがデューティ７５％対応の値になると比較回路１
０からパルス信号Ｐ１Ｒが出力され、このパルス信号Ｐ
１Ｒによりフリップフロップ１２がリセットされてこの
フリップフロップ１２からデューティ７５％の“１”レ
ベルパルス信号Ｐ１Ｄが出力される。
よりタイマ回路８はリセットされ、フリップフロップ１
２，１３はセットされる。比較回路１０にはデータ
“１”レベル対応のカウント値（例えば内部クロック信
号ＩＣＫの１周期に対するデューティ７５％対応の値）
がセットされており、比較回路１１にはデータ“０”レ
ベル対応のカウント値（例えばデューティ２５％対応の
値）がセットされている。タイマ回路８のカウント値Ｔ
Ｃが例えばデューティ２５％対応の値になると比較回路
１１からパルス信号Ｐ０Ｒが出力され、このパルス信号
Ｐ０Ｒによりフリップフロップ１３がリセットされてこ
のフリップフロップ１３からデューティ２５％の“０”
レベルパルス信号Ｐ０Ｄが出力される。また、カウント
値ＴＣがデューティ７５％対応の値になると比較回路１
０からパルス信号Ｐ１Ｒが出力され、このパルス信号Ｐ
１Ｒによりフリップフロップ１２がリセットされてこの
フリップフロップ１２からデューティ７５％の“１”レ
ベルパルス信号Ｐ１Ｄが出力される。
【００２８】一方、シフトレジスタ５には、内部データ
バス２からの送信用のデータがセットされており、セレ
クタＳＬ２を介して伝達された内部クロック信号ＩＣＫ
により上記のセットされたデータが順次後段側へシフト
され、出力ラッチ回路６を介してシフトレジスタ５の最
後段からのデータＤＴＳがセレクタＳＬ３に供給され
る。セレクタＳＬ３は、データＤＴＳが“０”レベルの
ときは“０”レベルパルス信号Ｐ０Ｄを選択し、“１”
レベルのときは“１”レベルパルス信号Ｐ１Ｄを選択し
て出力し、この出力データは、セレクタＳＬ１及びクロ
ック入出力端子Ｔｃｋを介して伝送路にクロック信号重
畳データＳＰＤとして送出される。
バス２からの送信用のデータがセットされており、セレ
クタＳＬ２を介して伝達された内部クロック信号ＩＣＫ
により上記のセットされたデータが順次後段側へシフト
され、出力ラッチ回路６を介してシフトレジスタ５の最
後段からのデータＤＴＳがセレクタＳＬ３に供給され
る。セレクタＳＬ３は、データＤＴＳが“０”レベルの
ときは“０”レベルパルス信号Ｐ０Ｄを選択し、“１”
レベルのときは“１”レベルパルス信号Ｐ１Ｄを選択し
て出力し、この出力データは、セレクタＳＬ１及びクロ
ック入出力端子Ｔｃｋを介して伝送路にクロック信号重
畳データＳＰＤとして送出される。
【００２９】このように、上記実施例では、シングルチ
ップ・マイクロコンピュータ化の主流である従来の３線
式のものとの互換性を保つことができ、一方、クロック
信号重畳データのみの送受信を行う場合には１つの伝送
路でクロック信号とデータとを電送できるので伝送路の
数を低減してシステムの拡張及び長距離伝送を容易に
し、かつ両者を併用した場合には、単位時間当りのデー
タ伝送量を従来の２倍に増大することができる。
ップ・マイクロコンピュータ化の主流である従来の３線
式のものとの互換性を保つことができ、一方、クロック
信号重畳データのみの送受信を行う場合には１つの伝送
路でクロック信号とデータとを電送できるので伝送路の
数を低減してシステムの拡張及び長距離伝送を容易に
し、かつ両者を併用した場合には、単位時間当りのデー
タ伝送量を従来の２倍に増大することができる。
【００３０】なお、上記実施例において、“１”レベル
のデータをデューティ７５％、“０”レベルのデータを
デューティは任意に設定することができ、また、受信デ
ータに合わせて再生クロック信号ＲＣＫの発生点のデュ
ーティを設定することができるので、データの“１”レ
ベル，“０”レベルの判別をより正確に行うことができ
る。
のデータをデューティ７５％、“０”レベルのデータを
デューティは任意に設定することができ、また、受信デ
ータに合わせて再生クロック信号ＲＣＫの発生点のデュ
ーティを設定することができるので、データの“１”レ
ベル，“０”レベルの判別をより正確に行うことができ
る。
【００３１】
【発明の効果】以上説明したように本発明は、従来の３
線式のデータ伝送装置と同様の第１のデータ送受信部の
ほかに、クロック入出力端子を介して、クロック信号の
前縁からのパルス幅によりデータの“１”レベル，
“０”レベルを表示するクロック信号重畳データを送受
信する第２のデータ送受信部を設けたので、シングルチ
ップ・マイクロコンピュータ化の主流である従来の３線
式のものとの互換性を保つことができ、一方、クロック
信号重畳データのみの送受信の場合に伝送路の数を低減
してシステムの拡張及び長距離伝送を容易にし、かつ両
者を併用した場合には単位時間当りのデータ伝送量を従
来の２倍に増大することができる効果がある。
線式のデータ伝送装置と同様の第１のデータ送受信部の
ほかに、クロック入出力端子を介して、クロック信号の
前縁からのパルス幅によりデータの“１”レベル，
“０”レベルを表示するクロック信号重畳データを送受
信する第２のデータ送受信部を設けたので、シングルチ
ップ・マイクロコンピュータ化の主流である従来の３線
式のものとの互換性を保つことができ、一方、クロック
信号重畳データのみの送受信の場合に伝送路の数を低減
してシステムの拡張及び長距離伝送を容易にし、かつ両
者を併用した場合には単位時間当りのデータ伝送量を従
来の２倍に増大することができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の受信時の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
【図３】図１に示された実施例の送信時の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
【図４】従来のデータ伝送装置の第１の例のブロック図
である。
である。
【図５】従来のデータ伝送装置の第２の例の送信部の回
路図である。
路図である。
【図６】図５に示されたデータ伝送装置の送信部の各部
信号のタイミング図である。
信号のタイミング図である。
【図７】従来のデータ伝送装置の第２の例の受信部のブ
ロック図である。
ロック図である。
【図８】図７に示されたデータ伝送装置の受信部の各部
信号のタイミング図である。
信号のタイミング図である。
１ シフトレジスタ ２ 内部データバス ３ 出力ラッチ回路 ４ クロック発生回路 ５ シフトレジスタ ６ 出力ラッチ回路 ７ タイマクロック発生回路 ８ タイマ回路 ９，１０，１１ 比較回路 １２，１３ フリップフロップ １５ クロック切換制御回路 Ｄ１ 遅延回路 Ｆ１ フィルタ ＦＦ，ＦＦ１〜ＦＦ７ フリップフロップ Ｇ１〜Ｇ５ 論理ゲート ２Ｖ１ インバータ ＳＬ１〜ＳＬ３ セレクタ ＳＱ１ 矩形波発生回路 ＳＷ１ａ，ＳＷ１ｂ スイッチ回路
Claims (5)
- 【請求項１】 第１の伝送路を介して伝達されたビット
シリアルなデータを受けるデータ入力端子と、第２の伝
送路へ第１の送信用のデータをビットシリアルに送出す
るためのデータ出力端子と、第３の伝送路を介して伝達
されたクロック信号を受けかつ前記第３の伝送路へ送信
用のクロック信号を送出するためのクロック入出力端子
と、データ受信時には前記データ入力端子に伝達された
データを前記クロック入出力端子に伝達されたクロック
信号に同期してビットシリアルに取込んで内部データバ
スに伝達しデータ送信時には前記内部データバスからの
前記第１の送信用のデータを前記送信用のクロック信号
に同期してビットシリアルに前記データ出力端子に伝達
する第１のデータ送受信部と、内部クロック信号を発生
するクロック発生回路と、データ送信時前記第３の伝送
路からのクロック信号の伝達があるときはこのクロック
信号をないときは前記内部クロック信号を前記送信用の
クロック信号とするクロック切換制御手段と、データ送
信時には前記送信用のクロック信号に前記内部データバ
スからの第２の送信用のデータを重畳して前記クロック
入出力端子に伝達しデータ受信時には前記第３の伝達路
を介して伝達されクロック信号に重畳されたデータをこ
のクロック信号に同時して順次取込み前記内部データバ
スに伝達する第２のデータ送受信部とを有することを特
徴とするデータ伝送装置。 - 【請求項２】 送信用のクロック信号又は第３の伝送路
を介して伝達されるクロック信号へのデータの重畳を、
これらクロック信号の各パルスの前縁からのパルス幅と
前記データの“１”レベル，“０”レベルとを対応させ
るようにした請求項１記載のデータ伝送装置。 - 【請求項３】 第１のデータ送受信部が、縦続接続され
た複数段のレジスタを備え、データ受信時にはデータ入
力端子に伝達されたデータをクロック入出力端子に伝達
されたクロック信号に同期して最前段に取込みかつ順次
後段側へシフトして各段のデータをビットパラレルに内
部データバスに伝達し、データ送信時には前記内部デー
タバスからの複数ビットの第１の送信用のデータを各段
にビットパラレルに取込んで送信用のクロック信号に同
期して順次後段側へシフトし最後段からのビットシリア
ルなデータをデータ出力端子に伝達する第１のシフトレ
ジスタを含んで構成された請求項１記載のデータ伝送装
置。 - 【請求項４】 第２のデータ送受信部が、縦続接続され
た複数段のレジスタを備えデータ受信時にはクロック入
出力端子に伝達されクロック信号に重畳されたデータを
再生クロック信号に同期して最前段に取込みかつ順次後
段側へシフトして各段のデータをビットパラレルに内部
データバスに伝達しデータ送信時には前記内部データバ
スからの複数ビットの第２の送信用のデータを各段に取
込んで送信用のクロック信号に同期して順次後段側へシ
フトし最後段からビットシリアルに出力する第２のシフ
トレジスタと、前記クロック入出力端子からのクロック
信号から前記再生クロック信号を発生する再生クロック
信号発生手段と、前記送信用のクロックパルスの前縁か
らのパルス幅がデータの“１”レベル対応の“１”レベ
ルパルス信号及び“０”レベル対応の“０”レベルパル
ス信号を発生する重畳データ発生手段と、前記第２のシ
フトレジスタの最後段からのデータに従って前記“１”
レベルパルス信号及び“０”レベルパルス信号のうちの
一方を選択し前記クロック入出力端子へ伝達する選択回
路とを含んで構成された請求項２記載のデータ伝送装
置。 - 【請求項５】 再生クロック信号発生手段が、クロック
入出力端子に伝達されたクロック信号及び送信用のクロ
ック信号に比べて十分高い周波数のタイマクロック信号
を発生するタイマクロック発生回路と、前記クロック入
出力端子に伝達されたクロック信号及び送信用のクロッ
ク信号の一方によりリセットされて前記タイマクロック
信号のカウントアップを開始しそのカウント値を出力す
る動作をくり返えすタイマ回路と、前記カウント値が所
定の値となったとき所定のパルス幅の再生クロック信号
を発生する第１の比較回路とを含み、重畳データ発生手
段が、前記カウント値がデータの“１”レベル対応の値
となったとき所定のパルス幅のパルス信号を発生する第
２の比較回路と、前記カウント値がデータの“０”レベ
ル対応の値となったとき所定のパルス幅のパルス信号を
発生する第３の比較回路と、それぞれ前記クロック入出
力端子に伝達されたクロック信号及び送信用のクロック
信号の一方によりセットされ前記第２及び第３の比較回
路の対応する出力パルス信号によりリセットされて
“１”レベルパルス信号及び“０”レベルパルス信号を
それぞれ対応に出力する第１及び第２のフリップフロッ
プとを含んで構成された請求項４記載のデータ伝送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133756A JP2526785B2 (ja) | 1993-06-04 | 1993-06-04 | デ―タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133756A JP2526785B2 (ja) | 1993-06-04 | 1993-06-04 | デ―タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350587A true JPH06350587A (ja) | 1994-12-22 |
| JP2526785B2 JP2526785B2 (ja) | 1996-08-21 |
Family
ID=15112216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133756A Expired - Fee Related JP2526785B2 (ja) | 1993-06-04 | 1993-06-04 | デ―タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526785B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
| JP2013062724A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | トランシーバ |
| JP2016226037A (ja) * | 2016-08-30 | 2016-12-28 | 日立マクセル株式会社 | 出力装置 |
| US9686578B2 (en) | 2005-06-27 | 2017-06-20 | Hitachi Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| JP2018121339A (ja) * | 2018-02-20 | 2018-08-02 | マクセル株式会社 | 表示装置 |
-
1993
- 1993-06-04 JP JP5133756A patent/JP2526785B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
| US9686578B2 (en) | 2005-06-27 | 2017-06-20 | Hitachi Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| US9906828B2 (en) | 2005-06-27 | 2018-02-27 | Hitachi Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| US9942596B2 (en) | 2005-06-27 | 2018-04-10 | Hitachi Maxell, Ltd. | Video processing system for demultiplexing received compressed and non- compressed video signals and transmitting demultiplexed signals |
| US10750227B2 (en) | 2005-06-27 | 2020-08-18 | Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| US11297375B2 (en) | 2005-06-27 | 2022-04-05 | Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| US11863812B2 (en) | 2005-06-27 | 2024-01-02 | Maxell, Ltd. | Video processing system for demultiplexing received compressed and non-compressed video signals and transmitting demultiplexed signals |
| JP2013062724A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | トランシーバ |
| JP2016226037A (ja) * | 2016-08-30 | 2016-12-28 | 日立マクセル株式会社 | 出力装置 |
| JP2018121339A (ja) * | 2018-02-20 | 2018-08-02 | マクセル株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526785B2 (ja) | 1996-08-21 |
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