WO2022009574A1 - 送信装置、通信システム、及び情報送信方法 - Google Patents

送信装置、通信システム、及び情報送信方法 Download PDF

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WO2022009574A1
WO2022009574A1 PCT/JP2021/021296 JP2021021296W WO2022009574A1 WO 2022009574 A1 WO2022009574 A1 WO 2022009574A1 JP 2021021296 W JP2021021296 W JP 2021021296W WO 2022009574 A1 WO2022009574 A1 WO 2022009574A1
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information
transmission
transmission path
data
frame
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PCT/JP2021/021296
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哲史 太田
俊久 百代
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ソニーセミコンダクタソリューションズ株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/04—Systems for the transmission of one television signal, i.e. both picture and sound, by a single carrier

Definitions

  • This disclosure relates to a transmission device, a communication system, and an information transmission method.
  • the transmission capacity of information that can be transmitted is fixed for the transmission path, and information that exceeds the transmission capacity cannot be transmitted.
  • the transmission capacity of the transmission path cannot be effectively utilized. Therefore, the amount of information of the information source to be transmitted on the transmission path is matched with the transmission capacity of the transmission path. Is desirable.
  • invalid data also called null data
  • the transmission device that transmits the image pickup signal of the vehicle-mounted camera is often arranged on the vehicle body surface away from the power supply, it is difficult to supply a sufficient power supply, and at the same time, the temperature conditions of the operating environment are severe. For this reason, in-vehicle cameras are required to reduce power consumption as much as possible.
  • the present disclosure provides a transmission device, a communication system, and an information transmission method that can reduce power consumption during information transmission.
  • a transmission device that transmits information generated by an information source and divided into blocks to a transmission path in frame units including a plurality of the blocks.
  • the amount of information to be transmitted is less than the transmission capacity of the transmission path, one block out of several blocks in the frame either stops sending information to the transmission path or within the frame.
  • a transmission device including a transmission unit for transmitting toggle data having a longer cycle of information transition than information other than the above-mentioned one block to the transmission path.
  • the transmission unit may transmit data of a specific signal logic to the transmission path or set the transmission path to high impedance within a period of stopping the transmission of information to the transmission path.
  • the transmission unit may set the destination address of the block that stops the transmission of information to the transmission path to an address different from the address of the receiving device that receives information via the transmission path.
  • the transmission unit has a scrambler that generates scrambled data obtained by scrambling the information generated by the information source regardless of whether or not the transmission of information to the transmission path is stopped. You may.
  • the transmission unit transmits a predetermined resynchronization pattern to the transmission path after the period for stopping the transmission of information to the transmission path has elapsed and before the transmission of information to the transmission path is resumed.
  • the resynchronization pattern may be used to perform synchronous reproduction processing of information received by the receiving device via the transmission path.
  • the transmission unit selects either one of the scrambled data and a predetermined resynchronization pattern used for synchronous reproduction processing of information received by the receiving device via the transmission path to the transmission path. It may have a selector to send.
  • the transmitting unit may have a scheduler that controls selection of the selector based on a control signal transmitted by the receiving device via the transmission path.
  • the transmission unit has a scrambler that generates scrambled data obtained by scrambling the information generated by the information source.
  • the scrambler A shift register having a plurality of registers for sequentially shifting serial data according to information generated by the information source, and a shift register. It has a logical operation unit that generates scrambled data by a predetermined logical operation between the data shifted by the shift register and the serial data input to the shift register.
  • the transmission unit may transition information transmitted to the transmission path at a cycle corresponding to the number of stages of the plurality of registers in the shift register.
  • the transmitter is continuously set to 1 for the number of bits corresponding to the number of the plurality of registers in the shift register, and the transmitter has the plurality of registers in the shift register.
  • Information in which 0 is continuously continued by the number of bits per minute may be transmitted to the transmission path.
  • the transmitter selects either the number of the plurality of registers in the shift register or the number of the plurality of registers-1 by a predetermined method. 1 is continuously continued by the number of bits of the minute, and the number of bits of the number of the plurality of registers-1 and the number of the plurality of registers-2 in the shift register are selected by a predetermined method. Information in which 0 continues for the number of times may be transmitted to the transmission path.
  • the transmitter has header information whose destination address is an address different from the address of the receiving device connected to the transmission path before transmitting the information to the transmission path. May be sent to the transmission path.
  • the header information may include identification information of the toggle data.
  • the transmitter is A pseudo-random number generator that generates a pseudo-random number signal,
  • One block out of several blocks in the frame may have a scrambler that generates the toggle data based on the pseudo-random number signal.
  • the information generated by the information source is selected, and in the one block, the pseudo-random number signal is selected.
  • An error correction processing unit that adds an error correction code to the information selected in the replacement unit, and an error correction processing unit.
  • a delay device that delays the pseudo-random number signal for a predetermined period is provided. The scrambler may generate the toggle data based on the output signal of the error correction processing unit and the output signal of the delay device in one block out of several blocks in the frame.
  • the predetermined period is a period from the generation of the pseudo-random number signal by the pseudo-random number device to the input of the output signal of the error correction processing unit to the scrambler.
  • the scrambler is an exclusive OR of the output signal of the error correction processing unit and the output signal of the delay device, or the output signal of the error correction processing unit and the above.
  • the toggle data may be generated by exclusive-OR with the inverted signal of the output signal of the delay device.
  • the pseudo-random number device has a shift register having a plurality of registers.
  • the scrambler is continuously followed by the first signal logic for the number of bits corresponding to the number of the plurality of registers in the shift register, and the plurality of blocks in the shift register.
  • the toggle data may be generated in which the second signal logic is continuously continued by the number of registers of 1-the number of bits per minute.
  • the pseudo-random number device has a shift register having a plurality of registers.
  • the scrambler is a number in which one of the number of the plurality of registers in the shift register and the number of the plurality of registers-1 is selected by a predetermined method in one block out of the number of blocks in the frame.
  • the first signal logic is continuously continued by the number of bits of a minute, and either the number -1 of the plurality of registers in the shift register-1 or the number 2 of the plurality of registers-2 is selected by a predetermined method.
  • the toggle data may be generated in which the second signal logic is continuously continued by the number of bits of a minute.
  • the scrambler may generate the toggle data in which the cycle is maximized or the cycle can be arbitrarily selected in one block out of several blocks in the frame.
  • the transmission unit may transmit information to the transmission path within the period allocated by TDD (Time Division Duplex).
  • TDD Time Division Duplex
  • the master device and A slave device that transmits information generated by an information source and divided into blocks according to an instruction from the master device to the master device via a transmission path in frame units including a plurality of the blocks is provided.
  • the slave device transmits information to the transmission path in one block out of several blocks in the frame.
  • a communication system is provided that has a transmission unit that stops the operation or sends toggle data having a longer cycle of information transition than information other than the one block in the frame to the transmission path.
  • it is an information transmission method in which information generated by an information source and divided into blocks is transmitted to a transmission path in frame units including a plurality of the blocks.
  • the amount of information generated by the information source is less than the transmission capacity of the transmission path, one block out of several blocks in the frame either stops sending information to the transmission path.
  • an information transmission method for transmitting toggle data having a longer cycle of information transition than information in a block other than the one block to the transmission path is provided.
  • the figure explaining the TDD method The block diagram which shows an example of the internal structure of the downlink transmission part of FIG.
  • the figure which shows an example of the data structure of a frame The figure which shows the data structure of the frame output from a framer.
  • the figure which shows an example of the output level when the modulation method is NRZ.
  • the figure which shows an example of the output level when the modulation method is PAM4.
  • a block diagram showing an example of the internal configuration of the resynchronization pattern adder The figure which shows the output data of the framer by the 1st improvement example. The figure which shows the scramble data by the 1st improvement example. The figure which shows the output data of the resynchronization pattern adder by the 1st improvement example. The figure which shows the output data of the output amplifier by the 1st improvement example.
  • the block diagram of the 2nd improvement example of the downlink transmission part of FIG. The block diagram which shows an example of the internal structure of the LDTS replacement part. The figure which shows the data structure of the scramble data output from a scrambler. The figure which shows the output data of the LDTS replacement part.
  • the block diagram which shows the internal structure of one modification of the LDTS generator of FIG. The figure which shows the output data of the LDTS replacement part.
  • the block diagram of the 3rd improvement example of the downlink transmission part of FIG. The block diagram which shows an example of the internal structure of the LDTS replacement part.
  • the block diagram of the 1st modification of the LDTS replacement part The timing diagram of the downlink transmission part corresponding to the LDTS replacement part of FIG.
  • the figure which shows the output data of the LDTS replacement part The figure which shows the output data of the FEC part.
  • FIG. 1 is a block diagram showing a schematic configuration of the communication system 1 according to the present disclosure.
  • the communication system 1 of FIG. 1 has a first information source (Source # 1) 2, a first sink device (Sink # 2) 3, a first SerDes unit (SerDes1) 4, and a transmission path (cable). It includes a 5, a second SerDes unit (SerDes2) 6, a second sink device (Sink # 3) 7, and a second information source (Source # 4) 8.
  • Each of the first SerDes unit 4 and the second SerDes unit 6 functions as a transmitting device and a receiving device. More specifically, when the first SerDes unit 4 functions as a transmitting device, the second SerDes unit 6 functions as a receiving device.
  • the first SerDes unit 4 functions as a receiving device.
  • the second sink device 7 and the second information source 8 may be built in, for example, a host device.
  • the first SerDes unit 4 and the second SerDes unit 6 are connected by one cable (transmission path) 5, and signals are transmitted in both directions via this cable 5. More specifically, the first SerDes unit 4 and the second SerDes unit 6 transmit signals in both directions by, for example, a TDD (Time Division Duplexing) method.
  • TDD Time Division Duplexing
  • the signal path on the transmission path 5 for serially transmitting information from the first SerDes unit 4 to the second SerDes unit 6 is called a downlink or a forward channel
  • the signal path on the transmission path 5 that serially transmits information to the unit 4 is called an uplink or a reverse channel. Further, in the present embodiment, it is assumed that the downlink has a larger amount of information than the uplink.
  • the first SerDes unit 4 has a downlink transmission unit (DnTx) 11 and an uplink reception unit (UpRx) 12.
  • the second SerDes unit 6 has a downlink receiving unit (DnRx) 13 and an uplink transmitting unit (UpTx) 14.
  • the first information source 2 has, for example, one or more sensors. Each sensor outputs sensing information.
  • the sensor may include an image sensor.
  • the image sensor outputs the captured image pickup signal.
  • the image pickup signal may be a moving image signal or a still image signal.
  • various sensing information output from the first information source 2 are collectively referred to as “information”.
  • the information output from the first information source 2 is input to the downlink transmission unit 11 in the first SerDes unit 4.
  • the downlink transmission unit 11 performs packet processing on the information from the first information source 2, converts it into serial data, and sends it to the transmission path 5.
  • the information output from each information source is transmitted to the downlink transmission unit 11 in the first SerDes unit 4.
  • the uplink receiving unit 12 in the first SerDes unit 4 receives the serial data transmitted by the uplink on the transmission path 5 and converts it into parallel data.
  • This parallel data is received by the first sink device 3.
  • the parallel data received by the first sink device 3 includes a control signal from the second information source 8.
  • the control signal may include information for controlling operating conditions, operating modes, and the like of various sensors such as image sensors.
  • the control signal is transmitted and received between the first sink device 3 and the uplink receiving unit 12, for example, by I2C (Inter-Integrated Circuit) communication or GPIO (General Purpose Input / Output).
  • the second information source 8 transmits information to be transmitted to the first sink device 3 to the uplink transmission unit 14 in the second SerDes unit 6. Further, the downlink receiving unit 13 in the second SerDes unit 6 converts the received serial data into parallel data and transmits it to the second sink device 7.
  • FIG. 2 is a diagram illustrating the TDD method.
  • the sensing data of various sensors including, for example, an image sensor is transmitted from the first information source 2 to the second sink device 7 via the transmission path 5.
  • Sensing data such as an image pickup signal is transmitted by a downlink.
  • the control signal transmitted by the second information source 8 to the first sink device 3 is transmitted by the uplink.
  • the amount of downlink information on the transmission path 5 is much larger than the amount of uplink information. Therefore, as shown in FIG.
  • the period for transmitting and receiving downlink information is made longer than the period for transmitting and receiving uplink information, and the amount of information transmitted and received differs between the downlink and the uplink. ..
  • the upling information (control signal from the second information source 8 and the like) is transmitted and received at the times t1 to t2, and the down leak information (first information source 2) is transmitted and received at the subsequent times t3 to t4. (Sensing data from) is sent and received. Since the period from time t3 to t4 is longer than the period from time t1 to t2, the amount of downlink information can be increased more than the amount of uplink information.
  • the period from time t0 to t4 is 1 TDD cycle, and a plurality of TDD cycles are repeated.
  • FIG. 3 is a block diagram showing an example of the internal configuration of the downlink transmission unit 11 of FIG.
  • the downlink transmission unit 11 of FIG. 3 has a buffer 21, a framer 22, a scheduler 23, a parallel-serial converter (P / S) 24, a scrambler 25, a mapper 26, and an output amplifier 27. ..
  • the buffer 21 temporarily holds the information output from the first information source 2.
  • the buffer 21 is provided for adjusting the transmission speed. Generally, since the data rate of the sensing data output by various sensors included in the first information source 2 and the transmission rate of the transmission path 5 are different, the speed is adjusted by the buffer 21 and the framer is adjusted at an appropriate timing. Information from the first information source 2 is transmitted to 22. Normally, the transmission rate of the transmission path 5 is made faster than the data rate of the first information source 2.
  • the framer 22 generates packet data in frame units based on the information transmitted in block units from the first information source 2.
  • the data structure of the packet data constituting the frame will be described later.
  • the P / S 24 converts the packet data generated by the framer 22 into serial data.
  • the scrambler 25 performs a predetermined scramble process on the serial data output from the P / S 24 to generate scrambled data.
  • the scrambler 25, for example, performs a process of randomizing the timing at which the signal logic of serial data changes.
  • the scrambler 25 may generate scrambled data obtained by scrambling the information generated by the first information source 2, regardless of whether or not the transmission of information to the transmission path 5 is stopped. good.
  • the mapper 26 converts the signal level according to the modulation method (NRZ, PAM4, etc.).
  • the output signal of the mapper 26 is input to the output amplifier 27.
  • the output amplifier 27 adjusts the gain of the output signal of the mapper 26 and sends it to the transmission path 5.
  • FIG. 4 is a diagram showing an example of the data structure of the frame. As shown, the frame has multiple containers. Each container is created in block units within the frame. Each container has a header, a payload, and a parity.
  • the header contains address information indicating the transmission destination of the payload.
  • the payload is the body of the data contained in the signal being sent and received.
  • the payload includes an OAM (Operations, Administration, Maintenance) for controlling the first SerDes unit 4 and the second SerDes unit 6.
  • Parity is a bit or bit string for error detection or error correction processing of the payload.
  • the header has data identification information, a destination address, and other information. Data identification information is information that identifies the type of data in the payload.
  • the destination address is the address of the receiving device that receives the frame.
  • FIG. 5 is a diagram showing a data structure of a frame output from the framer 22.
  • FIG. 5 shows an example in which there is another information source (hereinafter referred to as nth information source 2a (Source # n)) in addition to the first information source 2 in the communication system 1.
  • nth information source 2a Source # n
  • FIG. 5 shows an example in which the ratio of the data rates of the first information source 2, the nth information source 2a, and the first SerDes unit 4 is 3: 1: 4.
  • the framer 22 is temporarily output from the first information source 2 and the nth information source 2a in accordance with the timing of the payload in the container based on the control from the scheduler 23.
  • the framer 22 stores the information from the first information source 2 in the payload of the container (Container # 1 to # 3), and also stores the data identification information (for example, a video signal) and the destination address (here, in this case) in the header. , The address of the second sink device 7 (Sink # 3)), and the parity is added to complete the container.
  • the framer 22 sequentially generates three containers (Containers # 1 to # 3) based on the information output from the first information source 2.
  • the framer 22 stores the information from the nth information source 2a in the payload of the container (Container # 4), and also stores the data identification information (for example, an audio signal) and the destination address (second sink device 7) in the header. (Sink # 3), parity is added to complete the container.
  • the framer 22 generates and outputs one container (Container # 4) based on the information output from the nth information source 2a.
  • the framer 22 includes three containers (Container # 1 to # 3) based on the information from the first information source 2 and one container (Container # 4) based on the information from the nth information source 2a. Is repeated in order to generate. This will generate a frame containing multiple containers. The framer 22 outputs the generated containers in order.
  • P / S24 converts the containers output in order from the framer 22 into serial data. This serial data is input to the scrambler 25 in bit units.
  • FIG. 6 is a block diagram showing an example of the internal configuration of the scrambler 25.
  • the scrambler 25 includes a shift register 31 in which L registers (L is an integer of 2 or more) connected in series, a first XOR calculator 32, and a second XOR calculation. It has a vessel 33 and.
  • the first XOR calculator 32 outputs the operation result of the exclusive OR of the output data of the register of the final stage of the shift register 31 and the output data of some registers other than the final stage.
  • the output data of the first XOR calculator 32 is input to the register of the first stage and the second XOR calculator 33.
  • the shift register 31 randomly generates serial data of 1 to 2 L-1 excluding zero. Can be done. In this way, the shift register 31 and the first XOR calculator 32 can generate a pseudo-random number.
  • the second XOR calculator 33 outputs the calculation result of the exclusive OR of the serial data output from the P / S 24 and the output data of the first XOR calculator 32. Since the output data of the first XOR calculator 32 is a pseudo-random number, the output data of the second XOR calculator 33 is also pseudo-randomized serial data.
  • the scrambler 25 outputs the output data of the second XOR calculator 33 as scrambled data.
  • the information output from the first information source 2 is a video signal, it can be serial data in which bits of the same signal logic (0 or 1) continue for a long time.
  • serial data is received by the downlink receiving unit (DnRx) 13, there is a possibility that synchronous reproduction of the received data cannot be performed correctly because there is no change point in the signal logic. Therefore, in the scrambler 25, the serial data based on the information from the first information source 2 is intentionally converted into a pseudo-random number to forcibly cause a change in the signal logic. As a result, the receiving side can normally perform the synchronous reproduction processing of the received data.
  • FIG. 7A is a diagram showing an example of an output level when the modulation method is NRZ (non-return-to-zero)
  • FIG. 7B is a diagram showing an example of an output level when the modulation method is PAM4 (4 Pulse Amplitude Modulation). Is.
  • NRZ as shown in FIG. 7A, if the scramble data is 1, the output level is set to a predetermined voltage level A, and if it is 0, the output level is set to 0.
  • PAM4 Pulse Amplitude Modulation
  • the output level is set to a predetermined voltage level B if two consecutive bits of scrambled data are (1,0), and the output level is set to (1,1). Is set to 2/3 of B, if it is (0,1), the output level is set to 1/3 of B, and if it is (0,0), the output level is set to 0.
  • the serial data whose output level has been adjusted by the mapper 26 is transmitted to the transmission path 5 via the output amplifier 27.
  • the transmission path 5 has a transmission capacity for sequentially transmitting four containers including three containers from the first information source 2 and one container from the nth information source 2a. Indicated. For example, when the nth information source 2a does not output information, the framer 22 generates only three containers even though the transmission path 5 has the transmission capacity for four containers, so that the transmission efficiency is high. Will get worse.
  • FIG. 8 is a diagram showing a data structure of a frame output from the framer 22 when the nth information source 2a does not output information.
  • the buffer 21 outputs null data, which is invalid data, at a time when the nth information source 2a should output information. Therefore, the payload of the container (Container # 4) contains null data, and the data identification information in the header becomes null.
  • the container containing null data By providing a container containing null data, it is possible to transmit information in an amount of information commensurate with the transmission capacity of the transmission path 5, but the container containing null data is meaningless information and only wastes power consumption. No. Therefore, the internal configuration of the downlink transmission unit 11 in FIG. 3 is partially changed so that power consumption is not wasted when the amount of information to be transmitted is smaller than the transmission capacity of the transmission path 5. desirable.
  • the first improvement example to the third improvement example in which the internal configuration of the downlink transmission unit 11 of FIG. 3 is changed will be described in order.
  • FIG. 9 is a block diagram of a first improvement example of the downlink transmission unit 11 of FIG.
  • the downlink transmission unit 11 of FIG. 9 has a resync pattern adder 28 in addition to the configuration of FIG.
  • the resynchronization pattern adder 28 stops sending information to the transmission path 5 in one block out of several blocks in the frame. do.
  • the resynchronization pattern adder 28 processes the scramble data output from the scrambler 25, and transmits the processed serial data to the mapper 26.
  • the resynchronization pattern adder 28 determines the timing at which the transmission of information to the transmission path 5 is stopped based on the control from the scheduler 23.
  • FIG. 10 is a block diagram showing an example of the internal configuration of the resynchronization pattern adder 28.
  • the resynchronization pattern adder 28 has a resynchronization pattern generator 34 and a selector 35.
  • the resynchronization pattern generator 34 generates a resynchronization pattern after stopping the transmission of information to the transmission path 5 and before resuming the information to the transmission path 5.
  • the resynchronization pattern is received by a receiving device (downlink receiving unit (DnRx) 13) that receives information, and is used for performing synchronous reproduction processing of information.
  • DnRx downlink receiving unit
  • the selector 35 selects either the scramble data output from the scrambler 25 or the resynchronization pattern generated by the resynchronization pattern generator 34 based on the timing control by the scheduler 23.
  • the data selected by the selector 35 is transmitted to the mapper 26.
  • the ratio of the transmission rate per unit time of the first information source 2 and the transmission device is 3: 4. Therefore, by stopping the transmission of one container for the four containers, the transmission rate of the first information source 2 and the transmission rate of the transmission device can be substantially matched.
  • 11A, 11B, 11C and 11D are timing diagrams of each part in the downlink transmission part 11 according to the first improvement example.
  • information from the first information source 2 temporarily held in the buffer 21 is sequentially input to the framer 22, and the input information is stored in the payload of the container.
  • data identification information, destination address, and parity are input to the header of the container.
  • a null is input, and an invalid address (address # X) that does not exist in the communication system 1 is input to the destination address. Since this container transmits null data to an invalid address, error correction processing is stopped for the purpose of reducing power consumption as much as possible. Therefore, parity is not required and is left blank.
  • the receiving side can ignore this container and omit the receiving process.
  • one of the four consecutive containers has invalid data, but the ratio of the containers that make invalid data is the amount of information of the first information source 2 and the transmission of the transmission path 5. It depends on the relationship with the capacity, and depending on the relationship, the ratio may be different from that in FIG. 11A.
  • the timing control signal from the scheduler 23.
  • the scheduler 23 can also generate a timing control signal based on the setting information from the second information source 8.
  • the framer 22 outputs the individual containers constituting the frame in order.
  • the P / S 24 sequentially converts the containers output from the framer 22 into serial data.
  • the scrambler 25 scrambles the serial data to generate scrambled data. As shown in FIG. 11B, scramble data is generated for each container output from the framer 22.
  • the scrambler 25 generates scrambled data corresponding to null data for one of the four containers.
  • the resynchronization pattern adder 28 removes scrambled data corresponding to null data based on the timing control signal from the scheduler 23. As a result, the transmission of information from the first SerDes unit 4 to the second SerDes unit 6 is stopped. While the transmission of information is stopped, the downlink signal logic on the transmission path 5 is fixed to 0 or 1 or set to high impedance. Therefore, the energy consumption on the transmission path 5 can be minimized.
  • the resynchronization pattern adder 28 transmits a resynchronization pattern having a predetermined time length to the transmission path 5 after temporarily stopping the transmission of information and before resuming the transmission of information. do.
  • the resynchronization pattern is preferably a randomized pattern such as PRBS (Pseudorandom Binary Sequence).
  • PRBS Physical Binary Sequence
  • the resynchronization pattern includes a part where the signal logic of 0 and 1 changes, and the receiving side receiving the resynchronization pattern uses the resynchronization pattern to synchronously reproduce the information received thereafter.
  • a clock signal can be generated.
  • the resynchronization pattern adder 28 outputs the corresponding scrambled data as it is for the container corresponding to the valid data.
  • the mapper 26 adjusts the output level of the output data of the resynchronization pattern adder 28 according to the modulation method.
  • the output amplifier 27 adjusts the gain of the output data of the mapper 26 and then sends the data to the transmission path 5. As shown in FIG. 11D, the output amplifier 27 temporarily stops the transmission of information during the transmission period of the null data container, sets the signal level of the transmission path 5 to fixed or high impedance, and then sets the signal level of the information. Before resuming transmission, the resynchronization pattern is transmitted to the transmission path 5.
  • the downlink transmission unit 11 transmits a container of invalid information in the frame.
  • the transmission of information to the transmission path 5 is temporarily stopped, and then the resynchronization pattern is transmitted to the transmission path 5 and then the transmission of information is resumed before the transmission of information is resumed.
  • the receiving side since it is not necessary to send invalid information to the transmission path 5, energy consumption during transmission can be suppressed.
  • the resynchronization pattern is transmitted to the transmission path 5 before resuming the transmission of the information to the transmission path 5, the receiving side can generate a clock for synchronous reproduction of the information based on the resynchronization pattern. .. Therefore, when the transmission of information to the transmission path 5 is temporarily stopped and then the transmission of information is resumed, the receiving side can reliably perform the synchronous reproduction process of the information.
  • FIG. 12 is a block diagram of a second improvement example of the downlink transmission unit 11 of FIG.
  • the downlink transmission unit 11 of FIG. 12 has an LDTS replacement unit (Low Density Toggle Signal Replacer) 36 instead of the resynchronization pattern adder 28 of FIG.
  • the LDTS replacement unit 36 When the amount of information to be transmitted is smaller than the transmission capacity of the transmission path 5, the LDTS replacement unit 36 has more information in one block out of several blocks in the frame than in information other than one block in the frame.
  • Generate toggle data with a long transition cycle That is, in one block out of several blocks in the frame, the cycle of information transition is made longer.
  • such toggle data with a long cycle is referred to as low density (or low cycle) toggle data.
  • the transition of information means that the signal logic on the transmission path 5 changes from 0 to 1 or from 1 to 0.
  • FIG. 13 is a block diagram showing an example of the internal configuration of the LDTS replacement unit 36.
  • the LDTS substitution unit 36 has an LDTS generator 37 for generating toggle data (hereinafter, also referred to as LDTS) and a selector 38.
  • the toggle data generated by the LDTS generator 37 is data in which the signal logic changes at a cycle corresponding to the number of connection stages L of the registers connected in series in the shift register 31 shown in FIG. 6 in the scrambler 25.
  • the LDTS generator 37 in one block out of several blocks in the frame, 1 is continuously continued by the number of bits corresponding to the number of the plurality of registers in the shift register 31, and the LDTS generator 37 is in the shift register 31. Generates toggle data in which 0 continues for the number of multiple registers of -1 minute number of bits.
  • the LDTS generator 37 determines either the number of a plurality of registers in the shift register 31 or the number of a plurality of registers -1. 1 is continuously continued for the number of bits selected by the method, and either the number of multiple registers-1 or the number of multiple registers-2 in the shift register 31 is selected by a predetermined method. Toggle data in which 0 is continuously continued for the number of bits of a minute may be generated. Further, as the method for performing the above-mentioned selection, the LDTS generator 37 can use, for example, a method of randomly selecting using a random number generator, a method of selecting based on a preset set value, or the like.
  • the ratio of the transmission rate per unit time of the first information source 2 and the transmission device is 3: 4.
  • FIG. 14A is a diagram showing a data structure of scramble data output from the scrambler 25.
  • the scrambled data corresponding to one container (Container # 4) containing invalid information is arranged after the scrambled data corresponding to each of the three containers (Container # 1 to # 3) containing valid information.
  • the scramble data corresponding to these four containers is sequentially output from the scrambler 25.
  • the payload of the container (Container # 4) containing invalid information contains invalid data, the data identification information in the header is null, and the destination address may be set to an address that does not exist in communication system 1.
  • FIG. 14B is a diagram showing output data of the LDTS replacement unit 36.
  • the LDTS replacement unit 36 leaves the header of the container (Container # 4) containing the null data as it is by the timing control signal from the scheduler 23. This is a difference from the fact that in the first improvement example, the header of the container containing null data was removed as shown in FIG. Further, the LDTS replacement unit 36 inserts toggle data (LDTS) whose signal logic changes at a low density into the container instead of the payload and parity of the container containing null data.
  • LDTS toggle data
  • the LDTS replacement unit 36 is provided on the rear side of the scrambler 25, the header portion of the scrambled data corresponding to the container containing the null data is left as it is, and the portion corresponding to the payload and parity of the container is lowered. Replace with density toggle data.
  • the reason why the header is left as it is is that the second sink device 7 that has received the low-frequency toggle data can grasp the type of the received toggle data.
  • the period in which 1 and 0 of the toggle data continue depends on the number of connection stages L of the register 30 of the shift register 31 shown in FIG. 6 in the scrambler 25.
  • the shift register 31 shown in FIG. 6 shifts serial data between a plurality of registers for each clock signal cycle. Therefore, the maximum duration of the output data "1" of the shift register 31 is the number of bits of the number of connection stages L of the register 30, and the maximum duration of the output data "0" is the number of bits of the number of connection stages L-1 of the register. It is a number. Therefore, in the output data of the shift register 31, the toggle ratio between 1 and 0 is minimized when 1 continues for L bits and 0 continues for L-1 bits. Therefore, the LDTS generator 37 generates toggle data in which 1 is followed by L bits and 0 is followed by L-1 bits.
  • the LDTS replacement unit 36 outputs the scrambled data corresponding to the container containing no null data as it is, and the scrambled data corresponding to the container containing null data leaves the header as it is, and the payload and the parity part of the container are output by the LDTS generator 37. Replace with the generated toggle data and output.
  • the output data of the LDTS replacement unit 36 is input to the mapper 26, converted into a signal level according to the modulation method, input to the output amplifier 27, gain-adjusted, and then sent to the transmission path 5.
  • the output amplifier 27 sends the data of all the containers corresponding to all the information output by the first information source 2 to the transmission path 5.
  • the toggle data having the minimum toggle ratio of 1 and 0 is used instead of the payload and parity of the container while leaving the header as it is. Is sent to the transmission path 5. Therefore, in the second SerDes unit 6 that has received the header corresponding to this toggle data, the header recognizes that the toggle data is the data for reproduction synchronization, and the toggle data is used as the clock signal for synchronization reproduction. Can be generated, and then when the transmission of information is resumed, the synchronous reproduction process can be normally performed based on the toggle data.
  • the LDTS generator 37 of FIG. 13 always generates toggle data in which 1 is followed by L bits and 0 is followed by L-1 bits. Therefore, the frequency of the toggle data becomes fixed, and there is a possibility that EMI (ElectroMagneticInterference) noise caused by this frequency may be generated. Therefore, the frequency of the toggle data may be randomly changed while not increasing the energy consumption in the transmission path 5.
  • EMI ElectroMagneticInterference
  • FIG. 15 is a block diagram showing an internal configuration of a modification of the LDTS generator 37 of FIG. 13, and FIG. 16 is a diagram showing output data of the LDTS replacement unit 36.
  • the LDTS generator 37 of FIG. 15 has an LDTS generator 37a having a configuration different from that of the LDTS generator 37 of FIG.
  • the selector 38 of FIG. 15 is similar to the selector 38 of FIG.
  • the LDTS generator 37a of FIG. 15 has a duration of L-the number of connection stages of a plurality of registers constituting the shift register 31 in the scrambler 25 or one less than that. Any one of 1 is set to the number of bits for the number selected by a predetermined method. Further, each time the toggle data outputs "0", the duration thereof is set to the number of bits corresponding to the number of bits selected by a predetermined method for L-1 or L-2.
  • the toggle data included in the output data of the LDTS replacement unit 36 is not likely to be biased to a specific frequency.
  • the toggle data generated by the LDTS generator 37a of FIG. 15 has a slightly higher toggle rate than the toggle data generated by the LDTS generator 37 of FIG. 13, but is much more than the scrambled data containing valid information.
  • the toggle ratio of 1 and 0 can be reduced, and power consumption can be suppressed.
  • the downlink transmission unit 11 when the downlink transmission unit 11 according to the second improvement example transmits the information of the container including the null data to the transmission path 5, the toggle data having a sufficiently small toggle rate and the toggle data are identified. Since the header for this purpose is transmitted to the transmission path 5, the power consumption on the transmission path 5 can be sufficiently reduced.
  • FIG. 17 is a block diagram of a third improvement example of the downlink transmission unit 11 of FIG.
  • the downlink transmission unit 11 of FIG. 17 includes a PRBS generator (pseudo-random number generator) 41, an LDTS replacement unit 42, and an FEC (Forward Error Correction) unit 43. It has a delay device 44.
  • the PRBS generator 41 generates a pseudo-random number bit string.
  • the internal configuration of the PRBS generator 41 is, for example, as in FIG. 6, exclusively for a shift register having a plurality of registers, the output of the register in the final stage in the shift register, and the output of any register other than the final stage. It has an XOR calculator that calculates the logical sum, and the output signal of the XOR calculator is input to the first-stage register in the shift register. Since the specific internal configuration of the PRBS generator 41 is not limited, various modifications can be considered.
  • the LDTS replacement unit 42 selects the pseudo-random number bit string generated by the PRBS generator 41 in one block out of several blocks in the frame, and selects the container output from the framer 22 in the other blocks.
  • FIG. 18 is a block diagram showing an example of the internal configuration of the LDTS replacement unit 42.
  • FIG. 19A is a diagram showing an example of a container output from the framer 22.
  • An invalid address not used in the communication system 1 is stored in the destination address of the header of the container corresponding to one block out of several blocks in the frame, and null data is stored in the payload. By storing an invalid address in the destination address, the reception process on the receiving side can be simplified and the power consumption can be reduced.
  • the LDTS replacement unit 42 in FIG. 18 includes an inverter 45, a first selector 46, a counter 47, and a second selector 48.
  • the inverter 45 inverts the pseudo-random number bit string generated by the PRBS generator 41.
  • the output of the inverter 45 is referred to as an inverted pseudo-random number bit string.
  • the counter 47 alternately counts for L bits and counts for L-1 bits.
  • the first selector 46 selects an inverted pseudo-random number bit string while the counter 47 is counting for L bits, and selects a pseudo-random number bit string while counting for L-1 bits.
  • the second selector 48 selects the output signal of the container or the first selector 46 output from the framer 22 based on the control signal from the scheduler 23.
  • the signal selected by the second selector 48 is the output signal of the LDTS replacement unit 42.
  • FIG. 19B is a diagram showing an example of output data of the LDTS replacement unit 42. As shown in FIG. 19B, in one block out of several blocks in the frame, the inverted pseudo-random number bit string for L bits and the pseudo-random number bit string for L-1 bits are output alternately.
  • an inverted pseudo-random number bit string! It is expressed as PRBS
  • the pseudo-random number bit string is expressed as PRBS.
  • the FEC unit 43 adds an error correction code to the output signal of the LDTS replacement unit 42.
  • the P / S 24 converts the output signal of the FEC unit 43 into serial data.
  • FIG. 19C is a diagram showing an example of the output signal of the FEC unit 43.
  • the FEC unit 43 adds an error correction code (Parity) to each container corresponding to each block. For example, an error correction code is added to the end of the pseudo-random number bit string replaced by the LDTS replacement unit 42.
  • Parity error correction code
  • the delay device 44 is a pseudo-random number bit string output from the PRBS generator 41 only for the time required for the pseudo-random number bit string output from the PRBS generator 41 to pass through the LDTS substitution unit 42, the FEC unit 43, and the P / S 24. To delay.
  • the scrambler 25 calculates the exclusive OR of the serial data output from the P / S 24 and the pseudo-random number bit string output from the delay device 44. More specifically, the scrambler 25 is an exclusive OR of the inverted pseudo-random number bit string in the serial data and the pseudo-random number bit string delayed by the delay device 44 for L bits in one block in the frame. A certain 1 is output, and for the next L-1 bit, the operation of outputting 0, which is the exclusive OR of the pseudo-random number bit string in the serial data and the pseudo-random number bit string delayed by the delay device 44, is alternately performed. repeat. As a result, the scrambler 25 outputs low-density toggle data in one block out of several blocks in the frame.
  • the scrambler 25 calculates the exclusive OR of the container output from the framer 22 and the pseudo-random number bit string delayed by the delay device 44, except for one block out of several blocks in the frame. As a result, the scrambler 25 scrambles the container output from the framer 22.
  • the output data of the scrambler 25 is adjusted in output level by the mapper 26 according to the modulation method, gain-adjusted by the output amplifier 27, and transmitted to the transmission path 5.
  • FIG. 19D is a diagram showing an example of scramble data output from the scrambler 25.
  • the scrambler 25 in one block out of several blocks in the frame, "1" is followed by the number of L bits which is the number of connection stages of the shift register 31 in the PRBS generator 41, and "0" is followed by L-1 bits. Toggle data is output.
  • the LDTS replacement unit 42 of FIG. 18 may be provided instead of the LDTS replacement unit 42 of FIG. 18, the LDTS replacement unit 42 of the first modification shown in FIG. 20 may be provided.
  • the LDTS replacement unit 42 of FIG. 20 has an inverter 51, a first counter 52, a second counter 53, a first selector 54, and a second selector 55.
  • the inverter 51 outputs an inverted pseudo-random number bit string obtained by inverting the pseudo-random number bit string generated by the PRBS generator 41.
  • the first counter 52 counts L bits or L-1 bits by a predetermined method.
  • the second counter 53 counts L-1 bits or L-2 bits by a predetermined method.
  • the first selector 54 continues to select the inverted pseudo-random number bit string output from the inverter 51 while the first counter 52 counts L bits or L-1 bits. Next, while the second counter 53 counts the L-1 bit or the L-2 bit, the selection of the pseudo-random number bit string is continued. The first selector 54 alternately selects the inverted pseudo-random number bit string and the pseudo-random number bit string.
  • the second selector 55 selects the output data of the first selector 54 for one block out of several blocks in the frame, and the frame for the remaining blocks. Select the container output from.
  • FIG. 21A to 21D are timing diagrams of the downlink transmission unit 11 corresponding to the LDTS replacement unit 42 of FIG. 20.
  • FIG. 21A is the output data of the framer 22, which is the same as that of FIG. 19A.
  • FIG. 21B is the output data of the LDTS replacement unit 42, and data different from that of FIG. 19B is output for one block out of several blocks in the frame.
  • This data is the inverted pseudo-random number data continuously output from the inverter 51 of FIG. 20 during the L bit or L-1 bit selected by the predetermined method, and the L-1 bit or the L-1 bit selected by the predetermined method. It is data including pseudo-random data continuously output from the PRBS generator 41 for L-2 bits.
  • FIG. 21C is the output data of the FEC unit 43, and similarly, the inverted pseudo-random number data continuously output from the inverter 51 of FIG. 20 for the L bit or the L-1 bit selected by a predetermined method, and a predetermined value. It is the data including the pseudo-random number data continuously output from the PRBS generator 41 during the L-1 bit or the L-2 bit selected by the method of.
  • FIG. 21D is the output data of the scrambler 25, and toggle data different from that of FIG. 19D is output.
  • the toggle data of FIG. 21D continues between "1" selected by a predetermined method for L-1 or L-1 bits and L-1 or L-2 bits selected by a predetermined method. It is the data including "0" alternately.
  • the LDTS replacement unit 42 in FIG. 20 selects the number of bits in which the signal logic "1” continues from L bits or L-1 bits by a predetermined method, and selects the number of bits in which the signal logic "0" continues from L-.
  • An example of selecting from 1 bit or L-2 bit by a predetermined method is shown, but the number of bits of the signal logic "1" and "0" may be arbitrarily set.
  • FIG. 22 is a block diagram showing the internal configuration of the LDTS replacement portion 42 of the second modification.
  • the LDTS replacement unit 42 of FIG. 22 includes an inverter 56, a first selector 57, a selection control unit 58, and a second selector 59.
  • the inverter 56 generates an inverted pseudo-random number bit string obtained by inverting the pseudo-random number bit string generated by the PRBS generator 41.
  • the first selector 57 selects either a pseudo-random number bit string generated by the PRBS generator 41 or an inverted pseudo-random number bit string output from the inverter 56 based on the control signal from the selection control unit 58. do.
  • the selection control unit 58 outputs a control signal for switching the selection of the first selector 57 at an arbitrary timing.
  • the selection control unit 58 may randomly switch the selection of the first selector 57 based on a pseudo-random number or the like.
  • a pseudo-random number or the like.
  • FIG. 22 an example in which the first selector 57 selects the inverted pseudo-random number bit string is shown, but the number of bits for which the first selector 57 continuously selects the inverted pseudo-random number bit string is arbitrary. Therefore, there is no limitation of L bit or L-1 bit as shown in FIG.
  • the second selector 59 selects either the container output from the framer or the output signal of the first selector 57 based on the control signal from the scheduler.
  • FIG. 23 is a diagram showing an example of scramble data output from the scrambler 25 when the LDTS replacement unit 42 of FIG. 22 is used.
  • the scrambled data includes three containers (Container # 1 to # 3) and one container (Container # 4) including a header, toggle data of arbitrary period, and parity. The data of these four containers are repeatedly output in order.
  • the cycle of the toggle data can be arbitrarily changed in one block out of several blocks in the frame, so that the toggle data can be lengthened to the maximum, or in some cases, the toggle data can be lengthened as much as possible.
  • the signal logic can be changed at any timing.
  • the serial data in which the error correction code is added to the pseudo-random number bit string and the pseudo-random number bit string are exclusive. Generate toggle data by XOR.
  • the error correction code since it is premised that the error correction code is not added by the FEC unit 43 for the container to be replaced with the toggle data, it is necessary to perform a process different from that of other containers. Moreover, even if there is an error in the header information of the container to be replaced with the toggle data, it cannot be remedied.
  • the container to be replaced with toggle data and the other containers can be treated in the same way, and the FEC unit 43 can add an error correction code and then convert the data into serial data.
  • the FEC unit 43 adds an error correction code and then converts it to serial data, even if there is an error in the header part, it can be relieved, and the toggle data can be transferred to other toggle data on the receiving side. There is no risk of misrecognizing it as data.
  • the present technology can have the following configurations.
  • a transmission device that transmits information generated by an information source and divided into blocks to a transmission path in frame units including a plurality of the blocks. When the amount of information to be transmitted is less than the transmission capacity of the transmission path, one block out of several blocks in the frame either stops sending information to the transmission path or within the frame.
  • a transmission device including a transmission unit that transmits toggle data having a longer cycle of information transition than information other than the above-mentioned one block to the transmission path.
  • the transmission unit transmits data of a specific signal logic to the transmission path or sets the transmission path to high impedance within a period in which the transmission of information to the transmission path is stopped (2).
  • the transmission device according to 1).
  • the transmission unit sets the destination address of the block that stops the transmission of information to the transmission path to an address different from the address of the receiving device that receives information via the transmission path (3).
  • the transmission device according to 1) or (2).
  • the transmission unit is a scrambler that generates scrambled data obtained by scrambling the information generated by the information source regardless of whether or not the transmission of information to the transmission path is stopped.
  • the transmitter according to any one of (1) to (3).
  • the transmission unit performs a predetermined resynchronization pattern on the transmission path after the period for stopping the transmission of information to the transmission path has elapsed and before the transmission of information to the transmission path is resumed.
  • the transmission unit selects either one of the scrambled data and a predetermined resynchronization pattern used for synchronous reproduction processing of information received by the receiving device via the transmission path.
  • the transmitting device according to (4) which has a selector for transmitting to a transmission path.
  • the transmission device according to (6) wherein the transmission unit has a scheduler that controls selection of the selector based on a control signal transmitted by the reception device via the transmission path.
  • the transmission unit has a scrambler that generates scrambled data obtained by scrambling the information generated by the information source.
  • the scrambler A shift register having a plurality of registers for sequentially shifting serial data according to information generated by the information source, and a shift register. It has a logical operation unit that generates scrambled data by a predetermined logical operation between the data shifted by the shift register and the serial data input to the shift register.
  • the transmission unit transfers information transmitted to the transmission path in one block out of several blocks in the frame at a cycle corresponding to the number of stages of the plurality of registers in the shift register, according to (1). Transmitter. (9) In one block out of several blocks in the frame, the transmission unit is continuously 1 by the number of bits corresponding to the number of the plurality of registers in the shift register, and the plurality of blocks in the shift register.
  • the transmission device which transmits information in which 0 is continuously continued by the number of registers-1 minute of the number of registers in the transmission path.
  • the transmission unit uses a predetermined method to select either the number of the plurality of registers in the shift register or the number of the plurality of registers-1. 1 is continuously continued for the number of bits selected, and either the number -1 of the plurality of registers in the shift register-1 or the number 2 of the plurality of registers-2 is selected by a predetermined method.
  • the transmission device which transmits information in which 0 is continuously continued by the number of bits of a minute to the transmission path.
  • the transmission unit uses an address different from the address of the receiving device connected to the transmission path as the destination address before transmitting information to the transmission path.
  • the transmission device according to any one of (8) to (10), which transmits the header information to be transmitted to the transmission path.
  • (12) The transmission device according to (11), wherein the header information includes identification information of the toggle data.
  • the transmitter is A pseudo-random number generator that generates a pseudo-random number signal,
  • the transmission device according to (1), wherein one block out of several blocks in the frame has a scrambler that generates the toggle data based on the pseudo-random number signal.
  • the information generated by the information source is selected, and in the one block, the pseudo-random number signal is selected.
  • An error correction processing unit that adds an error correction code to the information selected in the replacement unit, and an error correction processing unit.
  • a delay device that delays the pseudo-random number signal for a predetermined period is provided. 23.
  • the scrambler generates the toggle data based on the output signal of the error correction processing unit and the output signal of the delay device in one block out of several blocks in the frame. Transmitter.
  • the predetermined period is a period from the generation of the pseudo-random number signal by the pseudo-random number device to the input of the output signal of the error correction processing unit to the scrambler.
  • the scrambler is an exclusive OR of the output signal of the error correction processing unit and the output signal of the delay device, or the output signal of the error correction processing unit and the above.
  • the pseudo-random number device has a shift register having a plurality of registers.
  • the scrambler is continuously followed by the first signal logic for the number of bits corresponding to the number of the plurality of registers in the shift register, and the plurality of blocks in the shift register.
  • the pseudo-random number device has a shift register having a plurality of registers, and the scrambler has the number of the plurality of registers in the shift register and the number of the plurality of registers in the shift register in one block out of several blocks in the frame.
  • the first signal logic is continuously continued for the number of bits selected by a predetermined method from any one of the plurality of registers -1, and the number -1 of the plurality of registers in the shift register and the number -1 are described.
  • the scrambler generates the toggle data in which the cycle is maximized or the cycle can be arbitrarily selected in one block out of several blocks in the frame.
  • Device. (19) The transmission device according to any one of (1) to (18), wherein the transmission unit transmits information to the transmission path within a period allocated by TDD (Time Division Duplex). (20) Master device and A slave device that transmits information generated by an information source and divided into blocks according to an instruction from the master device to the master device via a transmission path in frame units including a plurality of the blocks is provided.
  • the slave device When the amount of information generated by the information source is smaller than the transmission capacity of the transmission path, the slave device transmits information to the transmission path in one block out of several blocks in the frame.
  • a communication system having a transmission unit that stops the operation or sends toggle data having a longer cycle of information transition than information other than the one block in the frame to the transmission path.
  • An information transmission method in which information generated by an information source and divided into blocks is transmitted to a transmission path in frame units including a plurality of the blocks. When the amount of information generated by the information source is less than the transmission capacity of the transmission path, one block out of several blocks in the frame either stops sending information to the transmission path. Alternatively, an information transmission method for transmitting toggle data having a longer cycle of information transition than information in a block other than the one block to the transmission path.
  • 1 communication system 2 1st information source, 3 1st sink device, 4 1st SerDes section, 5 transmission path, 6 2nd SerDes section, 7 2nd sink device, 8 2nd information source, 11 downlink transmitter, 12 uplink receiver, 13 downlink receiver, 14 uplink transmitter, 21 buffer, 22 framer, 23 scheduler, 24 parallel-serial converter, 25 scrambler, 26 mapper, 27 output amplifier.
  • 31 shift counter 32 first XOR calculator, 33 second XOR calculator, 34 resynchronization pattern generator, 35 selector, 36 LDTS converter, 37 LDTS generator, 38 selector, 41 PRBS generator.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)

Abstract

［課題］情報送信時の消費電力を低減できる。 ［解決手段］情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路に送出する送信装置は、送信されるべき情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を備える。

Description

送信装置、通信システム、及び情報送信方法
　本開示は、送信装置、通信システム、及び情報送信方法に関する。
　近年、自動車分野においては、運転支援システムや自動運転技術のため、車外環境認識用に様々なセンサを用いている。これらのセンサの一つとして、イメージセンサを内蔵したカメラを用いるのが一般的である。カメラで撮像した信号は、高速シリアルインターフェースのシステムの伝送経路を介して、認識処理を行うECUに伝送される。伝送経路では、カメラ以外の種々のセンサの情報も伝送されるが、カメラからの撮像信号の情報量は、他のセンサの情報量よりも圧倒的に多いのが一般的であるため、伝送経路を介して伝送される情報の大半は、カメラからの撮像信号であることが多い。
http://www.ti.com/lit/an/slyt581/slyt581.pdf https://www.sony-semicon.co.jp/products/lsi/gvif/technology.html
　伝送経路は、伝送可能な情報の伝送容量が決まっており、伝送容量を超える情報を伝送することはできない。伝送容量に満たない情報量の情報を伝送経路で伝送する場合、伝送経路の伝送容量を有効活用できないため、伝送経路で伝送するべき情報源の情報量を、伝送経路の伝送容量に一致させるのが望ましい。しかしながら、実際には一致させるのは困難であり、通常は、情報源の情報量よりも伝送経路の伝送容量を大きくし、伝送容量に余裕がある分は、無効なデータ（ヌルデータとも呼ぶ）を伝送経路に送出するなどしている。無効なデータは、受信装置が本来必要としないデータであるにもかかわらず、伝送エネルギを消費するため、できる限り無効なデータを伝送経路に送出しないのが望ましい。特に、車載カメラの撮像信号を伝送する送信装置は、多くの場合、電源から離れた車体表面に配置されるため、余裕のある電源供給が困難であり、同時に動作環境の温度条件も厳しい。このため車載カメラには消費電力を極力抑えることが求められる。
　そこで、本開示では、情報送信時の消費電力を低減できる送信装置、通信システム、及び情報送信方法を提供するものである。
　上記の課題を解決するために、本開示によれば、情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路に送出する送信装置であって、
　送信されるべき情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を備える、送信装置が提供される。
　前記送信部は、前記伝送経路への情報の送出を停止する期間内では、前記伝送経路に特定の信号論理のデータを送出するか、又は前記伝送経路をハイインピーダンスに設定してもよい。
　前記送信部は、前記伝送経路への情報の送出を停止する前記１ブロックの宛先アドレスを、前記伝送経路を介して情報を受信する受信装置のアドレスとは異なるアドレスに設定してもよい。
　前記送信部は、前記伝送経路への情報の送出を停止するか否かに関係なく、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有してもよい。
　前記送信部は、前記伝送経路への情報の送出を停止する期間が経過した後、前記伝送経路への情報の送出を再開するまでの間に、所定の再同期パターンを前記伝送経路に送出し、
　前記再同期パターンは、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられてもよい。
　前記送信部は、前記スクランブルデータと、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられる所定の再同期パターンとのいずれか一方を選択して前記伝送経路に送出する選択器を有してもよい。
　前記送信部は、前記受信装置が前記伝送経路を介して送信した制御信号に基づいて、前記選択器の選択を制御するスケジューラを有してもよい。
　前記送信部は、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有し、
　前記スクランブラは、
　前記情報源にて発生された情報に応じたシリアルデータを順にシフトさせる複数のレジスタを有するシフトレジスタと、
　前記シフトレジスタでシフトされたデータと前記シフトレジスタに入力される前記シリアルデータとの所定の論理演算により、前記スクランブルデータを生成する論理演算器と、を有し、
　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの段数に応じた周期で前記伝送経路に送出される情報を遷移させてもよい。
　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して０が続く情報を前記伝送経路に送出してもよい。
　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して０が続く情報を前記伝送経路に送出してもよい。
　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路に情報を送出する前に、前記伝送経路に接続された受信装置のアドレスとは異なるアドレスを宛先アドレスとするヘッダ情報を前記伝送経路に送出してもよい。
　前記ヘッダ情報は、前記トグルデータの識別情報を含んでもよい。
　前記送信部は、
　疑似乱数信号を生成する疑似乱数器と、
　前記フレーム内の数ブロックのうち１ブロックでは、前記疑似乱数信号に基づいて前記トグルデータを生成するスクランブラと、を有してもよい。
　前記フレーム内の前記１ブロック以外のブロックでは、前記情報源にて発生された情報を選択し、前記１ブロックでは前記疑似乱数信号を選択する置換部と、
　前記置換部で選択された情報に誤り訂正符号を付加する誤り訂正処理部と、
　前記疑似乱数信号を所定の期間遅延させる遅延器と、を備え、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号とに基づいて、前記トグルデータを生成してもよい。
　前記所定の期間は、前記疑似乱数器が前記疑似乱数信号を生成してから、前記誤り訂正処理部の出力信号が前記スクランブラに入力されるまでの期間であり、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号との排他的論理和、又は前記誤り訂正処理部の出力信号と前記遅延器の出力信号の反転信号との排他的論理和により、前記トグルデータを生成してもよい。
　前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成してもよい。
　前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成してもよい。
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、周期を最大限大きくするか、又は任意に周期を選択可能な前記トグルデータを生成してもよい。
　前記送信部は、TDD（Time Division Duplex）で割り当てられた期間内に、前記伝送経路に情報を送出してもよい。
　本開示の他の一態様によれば、マスタ装置と、
　前記マスタ装置からの指示に従って、情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路を介して前記マスタ装置に送信するスレーブ装置と、を備え、
　前記スレーブ装置は、前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を有する、通信システムが提供される。
　本開示の他の一態様によれば、情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で情報を伝送経路に送出する情報送信方法であって、
　前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記１ブロック以外のブロック内の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する、情報送信方法が提供される。
本開示による通信システムの概略構成を示すブロック図。 TDD方式を説明する図。 図１のダウンリンク送信部の内部構成の一例を示すブロック図。 フレームのデータ構成の一例を示す図。 フレーマから出力されるフレームのデータ構成を示す図。 スクランブラの内部構成の一例を示すブロック図。 変調方式がＮＲＺの場合の出力レベルの一例を示す図。 変調方式がＰＡＭ４の場合の出力レベルの一例を示す図。 第ｎの情報源が情報を出力しない場合のフレーマから出力されるフレームのデータ構成を示す図。 図３のダウンリンク送信部の第１改善例のブロック図。 再同期パターン付加器の内部構成の一例を示すブロック図。 第１の改善例によるフレーマの出力データを示す図。 第１の改善例によるスクランブルデータを示す図。 第１の改善例による再同期パターン付加器の出力データを示す図。 第１の改善例による出力アンプの出力データを示す図。 図３のダウンリンク送信部の第２の改善例のブロック図。 ＬＤＴＳ置換部の内部構成の一例を示すブロック図。 スクランブラから出力されるスクランブルデータのデータ構成を示す図。 ＬＤＴＳ置換部の出力データを示す図。 図１３のＬＤＴＳ生成器の一変形例の内部構成を示すブロック図。 ＬＤＴＳ置換部の出力データを示す図。 図３のダウンリンク送信部の第３の改善例のブロック図。 ＬＤＴＳ置換部の内部構成の一例を示すブロック図。 フレーマから出力されるコンテナの一例を示す図。 ＬＤＴＳ置換部の出力データの一例を示す図。 ＦＥＣ部の出力信号の一例を示す図。 スクランブラから出力されるスクランブルデータの一例を示す図。 ＬＤＴＳ置換部の第１変形例のブロック図。 図２０のＬＤＴＳ置換部に対応するダウンリンク送信部のタイミング図。 ＬＤＴＳ置換部の出力データを示す図。 ＦＥＣ部の出力データを示す図。 スクランブラの出力データを示す図。 第２変形例のＬＤＴＳ置換部の内部構成を示すブロック図。 図２２のＬＤＴＳ置換部を用いた場合のスクランブラから出力されるスクランブルデータの一例を示す図。
　以下、図面を参照して、送信装置、通信システム、及び情報送信方法の実施形態について説明する。以下では、送信装置、通信システム、及び情報送信方法の主要な構成部分を中心に説明するが、送信装置、通信システム、及び情報送信方法には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（通信システムの概略構成）
　図１は本開示による通信システム１の概略構成を示すブロック図である。図１の通信システム１は、第１の情報源（Source #1）２と、第１のシンク装置（Sink #2）３と、第１のSerDes部（SerDes1）４と、伝送経路（cable）５と、第２のSerDes部（SerDes2）６と、第２のシンク装置（Sink #3）７と、第２の情報源（Source #4）８とを備えている。第１のSerDes部４と第２のSerDes部６のそれぞれは、送信装置及び受信装置として機能する。より具体的には、第１のSerDes部４が送信装置として機能する場合、第２のSerDes部６は受信装置として機能する。また、第２のSerDes部６が送信装置として機能する場合、第１のSerDes部４は受信装置として機能する。以下では、第１のSerDes部４が送信装置として機能し、第２のSerDes部６が受信装置として機能する場合の構成及び動作を主に説明する。第２のシンク装置７と第２の情報源８は、例えばホスト装置に内蔵されていてもよい。
　第１のSerDes部４と第２のSerDes部６は、１本のケーブル（伝送経路）５で繋がっており、このケーブル５を介して、双方向に信号を伝送する。より具体的には、第１のSerDes部４と第２のSerDes部６は、例えばTDD（Time Division Duplexing）方式にて双方向に信号を伝送する。図１では、第１のSerDes部４から第２のSerDes部６に情報をシリアル伝送する伝送経路５上の信号経路をダウンリンク又はフォワードチャネルと呼び、第２のSerDes部６から第１のSerDes部４に情報をシリアル伝送する伝送経路５上の信号経路をアップリンク又はリバースチャネルと呼ぶ。また、本実施の形態では、ダウンリンクがアップリンクよりも情報量が多いことを想定している。
　第１のSerDes部４は、ダウンリンク送信部（Dn Tx）１１と、アップリンク受信部（Up Rx）１２とを有する。第２のSerDes部６は、ダウンリンク受信部（Dn Rx）１３と、アップリンク送信部（Up Tx）１４とを有する。
　第１の情報源２は、例えば１つ以上のセンサを有する。各センサは、センシング情報を出力する。センサの中にはイメージセンサが含まれていてもよい。イメージセンサは、撮像された撮像信号を出力する。撮像信号は、動画像信号でもよいし、静止画像信号でもよい。以下では、第１の情報源２から出力される種々のセンシング情報を総称して、「情報」と呼ぶ。
　第１の情報源２から出力される情報は、第１のSerDes部４内のダウンリンク送信部１１に入力される。ダウンリンク送信部１１は、第１の情報源２からの情報に対してパケット処理を行ってシリアルデータに変換し、伝送経路５に送出する。第１の情報源２以外に別の情報源が存在してもよい。各情報源から出力される情報は、第１のSerDes部４内のダウンリンク送信部１１に送信される。
　第１のSerDes部４内のアップリンク受信部１２は、伝送経路５上のアップリンクにて送信されたシリアルデータを受信し、パラレルデータに変換する。このパラレルデータは、第１のシンク装置３で受信される。第１のシンク装置３が受信するパラレルデータの中には、第２の情報源８からの制御信号が含まれている。制御信号は、イメージセンサ等の各種センサの動作条件や動作モード等を制御する情報を含んでいてもよい。第１のシンク装置３とアップリンク受信部１２との間の制御信号の送受は、例えばI2C（Inter-Integrated Circuit）通信又はGPIO（General Purpose Input/Output）で行う。
　第２の情報源８は、第１のシンク装置３に送信するべき情報を第２のSerDes部６内のアップリンク送信部１４に送信する。また、第２のSerDes部６内のダウンリンク受信部１３は、受信されたシリアルデータをパラレルデータに変換して、第２のシンク装置７に送信する。
　上述したように、第１のSerDes部４と第２のSerDes部６は、例えばTDD方式にてシリアルデータを送受することができる。図２はTDD方式を説明する図である。本実施形態では、第１の情報源２から伝送経路５を介して第２のシンク装置７に、例えばイメージセンサを含む種々のセンサのセンシングデータを送信することを想定している。撮像信号等のセンシングデータは、ダウンリンクにて送信される。また、第２の情報源８が第１のシンク装置３に送信する制御信号は、アップリンクにて送信される。本開示による通信システム１では、伝送経路５上のダウンリンクの情報量は、アップリンクの情報量よりもはるかに多い。そこで、図２に示すように、ダウンリンクの情報を送受する期間を、アップリンクの情報を送受する期間よりも長くして、ダウンリンクとアップリンクで、送受される情報量を相違させている。図２の例では、時刻ｔ１～ｔ２ではアップリングの情報（第２の情報源８からの制御信号など）を送受し、その後の時刻ｔ３～ｔ４にダウンリークの情報（第１の情報源２からのセンシングデータなど）を送受する。時刻ｔ３～ｔ４の期間は、時刻ｔ１～ｔ２の期間よりも長いため、ダウンリンクの情報量をアップリンクの情報量よりも増やすことができる。時刻ｔ０～ｔ４の期間が1TDDサイクルであり、複数のTDDサイクルが繰り返される。
　図３は図１のダウンリンク送信部１１の内部構成の一例を示すブロック図である。図３のダウンリンク送信部１１は、バッファ２１と、フレーマ２２と、スケジューラ２３と、パラレル－シリアル変換器（Ｐ／Ｓ）２４と、スクランブラ２５と、マッパ２６と、出力アンプ２７とを有する。
　バッファ２１は、第１の情報源２から出力された情報をいったん保持する。バッファ２１は、伝送速度を調整するために設けられている。一般に、第１の情報源２に含まれる種々のセンサが出力するセンシングデータのデータレートと伝送経路５の伝送レートとは異なっていることから、バッファ２１で速度調整を行い、適切なタイミングでフレーマ２２に第１の情報源２からの情報を送信する。なお、通常は、第１の情報源２のデータレートよりも、伝送経路５の伝送レートを速くする。
　フレーマ２２は、第１の情報源２からブロック単位で送信される情報に基づいて、フレーム単位のパケットデータを生成する。フレームを構成するパケットデータのデータ構成については後述する。Ｐ／Ｓ２４は、フレーマ２２が生成したパケットデータをシリアルデータに変換する。
　スクランブラ２５は、Ｐ／Ｓ２４から出力されたシリアルデータに対して所定のスクランブル処理を行ってスクランブルデータを生成する。スクランブラ２５は、例えば、シリアルデータの信号論理が変化するタイミングをランダム化する処理を行う。スクランブラ２５は、伝送経路５への情報の送出を停止するか否かに関係なく、第１の情報源２にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成してもよい。
　マッパ２６は、変調方式（ＮＲＺ、ＰＡＭ４など）に応じて、信号レベルを変換する。マッパ２６の出力信号は出力アンプ２７に入力される。出力アンプ２７は、マッパ２６の出力信号をゲイン調整して伝送経路５に送出する。
　図４はフレームのデータ構成の一例を示す図である。図示のように、フレームは、複数のコンテナを有する。各コンテナは、フレーム内のブロック単位で生成される。各コンテナは、ヘッダと、ペイロードと、パリティとを有する。
　ヘッダは、ペイロードの伝送先を示すアドレス情報などを含む。ペイロードは、送受される信号に含まれるデータの本体部分である。ペイロードは、映像信号の他に、第１のSerDes部４と第２のSerDes部６を制御するためのＯＡＭ（Operations, Administration, Maintenance）を含んでいる。パリティは、ペイロードの誤り検出もしくは誤り訂正処理のためのビット又はビット列である。ヘッダは、データ識別情報と、宛先アドレスと、その他情報とを有する。データ識別情報は、ペイロード内のデータの種類を特定する情報である。宛先アドレスは、フレームを受信する受信装置のアドレスである。
　図５はフレーマ２２から出力されるフレームのデータ構成を示す図である。図５は、通信システム１内に第１の情報源２の他に別の情報源（以下、第ｎの情報源２ａ（Source #n）と呼ぶ）がある例を示している。図５は、第１の情報源２、第ｎの情報源２ａ、及び第１のSerDes部４のデータレートの比率が３：１：４の例を示している。
　図５に示すように、フレーマ２２は、スケジューラ２３からの制御に基づいて、コンテナ内のペイロードのタイミングに合わせて、第１の情報源２及び第ｎの情報源２ａから出力されて一時的にバッファ２１に保持された情報を読み出す。フレーマ２２は、まず最初に、第１の情報源２からの情報をコンテナ（Container #1～#3）のペイロードに格納するとともに、ヘッダにデータ識別情報（例えば映像信号）、宛先アドレス（ここでは、第２のシンク装置７（Sink #3）のアドレス）、パリティを付加して、コンテナを完成させる。フレーマ２２は、第１の情報源２から出力された情報に基づく３つのコンテナ（Container #1～#3）を順に生成する。
　次に、フレーマ２２は、第ｎの情報源２ａからの情報をコンテナ（Container #4）のペイロードに格納するとともに、ヘッダにデータ識別情報（例えばオーディオ信号）、宛先アドレス（第２のシンク装置７（Sink #3）、パリティを付加して、コンテナを完成させる。フレーマ２２は、第ｎの情報源２ａから出力された情報に基づく１つのコンテナ（Container #4）を生成して出力する。
　その後、フレーマ２２は、第１の情報源２からの情報に基づく３つのコンテナ（Container #1～#3）と、第ｎの情報源２ａからの情報に基づく１つのコンテナ（Container #4）とを順繰りに生成する処理を繰り返す。これにより、複数のコンテナを含むフレームが生成される。フレーマ２２は、生成したコンテナを順に出力する。
　Ｐ／Ｓ２４は、フレーマ２２から順に出力されるコンテナをシリアルデータに変換する。このシリアルデータは、スクランブラ２５にビット単位で入力される。
　図６はスクランブラ２５の内部構成の一例を示すブロック図である。図６に示すように、スクランブラ２５は、Ｌ個（Ｌは２以上の整数）のレジスタ３０が直列に接続されたシフトレジスタ３１と、第１のＸＯＲ演算器３２と、第２のＸＯＲ演算器３３とを有する。
　第１のＸＯＲ演算器３２は、シフトレジスタ３１の最終段のレジスタの出力データと、最終段以外のいくつかのレジスタの出力データとの排他的論理和の演算結果を出力する。第１のＸＯＲ演算器３２の出力データは、初段のレジスタと第２のＸＯＲ演算器３３に入力される。第１のＸＯＲ演算器３２の出力データをシフトレジスタ３１の初段のレジスタの入力側に帰還させることで、シフトレジスタ３１は、ゼロを除く１～２Ｌ－１のシリアルデータをランダムに生成することができる。このように、シフトレジスタ３１と第１のＸＯＲ演算器３２により、疑似乱数を生成できる。
　第２のＸＯＲ演算器３３は、Ｐ／Ｓ２４から出力されたシリアルデータと、第１のＸＯＲ演算器３２の出力データとの排他的論理和の演算結果を出力する。第１のＸＯＲ演算器３２の出力データは疑似乱数であることから、第２のＸＯＲ演算器３３の出力データも疑似乱数化されたシリアルデータになる。スクランブラ２５は、第２のＸＯＲ演算器３３の出力データをスクランブルデータとして出力する。
　第１の情報源２から出力される情報が映像信号の場合、同じ信号論理（０又は１）のビットが長時間続くシリアルデータになりうる。このようなシリアルデータをダウンリンク受信部（Dn Rx）１３が受信すると、信号論理の変化点が存在しないために、受信データの同期再生を正しく行えないおそれがある。そこで、スクランブラ２５では、第１の情報源２からの情報に基づくシリアルデータを、意図的に疑似乱数化することで、信号論理の変化を強制的に生じさせる。これにより、受信側では、受信データの同期再生処理を正常に行うことができる。
　スクランブラ２５で生成されたスクランブルデータは、マッパ２６に入力される。マッパ２６は、変調方式に応じて、スクランブルデータの出力レベルを調整する。図７Ａは変調方式がＮＲＺ（non-return-to-zero）の場合の出力レベルの一例を示す図、図７Ｂは変調方式がＰＡＭ４（4 Pulse Amplitude Modulation）の場合の出力レベルの一例を示す図である。ＮＲＺの場合は、図７Ａに示すようにスクランブルデータが１であれば、出力レベルを所定の電圧レベルＡに設定し、０であれば、出力レベルを０に設定する。ＰＡＭ４の場合は、図７Ｂに示すように、スクランブルデータの連続した２ビットが（１，０）であれば出力レベルを所定の電圧レベルＢに設定し、（１，１）であれば出力レベルをＢの２／３に設定し、（０，１）であれば出力レベルをＢの１／３に設定し、（０，０）であれば出力レベルを０に設定する。マッパ２６で出力レベルが調整されたシリアルデータは、出力アンプ２７を介して伝送経路５に送出される。
　上述した図５では、第１の情報源２からの３つのコンテナと第ｎの情報源２ａからの１つのコンテナを合わせた４つのコンテナを順繰りに伝送する伝送容量を伝送経路５が有する例を示した。例えば、第ｎの情報源２ａが情報を出力しない場合には、伝送経路５が４つのコンテナ分の伝送容量を持っているにもかかわらず、フレーマ２２は３つのコンテナしか生成しないため、伝送効率が悪くなる。
　図８は第ｎの情報源２ａが情報を出力しない場合のフレーマ２２から出力されるフレームのデータ構成を示す図である。バッファ２１は、第ｎの情報源２ａが情報を出力するはずだった時刻に、無効データであるヌルデータを出力する。このため、コンテナ（Container #4）のペイロードはヌルデータを含み、ヘッダ内のデータ識別情報はヌルになる。
　ヌルデータを含むコンテナを設けることで、伝送経路５の伝送容量に見合った情報量の情報を伝送できるが、ヌルデータを含むコンテナは意味のない情報であり、消費電力を無駄に消費しているにすぎない。このため、図３のダウンリンク送信部１１の内部構成を一部変更して、送信するべき情報量が伝送経路５の伝送容量より少ない場合に、消費電力を無駄に消費しないようにするのが望ましい。以下に、図３のダウンリンク送信部１１の内部構成を変更した第１改善例～第３改善例を順に説明する。
　（ダウンリンク送信部１１の第１改善例）
　図９は図３のダウンリンク送信部１１の第１改善例のブロック図である。図９のダウンリンク送信部１１は、図３の構成に加えて、再同期パターン付加器（Resync Pattern Adder）２８を有する。再同期パターン付加器２８は、送信されるべき情報の情報量が伝送経路５の伝送容量より少ない場合には、フレーム内の数ブロックのうち１ブロックでは、伝送経路５への情報の送出を停止する。
　再同期パターン付加器２８は、スクランブラ２５から出力されたスクランブルデータを加工して、加工後のシリアルデータをマッパ２６に送信する。再同期パターン付加器２８は、スケジューラ２３からの制御に基づいて、伝送経路５への情報の送出を停止するタイミングを決定する。
　図１０は再同期パターン付加器２８の内部構成の一例を示すブロック図である。再同期パターン付加器２８は、再同期パターン生成器３４と、選択器３５とを有する。再同期パターン生成器３４は、伝送経路５への情報の送出を停止した後、伝送経路５への情報を再開する前に再同期パターンを生成する。再同期パターンは、情報を受信する受信装置（ダウンリンク受信部（Dn Rx）１３）によって受信され、情報の同期再生処理を行うために用いられる。
　選択器３５は、スケジューラ２３によるタイミング制御に基づいて、スクランブラ２５から出力されたスクランブルデータと、再同期パターン生成器３４で生成された再同期パターンとのいずれか一方を選択する。選択器３５で選択されたデータは、マッパ２６に送信される。
　図９のダウンリンク送信部１１の処理動作を説明するにあたって、第１の情報源２と送信装置の単位時間当たりの伝送レートの比率を３：４とする。よって、４つのコンテナに対して１つのコンテナの伝送を停止することで、第１の情報源２の伝送レートと送信装置の伝送レートとをほぼ一致させることができる。
　図１１Ａ、図１１Ｂ、図１１Ｃ及び図１１Ｄは第１改善例によるダウンリンク送信部１１内の各部のタイミング図である。図１１Ａに示すように、フレーマ２２には、バッファ２１に一時的に保持された第１の情報源２からの情報が順に入力され、入力された情報は、コンテナのペイロードに格納される。また、コンテナのヘッダには、データ識別情報、宛先アドレス、及びパリティが入力される。連続した３つのコンテナ（Container #1～#3）分の情報がバッファ２１から入力されると、次は無効なデータがコンテナ（Container #4）のペイロードに格納され、ヘッダのデータ識別情報にはヌルが入力され、宛先アドレスには、本通信システム１には存在しない無効なアドレス（アドレス＃Ｘ）が入力される。このコンテナは、無効なアドレスに対してヌルデータを伝送するため、極力消費電力を低減される目的から誤り訂正処理を停止させる。よって、パリティは不要であるため、ブランクのままにしておく。
　コンテナ（Container #4）の宛先アドレスを無効なアドレスにすることで、受信側では、このコンテナを無視することができ、受信処理を省略することができる。
　図１１Ａの例では、連続した４つのコンテナのうち１つのコンテナを無効なデータにしているが、無効なデータにするコンテナの割合は、第１の情報源２の情報量と伝送経路５の伝送容量との関係に依存し、その関係によっては図１１Ａとは異なる割合になりうる。バッファ２１に一時的に保持された情報のうち、どの情報に対応するコンテナをヌルデータにするかは、スケジューラ２３からのタイミング制御信号により制御される。スケジューラ２３は、第２の情報源８からの設定情報に基づいて、タイミング制御信号を生成することも可能である。
　フレーマ２２は、フレームを構成する個々のコンテナを順に出力する。Ｐ／Ｓ２４は、フレーマ２２から出力されたコンテナを順にシリアルデータに変換する。スクランブラ２５は、シリアルデータに対してスクランブル処理を施してスクランブルデータを生成する。図１１Ｂに示すように、スクランブルデータは、フレーマ２２から出力されたコンテナごとに生成される。スクランブラ２５は、４つのコンテナのうち１つのコンテナについては、ヌルデータに対応するスクランブルデータを生成する。
　再同期パターン付加器２８は、図１１Ｃに示すように、スケジューラ２３からのタイミング制御信号に基づいて、ヌルデータに対応するスクランブルデータを除去する。これにより、第１のSerDes部４から第２のSerDes部６への情報の伝送が停止される。情報の伝送を停止している間、伝送経路５上のダウンリンクの信号論理は、０又は１に固定にされるか、あるいは、ハイインピーダンスに設定される。よって、伝送経路５上での消費エネルギを最小化することができる。
　また、再同期パターン付加器２８は、図１１Ｃに示すように、いったん情報の送信を停止した後、情報の送信を再開する前に、所定の時間長さの再同期パターンを伝送経路５に送出する。
　再同期パターンは、例えばＰＲＢＳ（Pseudorandom Binary Sequence）等のランダム化されたパターンが望ましい。再同期パターンは、０と１の信号論理が変化する箇所を含んでおり、再同期パターンを受信した受信側では、再同期パターンを用いることで、その後に受信される情報を同期再生するためのクロック信号を生成することができる。
　再同期パターン付加器２８は、有効データに対応するコンテナについては、対応するスクランブルデータをそのまま出力する。マッパ２６は、再同期パターン付加器２８の出力データの出力レベルを変調方式に応じて調整する。出力アンプ２７は、マッパ２６の出力データをゲイン調整した上で、伝送経路５に送出する。出力アンプ２７は、図１１Ｄに示すように、ヌルデータのコンテナの送信期間内には、情報の送出を一旦停止させて、伝送経路５の信号レベルを固定又はハイインピーダンスに設定し、その後、情報の送出を再開する前に、伝送経路５に再同期パターンを送出する。
　このように、第１の改善例によるダウンリンク送信部１１は、第１の情報源２の情報量が伝送経路５の伝送容量よりも少ない場合には、フレーム内の無効な情報のコンテナを送信する際に、伝送経路５への情報の送出をいったん停止し、その後に情報の送出を再開する前に、再同期パターンを伝送経路５に送出してから、情報の送出を再開する。第１の改善例によれば、無効な情報を伝送経路５に送出しなくて済むため、伝送時の消費エネルギを抑制できる。また、伝送経路５への情報の送出を再開する前に再同期パターンを伝送経路５に送出するため、受信側では、再同期パターンに基づいて、情報の同期再生を行うためのクロックを生成できる。よって、伝送経路５への情報の送出を一旦停止して、その後に情報の送出を再開したときに、受信側で情報の同期再生処理を確実に行うことができる。
　（ダウンリンク送信部１１の第２の改善例）
　図１２は図３のダウンリンク送信部１１の第２の改善例のブロック図である。図１２のダウンリンク送信部１１は、図９の再同期パターン付加器２８の代わりに、ＬＤＴＳ置換部（Low Density Toggle Signal Replacer）３６を有する。ＬＤＴＳ置換部３６は、送信されるべき情報の情報量が伝送経路５の伝送容量より少ない場合には、フレーム内の数ブロックのうち１ブロックでは、フレーム内の１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを生成する。すなわち、フレーム内の数ブロックのうち１ブロックでは、情報が遷移する周期をより長くする。本明細書は、このような周期が長いトグルデータを、低密度（又は低周期）のトグルデータと呼ぶ。ここで、情報の遷移とは、伝送経路５上の信号論理が０から１、あるいは１から０に変化することを指す。
　図１３はＬＤＴＳ置換部３６の内部構成の一例を示すブロック図である。図１３に示すように、ＬＤＴＳ置換部３６は、トグルデータ（以下では、ＬＤＴＳとも呼ぶ）を生成するＬＤＴＳ生成器３７と、選択器３８とを有する。ＬＤＴＳ生成器３７が生成するトグルデータは、スクランブラ２５内の図６に示すシフトレジスタ３１が有する直列接続されたレジスタの接続段数Ｌに応じた周期で信号論理が変化するデータである。
　より具体的な一例として、ＬＤＴＳ生成器３７は、フレーム内の数ブロックのうち１ブロックでは、シフトレジスタ３１内の複数のレジスタの数分のビット数だけ連続して１が続き、シフトレジスタ３１内の複数のレジスタの数－１分のビット数だけ連続して０が続くトグルデータを生成する。
　あるいは、後述するように、ＬＤＴＳ生成器３７は、フレーム内の数ブロックのうち１ブロックでは、シフトレジスタ３１内の複数のレジスタの数と複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して１が続き、シフトレジスタ３１内の複数のレジスタの数－１と複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して０が続くトグルデータを生成してもよい。また、ＬＤＴＳ生成器３７は、上述の選択を行う手法として、例えば乱数発生器を用いてランダムに選択する手法や、予め設定された設定値に基づいて選択する方法などを用いることができる。
　図１２のダウンリンク送信部１１の処理動作を説明するにあたって、第１の情報源２と送信装置の単位時間当たりの伝送レートの比率を３：４とする。
　図１４Ａはスクランブラ２５から出力されるスクランブルデータのデータ構成を示す図である。それぞれ有効な情報を含む３つのコンテナ（Container #1～#3）に対応するスクランブルデータの後に、無効な情報を含む１つのコンテナ（Container #4）に対応するスクランブルデータが配置される。これら４つのコンテナに対応するスクランブルデータが順繰りにスクランブラ２５から出力される。無効な情報を含むコンテナ（Container #4）のペイロードには無効なデータが含まれ、ヘッダのデータ識別情報はヌルであり、宛先アドレスは通信システム１に存在しないアドレスに設定してもよい。
　図１４ＢはＬＤＴＳ置換部３６の出力データを示す図である。ＬＤＴＳ置換部３６は、スケジューラ２３からのタイミング制御信号により、ヌルデータを含むコンテナ（Container #4）のヘッダをそのまま残す。これは、第１の改善例では、図１１に示すようにヌルデータを含むコンテナのヘッダを除去していたこととの相違点である。また、ＬＤＴＳ置換部３６は、ヌルデータを含むコンテナのペイロードとパリティの代わりに、低密度で信号論理が変化するトグルデータ（ＬＤＴＳ）をコンテナ内に挿入する。より正確には、ＬＤＴＳ置換部３６は、スクランブラ２５の後段側に設けられるため、ヌルデータを含むコンテナに対応するスクランブルデータのヘッダ部分をそのまま残すとともに、コンテナのペイロードとパリティに対応する部分を低密度のトグルデータに置換する。ヘッダをそのまま残すのは、低周期のトグルデータを受信した第２のシンク装置７が、受信したトグルデータの種別を把握できるようにするためである。
　トグルデータの１と０が継続する周期は、スクランブラ２５内の図６に示すシフトレジスタ３１のレジスタ３０の接続段数Ｌに依存させる。図６に示すシフトレジスタ３１は、クロック信号の周期ごとに複数のレジスタ間でシリアルデータをシフトさせる。このため、シフトレジスタ３１の出力データ"１"の最大継続時間は、レジスタ３０の接続段数Ｌのビット数であり、出力データ"０"の最大継続時間は、レジスタの接続段数Ｌ－１のビット数である。したがって、シフトレジスタ３１の出力データのうち、１と０のトグル率が最小になるのは、１がＬビット続き、０がＬ－１ビット続く場合である。そこで、ＬＤＴＳ生成器３７は、１がＬビット続き、０がＬ－１ビット続くトグルデータを生成する。
　ＬＤＴＳ置換部３６は、ヌルデータを含まないコンテナに対応するスクランブルデータはそのまま出力し、ヌルデータ含むコンテナに対応するスクランブルデータは、ヘッダをそのまま残しつつ、コンテナのペイロードとパリティの部分をＬＤＴＳ生成器３７で生成されたトグルデータに置換して出力する。
　ＬＤＴＳ置換部３６の出力データは、マッパ２６に入力されて、変調方式に応じた信号レベルに変換された後、出力アンプ２７に入力されてゲイン調整された後、伝送経路５に送出される。出力アンプ２７は、第１の情報源２が出力したすべての情報に対応するすべてのコンテナのデータを伝送経路５に送出する。
　このように、ダウンリンク送信部１１の第２の改善例では、ヌルデータを含むコンテナについては、ヘッダをそのまま残しつつ、コンテナのペイロードとパリティの代わりに、１と０のトグル率が最小のトグルデータを伝送経路５に送出する。よって、このトグルデータと対応するヘッダを受信した第２のSerDes部６では、ヘッダにより、トグルデータが再生同期用のデータであることを認識し、トグルデータを用いて、同期再生用のクロック信号を生成でき、その後に情報の送出が再開された際に、トグルデータに基づいて正常に同期再生処理を行うことができる。
　図１３のＬＤＴＳ生成器３７は、常に１がＬビット続き、０がＬ－１ビット続くトグルデータを生成する。このため、トグルデータの周波数が固定になり、この周波数に起因するＥＭＩ（Electro Magnetic Interference）ノイズが発生されるおそれがある。そこで、伝送経路５での消費エネルギを増やさないようにしつつ、トグルデータの周波数をランダムに変更してもよい。
　図１５は図１３のＬＤＴＳ生成器３７の一変形例の内部構成を示すブロック図、図１６はＬＤＴＳ置換部３６の出力データを示す図である。図１５のＬＤＴＳ生成器３７は、図１３のＬＤＴＳ生成器３７とは異なる構成のＬＤＴＳ生成器３７ａを有する。図１５の選択器３８は、図１３の選択器３８と同様である。
　図１５のＬＤＴＳ生成器３７ａは、トグルデータが"１"出力する毎に、その継続時間は、スクランブラ２５内のシフトレジスタ３１を構成する複数のレジスタの接続段数Ｌまたはそれより１少ないＬ－１のいずれかを所定の手法で選択した数分のビット数とする。また、トグルデータが"０"を出力する毎に、その継続時間をＬ－１又はＬ－２を所定の手法で選択した数分のビット数とする。
　これにより、図１６に示すように、ＬＤＴＳ置換部３６の出力データに含まれるトグルデータは特定の周波数に偏るおそれがなくなる。図１５のＬＤＴＳ生成器３７ａで生成されるトグルデータは、図１３のＬＤＴＳ生成器３７で生成されるトグルデータよりも、若干トグル率が増加するが、有効な情報を含むスクランブルデータよりははるかに１と０のトグル率を小さくでき、消費電力を抑制できる。
　このように、第２の改善例によるダウンリンク送信部１１では、ヌルデータを含むコンテナの情報を伝送経路５に送信する際には、トグル率が十分に小さなトグルデータと、そのトグルデータを識別するためのヘッダとを伝送経路５に送信するため、伝送経路５上での消費電力を十分に小さくできる。
　（ダウンリンク送信部１１の第３の改善例）
　図１７は図３のダウンリンク送信部１１の第３の改善例のブロック図である。図１７のダウンリンク送信部１１は、図９の再同期パターン付加器２８の代わりに、ＰＲＢＳ生成器（疑似乱数器）４１と、ＬＤＴＳ置換部４２と、ＦＥＣ（Forward Error Correction）部４３と、遅延器４４とを有する。
　ＰＲＢＳ生成器４１は、疑似乱数ビット列を生成する。ＰＲＢＳ生成器４１の内部構成は、例えば図６と同様に、複数のレジスタを有するシフトレジスタと、シフトレジスタ内の最終段のレジスタの出力と、最終段以外の任意のレジスタの出力との排他的論理和を演算するＸＯＲ演算器と、を有し、ＸＯＲ演算器の出力信号はシフトレジスタ内の初段のレジスタに入力される。なお、ＰＲＢＳ生成器４１の具体的な内部構成は問わないため、種々の変形例が考えられる。
　ＬＤＴＳ置換部４２は、フレーム内の数ブロックのうち１ブロックでは、ＰＲＢＳ生成器４１が生成した疑似乱数ビット列を選択し、その他のブロックでは、フレーマ２２から出力されたコンテナを選択する。
　図１８はＬＤＴＳ置換部４２の内部構成の一例を示すブロック図である。また、図１９Ａはフレーマ２２から出力されるコンテナの一例を示す図である。フレーム内の数ブロックのうち１ブロックに対応するコンテナのヘッダの宛先アドレスには、通信システム１で使われていない無効なアドレスが格納され、ペイロードにはヌルデータが格納されている。宛先アドレスに無効なアドレスを格納することで、受信側での受信処理を簡略化でき、消費電力の低減が図れる。
　図１８のＬＤＴＳ置換部４２は、インバータ４５と、第１の選択器４６と、カウンタ４７と、第２の選択器４８とを有する。インバータ４５は、ＰＲＢＳ生成器４１で生成された疑似乱数ビット列を反転する。以下では、インバータ４５の出力を反転疑似乱数ビット列と呼ぶ。カウンタ４７は、Ｌビット分のカウントと、Ｌ－１ビット分のカウントを交互に行う。
　第１の選択器４６は、カウンタ４７がＬビット分のカウントを行っている間は反転疑似乱数ビット列を選択し、Ｌ－１ビット分のカウントを行っている間は疑似乱数ビット列を選択する。第２の選択器４８は、スケジューラ２３からの制御信号に基づいて、フレーマ２２から出力されたコンテナ又は第１の選択器４６の出力信号を選択する。第２の選択器４８が選択した信号がＬＤＴＳ置換部４２の出力信号である。
　図１９ＢはＬＤＴＳ置換部４２の出力データの一例を示す図である。図１９Ｂに示すように、フレーム内の数ブロックのうち１ブロックでは、Ｌビット分の反転疑似乱数ビット列と、Ｌ－１ビット分の疑似乱数ビット列とを交互に出力する。図１９Ｂでは、反転疑似乱数ビット列を！ＰＲＢＳと表記し、疑似乱数ビット列をＰＲＢＳと表記している。
　ＦＥＣ部４３は、ＬＤＴＳ置換部４２の出力信号に対して誤り訂正符号を付加する。Ｐ／Ｓ２４は、ＦＥＣ部４３の出力信号をシリアルデータに変換する。
　図１９ＣはＦＥＣ部４３の出力信号の一例を示す図である。ＦＥＣ部４３は、各ブロックに対応する各コンテナに誤り訂正符号（Parity）を付加する。例えば、ＬＤＴＳ置換部４２が置換した疑似乱数ビット列の最後に、誤り訂正符号を付加する。
　遅延器４４は、ＰＲＢＳ生成器４１から出力された疑似乱数ビット列がＬＤＴＳ置換部４２、ＦＥＣ部４３、及びＰ／Ｓ２４を通過するのに要する時間だけ、ＰＲＢＳ生成器４１から出力された疑似乱数ビット列を遅延させる。
　スクランブラ２５は、Ｐ／Ｓ２４から出力されたシリアルデータと、遅延器４４から出力された疑似乱数ビット列との排他的論理和を演算する。より詳細には、スクランブラ２５は、フレーム内の１ブロックでは、Ｌビット分については、シリアルデータ内の反転疑似乱数ビット列と、遅延器４４で遅延された疑似乱数ビット列との排他的論理和である１を出力し、次のＬ－１ビット分については、シリアルデータ内の疑似乱数ビット列と、遅延器４４で遅延された疑似乱数ビット列の排他的論理和である０を出力する動作を交互に繰り返す。これにより、スクランブラ２５は、フレーム内の数ブロックのうち１ブロックでは、低密度のトグルデータを出力する。
　スクランブラ２５は、フレーム内の数ブロックのうち１ブロック以外では、フレーマ２２から出力されるコンテナと、遅延器４４で遅延された疑似乱数ビット列との排他的論理和を演算する。これにより、スクランブラ２５は、フレーマ２２から出力されるコンテナのスクランブル処理を行う。スクランブラ２５の出力データは、マッパ２６にて変調方式に応じて出力レベルが調整された後、出力アンプ２７でゲイン調整されて、伝送経路５に送出される。
　図１９Ｄはスクランブラ２５から出力されるスクランブルデータの一例を示す図である。スクランブラ２５は、フレーム内の数ブロックのうち１ブロックでは、"１"がＰＲＢＳ生成器４１内のシフトレジスタ３１の接続段数であるＬビット数続き、"０"がＬ－１ビット続く低密度のトグルデータを出力する。
　図１７のスクランブラ２５が生成するトグルデータの周期は常に固定であるため、ＥＭＩノイズが発生する可能性がありうる。そこで、図１８のＬＤＴＳ置換部４２の代わりに、図２０に示す第１変形例のＬＤＴＳ置換部４２を設けてもよい。
　図２０のＬＤＴＳ置換部４２は、インバータ５１と、第１のカウンタ５２と、第２のカウンタ５３と、第１のセレクタ５４と、第２のセレクタ５５とを有する。
　インバータ５１は、図１８のインバータ５１と同様に、ＰＲＢＳ生成器４１で生成された疑似乱数ビット列を反転した反転疑似乱数ビット列を出力する。第１のカウンタ５２は、Ｌビット又はＬ－１ビット分のカウントを所定の手法で行う。第２のカウンタ５３は、Ｌ－１ビット又はＬ－２ビット分のカウントを所定の手法で行う。
　第１のセレクタ５４は、第１のカウンタ５２がＬビット又はＬ－１ビットのカウントを行っている間は、インバータ５１から出力された反転疑似乱数ビット列の選択を継続する。次に、第２のカウンタ５３がＬ－１ビット又はＬ－２ビットのカウントを行っている間は、疑似乱数ビット列の選択を継続する。第１のセレクタ５４は、反転疑似乱数ビット列の選択と疑似乱数ビット列の選択とを交互に行う。
　第２のセレクタ５５は、図１８の第２のセレクタ５５と同様に、フレーム内の数ブロックのうち１ブロックについては、第１のセレクタ５４の出力データを選択し、残りのブロックについては、フレームから出力されたコンテナを選択する。
　図２１Ａ～図２１Ｄは、図２０のＬＤＴＳ置換部４２に対応するダウンリンク送信部１１のタイミング図である。図２１Ａはフレーマ２２の出力データであり、図１９Ａと同じである。図２１ＢはＬＤＴＳ置換部４２の出力データであり、フレーム内の数ブロックのうち１ブロックについては図１９Ｂとは異なるデータが出力される。このデータは、所定の手法で選択されるＬビット又はＬ－１ビットの間継続して図２０のインバータ５１から出力される反転疑似乱数データと、所定の手法で選択されるＬ－１ビット又はＬ－２ビットの間継続してＰＲＢＳ生成器４１から出力される疑似乱数データとを交互に含むデータである。
　図２１ＣはＦＥＣ部４３の出力データであり、同様に、所定の手法で選択されるＬビット又はＬ－１ビットの間継続して図２０のインバータ５１から出力される反転疑似乱数データと、所定の手法で選択されるＬ－１ビット又はＬ－２ビットの間継続してＰＲＢＳ生成器４１から出力される疑似乱数データとを交互に含むデータである。
　図２１Ｄはスクランブラ２５の出力データであり、図１９Ｄとは異なるトグルデータが出力される。図２１Ｄのトグルデータは、所定の手法で選択されるＬビット又はＬ－１ビットの間継続して続く"１"と、所定の手法で選択されるＬ－１又はＬ－２ビットの間継続して続く"０"を交互に含むデータである。
　図２０のＬＤＴＳ置換部４２は、信号論理"１"が継続するビット数をＬビット又はＬ－１ビットの中から所定の手法で選択し、信号論理"０"が継続するビット数をＬ－１ビット又はＬ－２ビットの中から所定の手法で選択する例を示したが、信号論理"１"と"０"のビット数を任意に設定できるようにしてもよい。
　図２２は第２変形例のＬＤＴＳ置換部４２の内部構成を示すブロック図である。図２２のＬＤＴＳ置換部４２は、インバータ５６と、第１の選択器５７と、選択制御部５８と、第２の選択器５９とを有する。インバータ５６は、ＰＲＢＳ生成器４１で生成された疑似乱数ビット列を反転した反転疑似乱数ビット列を生成する。第１の選択器５７は、選択制御部５８からの制御信号に基づいて、ＰＲＢＳ生成器４１で生成された疑似乱数ビット列と、インバータ５６から出力された反転疑似乱数ビット列とのいずれか一方を選択する。選択制御部５８は、任意のタイミングで、第１の選択器５７の選択を切り替えるための制御信号を出力する。例えば、選択制御部５８は、疑似乱数等に基づいて、ランダムに第１の選択器５７の選択を切り替えてもよい。図２２の例では、第１の選択器５７が反転疑似乱数ビット列を選択している例を示しているが、第１の選択器５７が反転疑似乱数ビット列を継続して選択するビット数は任意であり、図２０のようなＬビット又はＬ－１ビットという制限はない。第２の選択器５９は、スケジューラからの制御信号に基づいて、フレーマから出力されたコンテナと、第１の選択器５７の出力信号とのいずれか一方を選択する。
　図２３は図２２のＬＤＴＳ置換部４２を用いた場合のスクランブラ２５から出力されるスクランブルデータの一例を示す図である。スクランブルデータは、３つのコンテナ（Container #1～#3）と、ヘッダ、任意周期のトグルデータ、及びパリティを含む１つのコンテナ（Container #4）とを含んでいる。これら４つのコンテナのデータが順繰りに繰り返し出力される。
　図２２のＬＤＴＳ置換部４２を用いた場合は、フレーム内の数ブロックのうち１ブロックでは、トグルデータの周期を任意に変更できるため、例えば、トグルデータを最大限長くしたり、あるいは場合によっては、任意のタイミングで信号論理を変化させることができる。
　このように、ダウンリンク送信部１１の第３の改善例では、フレーム内の数ブロックのうち１ブロックについては、疑似乱数ビット列に誤り訂正符号を付加したシリアルデータと、疑似乱数ビット列との排他的論理和によりトグルデータを生成する。第２の改善例では、トグルデータに置換するコンテナについては、ＦＥＣ部４３による誤り訂正符号の付加を行わないことを前提としているため、他のコンテナとは異なる処理を行う必要がある。また、トグルデータに置換するコンテナのヘッダ情報に誤りがあっても救済することができない。これに対して、第３の改善例では、トグルデータに置換するコンテナと、それ以外のコンテナを同じように扱ってＦＥＣ部４３で誤り訂正符号の付加を行った上でシリアルデータに変換できるため、ダウンリンク送信部１１内で、トグルデータに置換するコンテナの処理と、それ以外のコンテナの処理とを区別しなくて済み、処理動作の簡素化を図れる。また、トグルデータに置換するコンテナについても、ＦＥＣ部４３で誤り訂正符号の付加を行ってからシリアルデータに変換するため、ヘッダ部に誤りがあっても救済でき、受信側でトグルデータを他のデータと誤って認識するおそれがなくなる。
　なお、本技術は以下のような構成を取ることができる。
　（１）情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路に送出する送信装置であって、
　送信されるべき情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を備える、送信装置。
　（２）前記送信部は、前記伝送経路への情報の送出を停止する期間内では、前記伝送経路に特定の信号論理のデータを送出するか、又は前記伝送経路をハイインピーダンスに設定する、（１）に記載の送信装置。
　（３）前記送信部は、前記伝送経路への情報の送出を停止する前記１ブロックの宛先アドレスを、前記伝送経路を介して情報を受信する受信装置のアドレスとは異なるアドレスに設定する、（１）又は（２）に記載の送信装置。
　（４）前記送信部は、前記伝送経路への情報の送出を停止するか否かに関係なく、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有する、（１）乃至（３）のいずれか一項に記載の送信装置。
　（５）前記送信部は、前記伝送経路への情報の送出を停止する期間が経過した後、前記伝送経路への情報の送出を再開するまでの間に、所定の再同期パターンを前記伝送経路に送出し、
　前記再同期パターンは、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられる、（１）乃至（４）のいずれか一項に記載の送信装置。
　（６）前記送信部は、前記スクランブルデータと、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられる所定の再同期パターンとのいずれか一方を選択して前記伝送経路に送出する選択器を有する、（４）に記載の送信装置。
　（７）前記送信部は、前記受信装置が前記伝送経路を介して送信した制御信号に基づいて、前記選択器の選択を制御するスケジューラを有する、（６）に記載の送信装置。
　（８）前記送信部は、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有し、
　前記スクランブラは、
　前記情報源にて発生された情報に応じたシリアルデータを順にシフトさせる複数のレジスタを有するシフトレジスタと、
　前記シフトレジスタでシフトされたデータと前記シフトレジスタに入力される前記シリアルデータとの所定の論理演算により、前記スクランブルデータを生成する論理演算器と、を有し、
　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの段数に応じた周期で前記伝送経路に送出される情報を遷移させる、（１）に記載の送信装置。
　（９）前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して０が続く情報を前記伝送経路に送出する、（８）に記載の送信装置。
　（１０）前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して０が続く情報を前記伝送経路に送出する、（８）に記載の送信装置。
　（１１）前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路に情報を送出する前に、前記伝送経路に接続された受信装置のアドレスとは異なるアドレスを宛先アドレスとするヘッダ情報を前記伝送経路に送出する、（８）乃至（１０）のいずれか一項に記載の送信装置。
　（１２）前記ヘッダ情報は、前記トグルデータの識別情報を含む、（１１）に記載の送信装置。
　（１３）前記送信部は、
　疑似乱数信号を生成する疑似乱数器と、
　前記フレーム内の数ブロックのうち１ブロックでは、前記疑似乱数信号に基づいて前記トグルデータを生成するスクランブラと、を有する、（１）に記載の送信装置。
　（１４）前記フレーム内の前記１ブロック以外のブロックでは、前記情報源にて発生された情報を選択し、前記１ブロックでは前記疑似乱数信号を選択する置換部と、
　前記置換部で選択された情報に誤り訂正符号を付加する誤り訂正処理部と、
　前記疑似乱数信号を所定の期間遅延させる遅延器と、を備え、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号とに基づいて、前記トグルデータを生成する、（１３）に記載の送信装置。
　（１５）前記所定の期間は、前記疑似乱数器が前記疑似乱数信号を生成してから、前記誤り訂正処理部の出力信号が前記スクランブラに入力されるまでの期間であり、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号との排他的論理和、又は前記誤り訂正処理部の出力信号と前記遅延器の出力信号の反転信号との排他的論理和により、前記トグルデータを生成する、（１４）に記載の送信装置。
　（１６）前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、
　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成する、（１５）に記載の送信装置。
　（１７）前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成する、（１５）に記載の送信装置。
　（１８）前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、周期を最大限大きくするか、又は任意に周期を選択可能な前記トグルデータを生成する、（１５）に記載の送信装置。
　（１９）前記送信部は、TDD（Time Division Duplex）で割り当てられた期間内に、前記伝送経路に情報を送出する、（１）乃至（１８）のいずれか一項に記載の送信装置。
　（２０）マスタ装置と、
　前記マスタ装置からの指示に従って、情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路を介して前記マスタ装置に送信するスレーブ装置と、を備え、
　前記スレーブ装置は、前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を有する、通信システム。
　（２１）情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で情報を伝送経路に送出する情報送信方法であって、
　前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記１ブロック以外のブロック内の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する、情報送信方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　通信システム、２　第１の情報源、３　第１のシンク装置、４　第１のSerDes部、５　伝送経路、６　第２のSerDes部、７　第２のシンク装置、８　第２の情報源、１１　ダウンリンク送信部、１２　アップリンク受信部、１３　ダウンリンク受信部、１４　アップリンク送信部、２１　バッファ、２２　フレーマ、２３　スケジューラ、２４　パラレル－シリアル変換器、２５　スクランブラ、２６　マッパ、２７　出力アンプ、３１　シフトレジスタ、３２　第１のＸＯＲ演算器、３３　第２のＸＯＲ演算器、３４　再同期パターン生成器、３５　選択器、３６　ＬＤＴＳ変換部、３７　ＬＤＴＳ生成器、３８　選択器、４１　ＰＲＢＳ生成器、４２　ＬＤＴＳ置換部、４３　ＦＥＣ部、４４　遅延器、４５　インバータ、４６　第１の選択器、４７　カウンタ、４８　第２の選択器、５１　インバータ、５２　第１のカウンタ、５３　第２のカウンタ、５４　第１のセレクタ、５５　第２のセレクタ、５６　インバータ、５７　第１の選択器、５８　選択制御部、５９　第２の選択器

Claims (21)

  1. 　情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路に送出する送信装置であって、
    　送信されるべき情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を備える、送信装置。
  2. 　前記送信部は、前記伝送経路への情報の送出を停止する期間内では、前記伝送経路に特定の信号論理のデータを送出するか、又は前記伝送経路をハイインピーダンスに設定する、請求項１に記載の送信装置。
  3. 　前記送信部は、前記伝送経路への情報の送出を停止する前記１ブロックの宛先アドレスを、前記伝送経路を介して情報を受信する受信装置のアドレスとは異なるアドレスに設定する、請求項１に記載の送信装置。
  4. 　前記送信部は、前記伝送経路への情報の送出を停止するか否かに関係なく、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有する、請求項１に記載の送信装置。
  5. 　前記送信部は、前記伝送経路への情報の送出を停止する期間が経過した後、前記伝送経路への情報の送出を再開するまでの間に、所定の再同期パターンを前記伝送経路に送出し、
    　前記再同期パターンは、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられる、請求項１に記載の送信装置。
  6. 　前記送信部は、前記スクランブルデータと、受信装置が前記伝送経路を介して受信する情報の同期再生処理を行うために用いられる所定の再同期パターンとのいずれか一方を選択して前記伝送経路に送出する選択器を有する、請求項４に記載の送信装置。
  7. 　前記送信部は、前記受信装置が前記伝送経路を介して送信した制御信号に基づいて、前記選択器の選択を制御するスケジューラを有する、請求項６に記載の送信装置。
  8. 　前記送信部は、前記情報源にて発生された情報に対してスクランブル処理を施したスクランブルデータを生成するスクランブラを有し、
    　前記スクランブラは、
    　前記情報源にて発生された情報に応じたシリアルデータを順にシフトさせる複数のレジスタを有するシフトレジスタと、
    　前記シフトレジスタでシフトされたデータと前記シフトレジスタに入力される前記シリアルデータとの所定の論理演算により、前記スクランブルデータを生成する論理演算器と、を有し、
    　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの段数に応じた周期で前記伝送経路に送出される情報を遷移させる、請求項１に記載の送信装置。
  9. 　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して０が続く情報を前記伝送経路に送出する、請求項８に記載の送信装置。
  10. 　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して１が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して０が続く情報を前記伝送経路に送出する、請求項８に記載の送信装置。
  11. 　前記送信部は、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路に情報を送出する前に、前記伝送経路に接続された受信装置のアドレスとは異なるアドレスを宛先アドレスとするヘッダ情報を前記伝送経路に送出する、請求項８に記載の送信装置。
  12. 　前記ヘッダ情報は、前記トグルデータの識別情報を含む、請求項１１に記載の送信装置。
  13. 　前記送信部は、
    　疑似乱数信号を生成する疑似乱数器と、
    　前記フレーム内の数ブロックのうち１ブロックでは、前記疑似乱数信号に基づいて前記トグルデータを生成するスクランブラと、を有する、請求項１に記載の送信装置。
  14. 　前記フレーム内の前記１ブロック以外のブロックでは、前記情報源にて発生された情報を選択し、前記１ブロックでは前記疑似乱数信号を選択する置換部と、
    　前記置換部で選択された情報に誤り訂正符号を付加する誤り訂正処理部と、
    　前記疑似乱数信号を所定の期間遅延させる遅延器と、を備え、
    　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号とに基づいて、前記トグルデータを生成する、請求項１３に記載の送信装置。
  15. 　前記所定の期間は、前記疑似乱数器が前記疑似乱数信号を生成してから、前記誤り訂正処理部の出力信号が前記スクランブラに入力されるまでの期間であり、
    　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記誤り訂正処理部の出力信号と前記遅延器の出力信号との排他的論理和、又は前記誤り訂正処理部の出力信号と前記遅延器の出力信号の反転信号との排他的論理和により、前記トグルデータを生成する、請求項１４に記載の送信装置。
  16. 　前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、
    　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成する、請求項１５に記載の送信装置。
  17. 　前記疑似乱数器は、複数のレジスタを有するシフトレジスタを有し、
    　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、前記シフトレジスタ内の前記複数のレジスタの数と前記複数のレジスタの数－１とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第１信号論理が続き、前記シフトレジスタ内の前記複数のレジスタの数－１と前記複数のレジスタの数－２とのいずれか一方を所定の手法で選択した数分のビット数だけ連続して第２信号論理が続く前記トグルデータを生成する、請求項１５に記載の送信装置。
  18. 　前記スクランブラは、前記フレーム内の数ブロックのうち１ブロックでは、周期を最大限大きくするか、又は任意に周期を選択可能な前記トグルデータを生成する、請求項１５に記載の送信装置。
  19. 　前記送信部は、TDD（Time Division Duplex）で割り当てられた期間内に、前記伝送経路に情報を送出する、請求項１に記載の送信装置。
  20. 　マスタ装置と、
    　前記マスタ装置からの指示に従って、情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で伝送経路を介して前記マスタ装置に送信するスレーブ装置と、を備え、
    　前記スレーブ装置は、前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記フレーム内の前記１ブロック以外の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する送信部を有する、通信システム。
  21. 　情報源にて発生されブロックごとに区分けされる情報を、複数の前記ブロックを含むフレーム単位で情報を伝送経路に送出する情報送信方法であって、
    　前記情報源にて発生された情報の情報量が前記伝送経路の伝送容量より少ない場合には、前記フレーム内の数ブロックのうち１ブロックでは、前記伝送経路への情報の送出を停止するか、又は前記１ブロック以外のブロック内の情報よりも情報が遷移する周期が長いトグルデータを前記伝送経路に送出する、情報送信方法。
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