JP4750704B2 - プログラマブルマルチギガビットトランシーバを含むプログラマブルロジックデバイス - Google Patents

Description

発明の背景
発明の技術分野
この発明は概して汎用集積回路に関し、より特定的には、プログラマブルロジックデバイスに関する。

関連技術の説明
プログラマブルデバイスは、多種多様なアプリケーションに対して構成可能な或る種の汎用集積回路である。このようなプログラマブルデバイスは２つの基本型を有する。すなわち、製造業者によってのみプログラミングされるマスクプログラマブルデバイスと、エンドユーザによるプログラミングが可能なフィールドプログラマブルデバイスとである。加えて、プログラマブルデバイスは、プログラマブルメモリデバイスまたはプログラマブルロジックデバイスとしてさらに分類され得る。プログラマブルメモリデバイスは、プログラム可能読出専用メモリ（ＰＲＯＭ）、消去可能なプログラム可能読出専用メモリ（ＥＰＲＯＭ）および電気的消去可能なプログラム可能読出専用メモリ（ＥＥＰＲＯＭ）を含む。プログラマブルロジックデバイスは、プログラマブルロジックアレイ（ＰＬＡ）デバイス、プログラマブルアレイロジック（ＰＡＬ）デバイス、消去可能なプログラマブルロジックデバイス（ＥＰＬＤ）およびプログラマブルゲートアレイ（ＰＧＡ）を含む。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、電気通信の応用例、インターネットの応用例、交換接続の応用例、経路指定の応用例などのために随分普及してきた。一般に、ＦＰＧＡは、プログラマブル論理ファブリックおよびプログラマブル入出力部分を含む。プログラマブル論理ファブリックは、特定のエンドユーザのアプリケーションに対応する多様な機能を実行するようプログラミングされ得る。プログラマブル論理ファブリックはさまざまな方法で実現され得る。たとえば、プログラマブル論理ファブリックは、システム化されたアレイ構成、行に基づく（row base）構成、シーオブゲート（sea-of-gates）構成、または階層的なプログラマブルロジックデバイス構成において実現され得る。

プログラマブル入出力部分は、ＦＰＧＡを支持する基板の周囲に作成され、集積回路パッケージのピンへの結合をもたらして、ユーザがプログラマブル論理ファブリックにアクセスするのを可能にする。典型的には、プログラマブル入出力部分は、プログラマブル論理ファブリックにアクセスできるようにするいくつかのシリアル／非シリアルトランシーバを含む。このようなトランシーバは、入力シリアルデータを受信し、これをパラレルデータに変換する受信機部分と、出力パラレルデータを出力シリアルデータストリームに変換する送信機部分とを含む。

ＦＰＧＡが、典型的には１つ以上の規格で管理される多様なアプリケーションにおいて用いられるので、トランシーバは、適切な規格を或る程度までサポートするようプログラミングされる。従って、同じ規格に従って、受信機部分がシリアルデータをパラレルデータに変換するようプログラミングされ、送信機部分がパラレルデータをシリアルデータに変換するようプログラミングされる。しかしながら、このことは、伝送経路および受信経路が同じデバイス、または、同じ規格に従うデバイスに結合されなければならないという
点で、ＦＰＧＡの使用を制限する。このため、現在のＦＰＧＡを用いると、ＦＰＧＡが第１の規格に従ってデータを１つのデバイスから受信し、第２の規格に従ってプロセスデータを別のデバイスに伝送することをアプリケーションが必要とする場合、ＦＰＧＡは２つのトランシーバを特定用途のために取っておかなければならない。すなわち、一方はデータを受信するためのものであり、もう一方はデータを伝送するためのものである。この例においては、第１のトランシーバの送信機部分は常にアイドル状態であり、第２のトランシーバの受信機部分は常にアイドル状態である。非常に競争の激しい集積回路の市場においては、未使用の回路によってダイ区域が費やされると、コストが極めて高くなる。

加えて、ＦＰＧＡのトランシーバは、ＦＰＧＡによってサポートされている特定の規格に従ってプログラミングされる。このため、トランシーバの各々は、同じ規格をサポートするようプログラミングされる。このため、ＦＰＧＡが結合されるデバイスも、同じ規格に従わなければならない。このため、同じ規格が利用される環境を必要とすることにより、ＦＰＧＡの用途の柔軟性が制限される。

さらに、Ｉ／Ｏ部分のトランシーバは、プログラマブル論理ファブリックとは異なるクロックドメインを用いる。入力および出力シリアルデータの速度が毎秒ギガビットの範囲にまで十分に高まると、入出力部分およびプログラマブル論理ファブリックの別個のクロックドメインが２つの部分間にある同期の問題を呈し、このため、データが破損することとなる。

従って、汎用プログラマブルトランシーバを提供し、さらに汎用同期をもたらす汎用プログラマブルＦＰＧＡが必要とされる。

発明の概要
この発明のプログラマブルマルチギガビットトランシーバを含むプログラマブルロジックデバイスは実質的にこれらの要求などを満たす。一実施例においては、プログラマブルロジックデバイスは、複数のプログラマブルマルチギガビットトランシーバ、プログラマブル論理ファブリックおよび制御モジュールを含む。複数のプログラマブルマルチギガビットトランシーバの各々は、複数のトランシーバ設定に従って、動作の所望の送受信モードに個々にプログラミングされる。プログラマブル論理ファブリックは、複数のプログラマブルマルチギガビットトランシーバに動作可能に結合され、マルチギガビットトランシーバを介して送受信されているデータの少なくとも一部を処理するよう構成される。制御モジュールは、プログラマブルロジックデバイスのための所望の動作モードに基づいて、複数のトランシーバ設定を生成するよう動作可能に結合される。このため、トランシーバ設定により、マルチギガビットトランシーバの各々は、ＦＰＧＡであり得るプログラマブルロジックデバイスが複数規格の環境において通信可能となるように、異なる規格に従ってプログラミングされ得る。

別の実施例においては、プログラマブルロジックデバイスは、クロック管理モジュール、伝送物理媒体接続（ＰＭＡ）モジュール、受信物理媒体接続（ＰＭＡ）モジュール、伝送物理コーディングサブレイヤ（ＰＣＳ）モジュール、受信物理コーディングサブレイヤ（ＰＣＳ）モジュール、およびプログラマブル論理ファブリックを含む。クロック管理モジュールは、複数のクロックソースのうちの１つから伝送ＰＭＡモジュールおよび受信ＰＭＡモジュールに基準クロックを供給するよう動作可能に結合される。

伝送ＰＭＡモジュールは、基準クロックに基づいてパラレル伝送クロック、シリアル伝送クロックおよび伝送プログラマブル論理クロックを生成する。伝送ＰＭＡモジュールは、パラレル伝送クロックを伝送ＰＣＳモジュールに供給し、伝送プログラマブル論理クロ
ックをプログラマブル論理ファブリックに供給する。プログラマブル論理ファブリックは伝送プログラマブル論理クロックを用いて伝送データワードを生成するが、当該伝送データワードは、パラレル伝送クロックおよび／または伝送プログラマブル論理クロックに従って伝送ＰＣＳモジュールに供給される。伝送ＰＣＳモジュールはパラレル伝送クロックを用いて伝送データワードをパラレル伝送データに変換し、パラレル伝送データを伝送ＰＭＡモジュールに供給する。伝送ＰＭＡモジュールは、パラレルおよびシリアル伝送クロックを用いて、パラレル伝送データを伝送シリアルデータストリームに変換する。

受信物理媒体接続（ＰＭＡ）モジュールは、シリアル受信クロック、パラレル受信クロックおよび受信プログラマブル論理クロックを生成するよう動作可能に結合される。受信ＰＭＡモジュールは、シリアル受信クロックおよびパラレル受信クロックを用いて、シリアル受信データをパラレル受信データに変換する。受信ＰＭＡモジュールは、パラレル受信クロックに従ってパラレル受信データを受信物理コーディングサブレイヤ（ＰＣＳ）モジュールに供給する。受信ＰＣＳモジュールは、パラレル受信クロックを用いてパラレル受信データを受信されたデータワードに変換し、当該受信されたデータワードをプログラマブル論理ファブリックに供給する。プログラマブル論理ファブリックは受信プログラマブル論理クロックを用いて、受信されたデータワードを処理する。このように、プログラマブルロジックデバイス全体を通じて同期が得られる。

プログラマブルマルチギガビットトランシーバの実施例は、プログラマブル物理媒体接続（ＰＭＡ）モジュール、プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール、プログラマブルインターフェイスおよび制御モジュールを含む。プログラマブルＰＭＡモジュールは、プログラミングされたシリアル化設定に従って高速出力データをシリアル化し、プログラミングされた非シリアル化設定に従って高速入力データを非シリアル化して、非シリアル化された高速入力データを生成するよう動作可能に結合される。プログラマブルＰＣＳモジュールは、伝送ＰＭＡ＿ＰＣＳインターフェイス設定に従って高速出力データをプログラマブルＰＭＡモジュールに供給し、かつ、受信ＰＭＡ＿ＰＣＳインターフェイス設定に従ってプログラマブルＰＭＡモジュールから非シリアル化された高速入力データを受信するよう動作可能に結合される。プログラマブルインターフェイスは、プログラミングされた論理インターフェイス設定に従ってプログラマブルＰＣＳモジュールをプログラマブルロジック部分に動作可能に結合する。制御モジュールは、プログラマブルマルチギガビットトランシーバのための所望の動作モードに基づいて、プログラミングされたシリアル化設定、プログラミングされた非シリアル化設定、受信ＰＭＡ＿ＰＣＳインターフェイス設定、伝送ＰＭＡ＿ＰＣＳインターフェイス設定および論理インターフェイス設定を生成するよう動作可能に結合される。このようなプログラマブルトランシーバでは、伝送部分が１つの規格に従ってプログラミングされ得、受信部分が別の規格に従ってプログラミングされ得る。

プログラマブルマルチギガビットトランシーバの別の実施例は、伝送部分、受信部分、インターフェイスおよび制御モジュールを含む。伝送部分は、伝送設定に従って出力データワードを出力シリアルデータストリームに変換するよう動作可能に結合される。受信部分は、受信設定に従って入力シリアルデータストリームを入力データワードに変換するよう動作可能に結合される。インターフェイスは、伝送設定に従って出力データワードをプログラマブルロジック部分から伝送部分に供給し、受信設定に従って入力データワードを受信部分から受信し、これらをプログラマブルロジック部分に供給するよう動作可能に結合される。制御モジュールは、トランシーバの動作要件に基づいて伝送設定および受信設定を生成するよう動作可能に結合される。従って、伝送部分および受信部分は、所望の動作パラメータに基づいて別個にプログラミングされ得る。

発明の詳細な説明
図１は、プログラマブル論理ファブリック１２、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）１４〜２８および制御モジュール３０を含むプログラマブルロジックデバイス１０の概略ブロック図である。プログラマブルロジックデバイス１０は、プログラマブルロジックアレイデバイス、プログラマブルアレイロジックデバイス、消去可能なプログラマブルロジックデバイスおよび／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。プログラマブルロジックデバイス１０がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である場合、プログラマブル論理ファブリック１２は、対称アレイ構成、行に基づく（row-based）構成、シーオブゲート構成および／または階層的なプログラマブルロジックデバイス構成として実現され得る。プログラマブル論理ファブリック１２は、プログラマブルロジックデバイス１０によって提供されるプログラム可能な柔軟性をさらに促進するよう、マイクロプロセッサコアまたはデジタル信号プロセッサ（ＤＳＰ）などの少なくとも１つの専用の固定されたプロセッサをさらに含み得る。

制御モジュール３０はプログラマブル論理ファブリック１２内に含まれ得るか、または、ＭＧＴの各々における別個のモジュールであり得る。いずれの実現例においても、制御モジュール３０は、プログラマブルマルチギガビットトランシーバ１４〜２８の伝送部分および受信部分の各々をプログラミングするよう制御信号を生成する。概して、プログラマブルマルチギガビットトランシーバ１４〜２８の各々は、受信されたデータをシリアル−パラレル変換し、伝送データをパラレル−シリアル変換する。パラレルデータは、８ビット、１６ビット、３２ビット、６４ビット等の幅であり得る。典型的には、シリアルデータは、２値レベル信号、多重レベル信号などであり得る１ビットストリームのデータであるだろう。さらに、２つ以上のプログラマブルマルチギガビットトランシーバを接合すると伝送速度がさらに高まり得る。たとえば、マルチギガビットトランシーバ１４、１６および１８が毎秒３．１２５ギガビットでデータを送受信する場合、トランシーバ１４〜１８は、有効なシリアル速度が毎秒３．１２５ギガビットの３倍となるように接合され得る。

プログラマブルマルチギガビットトランシーバ１４〜２８の各々は、別個の規格に従うよう個々にプログラミングされ得る。加えて、各マルチギガビットトランシーバ１４〜２８の伝送経路および受信経路は、トランシーバの伝送経路が１つの規格をサポートするのに対して、同じトランシーバの受信経路が別の規格をサポートするように別個にプログラミングされ得る。さらに、伝送経路および受信経路のシリアル速度は、毎秒１ギガビットから毎秒数十ギガビットにプログラミングされ得る。伝送部分および受信部分または経路におけるパラレルデータのサイズはまたプログラミング可能であり、８ビット、１６ビット、３２ビット、６４ビットなどによって異なり得る。

図２は、プログラマブルマルチギガビットトランシーバ１４〜２８のうちの代表的なものの一実施例を示す概略ブロック図である。図示のとおり、プログラマブルマルチギガビットトランシーバは、プログラマブル物理媒体接続（ＰＭＡ）モジュール３２、プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４、プログラマブルインターフェイス３６、制御モジュール３５、ＰＭＡメモリマップドレジスタ４５およびＰＣＳレジスタ５６を含む。制御モジュール３５は、個々のプログラマブルマルチギガビットトランシーバ１４〜２８のための所望の動作モードに基づいて、プログラミングされた非シリアル化設定６６、プログラミングされたシリアル化設定６４、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２、伝送ＰＭＡ＿ＰＣＳインターフェイス設定６０および論理インターフェイス設定５８を生成する。制御モジュール３５は、マルチギガビットトランシーバの各々の内部にある別個のデバイスであってもよく、および／または、制御モジュール３０内に含まれてもよい。ＰＭＧＴ制御モジュール３５のいずれの実施例においても、プログ
ラマブルロジックデバイス制御モジュール３０は、プログラマブルロジックデバイス１０についての対応する全体的な所望の動作条件を決定し、所与のマルチギガビットトランシーバについての対応する動作パラメータをその制御モジュール３５に供給し、当該制御モジュール３５が設定５８〜６６を生成する。これは、図９、図１０、図１２Ａ、図１２Ｂおよび図１２Ｃに関連してより詳細に記載されるとおりである。

プログラマブル物理媒体接続（ＰＭＡ）モジュール３２は、プログラマブル伝送ＰＭＡモジュール３８およびプログラマブル受信ＰＭＡモジュール４０を含む。プログラマブル伝送ＰＭＡモジュール３８は、図６に関連してより詳細に記載されるが、プログラミングされたシリアル化設定６４に従って伝送パラレルデータ４８を伝送シリアルデータ５０に変換するよう動作可能に結合される。プログラミングされたシリアル化設定６４は、伝送シリアルデータ５０の所望の速度、伝送パラレルデータ４８の所望の速度、および伝送パラレルデータ４８のデータ幅を示す。プログラマブル受信ＰＭＡモジュール４０は、図５に関連してより詳細に記載されるが、プログラミングされた非シリアル化設定６６に基づいて受信シリアルデータ５２を受信パラレルデータ５４に変換するよう動作可能に結合される。プログラミングされた非シリアル化設定６６は、受信シリアルデータ５２の速度、受信パラレルデータ５４の所望の速度、および受信パラレルデータ５４のデータ幅を示す。ＰＭＡメモリマップドレジスタ４５は、図１１に関連してより詳細に記載されるが、シリアル化設定６４および非シリアル化設定６６を記憶し得る。

プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４は、プログラマブル伝送ＰＣＳモジュール４２およびプログラマブル受信ＰＣＳモジュール４４を含む。プログラマブル伝送ＰＣＳモジュール４２は、図８に関連してより詳細に記載されるが、プログラマブルインターフェイス３６を介してプログラマブル論理ファブリック１２から伝送データワード４６を受信し、これらを、伝送ＰＭＡ＿ＰＣＳインターフェイス設定６０に従って伝送パラレルデータ４８に変換する。伝送ＰＭＡ＿ＰＣＳインターフェイス設定６０は、伝送データワード４６の速度、伝送データワードのサイズ（たとえば、１バイト、２バイト、３バイト、４バイトなど）、および伝送パラレルデータ４８の対応する伝送速度を示す。プログラマブル受信ＰＣＳモジュール４４は、図７に関連してより詳細に記載されるが、受信ＰＭＡ＿ＰＣＳインターフェイス設定６２に従って、受信されたパラレルデータ５４を受信されたデータワード５６に変換する。受信されたＰＭＡ＿ＰＣＳインターフェイス設定６２は、受信されたパラレルデータ５４が受信される速度、パラレルデータ５４の幅、受信されたデータワード５６の伝送速度、および受信されたデータワード５６のワードサイズを示す。

制御モジュール３５はまた、伝送データワード４６および受信データワード５６がプログラマブル論理ファブリック１２で送受信される速度を提供する論理インターフェイス設定５８を生成する。受信されたデータワード５６がプログラマブル論理ファブリック１２に供給されるのとは異なる速度で、伝送データワード４６がプログラマブル論理ファブリック１２から受信され得ることに留意されたい。

当業者が認識するとおり、ＰＭＡモジュール３２およびＰＣＳモジュール３４内におけるモジュールの各々は、所望のデータ転送速度をサポートするよう個々にプログラミングされ得る。データ転送速度は、受信経路、すなわち、プログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４が１つの規格に従ってプログラミングされ得るが、伝送経路、すなわち、プログラマブル伝送ＰＣＳモジュール４２およびプログラマブル伝送ＰＭＡモジュール３８が別の規格に従ってプログラミングされ得るように、図１２Ａ〜図１２Ｃに示されるものと同様に特定の規格に従っていてもよい。

図３は、プログラマブルマルチギガビットトランシーバ１４〜２８のうちの代表的なも
のを示す代替的な概略ブロック図である。この実施例においては、プログラマブルマルチギガビットトランシーバ１４〜２８は、伝送部分７０、受信部分７２、制御モジュール３５およびプログラマブルインターフェイス３６を含む。伝送部分７０は、プログラマブル伝送ＰＭＡモジュール３８およびプログラマブル伝送ＰＣＳモジュール４２を含む。受信部分７２は、プログラマブル受信ＰＭＡモジュール４０およびプログラマブル受信ＰＣＳモジュール４４を含む。

この実施例においては、制御モジュール３５は、伝送設定７４および受信設定７６によって伝送部分および受信部分をそれぞれ別個にプログラミングする。制御モジュール３５はまた、論理インターフェイス設定５８を介してプログラマブルインターフェイス３６をプログラミングする。従って、制御モジュール３５は、１つの規格に従って機能するよう受信部分７２をプログラミングし得るが、伝送部分７０については別の規格に従ってプログラミングし得る。さらに、論理インターフェイス設定５８は、受信されたデータワード５６がプログラマブル論理ファブリック１２に供給されるのとは異なる速度で伝送データワード４６がプログラマブル論理ファブリック１２から受信されることを示し得る。当業者が認識するとおり、プログラマブルインターフェイス３６は、プログラマブル論理ファブリック１２との間でのデータワード４６および５６のやり取りを容易にするために、伝送バッファおよび受信バッファ、ならびに／または弾性（elastic）ストアバッファを含み得る。

図４は、プログラマブルロジックデバイス８０を示す代替的な概略ブロック図である。プログラマブルロジックデバイス８０は、プログラマブル伝送ＰＭＡモジュール３８、プログラマブル伝送ＰＣＳモジュール４２、プログラマブルインターフェイス３６、プログラマブル論理ファブリック１２、プログラマブル受信ＰＣＳモジュール４４、プログラマブル受信ＰＭＡモジュール４０、およびクロック管理モジュール８２を含む。クロック管理モジュール８２は複数のクロックソース８４を受け、これらのうちの１つ以上を基準クロック８６としてプログラマブル伝送ＰＭＡモジュール３８およびプログラマブル受信ＰＭＡモジュール４０に供給する。複数のクロックソース８４は、低ジッタ外部クロックソース、プログラマブル受信ＰＭＡモジュール４０によって生成され得る回復されたクロックソース、プログラマブル論理ファブリック１２の内部クロック、および／またはシステムクロックを含むが、これらには限定されない。図４におけるクロック管理モジュール８２は、プログラマブル伝送ＰＭＡモジュール３８およびプログラマブル受信ＰＭＡモジュール４０の両方に供給される信号基準クロック８６を生成するものとして示されるが、クロック管理モジュール８２は、代替的な実施例においては、プログラマブル伝送ＰＭＡモジュール３８に供給される別個の伝送基準クロックと、プログラマブル受信ＰＭＡモジュール４０に供給されることとなる別個の受信基準クロックとを生成し得る。

プログラマブル受信ＰＭＡモジュール４０は、図５に関連してより詳細に記載されるが、基準クロック８６を受信し、そこからシリアル受信クロック９８を生成する。加えて、プログラマブル受信ＰＭＡモジュール４０は、基準クロック８６および／またはシリアル受信クロック９８に基づいてパラレル受信クロック９４および受信プログラマブル論理クロック９６を生成する。プログラマブル受信ＰＭＡモジュール４０はシリアルデータ５２を受信し、基準クロック８６に基づいて初期設定された後、そこからシリアル受信クロック９８を回復する。プログラマブル受信ＰＭＡモジュール４０は、シリアル受信クロック９８およびパラレル受信クロック９４に従って受信シリアルデータ５２を受信パラレルデータ５４に変換する。プログラマブル受信ＰＭＡモジュール４０は、パラレル受信クロック９４をプログラマブル受信ＰＣＳモジュール４４に供給し、当該プログラマブル受信ＰＣＳモジュール４４が、パラレル受信クロック９４に従って受信パラレルデータ５４を受信データワード５６に変換する。プログラマブル受信ＰＭＡモジュール４０は、受信プログラマブル論理クロック９６をプログラマブル論理ファブリック１２に供給し、当該プロ
グラマブル論理ファブリック１２が、受信プログラマブル論理クロック９６に従って受信データワード５６を処理する。シリアル受信クロック、パラレル受信クロックおよび受信プログラマブル論理クロックが同じ基準クロックから得られるので、プログラマブル受信ＰＭＡモジュール４０とプログラマブル受信ＰＣＳモジュール４４とプログラマブル論理ファブリックとの間のデータの伝達が同期される。

プログラマブル伝送ＰＭＡモジュール３８は基準クロック８６を受信し、そこからシリアル伝送クロック９２を生成する。加えて、プログラマブル伝送ＰＭＡモジュール３８は、シリアル伝送クロック９２および／または基準クロック８６から伝送プログラマブル論理クロック９０およびパラレル伝送クロック８８を生成する。プログラマブル伝送ＰＭＡモジュール３８は、伝送プログラマブル論理クロック９０をプログラマブル論理ファブリック１２に供給し、当該プログラマブル論理ファブリック１２が、伝送プログラマブル論理クロック９０に従ってデータを処理して伝送データワード４６を生成する。プログラマブル伝送ＰＭＡモジュール３８は、パラレル伝送クロック８８をプログラマブル伝送ＰＣＳモジュール４２に供給し、当該プログラマブル伝送ＰＣＳモジュール４２が、パラレル伝送クロック８８に従って伝送データワード４６を伝送パラレルデータ４８に変換する。プログラマブル伝送ＰＭＡモジュール３８は、シリアル伝送クロック９２および伝送パラレルクロック８８に従って伝送パラレルデータ４８を伝送シリアルデータ５０に変換する。プログラマブルＰＭＡモジュール３８はさらにシリアル伝送クロック９２を用いて伝送シリアルデータ５０を伝送する。シリアル伝送クロック、パラレル伝送クロックおよび伝送プログラマブル論理クロックが同じ基準クロックから得られるので、プログラマブル伝送ＰＭＡモジュール３８とプログラマブル伝送ＰＣＳモジュール４２とプログラマブル論理ファブリック１２との間のデータの伝達が同期される。

当業者が認識するとおり、プログラマブル伝送ＰＭＡモジュール３８、プログラマブル伝送ＰＣＳモジュール４２、プログラマブルインターフェイス３６、プログラマブル受信ＰＣＳモジュール４４およびプログラマブル受信ＰＭＡモジュール４０は、図２および／または図３に関連して記載されるとおりにプログラミングされ得る。

図５は、プログラマブルフロントエンド１００、データおよびクロック回復モジュール１０２およびシリアル−パラレルモジュール１０４を含むプログラマブル受信ＰＭＡモジュール４０の概略ブロック図を示す。プログラマブルフロントエンド１００は、受信終端回路１０６および受信増幅器１０８を含む。データおよびクロック回復モジュール１０２は、データ検出回路１１０および位相ロックループ１１２を含む。位相ロックループ１１２は、位相検出モジュール１１４、ループフィルタ１１６、電圧制御発振器１１８、第１の分周器モジュール１２０および第２の分周器モジュール１２２を含む。

プログラマブルフロントエンド１００は、受信シリアルデータ５２を受信し、そこから増幅され等化された受信シリアルデータ１２４を生成するよう動作可能に結合される。これを達成するために、受信終端回路１０６は、プログラマブル受信ＰＭＡモジュール４０と、受信されたシリアルデータ５２を本来伝送したソースとの間の伝送ラインに適切な終端をもたらすよう受信終端設定１２６に従ってプログラミングされる。受信終端設定１２６は、受信シリアルデータ５２がシングルエンド信号であるか差分信号であるかを示し、終端ラインのインピーダンスを示し、受信終端回路１０６のバイアスを示し得る。受信終端回路１０６はさらに、受信シリアルデータ５２にバイアスをかけ、バイアス調整された信号を受信増幅器１０８に供給する。受信増幅器１０８の利得および等化設定は、等化設定１２８および増幅設定１３０に従ってそれぞれ調整され得る。受信終端設定１２６、等化設定１２８および増幅設定１３０が制御モジュール３５によって与えられるプログラム非シリアル化設定６６の一部であることに留意されたい。

データおよびクロック回復回路１０６は、位相ロックループ１１２の位相検出モジュール１１４を介し、データ検出回路１１０を介して、増幅され等化された受信シリアルデータ１２４を受信する。位相検出モジュール１１４は、基準クロック８６の位相および／または周波数を分周器モジュール１２０によって生成されるフィードバック基準クロックと比較することにより、増幅され等化された受信シリアルデータ１２４を受信する前に初期設定されている。この位相および／または周波数の差に基づき、位相検出モジュール１１４が、ループフィルタ１１６に供給される対応する電流を生成する。ループフィルタ１１６は電流を制御電圧に変換し、これが、電圧制御発振器１１８の出力周波数を調整する。分周器モジュール１２０は、シリアル受信されたクロック設定１３２またはビットストリーム内の設定に基づき、ＶＣＯ１１８によって生成された出力発振を分割してフィードバック信号を生成する。増幅され等化された受信シリアルデータが受信されると、位相検出モジュール１１４は、増幅され等化された受信シリアルデータ１２４の位相を増幅され等化された受信シリアルデータ１２４の位相と比較する。増幅され等化された受信シリアルデータ１２４とフィードバック信号との位相差に基づいて電流信号が生成される。

位相検出モジュール１１４は電流信号をループフィルタ１１６に供給し、当該ループフィルタ１１６が当該電流信号を制御電圧に変換して、これが電圧制御発振器１１８の出力周波数を制御する。この点では、電圧制御発振器１１８の出力は回復されたクロック１３８に対応する。回復されたクロック１３８は、図４におけるシリアル受信クロック９８として参照されたが、分周器モジュール１２２、データ検出回路１１０およびシリアル−パラレルモジュール１０４に供給される。データ検出モジュール１１０は回復されたクロック１３８を用いて、増幅され等化された受信シリアルデータ１２４からデータ１３６を回復する。分周器モジュール１２２は、パラレル受信およびプログラマブル論理クロック設定１３４に従って、回復されたクロック１３８を分割して、パラレル受信クロック９４およびプログラマブルロジック受信クロック９６を生成する。シリアル受信クロック設定１３２ならびにパラレル受信およびプログラマブル論理クロック設定１３４が、制御モジュール３５によってプログラマブル受信ＰＭＡモジュール４０に供給されるプログラマブル非シリアル化設定６６の一部であることに留意されたい。

弾性ストアバッファを含み得るシリアル−パラレルモジュール１０４は、回復されたクロック１３８に従ったシリアル速度で、回復されたデータ１３６を受信する。シリアル−パラレル設定１３５およびパラレル受信クロック１９４に基づき、シリアル−パラレルモジュール１０４は受信パラレルデータ５４を出力する。シリアル−パラレル設定１３５は、プログラマブル非シリアル化設定６６の一部であり得るが、受信パラレルデータ５４の速度およびデータ幅を示す。

図６は、位相ロックループ１４４、パラレル−シリアルモジュール１４０およびラインドライバ１４２を含むプログラマブル伝送ＰＭＡモジュール３８の概略ブロック図を示す。位相ロックループ１４４は、位相検出モジュール１４６、ループフィルタ１４８、電圧制御発振器１５０、分周器モジュール１５４および分周器モジュール１５２を含む。

位相検出モジュール１４６は、基準クロック８６の位相および／または周波数を、分周器モジュール１５４によって生成されるフィードバック発振の位相および／または周波数と比較する。位相検出モジュール１４６は、基準クロック８６とフィードバック発振との位相および／または周波数の差を表わす電流信号を生成する。ループフィルタ１４８は電流信号を制御電圧に変換して、これが、電圧制御発振器１５０によって生成される出力発振を調整する。分周器モジュール１５４は、シリアル伝送クロック設定１５８に基づいて、シリアル伝送クロック９２に対応するＶＣＯ１５０の出力発振を分割してフィードバック発振を生成する。シリアル伝送クロック設定１５８が、制御モジュール３５によってプログラマブル伝送ＰＭＡモジュール３８に供給されるプログラミングされたシリアル化設
定６４の一部であり得ることに留意されたい。分周器モジュール１５２はシリアル伝送クロック９２を受信し、パラレル伝送およびプログラマブル論理クロック設定１６０に基づいてパラレル伝送クロック８８および伝送プログラマブル論理クロック９０を生成する。パラレル伝送およびプログラマブル論理クロック設定１６０はプログラミングされたシリアル化設定６４の一部であり得る。

パラレル−シリアルモジュール１４０は伝送パラレルデータ４８を受信し、そこからシリアルデータストリーム１５６を生成する。パラレル−シリアル変換を容易にするために、弾性ストアバッファを含み得るパラレル−シリアルモジュール１４０は、パラレル−シリアル設定１６１を受信して、伝送パラレルデータ４８の幅と、パラレル伝送クロック８８に対応する伝送パラレルデータの速度とを示す。設定１６１、シリアル伝送クロック９２およびパラレル伝送クロック８８に基づき、パラレル−シリアルモジュール１４０は、伝送パラレルデータ４８からシリアルデータストリーム１５６を生成する。

ラインドライバ１４２は、伝送シリアルデータ５０を生成するようシリアル伝送データ１５６の電力を増大させる。ラインドライバ１４２は、プリエンファシス設定信号１６２、スルーレート設定信号１６４および駆動設定信号１６６を介して、そのプリエンファシス設定、スルーレート設定および駆動設定を調整するようプログラミングされ得る。プリエンファシス設定１６２、スルーレート設定１６４および駆動設定１６６は、プログラミングされたシリアル化設定６４の一部であり得る。当業者が認識するとおり、図６の図はシングルエンドシステムとして示されるが、システム全体は、差動信号方式ならびに／または差動およびシングルエンドの信号方式の組合せであってもよい。

図７は、プログラマブルデータ整列モジュール１７０、プログラマブルスクランブル解除および復号モジュール１７２、プログラマブル記憶モジュール１７４ならびにプログラマブル復号および検査モジュール１７６を含むプログラマブル受信ＰＣＳモジュール４４の概略ブロック図である。プログラマブルデータ整列モジュール１７０は、同期ステートマシン１７８、値検出再整列モジュール１８０、ブロック同期モジュール１８２およびマルチプレクサ１８４を含む。プログラマブルスクランブル解除および復号モジュール１７２は、６４ｂ／６６ｂスクランブル解除モジュール１８８、８ｂ／１０ｂ復号モジュール１８６およびマルチプレクサ１９０を含む。プログラマブル記憶モジュール１７４は、チャネル接合モジュール１９４、弾性ストレージバッファ１９２およびマルチプレクサ１９６を含む。プログラマブル復号および検査モジュール１７６は、受信ＣＲＣ（巡回冗長検査）モジュール２００、６４ｂ／６６ｂ復号モジュール１９８およびマルチプレクサ２０２を含む。

動作の際に、プログラマブルデータ整列モジュール１７０は受信パラレルデータ５４を受信する。受信ＰＭＡ＿ＰＣＳインターフェイス設定６２に基づいて、受信パラレルデータ５４は、処理されずにマルチプレクサ１８４を介して渡され、値検出再整列モジュール１８０によって処理され、次いでマルチプレクサ１８４を介して渡され、および／または、ブロック同期モジュール１８２を介してさらに処理され得る。このように、設定６２は、プログラマブルデータ整列モジュール１７０をバイパスし、値検出再整列を実行し、再整列されたデータを渡し、および／または、典型的には毎秒１０ギガビットの信号方式に用いられるブロック同期をさらに利用し得る。同期ステートマシン１７８は、値検出再整列１８０およびブロック同期モジュール１８２を介して受信パラレルデータ５４の整列を調整する。加えて、値検出再整列モジュール１８０が、データが有効であることを示し、ブロック同期モジュール１８２が、ＰＣＳモジュールがこのとき受信パラレルデータ５４と同期がとれていることを示すと、同期ステートマシン１７８がロック信号を生成する。

値検出再整列モジュール１８０の制御は、信号の受信極性、整列情報などを含む。
プログラマブルスクランブル解除および復号モジュール１７２はマルチプレクサ１８４の出力を受信し、設定６２に基づいて、マルチプレクサ１９０を介してデータを渡すか、６４ｂ／６６ｂスクランブル解除機１８８を介してこれをスクランブル解除するか、または、８ｂ／１０ｂ復号モジュール１８６を介してこれを復号する。

プログラマブル記憶モジュール１７４は、弾性ストアバッファ１９２を介してマルチプレクサ１９０から受信するデータをバッファして、チャネル接合を容易にし得るか、または、当該データを直接マルチプレクサ１９６に渡し得る。チャネル接合モジュール１９４は、１つのプログラマブルマルチギガビットトランシーバの受信機が別のマルチギガビットトランシーバ内における別の受信機とリンクされるかまたは接合されて、有効なシリアルデータ速度を上げることを可能にする。

プログラマブル復号および検査モジュール１７６はマルチプレクサ１９６の出力を受信し、これを設定６２に従って受信データワード５６として直接渡し、受信ＣＲＣモジュール２００を介して当該データを処理し、これを出力として供給するかまたは６４ｂ／６６ｂ復号モジュール１９８を介して復号する。当業者が認識するとおり、プログラマブル受信ＰＣＳモジュール４４は、さまざまな復号方式を用いて、受信されたパラレルデータ５４を復号したり、チャネル接合を処理したり、入力データを検査およびロックしたりするよう設定６２を介して容易にプログラム可能である。

図８は、プログラマブル検査モジュール２１０、プログラマブル符号化モジュール２１２、プログラマブル記憶モジュール２１４およびプログラマブルスクランブルモジュール２１６を含むプログラマブル伝送ＰＣＳモジュール４２の概略ブロック図である。プログラマブル検査モジュール２１０は、伝送ＣＲＣモジュール２１８およびマルチプレクサ２２０を含む。プログラマブル符号化モジュール２１２は、６４ｂ／６６ｂ符号化モジュール２２０、８ｂ／１０ｂ符号化モジュール２２４およびマルチプレクサ２２６を含む。プログラマブル記憶モジュール２１４は、弾性ストレージバッファ２２８およびマルチプレクサ２３０を含む。プログラマブルスクランブルモジュール２１６は、スクランブルモジュール２３２、ギアボックスモジュール２３４およびＰＭＡコンバータ２３６を含む。

プログラマブル検査モジュール２１０は、伝送データワード４６を受信し、かつ、これらを直接プログラマブル符号化モジュール２１２に渡すかまたはこれらに対する巡回冗長検査を実行するよう動作可能に結合される。伝送ＰＭＡ＿ＰＣＳインターフェイス設定６０は、伝送データワード４６がプログラマブル符号化モジュール２１２に直接渡されるかまたは巡回冗長検査を受けるかを示す。プログラマブル符号化モジュール２１２は、設定６０に基づいて、８ｂ／１０ｂエンコーダ２２４、６４ｂ／６６ｂエンコーダ２２２を介してプログラマブル検査モジュール２１０から受信したデータを符号化するか、または当該データを直接プログラマブル記憶モジュール２１４に渡す。

プログラマブル記憶モジュール２１４は、設定６０に基づいて、プログラマブル符号化モジュール２１２から受信したデータを渡すか、または、これを弾性ストレージバッファ２２８に記憶する。弾性ストレージバッファ２２８は、伝送データワード４６と伝送パラレルデータ４８との間で異なる時間速度を可能にする。たとえば、伝送データワード４６が５００メガヘルツの速度で１バイトワードであり、伝送パラレルデータ４８が３００メガヘルツで２バイト幅である場合、サイクル速度毎のデータは、伝送データワード４６と伝送パラレルデータ４８との間で異なる。従って、弾性ストレージバッファ２２８は、データが弾性ストレージバッファに蓄積し、こうして、伝送データワード４６と伝送パラレルデータ４８との間の異なる速度毎のデータの差異に対応することが可能となる。

プログラマブルスクランブルモジュール２１６はマルチプレクサ２３０の出力を受信し
、これを直接ＰＭＡコンバータ２３６に渡して、制御信号に基づいて伝送パラレルデータ４８を生成するか、または、スクランブルモジュール２３２およびギアボックスモジュール２３４を介して当該データをスクランブルする。ＰＭＡコンバータ２３６に対する制御は、パラレルデータ４８の極性と、どの経路からデータを受信するかを示す表示とを含む。スクランブルモジュール２３２およびギアボックスモジュール２３４は、さらに、「伝送符号化データのフレーミングおよび線形フィードバックシフト（“FRAMING OF TRANSMIT ENCODED DATA AND LINEAR FEEDBACK SHIFTING”）」と題され、本願と同じ出願日が付された、ジョセフ・エヌ・クリザク（Joseph N. Kryzak）他による同時継続特許出願に記載される。

当業者が認識するとおり、プログラマブル伝送ＰＣＳモジュール４２は、伝送データワード４６を直接渡したり、符号化したり、スクランブルしたり、バッファしたりするようさまざまな方法でプログラミングされ得る。このため、プログラミング能力に幅広い多様性があれば、プログラマブル伝送ＰＣＳモジュール４２ならびにプログラマブルマルチギガビットトランシーバ全体は、多くの規格に従ってプログラミングされ得る。

図９は、プログラマブルマルチギガビットトランシーバのための設定を確立するための方法の論理図を示す。このような方法は、制御モジュール３０および／または制御モジュール３５によって実行され得る。当該プロセスはステップ２４０から始まり、ここで、プログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）についての所望の動作モードを示すプログラミング設定が受信される。基本命令（primitive）は、ユーザ選択および／または自動構成プロセスに基づいて受信され得る。このような自動構成プロセスは、ＰＭＧＴが配置される環境を検知してその動作モードを決定するだろう。基本命令は、図１２Ａ〜図１２Ｃにより詳細に記載されるが、概して、対応する規格の特定の応用例を示す。たとえば、図１２Ａを参照すると、基本命令ＧＴ１０＿１０ＧＦＣ＿８は１０ギガのファイバチャネル規格に対応するが、これは、毎秒１０．５１８７５ギガビットのシリアル伝送速度をもたらし、６４ｂ／６６ｂ符号化を利用し、１５９．３７メガヘルツで６４ビットデータワードのファブリックインターフェイスを有する。

図９の説明に戻ると、プロセスがステップ２４２に進み、ここで、プログラミング設定が、プログラミングされたシリアル化設定、プログラミングされた非シリアル化設定、受信ＰＭＡ＿ＰＣＳインターフェイス設定、伝送ＰＭＡ＿ＰＣＳインターフェイス設定および論理インターフェイス設定に変換される。上述のとおり、基本命令は規格の特定の応用例を示す。このため、基本命令は、シリアル伝送速度、対応する符号化およびファブリックインターフェイス速度を示すだろう。従って、これらの値に基づき、ＰＭＧＴをプログラミングする設定が確立される。

次いで、プロセスがステップ２４４に進み、ここで、プログラミングされたシリアル化設定およびプログラミングされた非シリアル化設定がＰＭＡメモリマップドレジスタに供給される。図１１に関連してＰＭＡメモリマップドレジスタをさらに説明する。プロセスがステップ２４６に進み、ここで、伝送および受信ＰＭＡ＿ＰＣＳインターフェイス設定ならびにプログラマブル論理インターフェイス設定がＰＣＳレジスタに与えられる。当該設定が適切なレジスタに記憶されると、ＰＭＧＴのＰＭＡ部分およびＰＭＧＴのＰＣＳ部分がこれに対応して図５〜図８に記載のとおりプログラミングされる。

図１０は、制御モジュール３０および／または制御モジュール３５によるプログラマブルＭＧＴのプログラミングをさらに示す方法の論理図である。当該プロセスはステップ２５０から始まり、ここで、プログラミングされたシリアル化設定を生成して、プログラマブルＰＭＡ受信機モジュールのうちの少なくとも１つの要素を可能化、論理的に不能化および／または物理的に不能化する。たとえば、図５を参照すると、プログラミングされた
シリアル化設定６６を用いて、プログラマブルフロントエンド１００、位相ロックループ１１２、データ検出回路１１０および／またはシリアル−パラレルモジュール１０４を可能化および／または不能化し得る。不能化されるべき要素は特定の動作モードに基づいている。データが受信されていない場合、プログラマブル受信ＰＭＡモジュール全体が不能化されることにより、電力が保存され得る。

図１０の説明に戻ると、プロセスがステップ２５２に進み、ここで、プログラミングされた非シリアル化設定を生成して、プログラマブルＰＭＡ送信機モジュールのうちの少なくとも１つの要素を可能化、論理的に不能化または物理的に不能化する。たとえば、図６を参照すると、プログラミングされたシリアル化設定６４は、位相ロックループ１４４、パラレル−シリアルモジュール１４０および／またはラインドライバ１４２を可能化もしくは物理的に不能化（すなわち、そこから電力を除去）し得るか、または論理的に不能化（すなわち、入力または出力を公知の状態に論理的に保持）し得る。

図１０の説明に戻ると、プロセスは次にステップ２５４に進み、ここで、伝送ＰＭＡ＿ＰＣＳインターフェイス設定を生成して、プログラマブルＰＣＳ伝送モジュールのうちの少なくとも１つの要素を可能化、論理的に不能化および／または物理的に不能化する。次いでプロセスがステップ２５６に進み、ここで、受信されたＰＭＡ＿ＰＣＳインターフェイス設定を生成して、プログラマブルＰＣＳ受信モジュールのうちの少なくとも１つの要素を可能化、論理的に不能化および／または物理的に不能化する。プログラマブルＰＣＳ伝送モジュールの要素は図８に示され、プログラマブル受信ＰＣＳモジュールの要素は図７に示される。

図１１はＰＭＡマッピングレジスタ４５の内容を示す。図示のとおり、マッピングレジスタは、ＰＭＡモジュールのマスタバイアス、伝送分割率、伝送ループフィルタ設定、伝送モード制御、伝送出力レベル、伝送出力モード、受信分割率、受信ループフィルタ設定、受信された動作モード、受信された順方向誤り符号化および電力制御を含む、ＰＭＡモジュールのためのさまざまな動作を示すためのメモリ空間を含む。

図１２Ａ〜図１２Ｃは、複数の基本命令、それらの対応する規格、シリアル速度、符号化方式およびファブリックインターフェイス速度を示す。従って、これらの基本命令またはプログラミング設定のいずれも、デバイスのユーザと、特定の規格をサポートするようプログラマブルロジックデバイスをプログラミングするために得られる対応する設定とによって選択され得る。

以上の説明では、プログラマブルマルチギガビットトランシーバを含むプログラマブルロジックデバイスが述べられた。マルチギガビットトランシーバはプログラマブル伝送経路および受信経路を別個に有し、プログラマブルロジックデバイス内において互いに独立してプログラミングされ得る。こうして、このようなプログラマブルロジックデバイスを介して多大な柔軟性がもたらされる。当業者が認識するとおり、添付の特許請求の範囲から逸脱することなく、この発明の教示から他の実施例を導き出すことができる。

この発明に従ったプログラマブルロジックデバイスを示す概略ブロック図である。 この発明に従ったプログラマブルマルチギガビットトランシーバを示す概略ブロック図である。 この発明に従ったプログラマブルマルチギガビットトランシーバの代替的な実施例を示す概略ブロック図である。 この発明に従ったプログラマブルロジックデバイスの別の実施例を示す概略ブロック図である。 この発明に従ったプログラマブル受信物理媒体接続（ＰＭＡ）モジュールを示す概略ブロック図である。 この発明に従ったプログラマブル伝送物理媒体接続（ＰＭＡ）モジュールを示す概略ブロック図である。 この発明に従ったプログラマブル受信物理コーディングサブレイヤ（ＰＣＳ）モジュールを示す概略ブロック図である。 この発明に従ったプログラマブル伝送物理コーディングサブレイヤ（ＰＣＳ）モジュールを示す概略ブロック図である。 この発明に従ったプログラマブルマルチギガビットトランシーバをプログラミングするための方法を示す論理図である。 この発明に従ったマルチギガビットトランシーバをプログラミングするための代替的な方法を示す論理図である。 この発明に従った物理媒体接続（ＰＭＡ）マッピングレジスタを示す図である。 この発明に従ったプログラマブルマルチギガビットトランシーバについてのさまざまなプログラミング状態を示す図である。 この発明に従ったプログラマブルマルチギガビットトランシーバについてのさまざまなプログラミング状態を示す図である。 この発明に従ったプログラマブルマルチギガビットトランシーバについてのさまざまなプログラミング状態を示す図である。

Claims (12)

1. プログラマブルマルチギガビットトランシーバであって、
   プログラミングされたシリアル化設定に従って伝送パラレルデータを伝送シリアルデータに変換し、プログラミングされた非シリアル化設定に従って受信シリアルデータを受信パラレルデータに変換するよう動作可能に結合されるプログラマブル物理媒体接続（ＰＭＡ）モジュールと、
   伝送インターフェイス設定に従って伝送データワードを前記伝送パラレルデータに変換し、受信インターフェイス設定に従って前記受信パラレルデータを受信データワードに変換するよう動作可能に結合されるプログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュールとを含み、前記ＰＣＳモジュールは、符号化されたデータワードを生成するために、前記伝送インターフェイス設定に従って前記伝送データワードを符号化するかまたは渡すよう動作可能に結合されたプログラマブル符号化モジュールを含み、前記伝送インターフェイス設定は、前記プログラマブル符号化モジュールが前記伝送データワードを符号化している場合の符号化の種類を示し、
   前記プログラマブルマルチギガビットトランシーバはさらに、
   プログラミングされた論理インターフェイス設定に従って、前記受信データワードを前記プログラマブルＰＣＳモジュールからプログラマブル論理ファブリック部分に伝達し、前記伝送データワードを前記プログラマブル論理ファブリック部分から前記プログラマブルＰＣＳモジュールに伝達するよう動作可能に結合されるプログラマブルインターフェイスと、
   前記プログラマブルマルチギガビットトランシーバのための所望の動作モードに基づいて、前記プログラミングされたシリアル化設定、前記プログラミングされた非シリアル化設定、前記受信インターフェイス設定、前記伝送インターフェイス設定、前記論理インターフェイス設定を生成するよう動作可能に結合される制御モジュールとを含む、プログラマブルマルチギガビットトランシーバ。
2. 前記プログラマブルＰＭＡはさらに、
   前記受信パラレルデータを生成するために、前記プログラミングされた非シリアル化設定に従って前記受信シリアルデータを非シリアル化するよう動作可能に結合されるプログラマブルＰＭＡ受信機モジュールと、
   前記伝送シリアルデータを生成するために、プログラミングされたシリアル化設定に従って前記伝送パラレルデータをシリアル化するよう動作可能に結合されるプログラマブルＰＭＡ送信機モジュールとを含む、請求項１に記載のプログラマブルマルチギガビットトランシーバ。
3. 前記プログラマブルＰＣＳモジュールはさらに、
   前記受信インターフェイス設定に従って前記受信パラレルデータを受信データワードに変換するよう動作可能に結合されるプログラマブルＰＣＳ受信モジュールと、
   前記伝送インターフェイス設定に従って前記伝送データワードを前記伝送パラレルデータに変換するよう動作可能に結合されるプログラマブルＰＣＳ伝送モジュールとを含む、請求項１に記載のプログラマブルマルチギガビットトランシーバ。
4. 前記プログラミングされたシリアル化設定および前記プログラミングされた非シリアル化設定によって示されるとおり、前記ＰＭＡモジュールの要素についての要素設定を記憶するよう動作可能であるＰＭＡメモリマップドレジスタと、
   前記伝送および受信インターフェイス設定ならびに前記プログラミングされた論理インターフェイス設定によって示されるとおり、前記プログラマブルＰＣＳモジュールの要素についての要素設定を記憶するよう動作可能であるＰＣＳレジスタとをさらに含む、請求項１に記載のプログラマブルマルチギガビットトランシーバ。
5. プログラマブルマルチギガビットトランシーバであって、
   伝送設定に従って伝送データワードを伝送シリアルデータに変換するよう動作可能に結合されるプログラマブル伝送部分と、
   受信設定に従って受信シリアルデータストリームを受信データワードに変換するよう動作可能に結合されるプログラマブル受信部分とを含み、前記プログラマブル受信部分は、整列されたデータワードを生成するために、前記受信設定に従って前記受信データワードを整列させるよう動作可能に結合されたプログラマブルデータ整列モジュールを含み、前記整列されたデータワードのサイズおよび速度は前記受信設定に基づいて設定され、
   前記プログラマブルマルチギガビットトランシーバはさらに、
   前記伝送設定に従って前記伝送データワードをプログラマブルロジック部分から前記プログラマブル伝送部分に供給し、前記受信設定に従って前記プログラマブル受信部分から前記受信データワードを受信するよう動作可能に結合された、前記プログラマブルロジック部分へのインターフェイスと、
   トランシーバ動作要件に基づいて前記伝送設定および前記受信設定を生成するよう動作可能に結合された制御モジュールとを含み、
   前記制御モジュールはさらに、
   前記プログラマブルマルチギガビットトランシーバのための所望の動作モードを示すプログラミング設定を受信し、
   前記プログラミング設定を前記受信設定および前記伝送設定に変換するよう機能する、プログラマブルマルチギガビットトランシーバ。
6. 前記プログラマブル伝送部分はさらに、
   前記伝送設定に従って前記伝送データワードを伝送パラレルデータに変換するよう動作可能に結合されたプログラマブル物理コーディングサブレイヤ（ＰＣＳ）伝送モジュールと、
   前記伝送シリアルデータを生成するために、前記伝送設定に従って前記伝送パラレルデータをシリアル化するよう動作可能に結合されたプログラマブル物理媒体接続（ＰＭＡ）伝送モジュールとを含む、請求項５に記載のプログラマブルマルチギガビットトランシーバ。
7. 前記プログラマブルＰＭＡ伝送モジュールはさらに、
   前記伝送設定に従ってタイミング信号を生成するよう動作可能に結合された位相ロックループと、
   前記伝送設定に基づいて前記伝送パラレルデータを前記伝送シリアルデータに変換するよう動作可能に結合されたパラレル−シリアルモジュールとを含み、前記伝送パラレルデータのデータ幅および前記伝送シリアルデータの速度は前記伝送設定に従って設定され、前記プログラマブルＰＭＡ伝送モジュールはさらに、
   前記伝送シリアルデータを伝送線に駆動するよう動作可能に結合されたドライバを含み、前記ドライバの駆動レベルおよび前記ドライバのプリエンファシス設定は前記伝送設定に従って設定される、請求項６に記載のプログラマブルマルチギガビットトランシーバ。
8. 前記プログラマブルＰＣＳ伝送モジュールはさらに、
   検査された伝送データワードを生成するために、前記伝送設定に従って前記伝送データワードを検査するかまたは渡すよう動作可能に結合されたプログラマブル検査モジュールを含み、前記伝送設定は前記伝送データワードのサイズおよび速度を示し、前記プログラマブルＰＣＳ伝送モジュールはさらに、
   符号化されたデータワードを生成するために、前記伝送設定に従って前記検査された伝送データワードを符号化するかまたは渡すよう動作可能に結合されたプログラマブル符号化モジュールを含み、前記伝送設定は、前記プログラマブル符号化モジュールが前記検査された伝送データワードを符号化している場合の符号化の種類を示し、前記プログラマブルＰＣＳ伝送モジュールはさらに、
   記憶され符号化されたデータワードを生成するために、前記伝送設定に従って前記符号化されたデータワードを弾性的に記憶するかまたは渡すよう動作可能に結合されたプログラマブル記憶モジュールと、
   前記伝送パラレルデータを生成するために、前記伝送設定に従って前記記憶され符合化されたデータワードをスクランブルするかまたは渡すよう動作可能に結合されたプログラマブルスクランブルモジュールとを含み、前記伝送設定は、前記プログラマブルスクランブルモジュールが前記記憶され符合化されたデータワードをスクランブルしている場合のスクランブルの種類を示す、請求項６に記載のプログラマブルマルチギガビットトランシーバ。
9. 前記プログラマブル受信部分はさらに、
   前記受信設定に従って受信シリアルデータを受信パラレルデータに変換するよう動作可能に結合されたプログラマブル物理媒体接続（ＰＭＡ）受信モジュールと、
   前記受信設定に従って前記受信パラレルデータを前記受信データワードに変換するよう動作可能に結合されたプログラマブル物理コーディングサブレイヤ（ＰＣＳ）受信モジュールとを含む、請求項５に記載のプログラマブルマルチギガビットトランシーバ。
10. 前記プログラマブルＰＭＡ受信モジュールはさらに、
    増幅され等化された受信シリアルデータを生成するために、前記受信シリアルデータを増幅および等化するよう動作可能に結合されたプログラマブルアナログフロントエンドを含み、前記プログラマブルアナログフロントエンドによって実行される増幅および等化は前記受信設定に従って設定され、前記プログラマブルＰＭＡ受信モジュールはさらに、
    回復されたデータおよび回復されたクロックをそれぞれ生成するために、前記増幅され等化された受信シリアルデータからデータおよびクロックを回復するよう動作可能に結合されたデータおよびクロック回復モジュールを含み、前記データおよびクロック回復モジュールは、前記受信設定に従ってプログラミングされるプログラマブル位相ロックループを含み、前記プログラマブルＰＭＡ受信モジュールはさらに、
    前記回復されたデータを前記受信パラレルデータに変換するよう動作可能に結合されたシリアル−パラレルモジュールを含み、前記受信パラレルデータの速度および前記受信パラレルデータの幅は前記受信設定に従って設定される、請求項９に記載のプログラマブルマルチギガビットトランシーバ。
11. 前記プログラマブルＰＣＳ受信モジュールはさらに、
    処理され整列されたデータワードを生成するために、前記受信設定に従って、前記整列されたデータワードをスクランブル解除するか、復号するかまたは渡すよう動作可能に結合されるプログラマブルスクランブル解除および復号モジュールを含み、前記受信設定は、前記整列されたデータワードをスクランブル解除するか、復号するかまたは渡すことを示し、前記受信設定はさらに、前記プログラマブルスクランブル解除および復号モジュールが前記整列されたデータワードをスクランブル解除している場合のスクランブル解除の種類を示し、さらに、前記プログラマブルスクランブル解除および復号モジュールが前記整列されたデータワードを復号している場合の復号の種類を示し、前記プログラマブルＰＣＳ受信モジュールはさらに、
    記憶されたデータワードを生成するために、前記受信設定に従って、前記処理されたデータワードを弾性的に記憶するかまたは渡すよう動作可能に結合されたプログラマブル記憶モジュールと、
    前記受信データワードを生成するために、前記受信設定および前記プログラミングされた論理インターフェイス設定に従って、前記記憶されたデータワードを復号するか、検査するかまたは渡すよう動作可能に結合されたプログラマブル復号および検査モジュールとを含み、前記受信設定は、前記記憶されたデータワードを復号するか、検査するかまたは渡すことを示し、前記プログラマブル復号および検査モジュールが前記記憶されたデータワードを復号している場合の復号の第２の種類を示し、前記プログラマブル復号および検査モジュールが前記記憶されたデータワードを検査している場合の検査の種類を示し、前記プログラミングされた論理インターフェイス設定は前記受信されたデータワードの速度およびサイズを示す、請求項９に記載のプログラマブルマルチギガビットトランシーバ。
12. 前記制御モジュールはさらに、
    前記プログラマブル受信部分のプログラマブルＰＭＡ受信機モジュールの少なくとも１つの要素を可能化、論理的に不能化または物理的に不能化するよう前記受信設定を生成し、
    前記プログラマブル伝送部分のプログラマブルＰＭＡ伝送モジュールの少なくとも１つの要素を可能化、論理的に不能化または物理的に不能化するよう前記伝送設定を生成し、
    前記プログラマブル伝送部分のプログラマブルＰＣＳ伝送モジュールの少なくとも１つの要素を可能化、論理的に不能化または物理的に不能化するよう前記伝送設定を生成し、
    前記プログラマブル受信部分のプログラマブルＰＣＳ受信モジュールの少なくとも１つの要素を可能化、論理的に不能化または物理的に不能化するよう前記受信設定を生成するよう機能する、請求項５に記載のプログラマブルマルチギガビットトランシーバ。

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