KR20000060391A - 고전위 발생장치의 Ｖｐｐ검출회로 - Google Patents

Abstract

본 발명은 초기 과도적 상태에서 발생하는 일시적인 검출 신호의 오버 슈트를 방지하면서 안정화될때까지 걸리는 시간을 단축할 수 있는 고전위 발생장치의 Vpp 검출회로를 제공하는 것으로서, 이는 고전위의 전압을 인가하는 제 1피모스 트랜지스터와, 전원 전압을 인가하는 제 2피모스 트랜지스터와, 제 1피모스 트랜지스터의 드레인에 게이트 및 드레인이 공통 연결된 제 1엔모스 트랜지스터와, 제 1엔모스 트랜지스터와 게이트가 공통 연결되며 제 2피모스 트랜지스터의 드레인에 연결되어 검출신호를 출력하는 제 2엔모스 트랜지스터와, 제 1 및 제 2엔모스 트랜지스터의 소스와 접지 전압 단자 사이에 각각 배치되어 있으며 게이트가 공통 연결되며 활성화신호의 반전레벨에 응답하여 턴온되는 제 3 및 제 4피모스 트랜지스터를 포함하여 Vpp 전압 레벨을 검출하는 검출부를 가지고, 검출부의 제 2피모스 트랜지스터와 제 2엔모스 트랜지스터의 연결 노드로부터 출력된 검출신호를 버퍼링하는 짝수개의 인버터들과, 인버터들로부터 출력된 신호와 활성화신호를 논리조합하여 출력하는 논리게이트와, 논리게이트의 출력을 반전하여 펌프 인에이블신호로 발생하는 인버터를 포함하는 출력부를 구비한다.

Description

고전위 발생장치의 Ｖｐｐ 검출회로{Vpp DETECTING DEVICE}

본 발명은 반도체소자에 관한 것으로서, 특히 워드라인 활성화시 구동되는 고전위(Vpp) 검출기의 싱크 전류 소스로 사용되는 엔모스를 피모스 트랜지스터로 교체하여 초기 과도 상태를 최소화함으로써 반도체 메모리 소자의 동작 안정성을 확보하는 고전위 발생장치의 Vpp 검출회로에 관한 것이다.

반도체 메모리 소자에서는 내부 회로 동작의 필요에 의해 내부 전원 발생장치를 사용하게 되는데 이 중 하나가 외부에서 공급되는 전원 전위(Vcc) 보다 높은 고전위(Vpp)를 발생시키는 고전위 발생장치이다.

외부 전원 전위(Vcc) 보다 높은 고전위인 Vpp는 주로 NMOS트랜지스터의 문턱전압(Vt)손실을 없애기 위해 사용되는데, 특히 DRAM에서는 워드라인 드라이버 회로와, 비트라인 분리회로, 데이터 출력버퍼 등에서 문턱전압의 손실없이 데이터를 전달할 때 사용된다.

그 중에서도 워드라인 드라이버에서는 선택된 행(row)에 해당하는 워드라인을 Vpp까지 승압하는 것을 행 활성화(row activation)라고 부르는데, 이때 워드라인 드라이버에 의해 이전까지는 동작하지 않았던 Vpp발생장치가 동작하게 된다. 그리고, 메모리 셀에 대한 리이드/라이트 동작이 완료되면 워드라인은 다시 0V로 방전(discharge)되고 동시에 Vpp 발생장치도 정지하게 된다.

도 1은 통상적인 반도체소자내의 고전위 발생장치를 나타낸 블록구성도로서, 이는 크게 Vpp 전압을 피이드백받아서 Vpp 전압 레벨을 검출하는 Vpp검출기(12)와, 검출기(12)의 출력(Pump_enable)에 따라 전하를 축적하여 전압을 승압시키는 Vpp 펌프(14)로 구성된다.

이러한 고전위 발생장치에서 Vpp 검출기(12)는 Vpp 펌프(14)에서 공급되는 Vpp전압 레벨을 감지하여 Vpp 전압의 발생을 제어한다. 즉, Vpp 레벨이 기준 레벨보다 낮을 경우에는 Vpp 펌프(14)를 동작시켜 Vpp 레벨이 상승하도록 하는 반면에 기준 레벨에 이르게 되었을 때에는 Vpp 펌프(14)의 동작을 정지시켜 Vpp 레벨이 더 이상 상승되는 것을 막는다.

도 2는 종래 고전위 발생장치의 Vpp 검출회로를 나타낸 회로도이다.

이를 참조하면, Vpp 검출회로는 크게 Vpp 검출부(122)와 출력부(124)로 나눌수 있는데, Vpp 검출부(122)는 전원 전압(Vdd)에 응답하여 고전위(Vpp)의 전압을 인가하는 제 1피모스 트랜지스터(P0)와, 접지 전압(Vss)에 응답하여 전원 전압(Vdd)을 인가하는 제 2피모스 트랜지스터(P1)와, 제 1피모스 트랜지스터(P0)의 드레인에 게이트 및 드레인이 공통 연결된 제 1엔모스 트랜지스터(N0)와, 제 1엔모스 트랜지스터(N0)와 게이트가 공통 연결되며 제 2피모스 트랜지스터(P1)의 드레인에 연결되어 검출신호를 출력하는 제 2엔모스 트랜지스터(N1)와, 제 1 및 제 2엔모스 트랜지스터(N0,N1)의 소스와 접지 전압(Vss) 단자 사이에 각각 배치되어 있으며 게이트가 공통 연결되며 활성화신호(Act)에 응답하여 턴온되는 제 3 및 제 4엔모스 트랜지스터(N2,N3)로 구성된다.

그리고, 출력부(124)는 상기 검출부(122)의 제 2피모스 트랜지스터(P1)와 제 2엔모스 트랜지스터(N1)의 연결 노드로부터 출력된 검출신호(det)를 버퍼링하는 짝수개의 인버터들(Inv1,Inv2)과, 인버터들(Inv1,Inv2)로부터 출력된 신호와 활성화신호(Act)를 부정 논리곱하여 출력하는 논리게이트(NAND1)와, 논리게이트(NAND1)의 출력을 반전하여 펌프 인에이블신호(Pump_eanble)로 발생하는 인버터(Inv3)로 구성된다.

도 3은 도 2에 도시된 Vpp 검출회로를 시뮬레이션한 결과를 나타낸 그래프로서, i_mn2는 Vpp 검출회로의 활성화시 검출부의 N2를 통해서 흐르는 전류량, i_mn3은 N3을 통해 흐르는 전류량을 나탄낸 것이다.

이를 참조해서 상기와 같이 이루어진 Vpp 검출회로의 동작을 살펴보면 다음과 같다.

우선, Act신호는 DRAM에서 어떠한 행(row)도 선택되지 않았을 때 로우 레벨, 어느 하나의 행이라도 선택되어 해당 워드라인을 고전위 Vpp로 유지하는 동안 하이 레벨을 갖는 활성화신호이다. 그 이유는 Vpp 펌프를 동작하는데 많은 전력을 소모하므로 비활성 상태에서 불필요한 회로의 전력 소모를 감소하기 위해서이다.

그러면, 종래 Vpp 검출회로는 Act신호가 로우 레벨일 때 검출부(122)의 제 1 및 제 2피모스 트랜지스터(P0,P1)는 턴온되어 제 1 및 제 2엔모스 트랜지스터(N0,N1)의 게이트에 Vpp 전압에 가까운 전압을 인가하고, 제 2엔모스 트랜지스터(N1)의 드레인인 출력단자에 걸리는 검출신호(det) 또한 Vdd 전압 레벨인 하이레벨로 된다. 이때, Act 신호가 하이레벨로 천이하게 되면 전류 감소(current sink) 소스인 제 3 및 제 4엔모스 트랜지스터(N2,N3)가 턴온되어 상기 제 1 및 제 2엔모스 트랜지스터(N0,N1)를 통해서 전류 경로가 생성되고 이에 검출신호(det)는 로우레벨로 떨어지게 된다. 출력부(124)는 논리 게이트(NAND1)를 통해 검출신호(det)와 활성화신호(Act)를 부정 논리곱한 후에 이를 인버터(Inv3)를 통해 반전한 후 펌프 인에이블신호(Pump_enable)로서 출력한다. 이 펌프 인에이블신호(Pump_enable)는 Vpp 펌프를 동작시킬 것인지를 결정하는 신호이며, 하이레벨일 때 Vpp 펌프는 동작하게 된다.

한편, 종래 Vpp 검출회로에서는 저전원 전압 추세에 따라 Vdd를 2.5V로 설정하였으며 Vpp의 경우 대략적으로 Vdd의 1.6배 정도의 전위를 갖고 있어야 하기 때문에 여기에서는 Vpp를 약 4.2V로 설정하였다.

Vpp 검출회로가 활성 상태로 안정화되면 제 1 및 제 2엔모스 트랜지스터(N0,N1)의 게이트인 노드 m의 전위는 1.4V로 안정화되는데, Vpp의 전압 레벨이 변화하게 되면 검출 신호(det)의 레벨 또한 영향을 받는다. 즉, Vpp가 기준레벨보다 낮으면 상기 m 노드의 전위가 미소하게 감소하게 되고 이에 검출신호(det)는 하이레벨(약 1.7V)로 된다. 그 반대의 경우에는 검출신호(det)는 논리적으로 로우레벨(접지 전압)을 출력한다.

그러나, 종래 Vpp 검출회로는 비활성 상태에서 활성화시키는 과정에서 최대 60ns까지 과도 상태가 필요한데, Vpp가 기준 레벨보다 낮으며 과도적 상태일때에는 검출신호(det)가 전원 전압에서 약 1.7V로 변경되어야 하지만 활성화 신호(Act)가 로우레벨에서 하이레벨로 천이할 때 제 1 및 제 2엔모스 트랜지스터(N0,N1) 또한 턴온된다. 이때, 도 3에 도시된 바와 같이 검출신호(det)는 오버 슈트(over shoot)(a)를 발생하게 되는데, 전원 전압에서 서서히 약 1.7V로 변경되는 것이 아니라 전원 전압→ 접지전압→1.7V로 변경된다. 이에 활성화 신호(Act)가 하이레벨로 되는 소정 시간동안은 검출부(122)의 제 3 및 제 4엔모스 트랜지스터(N2,N3)를 통해서 인가되는 전류량도 불규칙하게 변화되어 결국 펌프 인에이블 신호(Pump_enable)의 레벨에 영향을 끼치게 된다. 이로 인해 Vpp 검출회로의 초기 활성화 동작시 안정화되지 않는 펌프 인에이블 신호에 의해 Vpp 펌프가 오동작을 유발하게 된다.

또한, Vpp레벨이 기준 레벨이상이 되어 더 이상 Vpp 펌프를 동작시킬 필요성이 없는 경우에는 검출부(122)는 제 1피모스 트랜지스터(P0)를 통해 m 노드에 Vpp 전위를 4V 정도의 고전위에서 안정된 전위인 약 1.4V로 변경해야 하는데, 이 과정에서 시간 지연이 일어나게 된다. 즉, Vpp 검출회로 내에서 소자들 간의 전위가 비활성화 상태에서 활성화상태일 때 그 차가 크기 때문에 안정된 활성화 상태로 유지하는데 시간이 필요하다.

이러한 이유들은 통상의 DRAM에서는 동작의 안정성에 대해서 큰 요인으로 작용하지 않았지만 최근에 대두되고 있는 고속 메모리(100MHz 이상)에서는 행 활성화 동작시 Vpp 레벨의 변화에 빠르게 대체하는데 한계가 있기 때문에 회로 동작의 안정성을 저하시키게 된다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, Vpp 검출부의 전류 감소 소스로 사용되는 엔모스 트랜지스터 대신에 피모스 트랜지스터를 사용함으로써 비활성 상태에서 활성 상태로 변경되는 과도적 시간동안 안정된 Vpp 검출회로의 검출신호를 출력할 수 있는 고전위 발생장치의 Vpp 검출회로를 제공함에 있다.

도 1은 통상적인 반도체소자내의 고전위 발생장치를 나타낸 블록구성도,

도 2는 종래 고전위 발생장치의 Vpp 검출회로를 나타낸 회로도,

도 3은 도 2에 도시된 Vpp 검출회로를 시뮬레이션한 결과를 나타낸 그래프,

도 4는 본 발명에 따른 고전위 발생장치의 Vpp 검출회로를 나타낸 회로,

도 5는 도 4에 도시된 Vpp 검출회로를 시뮬레이션한 결과를 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

222: Vpp 검출부 224: 출력부

P10: 제 1피모스 트랜지스터 P11: 제 2피모스 트랜지스터

P12: 제 3피모스 트랜지스터 P13: 제 4피모스 트랜지스터

N10: 제 1엔모스 트랜지스터 N11: 제 2엔모스 트랜지스터

Inv10: 제 1인버터 Inv11: 제 2인버터

Inv12: 제 3인버터 Inv13: 제 4인버터

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 소자 내 고전위 발생장치의 Vpp 검출회로에 있어서, 전원 전압에 응답하여 고전위의 전압을 인가하는 제 1피모스 트랜지스터와, 접지 전압에 응답하여 전원 전압을 인가하는 제 2피모스 트랜지스터와, 제 1피모스 트랜지스터의 드레인에 게이트 및 드레인이 공통 연결된 제 1엔모스 트랜지스터와, 제 1엔모스 트랜지스터와 게이트가 공통 연결되며 제 2피모스 트랜지스터의 드레인에 연결되어 검출신호를 출력하는 제 2엔모스 트랜지스터와, 제 1 및 제 2엔모스 트랜지스터의 소스와 접지 전압 단자 사이에 각각 배치되어 있으며 게이트가 공통 연결되며 활성화신호의 반전레벨에 응답하여 턴온되는 제 3 및 제 4피모스 트랜지스터를 포함하여 Vpp 전압 레벨을 검출하는 검출부를 포함하고, 검출부의 제 2피모스 트랜지스터와 제 2엔모스 트랜지스터의 연결 노드로부터 출력된 검출신호를 버퍼링하는 짝수개의 인버터들과, 인버터들로부터 출력된 신호와 활성화신호를 논리조합하여 출력하는 논리게이트와, 논리게이트의 출력을 반전하여 펌프 인에이블신호로 발생하는 인버터를 포함하는 출력부를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 검출부 내의 제 1 및 제 2엔모스 트랜지스터와 접지 단자 사이에 각각 고전위 전달 특성이 좋은 피모스 트랜지스터들을 연결하여 초기 과도기적 상태일 때 비활성 상태와 활성 상태에서의 회로의 내부 전위 차를 감소하여 검출신호의 레벨을 안정화한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 4는 본 발명에 따른 고전위 발생장치의 Vpp 검출회로를 나타낸 회로로서, 이는 종래 회로와 대비하여 Vpp 검출부(222)와 출력부(224) 구성이 유사하며, 그 차이점은 검출부(222) 내에서 제 1 및 2엔모스 트랜지스터(N10,N11)와 접지 단자 사이에 각각 게이트가 공통 연결된 엔모스 트랜지스터 대신에 피모스 트랜지스터들(P12,P13)로 대체한 것이다.

좀 더 상세하게 본 발명의 Vpp 검출부(222)는 전원 전압(Vdd)에 응답하여 고전위(Vpp)의 전압을 인가하는 제 1피모스 트랜지스터(P10)와, 접지 전압(Vss)에 응답하여 전원 전압(Vdd)을 인가하는 제 2피모스 트랜지스터(P11)와, 제 1피모스 트랜지스터(P10)의 드레인에 게이트 및 드레인이 공통 연결된 제 1엔모스 트랜지스터(N10)와, 제 1엔모스 트랜지스터(N10)와 게이트가 공통 연결되며 제 2피모스 트랜지스터(P11)의 드레인에 연결되어 검출신호(det)를 출력하는 제 2엔모스 트랜지스터(N11)와, 제 1 및 제 2엔모스 트랜지스터(N10,N11)의 소스와 접지 전압(Vss) 단자 사이에 각각 배치되어 있으며 게이트가 공통 연결되며 인버터(Inv10)를 통해서 반전된 활성화신호(Act)에 응답하여 턴온되는 제 3 및 제 4엔모스 트랜지스터(N12,N13)로 구성된다.

그리고, 출력부(224)는 종래 회로 구성과 동일하며 그 도면 부호만 새롭게 변경한다. 즉, 상기 검출부(222)의 검출신호(det)를 버퍼링하는 짝수개의 인버터들(Inv11,Inv12)과, 인버터들(Inv11,Inv12)로부터 출력된 신호와 활성화신호(Act)를 부정 논리곱하여 출력하는 논리게이트(NAND10)와, 논리게이트(NAND10)의 출력을 반전하여 펌프 인에이블신호(Pump_eanble)로 발생하는 인버터(Inv13)로 구성된다.

도 5는 도 4에 도시된 Vpp 검출회로를 시뮬레이션한 결과를 나타낸 그래프로서, i_mp12는 Vpp 검출회로의 활성화시 검출부의 P12를 통해서 흐르는 전류량, i_mp13은 P13을 통해 흐르는 전류량을 나탄낸 것이다.

상기와 같이 구성된 본 발명에 따른 Vpp 검출회로는 어느 하나의 행(rwo)이라도 선택되어 해당 워드라인을 고전위 Vpp로 유지하기 위해 활성화 신호(Act)가 로우레벨에서 하이 레벨로 변경되는 동안에 검출부(122)의 제 1 및 제 2피모스 트랜지스터(P10,P11)가 턴온되어 제 1 및 제 2엔모스 트랜지스터(N10,N11)의 게이트에 Vpp 전압에 가까운 전압을 인가하고, 제 2엔모스 트랜지스터(N11)의 드레인인 출력단자에 걸리는 검출신호(det) 또한 Vdd 전압 레벨인 하이레벨로 된다.

그리고, 제 3 및 제 4피모스 트랜지스터(P12,P13)는 활성화 신호(Act)의 하이레벨이 인버터(Inv10)를 통해 반전된 신호 레벨에 의해 턴온되어 제 1 및 제 2엔모스 트랜지스터(N10,N11)를 통해서 전류 경로를 생성함에 따라, 검출신호(det)는 서서히 전압 레벨이 떨어지게 된다. 그러나, 피모스 트랜지스터는 일반적으로 저전위 전달 특성이 나쁘고 고전위 전달 특성이 좋으므로 상기 제 3 및 제 4피모스 트랜지스터(P12,P13)가 턴온되었다 하더라도 상기 x, y노드의 전압이 피모스 트랜지스터의 문턱 전압 이하로 떨어지지는 않는다. 즉, 상기 제 1 및 제 2엔모스 트랜지스터(N10,N11) 양단에 걸리는 전압차인 V(m)-V(x), V(det)-V(y)가 일정하다고 가정하면 노드 m에 걸리는 전압은 약 2.5V 이상으로 높아지기 때문에 검출부(222)의 검출신호(det)가 b에서와 같이 오버슈트의 발생없이 약 1.7V로 낮아진다.

그러면, 출력부(224)는 논리 게이트(NAND10)를 통해 검출신호(det)와 활성화신호(Act)를 부정 논리곱한 후에 이를 인버터(Inv3)를 통해 반전한 후 펌프 인에이블신호(Pump_enable)를 하이레벨로 출력한다. 이에 Vpp 펌프는 펌프 인에이블신호(Pump_enable)에 의해 전하 펌핑 동작을 수행하여 원하는 전위까지 전압을 승압시킨다.

한편, Vpp 검출회로가 활성 상태로 안정화되면 제 1 및 제 2엔모스 트랜지스터(N10,N11)의 게이트인 노드 m의 전위는 고전위에서 안정된 전위인 1.4V로 떨어진다. 그러면, 본 발명에서 제안된 제 3 및 제 4피모스 트랜지스터(P12,P13)는 엔모스 트랜지스터에 비해 전류 구동이 늦기 때문에 Vpp 전압 레벨이 △V만큼 떨어지는데 걸리는 시간을 연장한다.

이에 따라 검출 신호(det)는 로우레벨로 천이하여 출력부(224)를 통해서 펌프 인에이블신호(Pump_enable)를 로우레벨로 출력하고, 이에 Vpp 펌프의 펌핑 동작을 정지시킨다.

그러므로, 본 발명에 따른 Vpp 검출회로는 비활성 상태에서 활성화 상태로 회로를 구동시키는 과정에서 Vpp가 기준 레벨보다 낮으며 과도적 상태일때 검출신호(det)가 전원 전압에서 약 1.7V로 안정되게 강하되며, 검출부(222)의 제 3 및 제 4엔모스 트랜지스터를 통해서 흐르는 전류량도 일정해져서 검출신호(det)의 레벨이 안정하게 유지된다. 이에, 펌프 인에이블 신호(Pump_enable)의 레벨도 안정한 전위를 유지하여 초기 활성화 동작시 발생하는 Vpp 펌프의 오동작을 방지한다.

상기한 바와 같이 본 발명은, 행 활성화 동작시 초기 과도적 상태에서 발생하는 일시적인 검출 신호의 오버 슈트를 방지하면서 안정화될때까지 걸리는 시간을 단축하여 고속 메모리(100MHz 이상)에서 Vpp 레벨의 변화에 빠르게 대체할 수 있어 회로 동작의 안정성을 높이는 이점이 있다.

Claims (1)

1. 반도체 메모리 소자 내 고전위 발생장치의 Vpp 검출회로에 있어서,

   전원 전압에 응답하여 고전위의 전압을 인가하는 제 1피모스 트랜지스터와, 접지 전압에 응답하여 전원 전압을 인가하는 제 2피모스 트랜지스터와, 상기 제 1피모스 트랜지스터의 드레인에 게이트 및 드레인이 공통 연결된 제 1엔모스 트랜지스터와, 상기 제 1엔모스 트랜지스터와 게이트가 공통 연결되며 상기 제 2피모스 트랜지스터의 드레인에 연결되어 검출신호를 출력하는 제 2엔모스 트랜지스터와, 상기 제 1 및 제 2엔모스 트랜지스터의 소스와 접지 전압 단자 사이에 각각 배치되어 있으며 게이트가 공통 연결되며 활성화신호의 반전레벨에 응답하여 턴온되는 제 3 및 제 4피모스 트랜지스터를 포함하여 Vpp 전압 레벨을 검출하는 검출부;

   상기 검출부의 제 2피모스 트랜지스터와 제 2엔모스 트랜지스터의 연결 노드로부터 출력된 검출신호를 버퍼링하는 짝수개의 인버터들과, 상기 인버터들로부터 출력된 신호와 상기 활성화신호를 논리조합하여 출력하는 논리게이트와, 상기 논리게이트의 출력을 반전하여 펌프 인에이블신호로 발생하는 인버터를 포함하는 출력부를 구비하는 것을 특징으로 하는 고전위 발생장치의 Vpp 검출회로.