CN100449643C - 控制内电压电平的内部电压发生电路和基准电压发生电路 - Google Patents

Abstract

提供一种控制内部电压电平的内部电压发生电和基准电压发生电路，其中基准电压发生电路包括配电单元、箝位控制单元以及控制单元；配电单元响应于外部电源电压产生低于外部电源电压的电压电平，通过输出端子输出根据工作模式变化的基准电压；箝位控制单元连接在输出端子和地电压之间，响应于比基准电压电平低的控制电压电平，箝位基准电压电平在恒定电平；控制单元响应于第一和第二工作模式信号增加或减少基准电压的电压电平；控制单元包括第一控制晶体管和第二控制晶体管；基准电压发生电路根据半导体存储器件的工作模式控制基准电压电平，这样，半导体存储器件的工作特性在一些工作模式下将提高，而在另一些工作模式下它的功耗将降低。

Description

控制内电压电平的内部电压发生电路和基准电压发生电路

根据35U.S.C.§119，本发明从2002年12月2日于韩国知识产权局提交的韩国专利申请No.02-75806和2003年9月17日于韩国知识产权局提交的韩国专利申请No.03-64584中获得优先权。

技术领域

本发明涉及半导体存储器件，更具体地说，涉及响应于工作模式的半导体存储器件的电压发生电路。

背景技术

制造半导体存储器件的新技术已经变得非常精细和高度集成了。因此，要求低功耗的半导体存储器件。为了减少功耗，将要提供到半导体存储器件的电源电压被降低。

因此，常规的半导体存储器件包括内部电压发生电路，该电路从利用5V电源电压的外部电路提供电源电压到利用3.3V低电源电压的内部电路。该内部电压发生电路响应于从基准电压发生电路收到的基准电压产生内部电压。

在常规的半导体存储器件中，工作模式是根据频率范围划分的。与列地址选通(column address strobe)(“CAS”)潜在时间相关解释上述工作模式。该CAS潜在时间(“CL”)是输入读取命令之后输出数据所需的时间。即，当在时钟信号的某点输入读取命令，在两个时钟信号周期之后输出数据时，工作模式被定义为CAS潜在时间2，即“CL2”。

当在时钟信号的某点输入读取命令，然后在三个时钟信号周期之后输出数据时，工作模式为CL3。同样地，当在时钟信号的某点输入读取命令，然后在2.5个时钟信号周期之后输出数据时，工作模式为CL2.5。

如果半导体存储器件是在100至133MHz的工作频率范围内，则器件工作在CL2模式下。如果半导体存储器件是在166至200MHz的工作频率范围内，则器件工作在CL3模式下。

然而，在常规的半导体存储器件中，内部电压保持在恒定电压而与工作模式或CL无关。因此，当处于相对低工作频率范围的工作模式时，半导体存储器件的能耗将不必要地增加。

同样，例如，即使为降低能耗而降低内部电压电平，在校高频率范围的工作模式下，半导体存储器件的工作特性将变差。

因此，如果为改善半导体存储器件在某种工作模式下的工作特性而控制内部电压电平，在其他工作模式下常规的半导体存储器件的能耗将不必要地增加。

发明内容

现有技术的上述和其它缺点和不足通过一种提供提供基准电压发生电路的半导体存储器件给出，该基准电压发生电路根据工作模式来控制该器件中的内部电压电平。本发明的实施例也提供了一个内部电压发生电路，通过该电路半导体存储器件的内部电压电平可以根据工作模式来控制。

根据本发明的第一方面，提供一种基准电压发生电路，包括配电单元、箝位控制单元和控制单元。

配电单元响应于外部电源电压，通过输出端子输出比外部电源电压低并且根据工作模式变化的基准电压。

箝位控制单元连接在输出端子和地电压之间，该箝位控制单元响应于比基准电压电平低的控制电压，箝位基准电压电平在恒定电平。

控制单元响应于第一工作模式信号增加基准电压的电压电平，响应于第二工作模式信号减少基准电压的电压电平。

配电单元包括第一电阻、第二电阻和第一至第四晶体管。第一电阻连接在外部电源电压和输出端子之间。第二电阻连接在输出端子和输出控制电压的第一节点之间。

第一至第四晶体管串联连接在第一节点和地电压之间。第一至第三晶体管的栅极连接到输出端子，外部电源电压加载到第四晶体管的栅极。

第一至第四晶体管为NMOS晶体管。通过控制第一至第四晶体管每个的宽长比，控制基准电压电平。

控制单元包括第一控制晶体管和第二控制晶体管。第一控制晶体管响应于第一工作模式信号而导通或截止，以增加或减少基准电压电平。第二控制晶体管响应于第二工作模式信号而导通或截止，以增加或减少基准电压电平。

第一控制晶体管是NMOS晶体管。NMOS晶体管的源极和漏极分别连接到第一晶体管的源极和漏极，并且第一工作模式信号加载在它的栅极上。

第二控制晶体管是NMOS晶体管。NMOS晶体管的源极和漏极连接到第三晶体管的源极和漏极上，并且第二工作模式信号加载到它的栅极。

箝位控制单元是PMOS晶体管。PMOS晶体管的第一和第二端子分别连接到输出端子和地电压上，并且控制电压加载到它的栅极。第一和第二工作模式信号为模式寄存器设置(“MRS”)信号。

当基准电压发生电路工作在低工作频率范围，第一和第二工作模式信号均为第一电平。当基准电压发生电路工作在高工作频率范围，第一和第二工作模式信号均为第二电平。同样，当基准电压发生电路工作在中间工作频率范围，第一和第二工作模式信号中，一个为第一电平，另一个为第二电平。

根据本发明的第二方面，提供一种内部电压发生电路，包括微分放大单元、配电单元和控制单元。

微分放大单元比较基准电压的电压电平和内部电压的电压电平，响应于比较结果产生控制信号，并且控制内部电压的电压电平。

配电电源响应于控制信号增加或减少内部电压的电压电平，以箝位内部电压电平为恒定电平。控制单元响应于第一工作模式信号增加内部电压的电压电平，并响应于第二工作模式信号减少内部电压的电压电平。

微分放大单元包括：第一晶体管，该晶体管的第一端子连接到外部电源电压，栅极和第二端子互相连接；第二晶体管，该晶体管的第一端子连接到外部电源电压，栅极连接到第一晶体管的栅极，第二端子输出控制信号；第三晶体管，该晶体管的第一端子连接到第一晶体管的第二端子，栅极连接到内部电压，第二端子连接到第一节点；第四晶体管，该晶体管的第一端子连接到第二晶体管的第二端子，栅极连接到基准电压，第二端子连接到第一节点；第五晶体管，该晶体管连接在第一节点和地电压之间，栅极上加载开关信号。

配电单元包括第一至第三配电晶体管。第一配电晶体管的第一端子连接到外部电源电压，控制信号加载在它的栅极上。第二配电晶体管的第一端子连接到第一配电晶体管的第二端子上，控制信号加载到它的栅极上。

第三配电晶体管的第一端子连接到第二配电晶体管的第二端子，控制信号加载到它的栅极上。同样，第三配电晶体管的第二端子连接到内部电压。

控制单元包括第一和第二控制晶体管。第一控制晶体管响应于第一工作模式信号而导通或截止，以增加或减少内部电压电平。第二控制晶体管响应于第二工作模式信号而导通或截止，以增加或减少内部电压电平。

根据本发明的第三方面，提供一种内部电压发生电路，包括电压电平检测单元和升压单元。

电压电平检测单元响应于第一和第二工作模式信号确定第一电压的电压电平，比较第一电压的电压电平和第二电压的电压电平，并且控制比外部电源电压高的内部电压的电压电平。

升压单元响应于根据第一电压的电压电平和第二电压的电压电平的比较结果而产生的控制信号来增加和减少内部电压的电压电平。

电压电平检测单元包括控制单元和微分放大单元。

控制单元接收基准电压，并响应于第一和第二工作信号确定第一电压的电压电平。微分放大单元在第一电压电平高于第二电压电平时产生第一电平的控制电压，以及在第一电压电平低于第二电压电平时产生第二电平的控制电压。

控制单元包括：第一至第四电阻、第一控制晶体管以及第二控制晶体管。第一至第四电阻串联连接在基准电压和地电压之间。

第一控制晶体管的第一端子连接在第一电阻和第二电阻之间，栅极加载第一工作模式信号。同样，第一控制晶体管的第二端子连接到在第二电阻和第三电阻之间的第一节点。

第二控制晶体管的第一端子连接在第三电阻和第四电阻之间，栅极加载第二工作模式信号。同样，第二控制晶体管的第二端子连接在第四电阻和地电压之间。

第一电压为第一节点的电压电平。第二电压的电压电平与内部电压的电压电平成比例。

附图说明

通过结合附图对本发明的示范性的实施例进行详细描述，本发明的上述和其他方面、特性和优点将会变得更加清楚，其中：

图1示出了根据本发明实施例的基准电压发生电路的电路图；

图2示出了从图1所示的基准电压发生电路输出的基准电压的电压电平的图；

图3示出了根据本发明另一实施例的内部电压发生电路的电路图；

图4示出了根据本发明另一实施例的内部电压发生电路的电路图。

具体实施方式

通过借助附图在下文中将描述本发明，图中示出了示范性的实施例。不同附图中的相同参考标记表示相同的元件。本发明的实施例提供了一种半导体存储器件的基准电压发生电路和内部电压发生电路，用于根据不同工作模式而改变内部电压电平。

图1示出了根据本发明第一示范性实施例的基准电压发生电路的电路图。

参照图1，本发明的基准电压发生电路100包括：配电盘(distributor)110，箝位控制单元130，以及控制单元120。

配电盘110通过输出端子NOUT产生基准电压VREF，其具有低于外部电源电压EVC的电压电平，而且响应于外部电源电压EVC根据工作模式而变化。

更具体地，配电盘110包括：第一电阻R1，第二电阻R2，以及第一至第四晶体管TR1，TR2，TR3和TR4。

第一电阻R1连接在外部电源电压EVC和输出端子NOUT之间。第二电阻R2连接在输出端子NOUT和产生控制电压V1的第一节点N1之间。

第一至第四晶体管TR1，TR2，TR3和TR4串联连接在第一节点N1和地电压之间。第一至第三晶体管TR1，TR2和TR3的栅极连接到输出端子NOUT，外部电源电压加载在第四晶体管TR4的栅极上。

第一至第四晶体管TR1，TR2，TR3和TR4均为NMOS晶体管。通过控制第一至第四晶体管TR1，TR2，TR3和TR4的宽长(width-to-length)(“W/L”)率，控制基准电压VREF的电压电平。

箝位控制单元130连接在输出端子NOUT和地电压VSS之间，并响应于控制电压V1箝位基准电压VREF的电压电平为恒定电平，所述控制电压V1低于基准电压VREF的电压电平。

更具体地，箝位控制单元130是PMOS晶体管。PMOS晶体管的第一和第二端分别连接在输出端子NOUT和地电压VSS之间，控制电压V1加载在其栅极上。

控制单元120响应于第一和第二工作模式信号MODE2增加或减少基准电压VREF的电压电平。控制单元120包括第一控制晶体管CTR1和第二控制晶体管CTR2。

第一控制晶体管CTR1响应于第一工作模式信号MODE1而导通或截止，以增加或减少基准电压VREF的电压电平。第二控制晶体管CTR2响应于第二工作模式信号MODE2而导通或截止，以增加或减少基准电压VREF的电压电平。

第一控制晶体管CTR1是NMOS晶体管。NMOS晶体管的源极和漏极连接到第一晶体管TR1的源极和漏极，第一工作模式信号MODE1加载在它的栅极上。

第二控制晶体管CTR2是NMOS晶体管。NMOS晶体管的源极和漏极连接到第三晶体管TR3的源极和漏极，第二工作模式信号MODE2加载在它的栅极上。第一和第二工作模式信号MODE1和MODE2是模式寄存器设置(“MRS”)信号。

当基准电压发生电路100在低工作频率范围工作时，第一和第二工作模式信号MODE1和MODE2处在第一电平。当基准电压发生电路100在高工作频率范围工作时，第一和第二工作模式信号MODE1和MODE2处在第二电平。同样，当基准电压发生电路100在中间频率范围工作时，第一和第二工作模式信号MODE1和MODE2中，一个生成于第一电平，另一个生成于第二电平。

在下文中，将参考图1描述根据本发明实施例的基准电压发生电路的工作。

配电单元110响应于外部电源电压EVC经由输出端子NOUT产生基准电压VREF。基准电压VREF的电压电平低于外部电源电压EVC的电压电平，而且根据工作模式而改变。

配电单元110包括：第一电阻R1、第二电阻R2和第一至第四晶体管TR1、TR2、TR3和TR4。第一至第四晶体管TR1、TR2、TR3和TR4均为NMOS晶体管。

第一电阻R1连接在外部电源电压EVC和输出端子NOUT之间。第二电阻R2连接在输出端子NOUT和产生控制电压V1的第一节点N1之间。

第一至第四晶体管TR1、TR2、TR3和TR4串联连接在第一节点N1和地电压VSS之间。因此，形成串联电流通道。

第一至第三晶体管TR1、TR2和TR3的栅极连接到输出端子NOUT，外部电源电压加载在第四晶体管TR4的栅极上。

当外部电源电压EVC到达某一电压电平，第四晶体管TR4导通。然后，配电电源110中的电流从连接到第一电阻R1的外部电源电压EVC流到地电压VSS。

即，第四晶体管TR4起操作配电单元的开关的作用。

第一至第三晶体管TR1、TR2和TR3作为电阻使用。因此，在输出端子NOUT基于分压定律产生某一电平的电压，该电压即为基准电压VREF。

基准电压VREF的电压电平可以通过控制第一至第四晶体管TR1、TR2、TR3和TR4的W/L比率来控制。

箝位控制单元130连接在输出端子NOUT和地电压VSS之间，其响应于控制电压V1箝位基准电压VREF的电压电平为恒定电平，所述控制电压V1的电压电平低于基准电压VREF的电压电平。控制电压V1的电平由第一至第四晶体管TR1、TR2、TR3和TR4控制。

箝位控制单元130是PMOS晶体管。PMOS晶体管的第一和第二端分别连接在输出端子NOUT和地电压之间。控制电压V1加载在它的栅极上。

当外部电源电压EVC增加然后保持在恒定电平时，基准电压VREF也保持在恒定电平。

基准电压VREF电平的突然增加将使箝位控制单元130的栅极电压电平和源极电压电平之间的差值变大，其中控制电压被加载于所述箝位控制单元130的栅极，以及基准电压被加载于所述箝位控制电压130的源极。

然后，PMOS晶体管MP导通更大的程度，更多的电流从PMOS晶体管MP的源极流向漏极。结果，基准电压VREF电平减少。

相反地，基准电压VREF电平的突然减少将使箝位控制单元130的栅极电压电平和源极电压电平之间的差值变小，其中控制电压被加载于箝位控制单元130的栅极，以及基准电压被加载于箝位控制单元130的源极。

然后，PMOS晶体管MP导通更小的程度，更少的电流从PMOS晶体管MP的源极流向漏极。结果，基准电压VREF电平增大。

如上所述，箝位控制单元120被用于保持基准电压VREF为恒定电平。

控制单元120响应于第一和第二工作模式信号MODE1和MODE2，增加或减少基准电压VREF的电压电平。控制单元120包括第一控制晶体管CTR1和第二控制晶体管CTR2。

第一控制晶体管CTR1是NMOS晶体管。NMOS晶体管的源极和漏极分别连接到第一晶体管TR1的源极和漏极，第一工作模式信号MODE1加载在它的栅极上。

第二控制晶体管CTR2是NMOS晶体管。其源极和漏极分别连接到第三晶体管TR3的源极和漏极，并且第二工作模式信号MODE2加载于其栅极。

在这，例如，根据工作频率范围，半导体存储器件的工作模式分为CL2、CL2.5和CL3。因此，示范性的实施例的基准电压发生电路100在CL2模式下产生最低电平的基准电压VREF，在CL2.5模式下产生中间电平的基准电压VREF，在CL3模式下产生最高电平的基准电压VREF。

在CL2模式下，第一和第二工作模式信号MODE1和MODE2均为第一电平。在CL2.5模式下，第一和第二工作模式信号MODE1和MODE2中，一个为第一电平，另一个为第二电平。

在CL3模式下，第一和第二工作模式信号MODE1和MODE2均为第二电平。这里，我们为方便假设第一电平为高电平，第二电平为低电平。然而，对于本领域技术人员来说，很显然第一电平并不被限制为高电平，第二电平并不被限制为低电平。

第一和第二工作模式信号MODE1和MODE2是模式寄存器设置(“MRS”)(mode register set)信号。如果半导体存储器件工作在CL2.5模式下，第一和第二控制晶体管CTR1和CTR2中，一个导通，另一个截止。这里，例如，第一控制晶体管CTR1是导通的。

因此，在配电单元110中的电流将通过第一控制晶体管CRT1而不是第一晶体管TR1流向第二晶体管TR2。因此，第二电阻R2、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4被用作确定基准电压VREF的电压电平的电阻。

图2示出了由参考数字200所表示的电压电平的图。电压曲线图200描述了例如，从图1中基准电压发生电路输出的基准电压VREF的结果电压电平VREF_M。

如果半导体存储器件工作在CL2模式下，第一和第二控制晶体管CTR1和CTR2均导通。这是因为第一和第二工作模式信号MODE1和MODE2均为高电平。

那么，配电单元110的电流经过第一控制晶体管CTR1而不是第一晶体管TR1流向第二晶体管TR2。而且，配电单元110的电流经过第二控制晶体管CTR2而不是第三晶体管TR3流向第四晶体管TR4。

第二电阻R2、第二晶体管TR2和第四晶体管TR4被用作确定基准电压VREF的电压电平的电阻。由于确定基准电压VREF的电压电平的电阻数比半导体存储器件工作在CL2.5模式减少，基准电压VREF电平也降低了。基准电压VREF的结果电平在特性曲线200中用VREF_L表示。

如果半导体存储器件工作在CL3模式下，第一和第二控制晶体管CTR1和CTR2均截止。这是因为第一和第二工作模式信号MODE1和MODE2都处在低电平。

那么，配电单元110的电流经由第一至第四晶体管TR1、TR2、TR3和TR4流向地电平VSS。因此，第二电阻R2和第一至第四晶体管TR1、TR2、TR3和TR4均用作确定基准电压VREF的电压电平的电阻。

由于确定基准电压VREF的电压电平的电阻数比半导体存储器件工作在CL2.5模式增加，基准电压VREF电平也增加了。基准电压VREF的结果电平在特性曲线200中用VREF_H表示。

半导体存储器件内部电压发生电路响应于根据工作模式不同而不同的基准电压VREF电平可以控制内部电压的电压电平。

图3示出根据本发明第二实施例的内部电压发生电路的电路图。

微分放大单元310(differential amplifier unit)比较参考电压VREF的电压电平和内部电压IVC的电压电平，根据比较结果产生控制信号CTRLS，并且控制内部电压IVC的电压电平。

更具体地，微分放大单元310包括第一至第五晶体管TR1、TR2、TR3、TR4和TR5。第一晶体管TR1的第一端子连接到外部电源电压EVC，第一晶体管TR1的栅极和第二端子相联。第二晶体管TR2的第一端子连接到外部电源电压EVC，第一晶体管TR1的栅极和它的栅极相联。同样，控制信号CTRLS从第二晶体管TR2的第二端子输出。

第三晶体管TR3的第一端子连接到第一晶体管TR1的第二端子，内部电压连接到它的栅极。第三晶体管TR3的第二端子连接到第一节点N1。第四晶体管TR4的第一端子连接到第二晶体管TR2的第二端子，基准电压VREF连接到它的栅极上。第四晶体管TR4的第二端子连接到第一节点N1。

第五晶体管TR5连接在第一节点N1和地电压VSS之间，开关信号SW(switching signal)加载在它的栅极上。为使微分放大单元310工作，开关信号SW应该输入高电平。

配电单元320响应于控制信号CTRLS来增加或减少内部电压IVC电平，以箝位内部电压IVC的电压电平在一恒定电平。配电电源320包括第一到第三晶体管DTR1、DTR2和DTR3。

第一配电晶体管DTR1的第一端子连接到外部电源电压EVC上，控制信号CTRLS加载在它的栅极上。第二配电晶体管DTR2的第一端子连接到第一配电晶体管DTR1的第二端子上，控制信号CTRLS加载在它的栅极上。

第三配电晶体管DTR3的第一端子连接到第二配电晶体管DTR2的第二端子上，控制信号CTRLS加载到它的栅极上。同样，第三配电晶体管DTR3的第二端子连接到内部电压IVC上。

如果基准电压VREF的电平比内部电压IVC的电平高，微分放大单元310输出低电平控制信号CTRLS。那么，第一至第三配电晶体管DTR1、DTR2和DTR3均导通。因此，内部电压IVC电平增加。

相反地，如果基准电压VREF的电平比内部电压IVC的电平低，微分放大单元310输出高电平控制信号CTRLS。那么，第一至第三配电晶体管DTR1、DTR2和DTR3均截止。因此，内部电压IVC电平减少。

通过控制第一至第三配电晶体管DTR1、DTR2和DTR3的宽长比(width-to-length)来控制内部电压IVC的电压电平。

如上所述，由于微分放大单元310和配电单元320，内部电压IVC的电压电平可以增加或减少。

同样，通过使用第一工作模式信号MODE1和第二工作模式信号MODE2，内部电压IVC的电压电平可以根据工作模式来控制。

控制单元330响应于第一和第二工作模式信号MODE1和MODE2来增加或减少内部电压IVC的电压电平。控制单元330包括第一控制晶体管CTR1和第二控制晶体管CTR2。

响应于第一工作模式信号MODE1导通或截止第一控制晶体管CTR1，以增加或减少内部电压IVC的电压电平。第二控制晶体管CTR2响应于第二工作模式信号MODE1导通或截止来增加或减少内部电压IVC的电压电平。

第一控制晶体管CTR1是PMOS晶体管。PMOS晶体管的第一和第二端子分别连接到第二配电晶体管DTR2的第一和第二端子上，第一工作模式信号MODE1加载到它的栅极。

第二控制晶体管CTR2是PMOS晶体管。PMOS晶体管的第一和第二端子分别连接到第三配电晶体管DTR3的第一和第二端子上，第二工作模式信号MODE2加载到它的栅极。

第一和第二工作模式信号MODE1和MODE2是模式寄存器设置(“MRS”)信号。

这里假设根据工作频率范围不同，半导体存储器件的工作模式分为CL2、CL2.5和CL3。这里，本发明的内部电压发生电路300在CL2模式下产生内部电压IVC电平最低，在CL2.5模式下产生内部电压IVC电平居中，在CL3模式下产生内部电压IVC电平最高。

在CL2模式下，第一和第二工作模式信号MODE1和MODE2均为第一电平。在CL2.5模式下，第一和第二工作模式信号MODE1和MODE2中，一个为第一电平，另一个为第二电平。

在CL3模式下，第一和第二工作模式信号MODE1和MODE2均为第二电平。为方便假设第一电平为高电平，第二电平为低电平。然而，第一电平并不被限制为高电平，且第二电平并不被限制为低电平。

即，如果第一和第二工作模式信号MODE1和MODE2均为低电平，第一和第二控制晶体管CTR1和CTR2均导通。那么，在外部电源电压EVC和内部电压IVC间流经配电单元320的电流的电阻将降低。

这是因为仅第一配电晶体管DTR1作为电阻使用。这样，更多的电流流经配电单元320，因此内部电压IVC的电压电平将增加。

相反地，在CL2模式下，如果第一和第二工作模式信号MODE1和MODE2均为高电平，第一和第二控制晶体管CTR1和CTR2均截止。那么，在外部电源电压EVC和内部电压IVC间流经配电单元320的电流的电阻将提高。

这是因为第一至第三配电晶体管DTR1、DTR2和DTR3均作为电阻使用。这样，更少的电流流经配电单元320，因此内部电压IVC的电压电平将减少。

在CL2.5模式下，如果第一和第二工作模式信号MODE1和MODE2中，一个为高电平，另一个为低电平，那么第一和第二控制晶体管CTR1和CTR2中，一个导通，另一个截止。

那么，流经配电单元320的电流电阻值在CL2模式和CL3模式的电阻值之间。这样，内部电压IVC的电压电平也在CL2模式和CL3模式的内部电压IVC的电压电平之间。

因为第一和第二工作模式信号MODE1和MODE2是根据工作模式来控制的，所以通过控制第一和第二工作模式信号MODE1和MODE2，根据半导体存储器件工作频率，内部电压IVC可以为适当的电压电平。

不同于图1中的基准电压发生电路100，其接收基准电压VREF来影响内部电压发生电路的电压电平，图3中的内部电压发生电路300具有优点，即它仅仅控制所需的内部电压发生电路的电压电平。

图4示出了根据本发明另一实施例的内部电压发生电路的电路图。

图4中的内部电压发生电路400产生内部电压IVC，它的电压电平比外部电源电压EVC高。为了完成这个操作，电压电平检测单元410响应于第一和第二工作模式信号MODE1和MODE2确定第一电压V1的电压电平，比较第一电压V1的电压电平和第二电压V2的电压电平，并且控制内部电压IVC的电压电平，该电压高于外部电源电压。

电压电平检测单元410包括控制单元420和微分放大单元430。控制单元420接收基准电压VREF，并响应于第一和第二工作模式信号MODE1和MODE2，确定第一电压V1的电压电平。

微分放大单元430在第一电压V1的电压电平高于第二电压V2的电压电平时产生第一电平的控制信号CTRLS，第一电压V1的电压电平低于第二电压V2的电压电平时产生第二电平的控制信号CTRLS。

控制单元420包括第一至第四电阻R1、R2、R3和R4，第一控制晶体管CTR1和第二控制晶体管CTR2。

第一控制晶体管CTR1的第一端子连到第一电阻R1，第一工作模式信号MODE1加载在它的栅极。第一控制晶体管CTR1的第二端子连接到第二电阻R2和第三电阻R3间的第一节点N1上。

第二控制晶体管CTR2的第一端子连接在第三电阻R3和第四电阻R4之间，第二工作模式信号MODE2加载在它的栅极上。第二控制晶体管CTR2的第二端子连接在第四电阻R4和地电压VSS之间。

第一电压V1是第一节点N1的电压电平。第一电压V1的电压电平通过第一至第四电阻R1、R2、R3和R4来确定。第二电压V2的电压电平与内部电压IVC的电压电平成比例。

如果第一电压V1的电压电平高于第二电压V2的电压电平，这是由于第四晶体管TR4允许通过的电流小于第三晶体管TR3允许通过的电流，则微分当大单元430输出第一电平的控制信号CTRLS。这里，第一电平为高电平。

升压单元(boosting unit)440响应于高电平的控制信号CTRLS而接通，并产生比外部电源电压EVC电平高的内部电压IVC。

如果第一电压V1的电压电平低于第二电压V2的电压电平，这是因为第四晶体管TR4允许通过的电流大于第三晶体管TR3允许通过的电流，微分放大单元430输出第二电平的控制信号CTRLS。这里，第二电平为低电平。

升压单元440响应于低电平控制信号CTRLS而接通。那么，内部电压IVC保持当前电压电平。通过这些操作，内部电压IVC可以保持在比外部电源电压EVC的电压电平更高的电压电平。

如果内部电压IVC的电平减少，则第二电压V2的电压电平也减少。那么，微分放大单元430输出高电平控制信号CTRLS，以增加内部电压IVC的电压电平。另一方面，如果内部电压IVC的电压电平增加，则第二电压V2的电压电平也增加。那么，微分放大单元430输出低电平控制信号，以关断升压单元440，从而避免内部电压IVC的电压电平增加。

在内部电压发生电路400中，内部电压IVC的电压电平可以被半导体存储器件的工作模式而被控制。即，当工作在高工作频率范围，内部电压IVC的电压电平增加；当工作在低工作频率范围，内部电压IVC的电压电平将减少。

当内部电压发生电路400工作在高工作频率范围，第一工作模式信号MODE1为第一电平，第二工作模式信号MODE2为第二电平。这里，第二电平是低电平，第一电平为高电平。但是本发明不限于此。

第一和第二工作模式信号均为模式寄存器设置(“MRS”)信号。如果第一工作模式信号MODE1为第一电平，第二工作模式信号MODE2为第二电平，则第一节点N1的电压电平，也就是第一电压V1的电压电平将增加。

这样，微分放大电源430输出高电平的控制信号CTRLS，升压单元440接通以增加内部电压IVC的电压电平。因此，工作在高工作频率范围，内部电压IVC的电压电平可以增加。

相反地，当内部电压发生电路400工作在低工作频率范围，第一工作模式信号MODE1为第二电平，第二工作模式信号MODE2为第一电平。那么，第一节点N1的电压电平，也就是第一电压V1的电压电平将减少。

这样，微分放大电源430输出低电平的控制信号CTRLS，升压单元440关断。因此，工作在低工作频率范围，内部电压IVC的电压电平可以保持低压。

因为第一和第二工作模式信号MODE1和MODE2被工作模式控制，所以通过控制第一和第二工作模式信号MODE1和MODE2，根据半导体存储器件的工作频率，内部电压IVC可以为一个适当的电压。

同样，图4中内部电压发生电路400具有保持内部电压IVC的电压电平高于外部电源电压EVC的电压电平的优点。

如上所述，本发明的基准电压发生电路和内部电压发生电路可以根据半导体存储器件的工作模式控制内部电压电平。因此，在一些工作模式下，半导体存储器件的工作特性可以得到改善，同时在其他工作模式下能耗可以降低。

尽管本发明是参照其特定的优选实施例来描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (9)

1.一种基准电压发生电路，包括：

配电单元，其响应于外部电源电压，通过输出端子产生一基准电压，该基准电压具有比外部电源电压低的电压电平并且根据工作模式而变化；

箝位控制单元，连接在输出端子和地电压之间，该箝位控制单元响应于比基准电压电平低的控制电压电平，箝位基准电压电平在恒定电平；和

控制单元，响应于第一和第二工作模式信号增加或减少基准电压的电压电平，其中

在低工作频率范围时，第一和第二工作模式信号为第一电平；

在高工作频率范围时，第一和第二工作模式信号为第二电平；

在中间工作频率范围时，第一和第二工作模式信号中，一个为第一电平，另一个为第二电平。

2.如权利要求1所述的电路，其中配电单元包括：

第一电阻，连接在外部电源电压和输出端子之间；

第二电阻，连接在输出端子和输出控制电压的第一节点之间；

第一至第四晶体管，串联连接在第一节点和地电压之间，

其中第一至第三晶体管的栅极连接到输出端子，

其中外部电源电压加载到第四晶体管的栅极。

3.如权利要求2所述的电路，其中第一至第四晶体管为NMOS晶体管。

4.如权利要求2所述的电路，其中通过控制第一至第四晶体管的宽长比，控制基准电压的电压电平。

5.如权利要求2所述的电路，其中控制单元包括：

第一控制晶体管，响应于第一工作模式信号导通或截止，以增加或减少基准电压电平；

第二控制晶体管，响应于第二工作模式信号导通或截止，以增加或减少基准电压电平。

6.如权利要求5所述的电路，其中第一控制晶体管是NMOS晶体管，NMOS晶体管的源极和漏极连接到第一晶体管的源极和漏极上，并且第一工作模式信号加载到NMOS晶体管的栅极。

7.如权利要求5所述的电路，其中第二控制晶体管是NMOS晶体管，NMOS晶体管的源极和漏极连接到第三晶体管的源极和漏极上，并且第二工作模式信号加载到NMOS晶体管的栅极。

8.如权利要求1所述的电路，其中箝位控制单元是PMOS晶体管，PMOS晶体管的第一和第二端分别连接到输出端子和地电压上，并且控制电压加载到PMOS晶体管的栅极。

9.如权利要求1所述的电路，其中第一和第二工作模式信号为模式寄存器设置(“MRS”)信号。

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