KR100545448B1

KR100545448B1 - 내부전압 생성 회로

Info

Publication number: KR100545448B1
Application number: KR1020030050566A
Authority: KR
Inventors: 정원화
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2006-01-24
Also published as: KR20050011453A

Abstract

본 발명은 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 또한 칩의 레이아웃 면적을 줄일 수 있는 내부전압 생성 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 정상 모드 동작을 위한 내부전압으로 사용하기 위해 외부전압을 인가 받아 기준전압을 생성하는 기준전압 생성부; 번-인 모드 동작 신호를 감지하는 감지부; 및 상기 감지부에서 출력되는 감지신호에 응답하여 번-인 모드 동작시 상기 외부전압을 상기 내부전압으로 사용하도록 제어하는 제어부를 포함하는 내부전압 생성 회로를 제공한다.

번-인 모드, 내부전압 발생 회로, 번-인 모드 동작 신호 감지, 기준전압 생성, 감지신호.

Description

내부전압 생성 회로{INTERNAL VOLTAGE GENERATION CIRCUIT}

도 1은 종래기술에 따른 내부 회로의 전압원으로 사용되는 전압 다운 컨버터를 도시한 회로도.

도 2는 도 1의 전압 다운 컨버터의 동작을 설명하기 위한 타이밍도.

도 3은 본 발명의 일실시예에 따른 내부전압 생성 회로를 도시한 블럭도.

도 4는 도 3의 기준전압 발생부를 도시한 회로도.

도 5는 도 3의 감지부를 도시한 상세 회로도.

도 6은 도 3 내지 도 5의 구성을 갖는 내부전압 생성 회로의 동작을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

300 : 기준전압 생성부 310 : 제어부

320 : 감지부 311 : 스위칭부

312 : 레벨 쉬프트부

본 발명은 반도체 집적회로에 관한 것으로, 특히 전압 다운 컨버터(Voltage down converter)에 관한 것으로, 더욱 상세하게는 번-인 모드(Burn-in mode)를 위한 별도의 전압 발생 장치를 생략할 수 있는 내부전압 생성 회로에 관한 것이다.

일반적으로, 고밀도(High density) 메모리 분야에서는 외부 전원을 내부전압 다운 컨버터를 이용하여 필요한 내부 전원으로 만들어 사용하였다. 내부전압 다운 컨버터는 내부 회로의 전압원으로 사용된다.

내부전압 다운 컨버터를 사용함으로 인해 전력 소모를 줄일 수 있고, 고전압 스트레스로 인한 장치의 수명이 짧아지는 문제를 해결할 수 있으므로, 내부전압 다운 컨버터가 내부 회로의 전압원으로 사용되고 있다.

도 1은 종래기술에 따른 내부 회로의 전압원으로 사용되는 전압 다운 컨버터를 도시한 회로도이다.

도 1을 참조하면, 종래의 전압 다운 컨버터는 제1기준전압(Vr1)을 생성하는 제1기준전압 생성부(100)와, 제1기준전압(Vr1)을 인가받아 제2기준전압(Vr2)을 생성하는 제2기준전압 생성부(110)와, 제2기준전압(Vr2)을 인가받아 기준전압(Vr)을 생성하는 기준전압 생성부(120)와, 외부전압(Vext)을 인가받아 번-인 모드 동작을 위한 고전압을 생성하는 번-인 전압 생성부(130)와, 기준전압(Vr) 또는 번-인 전압 생성부(130)의 출력을 구동하여 내부전압(VDC)을 출력하기 위한 구동부(140)를 구비하여 구성된다.

여기서, 기준전압(Vr)은 온도나 외부전압 변동에 대해 변동없이 안정하게 일정한 전압 레벨을 유지한다.

예컨대, 제1기준전압(Vr1)은 약 1.2V 정도의 값을 갖으며, 제2기준전압 생성부(110)는 연산 증폭기(Amp1)와, 연산 증폭기(Amp1)의 부입력을 통해 피드백 루프를 형성하는 저항(R1, R2)을 포함하는 비반전 증폭기를 구비한다. 따라서, 제2기준전압(Vr2)은 Vr1[1+(R2/R1)]의 이론적인 값을 가지며, 실제적으로 약 2.5V 정도의 값을 갖는다.

기준전압 생성부(120)는 연산 증폭기(Amp2)와, 연산 증폭기(Amp2)의 부입력을 통해 피드백 루프를 형성하는 저항(R3, R4)을 포함하는 비반전 증폭기를 구비한다. 따라서, 기준전압(Vr)은 Vr2[1+(R4/R3)]의 이론적인 값을 갖는다.

번-인 전압 생성부(130)는 연산 증폭기(Amp3)와 저항(R5, R6)을 포함하며, 외부전압(Vext)가 6V 이상일 때 동작하여 내부전압(VDC)이 '2.5V + α'의 기울기를 갖도록 한다.

한편, 정상 모드 동작시에는 외부전압(Vext)이 2.5V ∼ 6V인 범위이며, 이 때의 내부전압(VDC)은 약 2.5V이다.

구동부(140)는, 피드백 루프를 형성하는 저항(R7)과, 기준전압(Vr)을 정입력으로 하고 자신의 출력단에서 저항(R7)을 통해 피드백된 신호를 부입력으로 하는 연산 증폭기(Amp4)를 구비한다.

도 2는 도 1의 전압 다운 컨버터의 동작을 설명하기 위한 타이밍도이다.

여기서, 가로축은 외부전압(Vext)을, 세로축은 내부전압(VDC)을 각각 나타낸 다. 전압 다운 컨버터의 동작 영역은 외부전압(Vext)의 전압 레벨이 A와 B 사이에서 동작하는 정상 전압 동작 영역(a)과 외부전압(Vext)의 전압 레벨이 B 이상인 번-인 모드 등의 스트레스 전압 동작 영역(b)으로 구분되어 설계된다.

한편, 전술한 종래의 전압 다운 컨버터는 번-인 모드 동작을 위해서는 외부전압이 거의 10V 까지 올라가야 한다. 이로 인해 고전압에 내구성을 갖는 소자의 개발 및 이 소자의 특성을 향상시키기 위한 더욱 큰 사이즈의 칩 면적이 요구되는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 또한 칩의 레이아웃 면적을 줄일 수 있는 내부전압 생성 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 정상 모드 동작시 정상 모드 동작을 위한 내부전압으로 사용하기 위해 외부전압을 인가 받아 기준전압을 생성하여 내부전압 출력단으로 출력하는 기준전압 생성 수단과, 외부 단자를 통해 입력되는 번-인 모드 동작 신호를 감지하여 감지신호를 출력하는 감지 수단과, 소스-드레인 경로가 상기 외부전압이 인가되는 외부전압단과 상기 내부전압 출력단 사이에 접속되고, 번-인 모드 동작시 상기 감지 수단으로부터 출력되는 상기 감지신호에 응답하여 상기 외부전압을 상기 내부전압 출력단으로 전달하는 스위칭 트랜지스터를 포함하는 내부전압 생성 회로를 제공한다.

본 발명은 외부 단자를 통해 번-인 모드 동작 신호가 인가되면, 이를 감지부를 통해 감지하여 래치하고, 스위칭 동작을 통해 정상 모드에서의 내부전압 동작을 차단한 다음, 번-인 모드에서 외부전압을 직접 내부전압으로 사용한다. 따라서, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 별도의 번-인 전압 발생 장치를 생략할 수 있어 칩의 레이아웃 면적을 줄일 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 내부전압 생성 회로를 도시한 블럭도이다.

도 3을 참조하면, 본 발명의 내부전압 생성 회로는, 정상 모드 동작을 위한 내부전압(VDC)으로 사용하기 위해 외부전압(Vext)을 인가 받아 기준전압을 생성하는 기준전압 생성부(300)와, 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호를 감지하는 감지부(320)와, 감지부(320)에서 출력되는 감지신호(DISVDC)에 응답하여 번-인 모드 동작시 외부전압(Vext)을 내부전압(VDC)으로 사용하도록 제어하는 제어부(310)를 구비하여 구성된다.

구체적으로, 제어부(310)는, 감지 신호(DISVDC)의 전압 레벨을 상승시키기 위한 레벨 쉬프트부(312)와, 레벨 쉬프트부(320)에 의해 전압 레벨이 상승된 감지 신호(DISVDC)에 응답하여 내부전압 출력단(OUT)을 스위칭하기 위한 스위칭부(311) 를 포함한다. 여기서, 기준전압 생성부(300)는 감지 신호(DISVDC)에 의해 직접 제어되어 선택적으로 온/오프될 수도 있는 바, 이 경우에는 기준전압 생성부에 별도의 스위칭부가 추가되는 것이 바람직하다. 한편, 스위칭부(311)는, 가장 간단한 형태로 레벨 쉬프트부(312)의 출력을 게이트 입력으로 하고, 소스-드레인 경로가 외부전압(Vext)과 내부전압 출력단(OUT) 사이에 형성되는 NMOS 트랜지스터(N0)를 포함한다.

따라서, 도 3의 구성에서 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호가 인가되면, 감지부(320)에서는 이를 감지하여 감지 신호(DISVDC)를 출력한다. 감지 신호(DISVDC)는 통상 정상 모드에서 사용되는 2.5V 정도의 낮은 전압 레벨을 가지므로 이를 레벨 쉬프트부(312)를 통해 전압 레벨을 상승시킨다. 여기서, 레벨 쉬프트부(312)는 통상의 전압 레벨 쉬프터를 사용할 수 있는 바, 대한민국공개특허공보 1999-0057843호 등에 기재된 레벨 쉬프터를 사용할 수 있다.

레벨이 상승된 감지 신호(DISVDC)에 의해 스위칭부(311)를 이루는 NMOS 트랜지스터(N0)가 턴-온되어 번-인 모드에서 외부전압(Vext)를 내부전압(VDC)으로 직접 사용할 수 있다.

종래의 경우 번-인 전압 생성부를 별도로 구비하여, 외부전압(Vext)이 6V 이상일 때 동작하여 내부전압(VDC)이 '2.5V + α'의 기울기를 갖도록 하였으나, 본 발명에서는 감지부(320)를 통해 번-인 모드 유무를 판별하고 이 때, 외부전압(Vext)을 바로 번-인 모드 동작을 위한 내부전압(VDC)으로 사용한다.

한편, 정상 모드 동작시에는 외부전압(Vext)이 2.5V ∼ 6V이며, 내부전압(VDC)은 약 2.5V이다.

도 4는 도 3의 기준전압 발생부를 도시한 회로도이다.

도 4를 참조하면, 기준 전압 발생부(300)는 외부전압(Vext)을 인가 받아 제1기준전압(Vr1)을 생성하는 제1기준전압 생성부(301)와, 제1기준전압(Vr1)을 인가받아 제2기준전압(Vr2)을 생성하는 제2기준전압 생성부(302)와, 제2기준전압(Vr2)을 인가받아 기준전압(Vr)을 생성하는 제3기준전압 생성부(303)와, 기준전압(Vr)을 구동하기 위한 구동부(304)를 포함한다.

예컨대, 제1기준전압(Vr1)은 약 1.2V 정도의 값을 갖으며, 제2기준전압 생성부(302)는 연산 증폭기(Amp41)와, 연산 증폭기(Amp41)의 부입력을 통해 피드백 루프를 형성하는 저항(R41, R42)을 포함하는 비반전 증폭기를 구비한다. 따라서, 제2기준전압(Vr2)은 Vr1[1+(R42/R41)]의 이론적인 값을 가지며, 실제적으로 약 2.5V 정도의 값을 갖는다.

제3기준전압 생성부(303)는 연산 증폭기(Amp42)와, 연산 증폭기(Amp42)의 부입력을 통해 피드백 루프를 형성하는 저항(R43, R44)을 포함하는 비반전 증폭기를 구비한다. 따라서, 기준전압(Vr)은 Vr2[1+(R44/R43)]의 이론적인 값을 갖는다.

구동부(304)는 피드백 루프를 형성하는 저항(R45)과, 기준전압(Vr)을 정입력으로 하고 자신의 출력단(OUT)에서 저항(R45)을 통해 피드백된 신호를 부입력으로 하는 연산 증폭기(Amp43)를 구비한다.

도 5는 도 3의 감지부를 도시한 상세 회로도이다.

도 5를 참조하면, 감지부(320)는 감지 신호(DISVDC)를 출력하기 위한 출력단(D)과, 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호를 인가받는 입력부(321)와, 정상 모드 동작시에 리셋 동작을 통해 출력단(D)을 디스에이블시키며, 입력부(321)를 통해 번-인 모드 동작 신호가 인가되면 출력단(D)을 인에이블시키는 리셋 및 감지 신호 생성부(323)와, 출력단(D)의 감지 신호(DISVDC)를 래치하기 위한 래치부(322)를 구비한다.

구체적으로, 입력부(321)는 외부 단자(I/O Pin)에 게이트와 드레인이 공통 접속된 NMOS 트랜지스터(N1)와, NMOS 트랜지스터(N1)의 소스에 게이트와 드레인이 공통 접속된 NMOS 트랜지스터(N2)와, NMOS 트랜지스터(N2)와 소스가 공통 접속되고 게이트를 통해 외부전압(Vext)을 인가받는 PMOS 트랜지스터(P1)를 포함하며, 래치부(322)는 인버터(INV1)와 인버터(INV2)를 구비하며, PMOS 트랜지스터(P1)의 드레인 즉, 노드 A에 그 일측이 접속된다.

리셋 및 감지 신호 생성부(323)는 래치부(322) 및 PMOS 트랜지스터(P1)의 드레인 즉, 노드 B에 드레인이 접속되고 소스가 접지전압단(VSS)에 접속된 NMOS 트랜지스터(N3)와, 노드 B의 신호와 리셋 신호(RST)를 각각 다른 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력을 반전시켜 NMOS 트랜지스터(N3)의 게이트 즉, 노드 C에 제공하는 인버터(INV4)와, 노드 B의 신호를 반전시켜 감지 신호(DISVDC)를 출력하는 인버터(INV3)를 구비한다.

도 6은 도 3 내지 도 5의 구성을 갖는 내부전압 생성 회로의 동작을 설명하 기 위한 타이밍도로서, 이를 참조하여 본 발명의 내부전압 생성 회로의 동작을 살펴 본다.

초기에 리셋 신호(RST)가 인가되면 노아 게이트(NOR1)의 출력은 '로우 레벨'이 되므로 인버터(INV4)에 의해 반전된 노드 C는 'a'와 같이 '하이 레벨'이 된다. 따라서, NMOS 트랜지스터(N3)가 턴-온되어 노드 A는 'b'와 같이 '로우 레벨'이 되며, 노드 'B'는 'c'와 같이 '하이 레벨'이 된다. 따라서, 노드 'B'의 '하이 레벨' 신호가 인버터(INV3)에 의해 반전된 감지 신호(DISVDC)는 'd'와 같이 '로우 레벨'로 디스에이블된다.

이 때, 외부 전압(Vext)은 통상 3V 정도를 유지하며, 내부전압(VDC)은 기준전압(Vr)의 전압 레벨인 약 2.5V 정도의 전압 레벨을 갖는다.

한편, 노드 'A', 노드 'B', 노드 'C'와 감지 신호(DISVDC)는 2.5V 정도의 전압 레벨을 갖는다.

외부 단자(I/O Pin)을 통해 통상 6V ∼ 7V의 전압 레벨을 갖는 번-인 모드 동작 신호가 인가되면, NMOS 트랜지스터(N1)과 NMOS 트랜지스터(N2)가 턴-온된다. 이 때, 외부전압(Vext)은 3V 정도의 전압 레벨을 가지며 외부 단자(I/O Pin)을 통해 인가되는 번-인 모드 동작 신호는 6V ∼ 7V의 전압 레벨을 가지므로 PMOS 트랜지스터(P1)가 턴-온된다. 따라서, 노드 'A'는 'e'와 같이 '하이 레벨'을 갖는다. 노드 'B'는 노드 'A'의 반전된 신호를 가지므로 'g'와 같이 '로우 레벨'을 갖는다. 노아 게이트(NOR1)의 두 입력이 모두 '로우 레벨'이므로 노아 게이트의 출력은 '하이 레벨'이 되고, 이로 인해 노드 'C'는 'f'와 같이 '로우 레벨'을 갖는다. 노드 'C'가 '로우 레벨'이므로 NMOS 트랜지스터(N3)는 턴-오프된다. 노드 'B'의 '로우 레벨' 신호가 인버터(INV3)에 의해 반전된 감지 신호(DISVDC)는 'h'와 같이 '하이 레벨'로 인에이블된다.

감지 신호(DISVDC)가 '하이 레벨'로 인에이블되고, 이는 다시 레벨 쉬프트부(312)에 의해 전압 레벨이 상승되며, 스위칭부(311)를 이루는 NMOS 트랜지스터(N0)가 턴-온된다. 따라서, 내부전압(VDC)은 'i' 및 'j'와 같이 외부전압(Vext)에서 NMOS 트랜지스터(N0)의 문턱전압(Vt)을 뺀 'Vext-Vt'의 전압 레벨을 갖게 되며, 번-인 모드로 동작하게 된다.

한편, 외부 단자(I/O Pin)으로 부터 인가되는 신호가 'k'와 같이 끊어지더라도 래치부(322)에 의해 노드 'A'의 전압이 저장되므로 번-인 모드 동작에는 아무런 영향을 끼치지 않는다.

전술한 바와 같이 이루어지는 본 발명은 외부 단자를 통해 번-인 모드 동작 신호가 인가되면, 이를 감지부를 통해 감지하여 래치하고, 스위칭 동작을 통해 정상 모드에서의 내부전압 동작을 차단한 다음, 번-인 모드에서 외부전압을 직접 내부전압으로 사용함으로써, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 별도의 번-인 전압 발생 장치를 생략할 수 있어 칩의 레이아웃 면적을 줄일 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 번-인 모드 동작을 위한 별도의 전압 발생 장치를 생략할 수 있어 집적도를 높일 수 있는 효과가 있다.

또한, 고전압에 내구성을 갖는 소자를 별도를 개발할 필요가 없어 생산성을 높일 수 있는 효과가 있다.

Claims

정상 모드 동작시 정상 모드 동작을 위한 내부전압으로 사용하기 위해 외부전압을 인가 받아 기준전압을 생성하여 내부전압 출력단으로 출력하는 기준전압 생성 수단;

외부 단자를 통해 입력되는 번-인 모드 동작 신호를 감지하여 감지신호를 출력하는 감지 수단; 및

소스-드레인 경로가 상기 외부전압이 인가되는 외부전압단과 상기 내부전압 출력단 사이에 접속되고, 번-인 모드 동작시 상기 감지 수단으로부터 출력되는 상기 감지신호에 응답하여 상기 외부전압을 상기 내부전압 출력단으로 전달하는 스위칭 트랜지스터

를 포함하는 내부전압 생성 회로.
제 1 항에 있어서,

상기 감지 수단과 상기 스위칭 트랜지스터 사이에 접속되어 상기 감지신호의 전압 레벨을 상승시켜 상기 스위칭 트랜지스터의 게이트로 출력하기 위한 레벨 쉬프트부를 더 포함하는 내부전압 생성 회로.
제 1 항 또는 제 2 항에 있어서,

상기 기준전압 생성 수단은 상기 감지 신호에 의해 직접 제어되어 선택적으로 온/오프되는 내부전압 생성 회로.
제 2 항에 있어서,

상기 스위칭 트랜지스터는 NMOS 트랜지스터인 내부전압 생성 회로.
제 1 항에 있어서, 상기 감지 수단은,

상기 감지 신호를 출력하기 위한 출력단;

상기 외부 단자를 통해 상기 번-인 모드 동작 신호를 인가받는 입력부;

상기 정상 모드 동작시 리셋 동작을 통해 상기 출력단을 디스에이블시키며, 상기 입력부를 통해 상기 번-인 모드 동작 신호가 인가되면 상기 출력단을 인에이블시키는 리셋 및 감지 신호 생성부; 및

상기 출력단의 상기 감지 신호를 래치하기 위한 래치부

를 포함하는 내부전압 생성 회로.
제 5 항에 있어서,

상기 입력부는, 상기 외부 단자에 게이트와 드레인이 공통 접속된 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소스에 게이트와 드레인이 공통 접속된 제2NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터와 소스가 공통 접속되고 게이트를 통해 상기 외부전압을 인가받는 제1PMOS 트랜지스터를 포함하는 내부전압 생성 회로.
제 6 항에 있어서,

상기 래치부는 상기 제1PMOS 트랜지스터의 드레인에 그 일측이 접속되며,

상기 리셋 및 감지 신호 생성부는,

상기 래치부 및 상기 제1PMOS 트랜지스터의 드레인에 드레인이 접속되고 소스가 접지전압단에 접속된 제3NMOS 트랜지스터와, 상기 래치부의 타측의 신호를 일입력으로 하고 리셋 신호를 타입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력을 반전시켜 상기 제3NMOS 트랜지스터의 게이트에 제공하는 제1인버터와, 상기 래치부의 타측의 신호를 반전시켜 상기 감지 신호를 출력하는 제2인버터를 포함하는 것을 특징으로 하는 내부전압 생성 회로.
제 1 항에 있어서, 상기 기준전압 생성 수단은,

상기 외부전압을 인가 받아 제1기준전압을 생성하는 제1기준전압 생성부;

상기 제1기준전압을 인가받아 제2기준전압을 생성하는 제2기준전압 생성부;

상기 제2기준전압을 인가받아 상기 기준전압을 생성하는 제3기준전압 생성부; 및

상기 기준전압을 구동하기 위하여 상기 기준전압을 정입력으로 하고, 자신의 출력단에서 저항을 통해 피드백된 신호를 부입력으로 하는 연산 증폭기를 구비한 구동부

를 포함하는 내부전압 생성 회로.