KR100650195B1 - 씨모스 입출력 회로 - Google Patents
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Abstract
본 발명은 씨모스 입출력 회로에 관한 것으로서, 보다 상세하게는 고전압 포트와 일반 입출력포트를 겸용하더라도 포트에 고전압이 인가되면 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜, 내부로 공급되는 고전압의 손실을 방지할 수 있는 기술을 개시한다. 이를 위해, 본 발명에 따른 씨모스 입출력 회로는, 포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부와, 상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부와, 상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부를 포함하여 구성함을 특징으로 한다.
Description
도 1은 종래의 씨모스 입출력 회로의 구성도.
도 2는 본 발명의 실시예에 따른 씨모스 입출력 회로의 구성도.
도 3은 도 2의 고전압 스위칭부의 세부 회로도.
본 발명은 씨모스 입출력 회로에 관한 것으로서, 보다 상세하게는 고전압 포트와 일반 입출력포트를 겸용하더라도 포트에 고전압이 인가되면 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜, 내부로 공급되는 고전압의 손실을 방지할 수 있는 기술이다.
일반적으로, CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진 CMOS 트랜지스터가 병렬로 복수개 연결되어 있다.
도 1은 종래의 씨모스 입출력 회로의 구성도이다.
종래의 씨모스 입출력 회로는 ESD 보호부(10), 데이터 출력부(20), 및 데이 터 입력부(30)를 구비한다.
ESD 보호부(10)는 정전기(ESD:electro static discharge)보호를 위한 것으로, 전원전압 VDD단에 그 게이트와 소스가 공통연결되고 노드 N1에 그 드레인이 연결되는 피모스 트랜지스터 PM3와 노드 N1에 그 드레인이 연결되고 게이트와 소스가 접지전압단에 공통연결되는 엔모스 트랜지스터 NM2를 구비한다.
데이터 출력부(20)는 낸드게이트 ND1, 노아게이트 NOR1, 인버터 IV1, 피모스 트랜지스터 PM1, 및 엔모스 트랜지스터 NM1를 구비하고, 출력 데이터 DOUT를 포트(1)로 전달한다. 이때, 낸드게이트 ND1는 출력데이터신호 DOUT와 입출력방향제어신호 DIR를 낸드연산하고, 노아게이트 NOR1는 인버터 IV1의 출력신호와 출력데이터신호 DOUT를 노아연산한다. 피모스 트랜지스터 PM1와 엔모스 트랜지스터 NM1는 전원전압단과 접지전압단 사이에 직렬 연결되고, 낸드게이트 ND1과 노아게이트 NOR1의 출력신호에 따라 각각 제어된다.
데이터 입력부(30)는 낸드게이트 ND2, 피모스 트랜지스터 PM2, 저항 R1, 및 인버터 IV2를 구비하고, 포트(1)를 통해 입력되는 데이터를 내부 회로에 전달한다. 낸드게이트 ND2는 인버터 IV1의 출력신호 및 풀업데이터신호 PU_DATA를 낸드연산하고, 피모스 트랜지스터 PM2는 낸드게이트 ND2의 출력신호에 의해 제어되어 전원전압을 노드 N2에 인가한다.
상기와 같은 구성을 갖는 종래의 씨모스 입출력 회로는 하나의 포트를 고전압을 인가하는 포트와 일반 입출력포트로 겸용하여, 전원전압보다 높은 고전압이 포트에 인가되는 경우 피모스 트랜지스터 PM1, PM2가 턴온되어 포트와 전원전압단 사이에 전류경로가 형성되게 된다. 그에 따라, 포트에 인가된 고전압의 레벨이 다운되어 내부회로를 안정적으로 구동시키기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 하나의 포트를 고전압을 인가하는 포트와 일반 입출력포트로 겸용하더라도, 고전압이 인가되면 이를 감지하여 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 고전압의 손실을 방지하는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명에 따른 씨모스 입출력 회로는, 포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부와, 상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부와, 상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부를 포함하여 구성함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
도 2는 본 발명의 실시예에 따른 씨모스 입출력 회로의 구성도이다.
씨모스 입출력 회로는 ESD 보호부(100), 데이터 출력부(200), 데이터 입력부 (300), 및 고전압 감지부(400)를 구비한다.
ESD 보호부(100)는 정전기(ESD:electro static discharge)보호를 위한 것으로, 포트(1)의 출력단과 접지전압단 사이에 엔모스 트랜지스터 NM5를 구비한다. 엔모스 트랜지스터 NM5는 그 게이트와 소스 공통연결되어 다이오드 기능을 한다.
데이터 출력부(200)는 구동부(210), 고전압 스위치(220), 및 논리연산부(230, 240)를 구비한다. 구동부(210)는 전원전압단과 접지전압단 사이에 피모스 트랜지스터 PM4 및 엔모스 트랜지스터 NM4를 구비한다. 피모스 트랜지스터 PM4는 고전압 스위치(220)로부터 출력되는 제어신호 HV_OUT에 의해 제어되어 전원전압 레벨을 노드 N3에 인가하고, 엔모스 트랜지스터 NM4는 논리연산부(240)의 출력에 의해 제어되어 접지전압 레벨을 노드 N3에 인가한다. 고전압 스위치(220)는 고전압제어신호 HV_ONb 및 논리연산부(230)의 출력신호에 따라 제어신호 HV_OUT를 출력한다. 논리연산부(230)는 낸드게이트 ND3를 구비하고 출력 데이터신호 DOUT와 입출력방향제어신호 DIR를 낸드연산한다. 논리연산부(240)는 노아게이트 NOR2 및 인버터 IV4를 구비하고, 인버터 IV4는 입출력방향제어신호 DIR를 반전시키고 노아게이트 NOR2는 인버터 IV4의 출력신호 및 출력데이터신호 DOUT를 노아연산한다.
데이터 입력부(300)는 풀업부(310), 고전압 스위치(320), 논리연산부(330), 저항 R3, 및 인버터 IV5를 구비한다. 풀업부(310)는 전원전압단과 노드 N4 사이에 피모스 트랜지스터 PM5, PM6를 직렬 구비한다. 피모스 트랜지스터 PM5, PM6는 고전압 스위치(320)로부터 출력되는 제어신호 HV_OUT와 논리연산부(330)의 출력신호 ND4_OUT에 의해 각각 제어된다. 고전압 스위치(320)는 고전압 제어신호 HV_ONb와 논리연산부(330)의 출력신호 ND4_OUT에 의해 제어되어 제어신호 HV_OUT를 출력한다. 저항 R3은 ESD 보호를 위한 것으로서 노드 N3과 인버터 IV5의 입력단 사이에 연결되고 인버터 IV5는 노드 N4의 출력신호를 반전하여 출력한다.
고전압 감지부(400)는 포트(1)에 인가된 고전압을 감지하여 고전압 제어신호 HV_ONb를 출력한다. 이를 위해, 고전압 감지부(400)는 감지부(410) 및 구동부(420)를 구비한다. 감지부(410)는 노드 N4와 접지전압단 사이에 피모스 트랜지스터 PM7 및 엔모스 트랜지스터 NM6를 구비한다. 피모스 트랜지스터 PM7 및 엔모스 트랜지스터 NM6는 전원전압 VDD에 의해 제어되어 전원전압 VDD의 변화에 따라 선택적으로 구동되어 노드 4의 출력신호 및 접지전압레벨 신호를 선택적으로 출력한다. 이때, 피모스 트랜지스터 PM7와 엔모스 트랜지스터 NM6의 문턱전압을 조절함으로써 감지레벨을 조절할 수 있다. 또한, 감지부(410)의 감지레벨은 피모스 트랜지스터 PM4, PM5의 오프 전류가 포트에 인가된 전압의 하강을 야기시키지 않는 범위로 전원전압에 가까운 레벨로 결정하는 것이 바람직하다.
구동부(420)는 전원전압단과 접지전압단 사이에 피모스 트랜지스터 PM8 및 엔모스 트랜지스터 NM7를 직렬 구비한다. 피모스 트랜지스터 PM8 및 엔모스 트랜지스터 NM7는 감지부(410)의 출력신호에 의해 각각 제어되어 고전압 제어신호 HV_ONb를 전원전압레벨 또는 접지전압레벨로 출력한다.
도 3은 도 2의 고전압 스위칭부(220)의 세부 회로도이다.
고전압 스위칭부(220)는 제어부(250), 전류미러(260), 및 구동부(270)를 구비한다.
제어부(250)는 고전압 제어신호 HV_ONb와 낸드게이트 ND3의 출력신호 ND3_OUT를 오아연산하는 오아게이트 OR를 구비한다.
전류미러(260)는 고전압단 VPP과 노드 N5, N6 사이에 게이트와 드레인이 크로스 커플드된 피모스 트랜지스터 PM9, PM10을 구비한다.
구동부(270)는 엔모스 트랜지스터 NM8, NM9 및 인버터 IV6를 구비한다. 엔모스 트랜지스터 NM8는 제어부(250)의 출력단에 게이트가 연결되고 드레인이 노드 N5에 연결되며 소스에 접지전압이 인가된다. 인버터 IV6는 제어부(250)의 출력신호를 반전하고, 엔모스 트랜지스터 NM9는 노드 N6과 접지전압단 사이에 연결되고 인버터 IV6의 출력신호에 의해 제어된다. 이때, 도 2의 고전압 스위칭부(320)도 도 3과 동일하다.
이하, 본 발명의 씨모스 입출력 회로에 고전압 인가시의 동작을 설명하기로 한다.
포트(1)에 고전압 VPP이 인가되는 경우, 고전압 감지부(400)의 감지부(410)는 피모스 트랜지스터 PM7를 턴온시켜 노드 N4의 고전압신호를 출력한다. 그에 따라, 구동부(420)의 엔모스 트랜지스터 NM7가 턴온되어 고전압 감지부(400)는 로우레벨의 고전압 제어신호 HV_ONb를 출력한다.
여기서, 고전압 스위치(220)의 오아게이트는 로우레벨의 고전압 제어신호 HV_ONb에 의해 하이레벨 신호를 출력하여 엔모스 트랜지스터 NM8는 턴온되고 인버터 IV6는 로우레벨 신호를 출력하여 엔모스 트랜지스터 NM9는 턴오프된다. 그에 따라, 피모스 트랜지스터 PM10이 턴온되어 하이레벨의 제어신호 HV_OUT를 출력한다.
즉, 고전압 스위치(220, 320)는 로우레벨의 고전압 제어신호 HV_ONb에 의해 하이레벨의 제어신호 HV_OUT를 출력함으로써, 피모스 트랜지스터 PM4, PM5를 턴오프시켜 포트(1)를 통해 인가된 고전압 VPP이 전원전압단으로 도통되는 것을 방지한다.
한편, 포트(1)에 전원전압 레벨이 인가된 경우, 고전압 감지부(400)의 감지부(410)는 엔모스 트랜지스터 NM6를 턴온시켜 로우레벨신호를 출력한다. 그에 따라, 구동부(420)의 피모스 트랜지스터 PM8가 턴온되어 고전압 감지부(400)는 하이레벨의 고전압 제어신호 HV_ONb를 출력한다. 그에 따라, 고전압 스위치(220, 320)는 로우레벨의 제어신호 HV_OUT를 출력함으로써 피모스 트랜지스터 PM4, PM5는 턴온된다.
이와같이, 본 발명의 씨모스 입출력 회로는 고전압이 인가되더라도 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 고전압의 손실을 방지한다.
이상에서 살펴본 바와 같이, 본 발명은 입출력포트와 고전압 포트를 겸용하더라도, 포트에 고전압 인가시 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 포트와 전원전압단 사이의 전류패스의 형성을 방지하여 포트에 인가된 고전압의 손실을 방지할 수 있어, 내부회로에 고전압을 안정적으로 공급할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부;상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부; 및상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부;를 포함하여 구성함을 특징으로 하는 씨모스 입출력 회로.
- 제 1항에 있어서, 상기 고전압 감지부는,상기 포트에 인가된 전압의 레벨이 상기 전원전압 레벨 이상인지 감지하는 감지부; 및상기 감지부의 출력신호에 의해 구동되어 상기 고전압 제어신호를 출력하는 구동부;를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 2항에 있어서, 상기 감지부는,상기 전원전압에 의해 제어되어 상기 포트에 인가된 전압레벨신호를 출력하는 제 1 스위칭부; 및상기 전원전압에 의해 제어되어 접지전압 레벨신호를 출력하는 제 2 스위칭부를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 3항에 있어서, 상기 제 1 스위칭부는 피모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.
- 제 3항에 있어서, 상기 제 2 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.
- 제 3항에 있어서, 상기 구동부는,상기 감지부의 출력신호에 의해 제어되어 상기 전원전압 레벨신호를 출력하는 제 3 스위칭소자; 및상기 감지부의 출력신호에 의해 제어되어 상기 접지전압 레벨신호를 출력하는 제 4 스위칭소자;를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 5항에 있어서, 상기 제 1 스위칭부는 피모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.
- 제 5항에 있어서, 상기 제 2 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.
- 제 1항에 있어서, 상기 포트의 출력단에 정전기 보호를 위한 ESD(electro static discharge) 보호부를 더 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 1항에 있어서, 상기 데이터 출력부는,출력데이터신호와 입출력방향제어신호를 논리연산하는 제 1 및 제 2 논리연산부;상기 제 1 논리연산부의 출력신호 및 상기 고전압 제어신호를 이용하여 제어신호를 출력하는 고전압 스위치; 및상기 고전압 스위치의 출력신호 및 상기 제 2 논리연산부의 출력신호에 의해 상기 출력데이터신호를 구동하는 구동부;를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 10항에 있어서, 상기 고전압 스위치는,상기 고전압 제어신호 및 상기 제 1 논리연산부의 출력신호를 조합하여 그 결과를 출력하는 제어부;상기 제어부의 출력신호에 의해 제어되어 접지전압레벨을 출력하는 구동부; 및고전압단과 상기 구동부의 출력단에 구비되어 상기 고전압을 출력단에 인가하는 전류미러;를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 9항에 있어서, 상기 데이터 입력부는,풀업데이터신호 및 상기 입출력방향제어신호를 논리연산하는 제 3 논리연산부;상기 제 3 논리연산부의 출력신호 및 상기 고전압 제어신호를 이용하여 제어신호를 출력하는 고전압 스위치; 및상기 고전압 스위치의 출력신호 및 상기 제 3 논리연산부의 출력신호에 의해 제어되어 상기 전원전압 레벨을 출력단에 인가하는 풀업부;를 구비함을 특징으로 하는 씨모스 입출력 회로.
- 제 12항에 있어서, 상기 고전압 스위치는,상기 고전압 제어신호 및 상기 제 3 논리연산부의 출력신호를 조합하여 그 결과를 출력하는 제어부;상기 제어부의 출력신호에 의해 제어되어 접지전압레벨을 출력하는 구동부; 및고전압단과 상기 구동부의 출력단에 구비되어 상기 고전압을 출력단에 인가하는 전류미러;를 구비함을 특징으로 하는 씨모스 입출력 회로.
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