JP2008015456A - 基準電圧発生回路及びそれを利用した液晶表示装置 - Google Patents

基準電圧発生回路及びそれを利用した液晶表示装置 Download PDF

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Abstract

【課題】少なくとも２つのレベル間の移行期間が短いと共に、移行レベルを安定して維持する基準電圧の発生に適した基準電圧発生回路を提供する。
【解決手段】基準電圧発生回路は、出力ノード上の出力電圧を迅速に上昇及び下降させる高速ポジティブ及びネガティブポンピングを選択的に行うメインポンピング部と、前記出力ノード上の出力電圧を徐々に上昇及び下降させる低速ポジティブ及びネガティブポンピングを選択的に行うサブポンピング部と、第１基準レベル及びそれより低い第２基準レベルを周期的に交互に指定するレベル指定信号を入力する入力部と、前記レベル指定信号に応答し、前記出力電圧を前記第１及び第２基準レベルと交互に比較して前記メインポンピング部のポジティブ及びネガティブポンピング、並びに前記サブポンピング部のポジティブ及びネガティブポンピングのいずれか一方が選択的に行われるようにする切替制御部とを備える。
【選択図】図２

Description

本発明は少なくとも２つのレベルを交互に安定して維持するスイングタイプの基準電圧を発生する基準電圧発生回路に関する。また、本発明は前記基準電圧発生回路を利用した液晶表示装置に関する。
通常の信号処理及び制御システムにおいては、所望の成分の信号を検出するために基準電圧信号を用いる。また、信号処理及び制御システムは、必要に応じて信号モード又は制御状態を周期的に変更する。このような場合、基準電圧信号も少なくとも２つの電圧レベルを交互に有する。
実際に、フラットパネルディスプレイの１つである液晶表示装置は、異なる２つの電圧レベルを交互に有する基準電圧信号（共通電圧ともいう）を用いる。このように２レベル間でスイングする共通電圧は、液晶セルに交互に供給される正極性及び負極性の画素データ電圧の基準レベルを異なる値に指定する。つまり、スイングタイプの共通電圧は、正極性及び負極性の画素データ電圧が一定の電圧レベル領域を共有するようにする。前記スイングタイプの共通電圧により、液晶表示装置は良質な画像を表示できると共に、消費電力を大幅に減らすことができる。このようなスイングタイプの共通電圧を発生するために、前記液晶表示装置は大容量のトランジスタ（すなわち、チャネル幅の広いトランジスタ）を含む共通電圧発生回路を使用する。
しかし、前記共通電圧発生回路に含まれる大容量のトランジスタは、共通電圧のレベル移行期間を短くすることはできるが、移行したレベルを安定して維持できなかった。つまり、液晶表示装置の共通電圧発生回路においては、共通電圧が移行したレベル付近で振動する発振現象が起きる。このような発振現象は画素データ電圧に雑音成分を付加し、液晶表示装置によって表示される画像の品質を低下させる。
従って、本発明は、少なくとも２つのレベル間の移行期間が短いと共に、移行レベルを安定して維持するスイングタイプの基準電圧を発生するのに適した基準電圧発生回路及びそれを利用した液晶表示装置を提供することを目的とする。
前記目的を達成するための本発明による基準電圧発生回路は、出力ノード上の出力電圧を迅速に上昇及び下降させる高速ポジティブ及びネガティブポンピングを選択的に行うメインポンピング部と、前記出力ノード上の出力電圧を徐々に上昇及び下降させる低速ポジティブ及びネガティブポンピングを選択的に行うサブポンピング部と、第１基準レベル及びそれより低い第２基準レベルを周期的に交互に指定するレベル指定信号を入力する入力部と、前記レベル指定信号に応答し、前記出力電圧を前記第１及び第２基準レベルと交互に比較して前記メインポンピング部のポジティブ及びネガティブポンピング、並びに前記サブポンピング部のポジティブ及びネガティブポンピングのいずれか一方が選択的に行われるようにする切替制御部とを備える。
本発明による液晶表示装置は、共通電極に共通に接続された液晶セルがマトリクス状に配列された液晶パネルと、前記共通電極上の電圧レベルを基準に負極性及び正極性の画素データ電圧が交互に前記液晶セルに供給されるようにして前記液晶パネルを駆動する駆動部と、前記負極性及び正極性の画素データの出力期間を示す前記駆動部からの極性反転信号に応答し、第１基準レベル及びそれより低い第２基準レベルを周期的に交互に有するが、速い発散特性及び遅い収束特性を有する共通電圧を前記共通電極に供給する共通電圧発生回路とを備える。
本発明のさらに他の基準電圧発生回路は、周期的に論理値が変更される少なくとも２ビットのレベル選択信号を入力する入力部と、出力ノードと、異なる少なくとも３つの基準レベルのうち少なくとも２ビットのレベル選択信号の論理値に該当する基準レベル及び前記出力ノード上の出力電圧を利用し、前記出力電圧が基準レベル間では速い発散特性を有すると共に、前記基準レベル間を逸脱する範囲では遅い収束特性を有するように前記出力ノードを制御するノード制御部とを備える。
前述したような構成により、本発明による基準電圧発生回路は、低電位基準電圧と高電位基準電圧間のレベル範囲では、高速ポジティブ又はネガティブポンピングが行われて速い電圧発散が行われる。低電位基準電圧と高電位基準電圧間のレベル範囲を逸脱した共通電圧に応答しては、低速ポジティブ又はネガティブポンピングが行われて低速電圧収束が行われる。従って、本発明による基準電圧発生回路においては発振現象が起きない。その結果、スイングタイプの基準電圧信号は２つのレベル間の移行期間が短いと共に、移行したレベルを安定して維持できる。
このような速い発散特性及び遅い収束特性を有するスイングタイプの基準電圧信号を共通電圧Ｖｃｏｍとして使用する本発明による液晶表示装置は、液晶パネル上の液晶セルに交互に供給される負極性及び正極性の画素データ電圧においては雑音が発生しなくなる。その結果、本発明による液晶表示装置においてはフリッカ及びアーチファクトなどの雑音がない良質な画像が表示される。
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の実施の形態による液晶表示装置を説明するブロック図である。図１に示すように、本発明の実施の形態による液晶表示装置は、映像を表示する液晶パネル１００と、前記液晶パネル１００上のｍ個のデータラインＤＬ１〜ＤＬｍを駆動するためのデータドライバ１５０と、前記液晶パネル１００上のｎ個のゲートラインＧＬ１〜ＧＬｎを駆動するためのゲートドライバ１７０と、前記データ及びゲートドライバ１５０、１７０の駆動タイミングを制御するタイミングコントローラ１３０とを含む。
前記液晶パネル１００は、ｎ個のゲートラインＧＬ１〜ＧＬｎとｍ個のデータラインＤＬ１〜ＤＬｍによって区分された領域にそれぞれ形成された画素を備える。これら各画素は、対応するゲートラインＧＬと対応するデータラインＤＬ間の交差部に形成された薄膜トランジスタＴＦＴと、その薄膜トランジスタＴＦＴと共通電圧Ｖｃｏｍ電極間に接続された液晶セルＣＬＣとを備える。前記薄膜トランジスタＴＦＴは、対応するゲートラインＧＬ上のゲート信号に応答し、対応するデータラインＤＬから対応する液晶セルＣＬＣに供給される画素データ電圧を切り替える。前記液晶セルＣＬＣは、液晶層を介して対向する共通電極と、薄膜トランジスタＴＦＴに接続された画素電極とから構成される。
このような液晶セルＣＬＣは、対応する薄膜トランジスタＴＦＴを介して供給される画素データ電圧を充電する。また、液晶セルＣＬＣに充電された電圧は、対応する薄膜トランジスタＴＦＴがターンオンする度に更新される。さらに、液晶パネル１００上の各画素は、薄膜トランジスタＴＦＴと前のゲートライン間に接続されたストレージキャパシタＣｓｔを備える。このストレージキャパシタＣｓｔは、液晶セルＣＬＣに充電された電圧の自然減少を最小化する。
前記ゲートドライバ１７０は、タイミングコントローラ１３０からのゲート制御信号に応答し、ｎ個のゲートラインＧＬ１〜ＧＬｎにｎ個のゲート信号を対応するように供給する。これらｎ個のゲート信号は、ｎ個のゲートラインＧＬ１〜ＧＬｎが順次１水平同期信号の期間毎にイネーブル（Enable）されるようにする。
前記データドライバ１５０は、前記タイミングコントローラ１３０からのデータ制御信号に応答し、前記ゲートラインＧＬ１〜ＧＬｎのいずれか１つがイネーブルされる度にｍ個の画素データ電圧を発生して液晶パネル１００上のｍ個のデータラインＤＬ１〜ＤＬｍにそれぞれ供給する。このために、データドライバ１５０は、前記タイミングコントローラ１３０から画素データを１ライン分ずつ入力し、ガンマ電圧セットを利用して入力された１ライン分の画素データをアナログ形態の画素データ電圧に変換する。このデータドライバ１５０から出力される画素データ電圧は、負極性及び正極性をフレーム周期毎に交互に有する。他の形態においては、画素データ電圧は負極性及び正極性をライン周期（すなわち、水平同期信号の周期）毎に交互に有する。これら負極性及び正極性の画素データ電圧の発生は極性反転信号ＰＯＬの論理値により決定される。
前記タイミングコントローラ１３０は、図示していない外部のシステム（例えば、コンピュータシステムのグラフィックモジュール又はテレビ受信システムの映像復調モジュール）からのデータクロックＤＣＬＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、及びデータイネーブル（Data Enable）信号ＤＥを用いてゲート制御信号、データ制御信号、及び極性反転信号ＰＯＬを生成する。ゲート制御信号は、前記ゲートドライバ１７０に供給され、データ制御信号及び極性反転信号ＰＯＬは、データドライバ１５０に供給される。また、タイミングコントローラ１７０は、外部のシステムへの画素データをフレーム分ずつ入力してフレーム分の画素データを１ライン分ずつ再整列する。タイミングコントローラ１３０によって再整列されたフレーム分の画素データは、１ライン分ずつ順次前記データドライバ１５０に供給される。
図１の液晶表示装置は、前記タイミングコントローラ１３０からの前記極性制御信号ＰＯＬに応答する共通電圧生成回路１９０をさらに備える。この共通電圧生成回路１９０は、前記極性反転信号ＰＯＬと同期するように２つのレベル間でスイングする共通電圧Ｖｃｏｍを前記液晶パネル１００上の共通電極に供給する。この共通電圧Ｖｃｏｍは、一定のレベル範囲内での速い発散特性とその範囲外での遅い収束特性を有する。このような速い発散特性及び遅い収束特性は、共通電圧のレベル移行期間を短縮させると共に発振現象の発生を最小化する。つまり、共通電圧Ｖｃｏｍは、速い発散特性及び遅い収束特性により、短いレベル移行期間（すなわち、短いエッジ区間）と安定したレベル維持区間を有する。
このような速い発散特性及び遅い収束特性の共通電圧Ｖｃｏｍにより、液晶パネル１００上の液晶セルＣＬＣに交互に供給される負極性及び正極性の画素データ電圧では雑音が発生しなくなる。その結果、本発明による液晶表示装置においては、フリッカ及びアーチファクトなどの雑音がない良質な画像が表示される。
図２は、図１に示す共通電圧発生回路１９０を詳細に説明するブロック図である。図２の共通電圧発生回路１９０は、出力ノードＮｏｕｔに共通に接続されたメイン及びサブポンピング部１９１、１９３と、図１のタイミングコントローラ１３０からの極性制御信号ＰＯＬに共通に応答するエラー検出部１９５及びポンピング制御部１９７とを備える。
メインポンピング部１９１は、出力ノードＮｏｕｔ上の電荷量を急速に増加又は減少させるポジティブポンピング又はネガティブポンピングを行う。メインポンピング部１９１がポジティブポンピングすると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは迅速に上昇する。それに対して、メインポンピング部１９１がネガティブポンピングすると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは迅速に下降する。
一方、サブポンピング部１９３は、出力ノードＮｏｕｔ上の電荷量を徐々に増加又は減少させるポジティブポンピング又はネガティブポンピングを行う。サブポンピング部１９３がポジティブポンピングすると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは徐々に上昇する。それに対して、サブポンピング部１９３がネガティブポンピングすると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは徐々に下降する。
前記エラー検出部１９５は、前記極性反転信号ＰＯＬの論理値によって出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍを高電位基準電圧Ｖｃｈ又は低電位基準電圧Ｖｃｌと比較する。例えば、前記極性反転信号ＰＯＬがハイ論理である場合、エラー検出部１９５は共通電圧Ｖｃｏｍを低電位基準電圧Ｖｃｌと比較する。反対に、前記極性反転信号ＰＯＬがロー論理である場合、エラー検出部１９５は共通電圧Ｖｃｏｍを高電位基準電圧Ｖｃｈと比較する。エラー検出部１９５は、共通電圧Ｖｃｏｍが基準電圧（すなわち、高電位基準電圧Ｖｃｈ又は低電位基準電圧Ｖｃｌ）より高いと特定論理（例えば、ハイ論理）のエラー検出信号ＥＤＳを発生するが、共通電圧Ｖｃｏｍが基準電圧（すなわち、高電位基準電圧Ｖｃｈ又は低電位基準電圧Ｖｃｌ）より低いと基底論理（例えば、ロー論理）のエラー検出信号ＥＤＳを発生する。
前記ポンピング制御部１９７は、前記極性反転信号ＰＯＬの論理値（すなわち、論理状態）によってメインポンピング部１９１のポジティブポンピング及びサブポンピング部１９３のネガティブポンピングが行われるようにするか、又はメインポンピング部１９１のネガティブポンピング及びサブポンピング部１９３のポジティブポンピングが行われるようにする。また、ポンピング制御部１９７は、エラー検出部１９５からのエラー検出信号ＥＤＳの論理値（すなわち、論理状態）によってメインポンピング部１９１のポンピング（ポジティブ又はネガティブポンピング）とサブポンピング部１９３のポンピング（すなわち、ネガティブ又はポジティブポンピング）が切り替えられるようにする。
例えば、極性反転信号ＰＯＬがハイ論理を有する場合、ポンピング制御部１９７は、エラー検出信号ＥＤＳの論理値（すなわち、論理状態）によってメインポンピング部１９１のネガティブポンピングとサブポンピング部１９３のポジティブポンピングが選択的に行われるようにする。エラー検出信号ＥＤＳが特定論理（すなわち、ハイ論理）であれば（すなわち、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌより高いと）、ポンピング制御部１９７は、メインポンピング部１９１が急速ネガティブポンピングを行うようにする。
反対に、エラー検出信号ＥＤＳが基底論理（すなわち、ロー論理）であれば（すなわち、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌより低いと）、ポンピング制御部１９７は、メインポンピング部１９１が低速ポジティブポンピングを行うようにする。これとは異なり、極性反転信号ＰＯＬがロー論理を有する場合、ポンピング制御部１９７は、エラー検出信号ＥＤＳの論理値（すなわち、論理状態）によってメインポンピング部１９１のポジティブポンピングとサブポンピング部１９３のネガティブポンピングが選択的に行われるようにする。
エラー検出信号ＥＤＳが特定論理（すなわち、ハイ論理）であれば（すなわち、共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈより高いと）、ポンピング制御部１９７は、サブポンピング部１９３が低速ネガティブポンピングを行うようにする。反対に、エラー検出信号ＥＤＳが基底論理（すなわち、ロー論理）であれば（すなわち、共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈより低いと）、ポンピング制御部１９７は、サブポンピング部１９３が急速ポジティブポンピングを行うようにする。
このように、４種類のポンピングモードを制御するために、ポンピング制御部１９７は、前記極性反転信号ＰＯＬに共通に応答する発散制御器１９７Ａ及び収束制御器１９７Ｂを備える。発散制御器１９７Ａは、極性反転信号ＰＯＬの論理値によってメインポンピング部１９１が急速ポジティブ又はネガティブポンピングを行うようにする。また、エラー検出部１９５からのエラー検出信号ＥＤＳの論理値により、発散制御器１９７Ａは、メインポンピング部１９１の急速ポンピング（すなわち、ポジティブ又はネガティブポンピング）が間欠的に行われるようにする。
例えば、極性反転信号ＰＯＬがハイ論理である場合、発散制御器１９７Ａは、メインポンピング部１９１が急速ネガティブポンピングを行うようにするが、エラー検出信号ＥＤＳが特定論理（すなわち、ハイ論理）であるとき（すなわち、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌより高いとき）にのみ行われるようにする。メインポンピング部１９１の急速ネガティブポンピングにより、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは低電位基準電圧Ｖｃｌに向かって迅速に下降する。これにより、共通電圧Ｖｃｏｍにおける高電位基準電圧Ｖｃｈから低電位基準電圧Ｖｃｌへの下降期間が短縮される。
反対に、極性反転信号ＰＯＬがロー論理である場合、発散制御器１９７Ａはメインポンピング部１９１が急速ポジティブポンピングを行うようにするが、エラー検出信号ＥＤＳが基底論理（すなわち、ロー論理）であるとき（すなわち、共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈより低いとき）にのみ行われるようにする。メインポンピング部１９１の急速ポジティブポンピングは、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈに向かって迅速に上昇するようにする。これにより、共通電圧Ｖｃｏｍにおける低電位基準電圧Ｖｃｌから高電位基準電圧Ｖｃｈへの上昇期間が短縮される。
同様に、収束制御器１９７Ｂも極性反転信号ＰＯＬの論理値によってサブポンピング部１９３が低速ポジティブ又はネガティブポンピングを行うようにする。また、発散制御器１９７Ａの出力信号により、収束制御器１９７Ｂは、サブポンピング部１９３の低速ポンピング（すなわち、ポジティブ又はネガティブポンピング）が前記メインポンピング部１９１のポンピングと相互補完される形態で行われるようにする。
例えば、極性反転信号ＰＯＬがハイ論理である場合、収束制御器１９７Ａは、サブポンピング部１９３が低速ポジティブポンピングを行うようにするが、メインポンピング部１９１の急速ネガティブポンピングが中断されたとき（すなわち、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌより低いとき）にのみ行われるようにする。このサブポンピング部１９３の低速ポジティブポンピングは、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌより低い電圧から低電位基準電圧Ｖｃｌに向かって徐々に上昇するようにする。これにより、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌを安定して維持すると共に発振現象が起きなくなる。
反対に、極性反転信号ＰＯＬがロー論理である場合、収束制御器１９７Ｂは、サブポンピング部１９３が低速ネガティブポンピングを行うようにするが、メインポンピング部１９１の急速ポジティブポンピングが中断されたとき（すなわち、共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈより高いとき）にのみ行われるようにする。このサブポンピング部１９３の低速ネガティブポンピングは、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈより高い電圧から高電位基準電圧Ｖｃｈに向かって徐々に下降するようにする。これにより、共通電圧Ｖｃｏｍが高電位基準電圧Ｖｃｈを安定して維持すると共に発振現象が起きなくなる。
このように、本発明の基準電圧発生回路の実施の形態による図２の共通電圧発生回路においては、低電位基準電圧Ｖｃｌと高電位基準電圧Ｖｃｈ間のレベル範囲では、高速ポジティブ又はネガティブポンピングが行われて速い電圧発散が行われる。低電位基準電圧Ｖｃｌと高電位基準電圧Ｖｃｈ間のレベル範囲を逸脱した共通電圧に応答しては、低速ポジティブ又はネガティブポンピングが行われて低速電圧収束が行われる。
従って、本発明の実施の形態による共通電圧発生回路においては、発振現象が起きない。その結果、共通電圧は、２つのレベル間の移行期間が短いと共に、移行したレベルを安定して維持できる。
図３は、図２の共通電圧発生回路を詳細に説明する回路図である。図３に示すように、前記メインポンピング部１９１は、供給電圧ラインＶｄｄと出力ノードＮｏｕｔとの間に接続された第１トランジスタＭＬ１と、基底電圧ラインＧＮＤとの間に接続された第２トランジスタＭＬ２とを備える。第１トランジスタＭＬ１は、高速ポジティブ制御信号ＨＰＳがロー状態であるとき、ターンオンして供給電源ラインＶｄｄからの供給電圧を出力ノードＮｏｕｔに供給し、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍが迅速に上昇するようにする。つまり、第１トランジスタＭＬ１は高速ポジティブポンピングを行う。このために、第１トランジスタＭＬ１としては、チャネル幅の大きいＰタイプのＭＯＳトランジスタが使用されるが、前記高速ポジティブ制御信号ＨＰＳがハイ状態にイネーブルされる場合にはチャネル幅の大きいＮタイプのＭＯＳトランジスタが使用されることもある。
一方、第２トランジスタＭＬ２は、高速ネガティブ制御信号ＨＮＳがハイ状態であるとき、ターンオンして出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍを基底電圧ラインＧＮＤの方向に迅速に放電させる。つまり、第２トランジスタＭＬ２は、高速ネガティブポンピングを行う。このために、第２トランジスタＭＬ２としては、チャネル幅の大きいＮタイプのＭＯＳトランジスタが使用されるが、前記高速ネガティブ制御信号ＨＮＳがロー状態にイネーブルされる場合にはチャネル幅の大きいＰタイプのＭＯＳトランジスタが使用されることもある。
同様に、前記サブポンピング部１９３も、供給電圧ラインＶｄｄと出力ノードＮｏｕｔとの間に接続された第３トランジスタＭＳ１と、出力ノードＮｏｕｔと基底電圧ラインＧＮＤとの間に接続された第４トランジスタＭＳ２とを備える。第３トランジスタＭＳ１は、低速ポジティブ制御信号ＬＰＳがロー状態であるとき、ターンオン（Turn-on）して供給電源ラインＶｄｄからの供給電圧を出力ノードＮｏｕｔに供給し、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍが徐々に上昇するようにする。つまり、第３トランジスタＭＳ１は低速ポジティブポンピングを行う。このために、第３トランジスタＭＳ１としてはチャネル幅の小さいＰタイプのＭＯＳトランジスタが使用されるが、前記低速ポジティブ制御信号ＬＰＳがハイ状態にイネーブルされる場合にはチャネル幅の小さいＮタイプのＭＯＳトランジスタが使用されることもある。
一方、第４トランジスタＭＳ２は、低速ネガティブ制御信号ＬＮＳがハイ状態であるとき、ターンオンして出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍを基底電圧ラインＧＮＤの方向に徐々に放電させる。つまり、第４トランジスタＭＳ２は、低速ネガティブポンピングを行う。このために、第４トランジスタＭＳ１としてはチャネル幅の小さいＮタイプのＭＯＳトランジスタが使用されるが、前記低速ネガティブ制御信号ＬＮＳがロー状態にイネーブルされる場合にはチャネル幅の小さいＰタイプのＭＯＳトランジスタが使用されることもある。
前記エラー検出部１９５は、制御用スイッチＳＷ１から基準電圧を入力する比較器２００を備える。制御用スイッチＳＷ１は、図１のタイミングコントローラ１３０からの極性反転信号ＰＯＬの論理値によって低電位基準電圧Ｖｃｌ又は高電位基準電圧Ｖｃｈを比較器２００に供給する。例えば、極性反転信号ＰＯＬがハイ論理である場合、制御用スイッチＳＷ１は低電位基準電圧Ｖｃｌを比較器２００の反転端子に供給する。反対に、極性反転信号ＰＯＬがロー論理である場合、制御用スイッチＳＷ１は高電位基準電圧Ｖｃｈを比較器の反転端子に供給する。比較器２００は、出力ノードＮｏｕｔからの共通電圧Ｖｃｏｍを制御用スイッチＳＷ１からの低電位基準電圧Ｖｃｌ又は高電位基準電圧Ｖｃｈと比較してハイ又はロー論理を有するエラー検出信号ＥＤＳを発生する。エラー検出信号ＥＤＳは、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌ又は高電位基準電圧Ｖｃｈより高いとハイ論理を有するが、共通電圧Ｖｃｏｍが低電位基準電圧Ｖｃｌ又は高電位基準電圧Ｖｃｈより低いとロー論理を有する。
発散制御器１９７Ａは、前記極性反転信号ＰＯＬ及び前記比較器２００からのエラー検出信号ＥＤＳを共通に入力するＯＲゲート２０１及びＡＮＤゲート２０２を備える。ＯＲゲート２０１は、極性反転信号ＰＯＬ及びエラー検出信号ＥＤＳの両方がロー論理を有する場合（すなわち、極性反転信号ＰＯＬによって選択された高電位基準電圧Ｖｃｈより共通電圧Ｖｃｏｍが低い場合）にのみロー状態にイネーブルされる高速ポジティブ制御信号ＨＰＳを発生する。ＯＲゲート２０１から発生した高速ポジティブ制御信号ＨＰＳは、メインポンピング部１９１の第１トランジスタＭＬ１のゲート端子に供給されて第１トランジスタＭＬ１に高速ポジティブ電圧ポンピングを行わせる。すると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは、低電位基準電圧Ｖｃｌから高電位基準電圧Ｖｃｈに向かって迅速に近づく。このように、ＯＲ演算を行うＯＲゲート２０１は、第１トランジスタＭＬ１がハイ論理により駆動される場合にはＮＯＲゲートを用いることもできる。
ＡＮＤゲート２０２は、極性反転信号ＰＯＬ及びエラー検出信号ＥＤＳの両方がハイ論理を有する場合（すなわち、極性反転信号ＰＯＬによって選択された低電位基準電圧Ｖｃｌより共通電圧Ｖｃｏｍが高い場合）にのみハイ状態にイネーブルされる高速ネガティブ制御信号ＨＮＳを発生する。ＡＮＤゲート２０２から発生した高速ネガティブ制御信号ＨＮＳは、メインポンピング部１９１の第２トランジスタＭＬ２のゲート端子に供給されて第２トランジスタＭＬ２に高速ネガティブ電圧ポンピングを行わせる。ここで、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは、高電位基準電圧Ｖｃｈから低電位基準電圧Ｖｃｌに向かって迅速に近づく。このＡＮＤ演算を行うＡＮＤゲート２０２は、第２トランジスタＭＬ２がロー論理により駆動される場合にはＯＲゲートを用いることもできる。
収束制御器１９７Ｂは、前記極性反転信号ＰＯＬを共通に入力するＥＮＯＲゲート２０３及びＥＯＲゲート２０４を備える。ＥＮＯＲゲート２０３は、極性反転信号ＰＯＬと、発散制御器１９７ＡのＡＮＤゲート２０２からの高速ネガティブ制御信号ＨＮＳとをＥＮＯＲ演算する。ＥＮＯＲゲート２０３は、極性反転信号ＰＯＬ及び高速ネガティブ制御信号ＨＮＳが異なる論理を有する場合（すなわち、極性反転信号ＰＯＬによって選択された低電位基準電圧Ｖｃｌより共通電圧Ｖｃｏｍが低い場合）にのみロー状態にイネーブルされる低速ポジティブ制御信号ＬＰＳを発生する。ＥＮＯＲゲート２０３から発生した低速ポジティブ制御信号ＬＰＳは、サブポンピング部１９３の第３トランジスタＭＳ１のゲート端子に供給されて第３トランジスタＭＳ１に低速ポジティブ電圧ポンピングを行わせる。すると、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは、低電位基準電圧Ｖｃｈより低い電圧から低電位基準電圧Ｖｃｈに向かって徐々に近づく。このように、ＥＮＯＲ演算を行うＥＮＯＲゲート２０３は、第３トランジスタＭＳ１がハイ論理により駆動される場合にはＥＯＲゲートを用いることもできる。
ＥＯＲゲート２０４は、極性反転信号ＰＯＬと発散制御器１９７ＡのＯＲゲート２０１からの高速ポジティブ制御信号ＨＰＳとをＥＯＲ演算する。ＥＯＲゲート２０４は、極性反転信号ＰＯＬ及び高速ポジティブ制御信号ＨＰＳが同じ論理を有する場合（すなわち、極性反転信号ＰＯＬによって選択された高電位基準電圧Ｖｃｈより共通電圧Ｖｃｏｍが高い場合）にのみハイ状態にイネーブルされる低速ネガティブ制御信号ＬＮＳを発生する。ＥＯＲゲート２０３から発生した低速ネガティブ制御信号ＬＮＳは、サブポンピング部１９３の第４トランジスタＭＳ２のゲート端子に供給されて第４トランジスタＭＳ２に低速ネガティブ電圧ポンピングを行わせる。ここで、出力ノードＮｏｕｔ上の共通電圧Ｖｃｏｍは、高電位基準電圧Ｖｃｈより高い電圧から高電位基準電圧Ｖｃｈに向かって徐々に近づく。このように、ＥＯＲ演算を行うＥＯＲゲート２０４は、第４トランジスタＭＳ２がロー論理により駆動される場合にはＥＮＯＲゲートを用いることもできる。
本発明の実施の形態による共通電圧発生回路を構成する図３の各構成要素の出力信号は、図４に示すロジックテーブルによっても明白になる。図４のロジックテーブルに記載された各信号のロジック変化は、本発明の属する技術の分野における通常の知識を有する者であれば容易に理解することができるであろう。従って、図４のロジックテーブルについての説明は省略する。
このように、本発明による基準電圧発生回路においては、低電位基準電圧と高電位基準電圧間のレベル範囲では、高速ポジティブ又はネガティブポンピングが行われて速い電圧発散が行われる。低電位基準電圧と高電位基準電圧間のレベル範囲を逸脱した共通電圧に応答しては、低速ポジティブ又はネガティブポンピングが行われて低速電圧収束が行われる。従って、本発明による基準電圧発生回路においては発振現象が起きない。その結果、スイングタイプの基準電圧信号は２つのレベル間の移行期間が短いと共に、移行したレベルを安定して維持できる。
このような速い発散特性及び遅い収束特性を有するスイングタイプの基準電圧信号を共通電圧Ｖｃｏｍとして使用する本発明による液晶表示装置においては、液晶パネル上の液晶セルに交互に供給される負極性及び正極性の画素データ電圧では雑音が発生しなくなる。その結果、本発明による液晶表示装置においては、フリッカ及びアーチファクトなどの雑音がない良質な画像が表示される。
以上のように、図１〜図４を参照して本発明の実施の形態について説明したが、これは例示的なものに過ぎず、本発明の属する技術の分野における通常の知識を有するものであれば、発明の技術的思想及び範囲を逸脱しないように多様な変形、変更、及び様々な実施の形態を実現可能であるということが明白に理解されるであろう。例えば、図２及び図３における極性反転信号を少なくとも２ビットのレベル選択信号に代え、そのレベル選択信号の論理値によって異なる少なくとも３つの基準レベルが共通電圧と選択的に比較されるようにすることができる。この場合、発散及び収束制御器はレベル選択信号の論理値とエラー検出信号によって高速ポジティブ及びネガティブポンピング、並びに低速ポジティブ及びネガティブポンピングが選択的に行われるようにする。以前に選択された基準レベルと現在選択されている基準レベルとの間では速い発散特性を、それらの間を逸脱した範囲では遅い収束特性を有するスイングタイプの共通電圧（すなわち、基準電圧）を出力ノードから発生することもできる。従って、本発明の技術的な範囲及び特徴は実施の形態の説明に限定されるものではなく、添付された特許請求の範囲に記載された事項によって定められるべきである。
本発明の実施の形態による液晶表示装置の概略を説明するブロック図である。 図１の共通電圧発生回路を説明する詳細ブロック図である。 図２の共通電圧発生回路を詳細に説明する詳細回路図である。 図３の共通電圧発生回路の動作関係を説明するロジックテーブルである。
符号の説明
１００：液晶パネル
１３０：タイミングコントローラ
１５０：データドライバ
１７０：ゲートドライバ
１９０：共通電圧生成回路
１９１：メインポンピング部
１９３：サブポンピング部
１９５：エラー検出部
１９７：ポンピング制御部
１９７Ａ：発散制御器
１９７Ｂ：収束制御器
２００：比較器
２０１：ＯＲゲート
２０２：ＡＮＤゲート
２０３：ＥＮＯＲゲート
２０４：ＥＯＲゲート
ＳＷ１：制御用スイッチ

Claims (21)

  1. 出力ノード上の出力電圧を迅速に上昇及び下降させる高速ポジティブ及びネガティブポンピングを選択的に行うメインポンピング部と、
    前記出力ノード上の出力電圧を徐々に上昇及び下降させる低速ポジティブ及びネガティブポンピングを選択的に行うサブポンピング部と、
    第１基準レベル及びそれより低い第２基準レベルを周期的に交互に指定するレベル指定信号を入力する入力部と、
    前記レベル指定信号に応答し、前記出力電圧を前記第１及び第２基準レベルと交互に比較して前記メインポンピング部のポジティブ及びネガティブポンピング、並びに前記サブポンピング部のポジティブ及びネガティブポンピングのいずれか一方が選択的に行われるようにする切替制御部と
    を備えることを特徴とする基準電圧発生回路。
  2. 前記出力電圧が前記第１基準レベルと前記第２基準レベル間のレベルを有するとき、前記高速ポジティブ及び低速ネガティブポンピングが選択的に行われることを特徴とする請求項１に記載の基準電圧発生回路。
  3. 前記出力電圧が前記第１基準レベルと前記第２基準レベル間の範囲を逸脱したレベルを有するとき、前記低速ポジティブ及び高速ネガティブポンピングが選択的に行われることを特徴とする請求項２に記載の基準電圧発生回路。
  4. 前記第１基準レベルが指定された場合、前記高速ポジティブポンピングと前記低速ネガティブポンピングが前記出力電圧の変化によって選択的に行われ、前記第２基準レベルが指定された場合、前記低速ポジティブポンピングと前記高速ネガティブポンピングが前記出力電圧の変化によって選択的に行われることを特徴とする請求項３に記載の基準電圧発生回路。
  5. 前記切替制御部が、前記レベル指定信号に応答し、前記出力電圧を前記第１及び第２基準レベルのいずれか一方と比較してその結果によるエラー検出信号を発生するエラー検出部と、前記レベル指定信号及び前記エラー検出信号を論理組み合わせし、前記メインポンピング部の高速ポジティブ及びネガティブポンピング、並びに前記サブポンピング部の低速ポジティブ及びネガティブポンピングが選択的に行われるようにするポンピング選択部とを備えることを特徴とする請求項１に記載の基準電圧発生回路。
  6. 前記エラー検出部が、前記レベル指定信号に応答して前記第１基準レベル及び前記第２基準レベルを選択するレベル選択器と、前記レベル選択器により選択された基準レベルと前記出力電圧とを比較して前記エラー検出信号を発生する比較器とを含むことを特徴とする請求項５に記載の基準電圧発生回路。
  7. 前記ポンピング選択部が、前記レベル指定信号及び前記エラー検出信号を論理組み合わせし、前記メインポンピング部の高速ポジティブ及びネガティブポンピングをそれぞれ指定する高速ポジティブ及びネガティブ制御信号を発生する発散制御器と、前記レベル指定信号及び前記エラー検出信号を論理組み合わせし、前記サブポンピング部の低速ポジティブ及びネガティブポンピングをそれぞれ指定する低速ポジティブ及びネガティブ制御信号を発生する収束制御器とを備えることを特徴に請求項５に記載の基準電圧発生回路。
  8. 前記高速ポジティブ制御信号及び前記低速ネガティブ制御信号は、前記第１基準レベルが選択された場合に前記出力電圧によって相互補完的にイネーブルされることを特徴とする請求項７に記載の基準電圧発生回路。
  9. 前記高速ネガティブ制御信号及び前記低速ポジティブ制御信号は、前記第２基準レベルが選択された場合に前記出力電圧によって相互補完的にイネーブルされることを特徴とする請求項７に記載の基準電圧発生回路。
  10. 前記メインポンピング部が、前記高速ポジティブ制御信号により前記出力ノードに電圧が迅速に充電されるようにする第１トランジスタと、前記高速ネガティブ制御信号により前記出力ノードに電圧が迅速に放電されるようにする第２トランジスタとを備え、前記サブポンピング部が、前記低速ポジティブ制御信号により前記出力ノードに電圧が徐々に充電されるようにする第３トランジスタと、前記低速ネガティブ制御信号により前記出力ノード上の電圧が徐々に放電されるようにする第４トランジスタとを備えることを特徴とする請求項７に記載の基準電圧発生回路。
  11. 前記第１及び第２トランジスタが前記第３及び第４トランジスタに比べて大きいチャネル幅を有することを特徴とする請求項１０に記載の基準電圧発生回路。
  12. 前記第１及び第３トランジスタがロー状態の信号により駆動されるＰタイプのトランジスタをそれぞれ備え、前記第２及び第４トランジスタがハイ状態の信号により駆動されるＮタイプのトランジスタをそれぞれ備えることを特徴とする請求項１０に記載の基準電圧発生回路。
  13. 前記発散制御器は、前記出力電圧が前記第１基準レベルと前記第２基準レベル間のレベルを有するとき、前記高速ポジティブ及び低速ネガティブ制御信号を選択的にイネーブルさせることを特徴とする請求項７に記載の基準電圧発生回路。
  14. 前記収束制御器は、前記出力電圧が前記第１基準レベルと前記第２基準レベル間の範囲を逸脱したレベルを有するとき、前記低速ポジティブ及び高速ネガティブ制御信号を選択的にイネーブルさせることを特徴とする請求項７に記載の基準電圧発生回路。
  15. 共通電極に共通に接続された液晶セルがマトリクス状に配列された液晶パネルと、
    前記共通電極上の電圧レベルを基準に負極性及び正極性の画素データ電圧が交互に前記液晶セルに供給されるようにして前記液晶パネルを駆動する駆動部と、
    前記負極性及び正極性の画素データの出力期間を示す前記駆動部からの極性反転信号に応答し、第１基準レベル及びそれより低い第２基準レベルを周期的に交互に有し、速い発散特性及び遅い収束特性を有する共通電圧を前記共通電極に供給する共通電圧発生回路と
    を備えることを特徴とする液晶表示装置。
  16. 前記共通電圧発生回路が、前記共通電極上の前記共通電圧を迅速に上昇及び下降させる高速ポジティブ及びネガティブポンピングを選択的に行うメインポンピング部と、前記共通電極上の前記共通電圧を徐々に上昇及び下降させる低速ポジティブ及びネガティブポンピングを選択的に行うサブポンピング部と、前記極性反転信号に応答し、前記共通電圧を前記第１及び第２基準レベルと交互に比較して前記メインポンピング部のポジティブ及びネガティブポンピング、並びに前記サブポンピング部のポジティブ及びネガティブポンピングのいずれか一方が選択的に行われるようにする切替制御部とを備えることを特徴とする請求項１５に記載の液晶表示装置。
  17. 前記共通電圧が前記第１基準レベルと前記第２基準レベル間のレベルを有するとき、前記高速ポジティブ及び低速ネガティブポンピングが選択的に行われることを特徴とする請求項１６に記載の液晶表示装置。
  18. 前記共通電圧が前記第１基準レベルと前記第２基準レベル間の範囲を逸脱したレベルを有するとき、前記低速ポジティブ及び高速ネガティブポンピングが選択的に行われることを特徴とする請求項１７に記載の液晶表示装置。
  19. 前記第１基準レベルが選択された場合、前記高速ポジティブポンピングと前記低速ネガティブポンピングが前記共通電圧の変化によって選択的に行われ、前記第２基準レベルが選択された場合、前記低速ポジティブポンピングと前記高速ネガティブポンピングが前記共通電圧の変化によって選択的に行われることを特徴とする請求項１８に記載の液晶表示装置。
  20. 前記切替制御部が、前記極性反転信号に応答し、前記共通電圧を前記第１及び第２基準レベルのいずれか一方と比較してその結果によるエラー検出信号を発生するエラー検出部と、前記極性反転信号及び前記エラー検出信号を論理組み合わせし、前記メインポンピング部の高速ポジティブ及びネガティブポンピング、並びに前記サブポンピング部の低速ポジティブ及びネガティブポンピングが選択的に行われるようにするポンピング選択部とを備えることを特徴とする請求項１６に記載の液晶表示装置。
  21. 周期的に論理値が変更される少なくとも２ビットのレベル選択信号を入力する入力部と、
    出力ノードと、
    異なる少なくとも３つの基準レベルのうち少なくとも２ビットのレベル選択信号の論理値に該当する基準レベル及び前記出力ノード上の出力電圧を利用し、前記出力電圧が基準レベル間では速い発散特性を有すると共に、前記基準レベル間を逸脱する範囲では遅い収束特性を有するように前記出力ノードを制御するノード制御部と
    を含む基準電圧発生回路。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924417B1 (ko) * 2011-11-24 2019-02-21 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
US9449567B2 (en) * 2013-02-26 2016-09-20 Au Optronics Corporation Common voltage compensation in display apparatus
KR102029319B1 (ko) * 2013-06-19 2019-10-08 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR20160119591A (ko) * 2015-04-06 2016-10-14 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 반도체 장치
JP2018040963A (ja) * 2016-09-08 2018-03-15 ラピスセミコンダクタ株式会社 表示ドライバ及び表示装置
US20180322839A1 (en) * 2017-05-05 2018-11-08 HKC Corporation Limited Display panel and display apparatus using same
US10395614B2 (en) * 2017-06-22 2019-08-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Common voltage generating circuit and LCD
CN108198540B (zh) * 2018-02-26 2019-12-13 惠科股份有限公司 一种显示装置的驱动方法及系统
CN109192127B (zh) * 2018-10-29 2022-06-24 合肥鑫晟光电科技有限公司 时序控制器及其驱动方法、显示装置
CN111953351A (zh) * 2019-05-16 2020-11-17 矽创电子股份有限公司 参考电压产生电路
JP7232739B2 (ja) * 2019-08-30 2023-03-03 ラピスセミコンダクタ株式会社 表示ドライバ、表示装置及び半導体装置
CN113205783B (zh) * 2021-04-25 2022-11-25 成都中电熊猫显示科技有限公司 用于显示设备的控制装置和用于电平转换模块的控制方法
CN115622371B (zh) * 2022-10-31 2023-07-21 深圳市瀚强科技股份有限公司 用于无桥pfc电路的控制电路及其控制方法、电源系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420720A (en) * 1987-07-16 1989-01-24 Fujitsu Ltd Output buffer circuit
JPH03195126A (ja) * 1989-12-22 1991-08-26 Mitsubishi Electric Corp インバータ回路
JPH08122749A (ja) * 1994-10-26 1996-05-17 Sharp Corp 出力信号電圧制御回路
JPH11251897A (ja) * 1997-12-22 1999-09-17 Alcatel Cit ディジタル集積回路装置用の出力回路
JP2002185301A (ja) * 2000-12-15 2002-06-28 Fujitsu Ltd 半導体装置及び制御方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3858590B2 (ja) * 2000-11-30 2006-12-13 株式会社日立製作所 液晶表示装置及び液晶表示装置の駆動方法
JP3730886B2 (ja) * 2001-07-06 2006-01-05 日本電気株式会社 駆動回路及び液晶表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420720A (en) * 1987-07-16 1989-01-24 Fujitsu Ltd Output buffer circuit
JPH03195126A (ja) * 1989-12-22 1991-08-26 Mitsubishi Electric Corp インバータ回路
JPH08122749A (ja) * 1994-10-26 1996-05-17 Sharp Corp 出力信号電圧制御回路
JPH11251897A (ja) * 1997-12-22 1999-09-17 Alcatel Cit ディジタル集積回路装置用の出力回路
JP2002185301A (ja) * 2000-12-15 2002-06-28 Fujitsu Ltd 半導体装置及び制御方法

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