CN1178299C - 半导体集成电路系统 - Google Patents
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Abstract
本发明的半导体集成电路系统包括：衬底上设置的工作上要求同一特性的第1和第2半导体装置。第1和第2半导体装置分别具有设置于衬底表面内的第1和第2沟道区域、第1和第2沟道区域上介以栅绝缘膜设置的第1和第2栅电极。为缓和等离子处理的电气影响在半导体装置中引起的特性变动，设置缓和构造，包括分别连接第1和第2布线层的等效第1和第2短路元件。在等离子处理中，第1和第2短路元件使第1沟道区域和第1栅电极短路，同时使第2沟道区域和第2栅电极短路。
Description
技术领域
本发明涉及一种具有工作上互相实质上要求相同特性的多个半导体装置的半导体集成电路系统，具体点说，涉及该系统制造工艺的等离子处理中，消除起源于因等离子的电气影响而发生半导体装置特性变动问题的系统。
背景技术
在制造具有以MOS(金属氧化物半导体)
(Metal-Oxide-Semiconductor)型为代表的MIS(金属绝缘物半导体)
(Metal-Insulator-Semiconductor)型晶体管半导体集成电路系统之际，由于给等离子处理中的布线层以带电应力，使晶体管特性受到影响。对于这一点，例如特开平8-97416号公报的“半导体装置”(公知例1)中说明如下。
即，制造工艺中，为了把规定的层制成图形，利用等离子蚀刻时，制成图形的层上积累了等离子带电粒子。因此，制成图形的层，例如金属布线用的铝布线层变成充电状态。布线层介以接触孔连接晶体管的栅电极(由多晶硅层等构成)的情况下，充电的等离子带电粒子流入该栅电极。因此，使栅电极与其下的沟道区域之间的栅绝缘膜(氧化膜)遭受浪涌电压。其结果，应力落在栅绝缘膜上，栅绝缘膜就劣化或被破坏了。这种现象取决于等离子蚀刻时发生的等离子带电粒子积累的布线层面积与栅绝缘膜面积之比(天线比)。
在由等离子电荷造成浪涌应力因此引起栅绝缘膜劣化和受破坏的第1阶段，栅绝缘膜变得容易俘获热载流子，因而晶体管的阈值电压上升。在栅绝缘膜劣化和破坏的第2阶段，栅电极与衬底或源/漏区域之间漏电流流动。
上述公知例1中，显示发生Vth(阈值)的变化、gm(互导)的下降、栅极漏电流、破坏栅极等的等离子损伤，都取决于作为布线面积(周围长)与栅极面积(周围长)之比的天线比和等离子处理时间等。上述公知例1中，还公开了一种用于防止栅绝缘膜的等离子损伤按照天线比进行变化的对策。图11是表示一种现有对策的电路图。图11中，在连接前级内部电路202和逻辑电路的MOS晶体管204栅电极的布线上，设置二极管元件206或电阻元件208。
特开平6-61440号公报的“集成电路装置、集成电路的数据处理方法、以及集成电路装置的数据处理装置”(公知例2)中，公开了另一种用于防止栅绝缘膜的等离子损伤按天线比进行变化的对策。图12是表示该另一种现有对策的电路图。图12中，反相器单元212的2个MOS晶体管214a、214b的栅电极上，连接有二极管元件218(保护电路单元216内)。
发明内容
根据本发明的第1方面，半导体集成电路系统包括：
半导体衬底；
上述半导体衬底上设置的工作上互相要求同样特性的第1和第2半导体装置，上述第1和第2半导体装置都具有配置于上述衬底的表面内的第1和第2沟道区域、上述第1和第2沟道区域上边介以栅绝缘膜设置的第1和第2栅电极；
连接上述第1和第2栅电极的第1和第2布线层；以及
在上述系统的制造工艺的等离子处理中，用于缓和因等离子体的电气影响在上述第1和第2半导体装置中发生特性变动的缓和构造；
其中，上述缓和构造具备分别连接上述第1和第2布线层的等效的第1和第2短路元件，上述第1和第2短路元件设定为，在对上述第1和第2布线层施加了偏离在上述第1和第2半导体装置工作时施加于上述第1和第2栅电极的电位范围的电位时，分别短路上述第1沟道区域和上述第1栅电极，同时短路上述第2沟道区域和第2栅电极。
根据本发明的第2方面，半导体集成电路系统包括：
半导体衬底；
上述半导体衬底上边设置的工作上互相要求同样特性的第1和第2半导体装置，上述第1和第2半导体装置都具有配置于上述衬底的表面内的第1和第2沟道区域、上述第1和第2沟道区域上边介以栅绝缘膜设置的第1和第2栅电极；
连接上述第1和第2栅电极的第1和第2布线层；以及
在上述系统的制造工艺的等离子处理中，用于缓和因等离子体的电气影响在上述第1和第2半导体装置中发生特性变动的缓和构造；
其中，上述缓和构造包括，介以绝缘膜由来于上述衬底上边设置的最下部的金属膜而且形成上述第1和第2布线层的金属布线层，上述第2布线层具有比上述第1布线层小的长度，同时上述第2布线层上连接有由来于上述最下部的金属膜的虚拟布线层，设定上述虚拟布线层的尺寸，使其在上述系统的制造工艺的等离子处理中，对上述第1和第2栅电极的等离子电气影响变成相同，而且，上述缓和构造具备连接上述第1和第2布线层的等效的第1和第2短路元件，上述第1和第2短路元件设定为，在对上述第1和第2布线层及上述虚拟布线层施加了偏离上述第1和第2半导体装置工作时施加于上述第1和第2栅电极的电位范围的电位时，分别短路上述第1沟道区域和上述第1栅电极，同时短路上述第2沟道区域和第2栅电极。
附图说明
图1表示作为本发明第1实施例的MOS型半导体集成电路系统的运算放大电路的电路图。
图2A、B分别表示图1中的晶体管、布线和一个二极管等的剖面构造例的剖面图。
图3表示利用图1的运算放大电路构成的电压输出器电路的电路图。
图4表示使用本发明第2实施例的MOS型半导体集成电路系统的运算放大电路的电压输出器电路的电路图。
图5表示连接本发明第3实施例的运算放大电路的晶体管栅电极和作为短路元件使用的二极管的金属布线的剖面图。
图6表示作为本发明第4实施例的MOS型半导体集成电路系统的电流密勒电路的电路图。
图7A、B分别表示作为本发明第5实施例MOS型运算放大电路的运算放大电路布线构造的平面图。
图8A是表示按照第5实施例扩大布线间隔的状态的立体剖面图，图8B表示未扩大布线间隔的状态的立体剖面图。
图9A、B表示作为本发明第6实施例的MOS型半导体集成电路系统的运算放大电路布线构造的电路图和剖面图。
图10表示作为本发明第7实施例的MOS型半导体集成电路系统的运算放大电路布线构造的平面图。
图11表示现有等离子损伤对策的电路图。
图12表示另一种现有等离子损伤对策的电路图。
图13表示有关运算放大电路上的等离子损伤问题要点的电路图。
图14表示有关MOS电流密勒电路上的等离子损伤的问题要点的电路图。
具体实施方式
在开发本发明的过程中，本发明人参照图11(公知例1)和图12(公知例2)，研究了对已说明的这种栅绝缘膜等离子损伤的现有对策问题要点。其结果，本发明人获得如下的见解。
这些公知例1、2中公开的对策是以保护构成逻辑电路的反相器电路等的MOS晶体管和减轻对工作速度性能的影响为目的。因此，这些对策中，逻辑电路的Vth变动可以改善对电路的高速工作性能或备用电流等的影响，可是，这些对策没有考虑对模拟电路特性的影响。
即，在公知例1中，随天线比而引起的Vth变动使对逻辑门的工作速度性能恶化，系统进行误工作的可能性，同时示出将二极管元件或电阻元件连接到栅极上的对策例子。可是，没有公开针对模拟电路成对晶体管的对策。并且，在公知例2中，示出了在预先设定的天线比以上制作布线时，借助于自动设计CAD法添加二极管单元的例子。可是，没有公开有关对模拟电路成对性要求的MOS晶体管的对策。因此，只有公知例1、2中公开的对策，特别，对于高精度的模拟电路，在运算放大电路的偏压、电流密勒电路的电流比等方面更不是有效的对策。
图13是表示有关运算放大电路上的等离子损伤问题要点的电路图。在该运算放大电路O P AMP的差动输入用MOS晶体管的情况下，对正输入(非反相输入)侧晶体管的布线222比负输入(反相输入)侧晶体管的布线224要长。即，在这里，正输入侧MOS晶体管一方比负输入侧MOS晶体管，对于栅绝缘膜的天线比要增大。这时，作为等离子损伤的对策，即使把二极管连接到正输入侧晶体管的栅电极，负输入侧晶体管的Vth也不是微小变动，两个晶体管阈值电压Vth的不平衡就留下来。这样的情况，发生的Vth之差照样变成运算放大电路O P AMP的输入偏压。例如，10mV的Vth差，放大100倍时也变成放大为0.1V输出的误差。
图14是表示有关模拟电路中大多采用的MOS电流密勒电路中等离子损伤问题点的电路图。在该MOS电流密勒电路的情况下，连接到生成偏压侧的MOS晶体管232栅电极的第1层布线233比连接到接受偏压侧的MOS晶体管234栅电极的第1层布线235要长。另外，由第2层布线237互相连接两个布线233、235。即，在这里，蚀刻第1层布线金属膜时，晶体管232一方比晶体管234对于栅绝缘膜的天线比要增大。因此，起因于两布线1233、235的差别，随等离子损伤而对两个晶体管的阈值电压Vth发生差别。
特别是，在晶体管的电流I1、I2为小的低工作电流电路等情况下，把Vgs(栅·源间电压)相对于Vth，进行压缩到约几十mV～几百mV的设计。假定Vgs＝1.0V，Vth＝0.85V左右时，只使晶体管232的Vth下降50mV时的影响就变成如下。即，由I＝β(Vgs-Vth)2的关系，电流I1、I2分别变成(1-0.8)2＝0.04、(1-0.85)2＝0.0225，其结果，造成1.78倍(0.04/0.0225)的电流差。
并且，上述的天线比不只是由布线层的最终布线形状来决定，公知例1、2没有考虑这一点。即，蒸镀布线层的材料变成金属膜时，整个布线层短路，依赖于进行金属膜蚀刻，有可能发生局部的巨大天线比。例如，连接栅电极的布线与邻接布线图形之间被削去时，在布线间隔或布线层的疏密(被覆率)、布线形状多种种条件下进行不均匀蚀刻。这就是成为在蚀刻过程中，连接栅电极的布线暂时有巨大天线比的原因。
并且，形成连接上下金属布线层的夹层构造(由夹层孔和夹层柱塞(viaplug)构成)时，等离子处理的光刻胶或层间绝缘膜的带电电荷集中到夹层构造上。因此，夹层密度低时，有可能引起栅绝缘膜更强的应力。另外，IEDM9679～741(文献1)中已经指出这一点。
以下，参照附图说明根据这种见解构成的本发明实施例。另外，在以下的说明中，对具有大致相同功能和构成的构成要素给予同一标号，只有需要时进行重复说明。
<第1实施例>
图1表示作为本发明第1实施例的MOS半导体集成电路系统的运算放大电路的电路图。要求构成运算放大电路10的正输入侧、负输入侧的差动成对N MOS晶体管11、12，工作上互相实质上具有相同的特性。晶体管11、12的栅电极上分别连接有布线131、132。
布线131上连接有二极管14a、14b，布线132上连接有二极管14c、14d。二极管14a、14b互相实质上是等效的短路元件，从各布线131、132朝向(正向方向)电源结点16进行连接。同样，二极管14c、14d互相实质上是等效的短路元件，从衬底的本体结点朝向(正向方向)各布线131、132而设。
在本系统制造工艺的等离子处理中，二极管14a～14d是用于缓和因等离子体的电气影响，作为发生晶体管11、12的特性变动的一部分而起作用。具体点说，二极管14a～14d分别在晶体管11、12工作时，设定这些栅电极上所加的电位范围以外的电位，使其加到布线131、132上时，通过二极管使晶体管11的沟道区域与栅电极短路，同时通过二极管使晶体管12的沟道区域与栅电极短路。
晶体管11、12及其保护构造具有互相实质上等效的构造。因此，以下只示出一方晶体管侧的构造并进行说明。图2A是表示图1中的晶体管11、布线131和一个二极管14a的一个剖面构造例的剖面图。
例如，由p型硅构成的半导体衬底20表面内，互相邻接形成p型阱22和n型阱23。衬底20表面上边的阱22、23之间以适当间隔设置元件隔离区21。P型阱22表面内夹着表面区域24x，形成一对n型扩散层24。n型扩散层24和表面区域24x变成了NMOS晶体管11的源/漏区域和沟道区域。n型阱23表面内形成p型扩散层25。利用p型扩散层25与n型阱23的界面PN结，形成二极管。
沟道区域24x上边介以栅绝缘膜27，设置由搀杂多晶硅构成的栅电极26。半导体衬底20表面覆盖以第1层间绝缘膜28，其上设置变成布线131或132(参照图1)的第1金属布线层29。并且金属布线层29覆盖以第2层间绝缘膜32，其上设置第2金属布线层33。
通过用等离子蚀刻法，将例如使用铝的最下部(第1层)的金属布线膜制成图形，形成第1金属布线层29。第1金属布线层29由贯通第1层间绝缘膜28的接触柱塞30连接到晶体管11的栅电极26和二极管14的p型扩散层25。通过用等离子蚀刻法将例如从使用铝的下侧第2(第2层)的金属布线膜制成图形，形成第2金属布线层33。在离开栅电极26和p型扩散层25之间部分的位置，第2金属布线层33借助于贯通第1层间绝缘膜28的接触柱塞34连接到第1金属布线层29。
接着，简单说明图2所示构造的制造工序。
首先，在p型半导体衬底20主表面上边选择性形成场氧化膜。其次，在有源区域上形成p型阱22和n型阱23。接着，在p型阱22表面上边形成栅绝缘膜27后，再形成由多晶硅层等构成的栅电极26。接着，以栅电极26为掩模，通过向p型阱22内离子注入n型杂质，夹着晶体管沟道区域24x形成源/漏区域24。并且，通过向n型阱23的一部分，离子注入p型杂质形成二极管14的p型扩散层25。
然后，全面形成第1层间绝缘膜28，进而，与源/漏区域24、p型扩散层25和栅电极26对应，在膜28中形成接触孔。接着，在包括接触孔内部的整个面上形成铝等最下部的布线金属膜，通过对其进行等离子干式蚀刻，形成金属布线层29。
上述的第1实施例中，金属布线层29直接接触晶体管11(12)的栅电极和二极管一个电极部分(p型扩散层25)。就是，连接到晶体管11(12)栅电极的金属布线层29直接地连接二极管14。因此，在用等离子蚀刻法，将最下部的布线金属膜制成图形形成金属布线层29时，可以通过二极管14吸收金属布线层29上带电的等离子带电粒子。在这里，金属布线层29上带电的正电荷，正向通过二极管14的PN结以后，反向通过n型阱23/p型阱22之间的PN结，被衬底(p型阱22)吸收。
换句话说，等离子蚀刻时金属布线层29上要是负载脱离工作电位这种电位的话，金属布线层29和沟道区域24x将通过PN结(二极管14)短路。因此，可以避免因等离子体而过剩的浪涌电压加到栅绝缘膜27上，抑制等离子损伤的发生。特别是，因为设置有连接到晶体管11的二极管14a、14b和连接到晶体管12的二极管14c、14d互相实质上作为等效元件，因等离子而使晶体管11、12发生的Vth变动实质上是相同的。因此，能够实现差动输入用晶体管11、12的高度成对性。
图2B是表示图1中的晶体管11、布线131和一个二极管14b等剖面构造的另一例剖面图。本例中，在p型阱22表面内形成n型扩散层25M，由n型扩散层25M与p型阱22的界面PN结形成二极管14。即，本例中，在晶体管11(12)的沟道区域24x和公用的阱22内，形成作为短路元件起作用的PN结(二极管14)。并且，在晶体管11(12)的工作范围内，通过对栅电极26施加电位，为该PN结设置反向偏压。
图2B所示构造的情况下，金属布线层29上带电的正电荷，反向通过二极管14的PN结，被衬底(p型阱22)吸收。并且，金属布线层29上带电的负电荷，正向通过二极管14的PN结，被衬底(p型阱22)吸收。这时，理想的是成为反向偏置的PN结面积要充分大。
在图2B所示的构造方面也等离子蚀刻时，要是负载脱离工作电位的这样电位，金属布线层29和沟道区域24x会通过PN结(二极管14)短路。因此，可以避免因等离子过剩的浪涌电压加到栅绝缘膜27上，抑制等离子损伤的发生。另外，按照图2B所示的构造，能更确实地短路金属布线层29和沟道区域24x，保护栅绝缘膜27。
在图1所示的构造中，在各布线131(132)上连接有2个二极管14a、14b(14c、14d)，以便正向泄放正负两方的带电。可是，反向带电也依赖于二极管(PN结)的反向耐压并能够泄放，因而各布线131(132)上只要连接一个二极管也行。这时，哪个方向添加二极管，要由带电的极性和影响来决定。为了增大反向偏压电流，增加二极管PN结面积是理想的。
另外，本实施例的特征也可以应用于使用PMOS晶体管的场合，作为运算放大电路的差动输入对。即，这时，按照图2A、2B所示的构造，用金属布线层，直接地连接PMOS晶体管的栅电极和衬底上边形成的二极管。因此，可以消除在等离子处理中给金属布线层的带电应力的影响，而且能实现差动输入用晶体管的高度成对性。
另外，保护用PN结(二极管14)不直接连接于第1层(最下部)的金属布线层，而通过第2层的金属布线层进行连接，就不好。为什么呢，这时，在第1层金属布线膜的图形形成或以后的成对构造的形成之际，借助于保护用的PN结并不保护晶体管的栅绝缘膜。因此，保护用PN结要这样形成，使其直接连接到金属布线层29上。
图3是表示使用图1的运算放大电路10构成用于反相变换外部信号的电压输出电路的电路图。通常，运算放大电路10的正输入侧(+)布线41比负输入侧(-)布线42要长而且在衬底上边回绕。例如，图3所示的构造中，布线41连接到同一衬底上其它电路35的端子上，布线42连接到运算放大电路10的输出端子上。并且，模拟放大电路中多半使用的反相放大电路的场合，负输入侧的布线也与正输入侧的布线同样长而且在衬底上边回绕的情况居多。要是在正输入侧与负输入侧布线长度不同，对正输入侧和负输入侧的晶体管栅电极的等离子体的电气影响就会不同。
并且，模拟电路的布线由于电路的复杂性或布局的复杂性，因而一般是具有分支布线、第1层金属布线、进而利用上层金属布线层等的复杂构造，这种复杂的构造也变成对正输入侧和负输入侧的晶体管栅电极的等离子电气影响不同的原因。
这样，对于模拟电路，因为在正输入侧和负输入侧，布线条件不一样，所以多半对正输入侧和负输入侧等离子体的电气影响不同。但是，参照图1到图2B所述的那样，借助于在正输入侧和负输入侧的晶体管栅极布线上设置互相实质上等效的短路元件，可以减少因等离子而在晶体管发生的Vth变动差异。
<第2实施例>
图4是表示使用本发明第2实施例的MOS型半导体集成电路系统的运算放大电路的电压输出电路的电路图。在图4所示的电路中，正输入侧(+)的布线41也比负输入侧(-)的布线42要长，短的布线42上连接有虚拟布线43由与布线41、42公用的最下部(第1层)布线金属膜制成图形形成。这样设定虚拟布线43的尺寸，使其对正输入侧和负输入侧的晶体管栅电极的等离子体电气影响实质上变成相同。
并且，不仅第1层的金属布线41、42，而且多层金属布线构造的布线面积和侧面积、成对构造等条件也可以利用虚拟布线等通过在正输入侧和负输入侧进行调配，使其对正输入侧和负输入侧的等离子电气影响的差别减少(理想的是，要受同等带电应力)。由于把第2实施例这样的特征，跟作为第1实施例特征的短路元件组合起来，进而可以实现特性变动量小而且大体上相同的成对晶体管。
<第3实施例>
对于晶体管使用多层金属布线构造时，对连接栅电极的金属布线层，通过成对构造连接上侧层的金属布线层。这时，在层间绝缘膜上形成成对孔时的等离子蚀刻，有可能使晶体管特性变动很大，因此，作为连接栅电极的布线，由于使用不包括成对构造的布线，可能失掉损伤该布线。
图5是表示连接本发明第3实施例的运算放大电路的晶体管栅电极和作为短路元件使用的二极管的金属布线剖面图。图5中，晶体管11的栅电极26和二极管的扩散层25由于连接到第1层的金属布线层51而互相连接起来。金属布线层51通过由第1层下侧的非金属布线层52和第1层的另一金属布线层53连接到运算放大电路的信号输入结点。采用与栅电极26同样搀杂的多晶硅膜制成图形的办法，形成非金属布线层52。采用与金属布线层51同样第1层的布线金属膜制成图形的办法，形成金属布线层53。金属布线层51、53和非金属布线层52，用由来于第1层布线金属膜的接触柱塞30进行连接。
即，连接到晶体管的栅电极26和二极管的扩散层25上的金属布线层51与存在于第1层上侧的整个金属布线层进行电绝缘。这样，如果不存在对上侧一层金属布线层通过成对构造连接金属布线层51，就不会在栅绝缘膜中发生由于形成成对构造时的等离子引起的损伤。
<第4实施例>
图6是表示本发明第4实施例MOS型半导体集成电路系统的电流密勒电路的电路图。电流密勒电路60具有偏压生成侧的MOS晶体管61和接收偏压侧的MOS晶体管62。晶体管61、62的栅电极，用布线64互相连接，布线64上连接有跟晶体管61、62同一衬底上边形成的二极管63。采用将最下部(第1层)的布线金属膜制成图形的办法形成布线64。晶体管61完成连接漏区和栅电极的二极管连接。因此，通过把第1层的布线64直接连接到晶体管61的栅电极和漏区，可使二极管63连到晶体管61。
按照图6所示的构造，不论电流密勒电路60的成对晶体管61、62的各个栅电极上连接的金属布线多复杂，都能消除在等离子处理中金属布线的带电应力影响。并且，也能确保晶体管61、62的高度成对性，因而可以实现高精度电流比。
另外，有时也将由来于同一层的布线金属膜的其它金属布线层连接到晶体管61、62的栅电极上。这时，与第1实施例同样，可以将互相实质上等效的短路元件(二极管63)直接连接到各金属布线层。假如，仅仅晶体管61的栅电极上连接二极管63的话，就可能只有晶体管62的Vth受等离子应力影响而引起大变动。
<第5实施例>
布线图形的疏密或间隔、被覆率等条件不同时，由于工艺条件，等离子蚀刻的进行也容易变得不均匀。在蒸镀布线金属膜时和形成光刻胶层时，布线金属膜处于覆盖整个衬底的状态。布线金属膜随等离子蚀刻而不断削去，所以不论最终布线形状的天线比，蚀刻中途也存在造成巨大的天线比。
例如，在连接栅电极的布线与邻接布线之间分离滞后的话，就有可能发生高的天线比。这时，在栅绝缘膜上有可能发生大量等离子损伤。但是，之所以成为问题是，邻接布线不与衬底短路时(短路的情况，如后述)，索性可以利用邻接布线的缘故。
无论哪个情况，也在要求第1和第2晶体管工作上互相实质上具有相同特性时，理想的是把第1和第2晶体管间的布线间隔实质上作成相同。即，与分别连接栅电极的第1层布线层邻接存在第1层的邻接布线层时，在第1和第2晶体管间使这些布线层之间的间隔一致。
图7A、7B是分别表示本发明第5实施例的MOS型半导体集成电路系统的运算放大电路的布线构造平面图。图7A、B中，金属布线71连接到对特性变动影响大的晶体管栅电极(灵敏度高的栅电极)和作为短路元件使用的二极管上。金属布线71与同一层的邻接布线72的间隔要比布线规则的最小间隔还宽，或者，设定布线图形的密度低(降低一定面积内的被覆率)。
因此，用等离子处理法蚀刻布线金属膜的中途，布线71与邻接布线72之间的蚀刻分离飞快进行。于是，比起布线层间最小间隔的布线来要早一点绝缘，因而天线比很高。
图8A是按照第5实施例表示扩大布线间隔状态的立体剖面图，图8B是表示不扩大布线间隔状态的立体剖面图。如图8A、B所示，布线75、76的间隔比布线77、77间的间隔要宽。布线75～77是以光刻胶图形78作为掩模，用蚀刻法进行分离。将两种间隔进行对比。很清楚，布线金属膜蚀刻中的布线层分离时间取决于布线间隔和密度。
<第6实施例>
图9A、B是表示本发明第6实施例的MOS型半导体集成电路系统的运算放大电路布线构造的电路图和平面图。图9A、B中，金属布线91连接到MOS晶体管85的栅电极90和作为短路元件使用的二极管(图未示)上。在跟金属布线91同一第1层(第1层Al)上，与金属布线91邻接设置另一金属布线92。金属布线92用形成金属布线91、92之前的工序形成的接触柱塞对晶体管85的衬底(本体)进行连接。
这种情况，与图7A到图8B中所示的构造相反，设定金属布线91与邻接布线92的间隔要比其它的布线间隔还窄。因此，从蒸镀第1层布线金属膜以后直到等离子蚀刻的时间延迟的期间，晶体管85的沟道区域和栅电极90被短路。所以，晶体管85的栅绝缘膜就难以发生等离子损伤。另外，这时，也因为要求第1和第2晶体管工作上互相实质上具有相同特性，所以将布线91与邻接布线92之间的间隔作成与第1和第2晶体管间实质上相同是令人满意的。
<第7实施例>
有时通过成对构造，连接直接连接晶体管栅电极与二极管的金属布线层和上侧层的金属布线层(通常是第2层的金属布线层)。这时，在形成成对构造的等离子蚀刻之际，有可能由于金属布线层带电，使栅绝缘膜发生等离子损伤。
图10是表示本发明第7实施例的MOS型半导体集成电路系统的运算放大电路布线构造的平面图。图10中，金属布线103直接连接晶体管100的栅电极101和作为短路元件使用的二极管102。金属布线103，通过第1成对柱塞104连接到上侧层的金属布线106。在与金属布线106同一层的布线107上第1成对柱塞104的周围设置多个第2成对柱塞105。
这样，对于连接直接连接于栅电极101的金属布线103和其上的金属布线106的成对柱塞104周围的布线107，提高成对柱塞105的被覆率是理想的。因此，使用光刻工序(包括等离子处理)形成成对柱塞104、105时，可以避免带电向成对柱塞104集中。这时，有是把第2成对柱塞105的一部分或全部连接到电源布线或接地布线，就更加有效。
在上述各实施例中说明的例子，不需要全部同时应用，可以根据发生晶体管特性的恶化程度，有选择地组合实施。例如运算放大电路的偏置电压即使几十mV左右也没有问题时，只添加二极管就足够。偏压如在10mV以下，只要采用不用柱塞的布线图形就行。几mV以下的Vth变动时，则组合实施金属布线间隔或密度、成对被覆率等的对策。
Claims (19)
1.一种半导体集成电路系统，包括：
半导体衬底；
上述半导体衬底上边设置的互相工作要求同一特性的第1和第2半导体装置，上述第1和第2半导体装置分别具有配置于上述衬底表面内的第1和第2沟道区域、在上述第1和第2沟道区域上介以栅绝缘膜设置的第1和第2栅电极；
连接到上述第1和第2栅电极的第1和第2布线层；以及
在上述系统制造工艺的等离子处理中，用于缓和因等离子的电气影响而在上述第1和第2半导体装置中发生特性变动的缓和构造；
其中，上述缓和构造具备分别连接上述第1和第2布线层的等效的第1和第2短路元件，上述第1和第2短路元件设定为，在对上述第1和第2布线层施加了偏离上述第1和第2半导体装置工作时施加于上述第1和第2栅电极的电位范围的电位时，分别短路上述第1沟道区域和上述第1栅电极，同时短路上述第2沟道区域和第2栅电极。
2.根据权利要求1所述的系统，其特征是上述第1和第2半导体装置分别是运算放大电路的正输入晶体管和负输入晶体管。
3.根据权利要求1所述的系统，其特征是上述第1和第2半导体装置分别是生成电流密勒电路偏压的晶体管和接受上述偏压的晶体管。
4.根据权利要求1所述的系统，其特征是上述第1和第2短路元件包括分别介于上述第1和第2布线层与上述第1和第2沟道区域之间的，形成在上述衬底表面内的第1和第2PN结。
5.根据权利要求4所述的系统，其特征是上述第1PN结设置在与上述第1沟道区域公用的第1阱内，上述第2PN结设置在与上述第2沟道区域公用的第2阱内。
6.根据权利要求4所述的系统，其特征是上述第1和第2PN结分别包括二极管。
7.根据权利要求4所述的系统，其特征是各上述第1和第2PN结分别设置成，在上述第1和第2半导体装置的工作范围内，由加到上述第1和第2栅电极上的电位而成反向偏置。
8.根据权利要求1所述的系统，其特征是上述第1和第2布线层各层是由来于介以绝缘膜设置在上述衬底上的最下部金属膜的金属布线层。
9.根据权利要求8所述的系统，其特征是上述金属布线层与由来于上述最下部金属膜上方的金属膜的整个金属布线层电绝缘。
10.根据权利要求8所述的系统，其特征是上述第1和第2布线层分别还包括由来于上述第1和第2栅电极的非金属膜的非金属布线层，上述非金属膜位于上述衬底与上述最下部的金属膜之间。
11.根据权利要求8所述的系统，其特征是分别与上述第1和第2布线层邻接，设置由来于上述最下部金属膜的第1和第2邻接布线层，上述第1布线层与上述第1邻接布线层之间的第1间隔和上述第2布线层与第2邻接布线层之间的第2间隔互相是相同的。
12.根据权利要求11所述的系统，其特征是上述第1和第2邻接布线层是与衬底短路的层，上述第1和第2间隔比由来于上述最下部金属膜的其它布线层间的间隔小。
13.根据权利要求11所述的系统，其特征是上述第1和第2邻接布线层是不与衬底短路的层，上述第1和第2间隔比由来于上述最下部金属膜的其它布线层间的间隔大。
14.根据权利要求8所述的系统，其特征是上述第1和第2布线层各层通过第1柱塞连接到与由来于其上方的上侧金属膜的布线层，并与上述第1柱塞上的布线层邻接而设置由来于上述上侧金属膜的另一布线层，而且在上述第1柱塞周围在上述另一布线层上设置多个第2柱塞。
15.一种半导体集成电路系统，包括：
半导体衬底；
上述半导体衬底上边设置的工作上互相要求同样特性的第1和第2半导体装置，上述第1和第2半导体装置都具有配置于上述衬底的表面内的第1和第2沟道区域、上述第1和第2沟道区域上介以栅绝缘膜设置的第1和第2栅电极；
连接上述第1和第2栅电极的第1和第2布线层；以及
在上述系统的制造工艺的等离子处理中，用于缓和因等离子体的电气影响在上述第1和第2半导体装置中发生特性变动的缓和构造；
其中，上述缓和构造包括，介以绝缘膜由来于上述衬底上边设置的最下部的金属膜而且形成上述第1和第2布线层的金属布线层，上述第2布线层具有比上述第1布线层小的长度，同时上述第2布线层上连接有由来于上述最下部的金属膜的虚拟布线层，设定上述虚拟布线层的尺寸，使得在上述系统的制造工艺的等离子处理中，上述第1和第2栅电极受的等离子电气影响变成相同，
而且，上述缓和构造具备连接上述第1和第2布线层的等效的第1和第2短路元件，上述第1和第2短路元件设定为，在对上述第1和第2布线层及上述虚拟布线层施加了偏离上述第1和第2半导体装置工作时施加于上述第1和第2栅电极的电位范围的电位时，分别短路上述第1沟道区域和上述第1栅电极，同时短路上述第2沟道区域和第2栅电极。
16.根据权利要求15所述的系统，其特征是分别与上述第1和第2布线层邻接，设置由来于上述最下部金属膜的第1和第2邻接布线层，上述第1布线层与上述第1邻接布线层之间的第1间隔和上述第2布线层与第2邻接布线层之间的第2间隔互相是相同的。
17根据权利要求16所述的系统，其特征是上述第1和第2邻接布线层是与衬底短路的层，上述第1和第2间隔比由来于上述最下部金属膜的其它布线层间的间隔小。
18.根据权利要求16所述的系统，其特征是上述第1和第2邻接布线层是不与衬底短路的层，上述第1和第2间隔比由来于上述最下部金属膜的其它布线层间的间隔大。
19.根据权利要求15所述的系统，其特征是上述第1和第2布线层与由来于从上述最下部金属膜上方的金属膜的整个金属布线层电绝缘。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041201 Termination date: 20091130 |