JP2007220899A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法 Download PDF

Info

Publication number
JP2007220899A
JP2007220899A JP2006039504A JP2006039504A JP2007220899A JP 2007220899 A JP2007220899 A JP 2007220899A JP 2006039504 A JP2006039504 A JP 2006039504A JP 2006039504 A JP2006039504 A JP 2006039504A JP 2007220899 A JP2007220899 A JP 2007220899A
Authority
JP
Japan
Prior art keywords
substrate
nitride
manufacturing
semiconductor
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006039504A
Other languages
English (en)
Other versions
JP5042506B2 (ja
Inventor
Shoji Akiyama
昌次 秋山
Yoshihiro Kubota
芳宏 久保田
Atsuo Ito
厚雄 伊藤
Makoto Kawai
信 川合
Yuuji Tobisaka
優二 飛坂
Koichi Tanaka
好一 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006039504A priority Critical patent/JP5042506B2/ja
Application filed by Shin Etsu Chemical Co Ltd filed Critical Shin Etsu Chemical Co Ltd
Priority to KR1020087012689A priority patent/KR101337121B1/ko
Priority to PCT/JP2007/052234 priority patent/WO2007094231A1/ja
Priority to US12/161,821 priority patent/US20100233866A1/en
Priority to EP07708227.9A priority patent/EP1986217B1/en
Publication of JP2007220899A publication Critical patent/JP2007220899A/ja
Priority to US13/010,122 priority patent/US20110111574A1/en
Priority to US13/115,441 priority patent/US20110244654A1/en
Application granted granted Critical
Publication of JP5042506B2 publication Critical patent/JP5042506B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/04—After-treatment of single crystals or homogeneous polycrystalline material with defined structure using electric or magnetic fields or particle radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation

Abstract

【課題】窒化物系の半導体デバイスを低コストで製造可能な半導体基板を提供すること。
【解決手段】第１の基板２０上に設けられた窒化物系半導体結晶１０に水素イオンを注入して、低転位密度領域１２内に水素イオン注入層１３を形成する。窒化物系半導体結晶１０と第２の基板３０とを貼り合わせ、この状態で外部から衝撃を付与して水素イオン注入層１３に沿って窒化物系半導体結晶１０の低転位密度領域１２を分離して低転位密度領域１２の表層部１２ｂを第２の基板３０上に転写（剥離）する。このとき、低転位密度領域１２の下層部１２ａは第２の基板３０上には転写されずに第１の基板２０上に残存することとなる。低転位密度領域１２の表層部１２ｂが転写された第２の基板３０は本発明の製造方法で得られる半導体基板とされ、低転位密度領域１２の下層部１２ａが残存した状態の第１の基板２０は再度エピタキシャル成長用の基板として利用される。
【選択図】図１

Description

本発明は、窒化物系半導体層が異種基板上に貼り合わせ技術により形成された半導体基板の製造方法に関する。
半導体デバイスが微細化するにつれて高電圧化と高電力密度化に対する要求が厳しくなるが、このような要求に応え得る材料としてのワイドバンドギャップ半導体に対する期待が高まり、特に、ＧａＮ系半導体に代表される窒化物系半導体材料は青色発光ダイオードの実用化という目覚しい成果として結実したこともあって最も高い関心を集める材料のひとつである。
窒化物系半導体結晶は、飽和ドリフト速度、絶縁破壊電圧、熱伝導性、ヘテロ接合特性などの諸特性に優れていることから高出力・高周波電子デバイスとしての開発が進められてきており、現在では二次元電子ガス系を利用した高電子移動度トランジスタ（ＨＥＭＴ）としての開発も盛んである。
窒化物系半導体の結晶成長は、有機金属を原料とするＭＯＶＰＥ法や超高真空中で成長させるＭＢＥ法、あるいはハロゲン化物を原料とするＨＶＰＥ法などによりなされるのが一般的であるが、量産化にはＭＯＶＰＥ法が最も広く用いられており、既に実用化されている発光ダイオードや半導体レーザには何れも、ＭＯＰＶＥ法で結晶成長させた窒化物系結晶が用いられている。
特許第３０４８２０１号公報 A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS" (Electrochemical Society Proceedings Volume 99-3 (1999) p.93-106).
しかしながら、窒化物系半導体結晶のＭＯＶＰＥ法による結晶成長には、サファイア、炭化ケイ素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）などの高価な単結晶基板が用いられるため、これらの基板上に窒化物系半導体結晶を有する半導体基板は高価なものとならざるを得ない。
一方、２枚の基板を貼り合わせて半導体基板を製造する方法として、貼り合せ面側に水素イオンを注入したシリコン基板とハンドリング用基板とを貼り合わせ、熱処理を施して注入水素イオンの濃度が最も高い領域からシリコン薄膜を熱剥離させるというSmartCut法（例えば、特許文献１や非特許文献１）が知られているが、この方法は、水素イオンの注入で形成された「水素ブリスタ」と呼ばれる高密度の「気泡」を加熱により「成長」させ、この「気泡成長」を利用してシリコン薄膜を剥離するというメカニズムを基礎としているため、剥離のための熱処理温度が高温にならざるを得ず、貼り合わせ基板の熱膨張係数が大きく異なる場合には熱歪に起因した割れ等が発生し易い。また、貼り合わされる基板の何れかが素子形成済みの基板であるような場合には、剥離時の熱処理によりドーパントのプロファイルが変化して素子特性が変動してしまうなどの不都合が生じる。
本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、窒化物系の半導体デバイスを低コストで提供可能な半導体基板の製造方法を提供することにある。さらに、異種基板同士の貼り合わせにより窒化物系半導体基板を得る場合にも基板割れ等の発生を抑制し、素子形成済みの基板を貼り合わせた場合でも当該素子特性に変動を生じさせることのない低温プロセスの半導体基板製造方法の提供も目的とする。
本発明は、このような課題を解決するために、請求項１に記載の発明は、半導体基板の製造方法であって、第１の基板上にエピタキシャル成長させた窒化物系半導体結晶の表面側に水素イオン注入層を形成する第１のステップと、第２の基板の表面及び前記窒化物系半導体結晶の表面の少なくとも一方に表面活性化処理を施す第２のステップと、前記窒化物系半導体結晶の表面と前記第２の基板の表面とを貼り合わせる第３のステップと、前記水素イオン注入層に沿って窒化物系半導体結晶を剥離して前記第２の基板上に窒化物系半導体層を形成する第４のステップとを備えていることを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体基板の製造方法において、前記第２のステップの表面活性化処理は、プラズマ処理又はオゾン処理の少なくとも一方で実行されることを特徴とする。
請求項３に記載の発明は、請求項１または２に記載の半導体基板の製造方法において、前記第３のステップは、前記貼り合わせ後に、前記窒化物系半導体結晶と前記第２の基板を貼り合わせた状態で熱処理するサブステップを備えていることを特徴とする。
請求項４に記載の発明は、請求項３に記載の半導体基板の製造方法において、前記サブステップの熱処理は、２００℃以上４５０℃以下の温度で実行されることを特徴とする。
請求項５に記載の発明は、請求項１乃至４の何れか１項に記載の半導体基板の製造方法において、前記第４のステップは、前記水素イオン注入層の端部から機械的衝撃を付与することにより実行されることを特徴とする。
請求項６に記載の発明は、請求項１乃至４の何れか１項に記載の半導体基板の製造方法において、前記第４のステップは、前記貼り合わされた基板に振動衝撃を付与することにより実行されることを特徴とする。
請求項７に記載の発明は、請求項１乃至４の何れか１項に記載の半導体基板の製造方法において、前記第４のステップは、前記貼り合わされた基板に熱衝撃を付与することにより実行されることを特徴とする。
請求項８に記載の発明は、請求項１乃至７の何れか１項に記載の半導体基板の製造方法において、前記剥離後の前記第１の基板上に残存する窒化物系半導体層上に窒化物系半導体結晶をエピタキシャル成長させて新たな貼り合わせ用基板とする第５のステップを備え、前記第１乃至第４のステップを繰り返すことを特徴とする。
請求項９に記載の発明は、請求項１乃至８の何れか１項に記載の半導体基板の製造方法において、前記窒化物系半導体結晶はＧａＮ系、ＡｌＮ系、もしくはＩｎＮ系結晶であり、前記水素イオン注入層を該窒化物系半導体結晶の低転位密度領域に形成することを特徴とする。
本発明においては、第１の基板上に設けられた窒化物系半導体の結晶に水素イオン注入層を形成し、この窒化物系半導体結晶と第２の基板とを貼り合わせて窒化物系半導体結晶の低転位密度領域の表層部を第２の基板上に転写することとしたので、窒化物系半導体結晶成長用として高価な基板を用いることが不要となる。
また、窒化物系半導体結晶の低転位密度領域の下層部が残存した状態の第１の基板は再度エピタキシャル成長用の基板として利用することができるので、窒化物系の半導体デバイスを低コストで製造可能な半導体基板の提供が可能となる。
さらに、本発明による半導体基板製造方法は、高温での熱処理を施すことがないので、基板割れ等が抑制されることに加え、素子形成済みの基板を貼り合わせた場合でも当該素子特性に変動を生じさせることがない。
以下に、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の半導体基板の製造方法の工程を概念的に説明するための図である。この図において、符号１０は窒化物系半導体の膜であり、符号２０で示された第１の基板上にＭＯＶＰＥ法によってエピタキシャル成長された膜である。なお、第１の基板２０は、サファイア基板、炭化珪素（ＳｉＣ）基板、酸化亜鉛（ＺｎＯ）基板などであり、窒化物系半導体結晶１０とは結晶構造・組成が異なる異種基板である。
図１（Ａ）に図示したように、ＧａＮ系やＡｌＮ系あるいはＩｎＮ系の窒化物系半導体結晶１０は一般に、第１の基板２０の成長面直上に設けられたバッファ層（不図示）の上に形成された高転位密度領域１１と、この高密度転位領域１１上に成長した低転位密度領域１２とを有している。高転位密度領域１１には、窒化物系半導体結晶の特徴的な段階的結晶成長（すなわち、核形成、選択成長、島状成長、横方向成長、均一成長）を反映して、極めて高密度の転位が存在する一方、高密度転位領域１１上に成長した低転位密度領域１２は低転位化している。このため、窒化物系半導体デバイスの作り込みは低転位密度領域１２においてなされる。
このような転位分布をもつ窒化物系半導体結晶１０に水素イオンを注入して、低転位密度領域１２内に水素イオン注入層１３を形成する（図１（Ｂ））。この図では、平均イオン注入深さをＬで示している。水素のイオン注入は、ドーズ量が１０16〜１０17ａｔｏｍｓ／ｃｍ2程度とされ、平均イオン注入深さＬは後に得られることとなる窒化物系半導体層の厚みに概ね等しい値とされるが、一般的にはＬ＝０．０５〜０．３μｍとされる。
そして、窒化物系半導体結晶１０と第２の基板３０とを貼り合わせ（図１（Ｃ））、この状態で外部から衝撃を付与して水素イオン注入層１３に沿って窒化物系半導体結晶１０の低転位密度領域１２を分離して低転位密度領域１２の表層部１２ｂを第２の基板３０上に転写（剥離）する。なお、低転位密度領域１２の下層部１２ａは第２の基板３０上には転写されずに第１の基板２０上に残存することとなる（図１（Ｄ））。
水素イオン注入層１３を低転位密度領域１２内に形成することとした理由のひとつは、高転位密度領域１１内に水素イオン注入層１３を形成してしまうと、剥離後に第２の基板３０上に転写された窒化物系半導体結晶の表面は高密度の転位を有する面となってしまい、そのような窒化物系半導体結晶の層内に素子形成してもチャリア移動度等が低く十分な素子特性を得ることができないためである。
低転位密度領域１２の表層部１２ｂが転写された第２の基板３０は本発明の製造方法で得られる半導体基板とされ、低転位密度領域１２の下層部１２ａが残存した状態の第１の基板２０は再度エピタキシャル成長用の基板として利用される。
既に説明したように、水素イオン注入層１３が低転位密度領域１２内に形成されているために、第１の基板２０に残存した窒化物系半導体結晶の表面は低転位密度であるため、この結晶面上に再度窒化物系半導体結晶をエピタキシャル成長させる場合に結晶性の良好な膜が得られ易く、その窒化物系半導体結晶を再度上述のプロセスに用いて再利用を繰り返すことが容易である。このような再利用は、窒化物系半導体結晶の成長のための第１の基板としての新たなサファイヤ基板やＳｉＣ基板を不要とするから、窒化物系の半導体デバイスを低コストで製造可能な半導体基板の提供が可能となる。
ここで、低転位密度領域１２の表層部１２ｂが転写される第２の基板３０としては種々の基板が選択可能であり、この表層部１２ｂに素子を形成した際に求められる放熱特性や透光性あるいは基板としての機械的強度などを考慮して選択される。このような第２の基板３０としては、シリコン基板、貼り合わせ面に予め酸化膜が形成されたシリコン基板、ＳＯＩ基板、ガリウムリン（ＧａＰ）などの化合物半導体基板、金属基板、石英などのガラス基板などが例示される。なお、第２の基板３０には、その貼り合わせ面側に、予め埋め込み型の素子が形成されていても差し支えない。
ここで、第２の基板３０として、第１の基板２０と同様の材料であるサファイア基板、炭化珪素（ＳｉＣ）基板、酸化亜鉛（ＺｎＯ）基板などを選択することも可能であるが、これらの材料の単結晶基板は高価であるため、低コスト化を図るためには、貼り合わせ面を鏡面研磨した焼結体基板や多結晶基板あるいはアモルファス基板を用いることが好ましい。
以下に、実施例により本発明の半導体基板の製造方法のプロセス例について説明する。
図２は、本発明の半導体基板の製造方法のプロセス例を説明するための図で、図２（Ａ）に図示されているように、第１の基板２０上にＭＯＶＰＥ法によりエピタキシャル成長された窒化物系半導体結晶１０の膜を有する基板と、これと貼り合わされる第２の基板３０とを準備する。ここで、第１の基板２０はサファイア基板であり、第２の基板３０はシリコン基板である。また、窒化物系半導体結晶１０は膜厚が約３μｍのＧａＮ系の窒化物系半導体膜である。
先ず、窒化物系半導体結晶１０の表面に水素イオンを注入し、この膜中の低転位密度領域内に水素イオン注入層１３を形成する（図２（Ｂ））。窒化物系半導体結晶１０の第１の基板２０側の厚み約０．５μｍの領域は高転位密度領域であるので、水素イオン注入層１３が高密度転位領域に形成されないように、平均イオン注入深さＬを約２μｍとしてドーズ量１×１０17ａｔｏｍｓ／ｃｍ2で水素イオンを注入している。
次に、水素イオン注入後の窒化物系半導体結晶１０の表面（接合面）と第２の基板３０の接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図２（Ｃ））。なお、このような表面処理は、接合面となる表面の有機物除去や表面上のＯＨ基を増大させて表面活性化を図るなどの目的で行われるものであり、窒化物系半導体結晶１０と第２の基板３０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよい。
この表面処理をプラズマ処理により実行する場合には、予めＲＣＡ洗浄等を施した基板を真空チャンバ内の試料ステージに載置し、当該真空チャンバ内にプラズマ用ガスを所定の真空度となるように導入する。なお、ここで用いられるプラズマ用ガス種としては、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水素ガスとヘリウムガスの混合ガスなどがあり、基板の表面状態や目的などにより適宜変更され得る。プラズマ用ガスの導入後、１００Ｗ程度の電力の高周波プラズマを発生させ、プラズマ処理される基板の表面に５〜１０秒程度の処理を施して終了する。
表面処理をオゾン処理で実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な基板を酸素含有の雰囲気とされたチャンバ内の試料ステージに載置し、当該チャンバ内に窒素ガスやアルゴンガスなどのプラズマ用ガスを導入した後に所定の電力の高周波プラズマを発生させ、当該プラズマにより雰囲気中の酸素をオゾンに変換させ、処理される基板の表面に所定の時間の処理が施される。
このような表面処理の後に、窒化物系半導体結晶１０と第２の基板３０の表面を接合面として密着させて貼り合わせる（図２（Ｄ））。上述したように、窒化物系半導体結晶１０と第２の基板３０の少なくとも一方の表面（接合面）は、プラズマ処理やオゾン処理などにより表面処理が施されて活性化しているために、室温で密着（貼り合せ）した状態でも後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができるが、より高い貼り合せ強度をもたせる場合には、図２（Ｄ）の「貼り合せ」に続いて、比較的低温で加熱して「接合処理」を施すサブステップを設けてもよい。
このときの接合処理温度は、貼り合せに用いられている第１および第２の基板の種類等に応じて適宜選択されるが、両基板間の熱膨張係数が大きく異なる場合や少なくとも一方の基板に予め素子形成がなされているような場合には、接合処理による素子特性変動が生じないように、４５０℃以下の温度、例えば２００〜４５０℃の温度範囲とする。
このような処理に続いて、貼り合わされた基板に何らかの手法により外部衝撃を付与し、水素イオン注入層１３に沿って窒化物系半導体薄膜を剥離し（図２（Ｆ））、第２の基板３０上に窒化物系半導体層（低転位密度領域の表層部１２ｂ）を得る（図２（Ｇ））。なお、第１の基板２０は低転位密度領域の下層部１２ａが残存した状態にあるから、再度エピタキシャル成長用の基板として利用される。
ここで、窒化物系半導体薄膜の剥離のための外部からの衝撃付与の手法としては種々のものがあり得る。図３は、窒化物系半導体薄膜剥離のための種々の手法を例示するための概念図で、図３（Ａ）は熱衝撃により剥離を行う例、図３（Ｂ）は機械的衝撃により剥離を行う例、そして図３（Ｃ）は振動衝撃により剥離を行う例を図示している。
図３（Ａ）において、符号４０は平滑な面を有するホットプレートなどの加熱部であり、貼り合わされた基板を例えば３００℃程度に保持した加熱部４０の平滑面上に載置する。図３（Ａ）では、第２の基板３０であるシリコン基板が加熱部４０と密着するように載置されている。第２の基板３０であるシリコン基板は熱伝導により加熱され、第１の基板２０であるサファイア基板との間に生じる温度差によって両基板間で応力が発生し、この応力によって水素イオン注入層１３に沿った窒化物系半導体薄膜の剥離が生じることとなる。
図３（Ｂ）に図示した例では、機械的衝撃付与のために流体の噴出を利用しており、ガスや液体などの流体をノズル５０の先端部からジェット状に噴出させて窒化物系半導体結晶１０の側面から吹き付けることで衝撃を与えている。この他にも、ブレードの先端部を水素イオン注入層１３の近傍領域に押し当てるなどして衝撃を付与するなどの手法によることもできる。
さらに、図３（Ｃ）に図示したように、超音波発振器の振動板６０から発振される超音波で振動衝撃を付与して窒化物系半導体薄膜の剥離を生じさせるようにしてもよい。
上述したように、本発明においては、第１の基板上に設けられた窒化物系半導体の結晶に水素イオン注入層を形成し、この窒化物系半導体結晶と第２の基板とを貼り合わせて窒化物系半導体結晶の低転位密度領域の表層部を第２の基板上に転写することとしたので、窒化物系半導体結晶成長用として高価な基板を用いることが不要となる。
また、窒化物系半導体結晶の低転位密度領域の下層部が残存した状態の第１の基板は再度エピタキシャル成長用の基板として利用することができるので、窒化物系の半導体デバイスを低コストで製造可能な半導体基板の提供が可能となる。
さらに、本発明による半導体基板製造方法は、高温での熱処理を施すことがないので、基板割れ等が抑制されることに加え、素子形成済みの基板を貼り合わせた場合でも当該素子特性に変動を生じさせることがない。
本発明は、窒化物系の半導体デバイスを低コストで提供可能な半導体基板の製造方法を提供する。また、本発明によれば、素子形成済みの基板を貼り合わせた場合でも当該素子特性に変動を生じさせることのない低温プロセスの半導体基板製造方法が提供される。
本発明の半導体基板の製造方法の工程を概念的に説明するための図である。 本発明の半導体基板の製造方法のプロセス例を説明するための図である。 窒化物系半導体薄膜剥離のための種々の手法を例示するための概念図で、（Ａ）は熱衝撃により剥離を行う例、（Ｂ）は機械的衝撃により剥離を行う例、そして（Ｃ）は振動衝撃により剥離を行う例を図示している。
符号の説明
１０ 窒化物系半導体結晶
１１ 高転位密度領域
１２ 低転位密度領域
１３ 水素イオン注入層
２０ 第１の基板
３０ 第２の基板
４０ 加熱部
５０ ノズル
６０ 超音波発信器の振動板

Claims (9)

  1. 半導体基板の製造方法であって、
    第１の基板上にエピタキシャル成長させた窒化物系半導体結晶の表面側に水素イオン注入層を形成する第１のステップと、
    第２の基板の表面及び前記窒化物系半導体結晶の表面の少なくとも一方に表面活性化処理を施す第２のステップと、
    前記窒化物系半導体結晶の表面と前記第２の基板の表面とを貼り合わせる第３のステップと、
    前記水素イオン注入層に沿って窒化物系半導体結晶を剥離して前記第２の基板上に窒化物系半導体層を形成する第４のステップと、
    を備えていることを特徴とする半導体基板の製造方法。
  2. 前記第２のステップの表面活性化処理は、プラズマ処理又はオゾン処理の少なくとも一方で実行されることを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記第３のステップは、前記貼り合わせ後に、前記窒化物系半導体結晶と前記第２の基板を貼り合わせた状態で熱処理するサブステップを備えていることを特徴とする請求項１または２に記載の半導体基板の製造方法。
  4. 前記サブステップの熱処理は、２００℃以上４５０℃以下の温度で実行されることを特徴とする請求項３に記載の半導体基板の製造方法。
  5. 前記第４のステップは、前記水素イオン注入層の端部から機械的衝撃を付与することにより実行されることを特徴とする請求項１乃至４の何れか１項に記載の半導体基板の製造方法。
  6. 前記第４のステップは、前記貼り合わされた基板に振動衝撃を付与することにより実行されることを特徴とする請求項１乃至４の何れか１項に記載の半導体基板の製造方法。
  7. 前記第４のステップは、前記貼り合わされた基板に熱衝撃を付与することにより実行されることを特徴とする請求項１乃至４の何れか１項に記載の半導体基板の製造方法。
  8. 前記剥離後の前記第１の基板上に残存する窒化物系半導体層上に窒化物系半導体結晶をエピタキシャル成長させて新たな貼り合わせ用基板とする第５のステップを備え、前記第１乃至第４のステップを繰り返すことを特徴とする請求項１乃至７の何れか１項に記載の半導体基板の製造方法。
  9. 前記窒化物系半導体結晶はＧａＮ系、ＡｌＮ系、もしくはＩｎＮ系結晶であり、前記水素イオン注入層を該窒化物系半導体結晶の低転位密度領域に形成することを特徴とする請求項１乃至８の何れか１項に記載の半導体基板の製造方法。

JP2006039504A 2006-02-16 2006-02-16 半導体基板の製造方法 Active JP5042506B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2006039504A JP5042506B2 (ja) 2006-02-16 2006-02-16 半導体基板の製造方法
PCT/JP2007/052234 WO2007094231A1 (ja) 2006-02-16 2007-02-08 半導体基板の製造方法
US12/161,821 US20100233866A1 (en) 2006-02-16 2007-02-08 Method for manufacturing semiconductor substrate
EP07708227.9A EP1986217B1 (en) 2006-02-16 2007-02-08 Method for manufacturing semiconductor substrate
KR1020087012689A KR101337121B1 (ko) 2006-02-16 2007-02-08 반도체 기판의 제조 방법
US13/010,122 US20110111574A1 (en) 2006-02-16 2011-01-20 Method for manufacturing semiconductor substrate
US13/115,441 US20110244654A1 (en) 2006-02-16 2011-05-25 Method for manufacturing semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006039504A JP5042506B2 (ja) 2006-02-16 2006-02-16 半導体基板の製造方法

Publications (2)

Publication Number Publication Date
JP2007220899A true JP2007220899A (ja) 2007-08-30
JP5042506B2 JP5042506B2 (ja) 2012-10-03

Family

ID=38371418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006039504A Active JP5042506B2 (ja) 2006-02-16 2006-02-16 半導体基板の製造方法

Country Status (5)

Country Link
US (3) US20100233866A1 (ja)
EP (1) EP1986217B1 (ja)
JP (1) JP5042506B2 (ja)
KR (1) KR101337121B1 (ja)
WO (1) WO2007094231A1 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090093887A (ko) * 2008-02-29 2009-09-02 신에쓰 가가꾸 고교 가부시끼가이샤 단결정 박막을 갖는 기판의 제조 방법
JP2009231816A (ja) * 2008-02-29 2009-10-08 Shin Etsu Chem Co Ltd 単結晶薄膜を有する基板の製造方法
WO2010082396A1 (ja) * 2009-01-16 2010-07-22 住友電気工業株式会社 発光素子用基板
JP2010161355A (ja) * 2008-12-11 2010-07-22 Shin-Etsu Chemical Co Ltd ワイドバンドギャップ半導体を積層した複合基板の製造方法
WO2010089928A1 (ja) * 2009-02-04 2010-08-12 住友電気工業株式会社 ＧａＮ基板およびその製造方法、ＧａＮ層接合基板の製造方法、ならびに半導体デバイスの製造方法
JP2010238834A (ja) * 2009-03-31 2010-10-21 Ube Ind Ltd 発光ダイオード用基板の製造方法
JP2010263043A (ja) * 2009-05-01 2010-11-18 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体層貼り合わせ基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイス
WO2010137682A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2011501431A (ja) * 2007-10-18 2011-01-06 コーニング インコーポレイテッド Ｓｏｉ上の窒化ガリウム半導体装置およびそれを製造する方法
JP2011216543A (ja) * 2010-03-31 2011-10-27 Ube Industries Ltd 発光ダイオード、それに用いられる発光ダイオード用基板及びその製造方法
WO2011132654A1 (ja) * 2010-04-20 2011-10-27 住友電気工業株式会社 複合基板の製造方法
JP2012501092A (ja) * 2008-08-27 2012-01-12 ソイテック 選択した格子定数または制御した格子定数を有する半導体材料の層を使用する半導体構造または半導体デバイスを製造する方法
JP2013503472A (ja) * 2009-08-26 2013-01-31 ソウル オプト デバイス カンパニー リミテッド 発光素子の製造方法
CN105957887A (zh) * 2012-07-18 2016-09-21 英飞凌科技股份有限公司 使用离子注入制造半导体器件的方法以及半导体器件
JP2017114694A (ja) * 2015-12-21 2017-06-29 信越化学工業株式会社 化合物半導体積層基板及びその製造方法、並びに半導体素子
JP2018123052A (ja) * 2013-08-08 2018-08-09 三菱ケミカル株式会社 自立ＧａＮ基板、ＧａＮ結晶、ＧａＮ単結晶の製造方法および半導体デバイスの製造方法
WO2019013170A1 (ja) * 2017-07-10 2019-01-17 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
US10655244B2 (en) 2014-01-17 2020-05-19 Mitsubishi Chemical Corporation GaN substrate, method for producing GaN substrate, method for producing GaN crystal, and method for manufacturing semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090141004A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8598685B2 (en) * 2009-09-04 2013-12-03 Sumitomo Electric Industries, Ltd. GaN single crystal substrate and method of manufacturing thereof and GaN-based semiconductor device and method of manufacturing thereof
US8916399B2 (en) * 2010-04-08 2014-12-23 Nichia Corporation Method of manufacturing light emitting device including light emitting element and wavelength converting member
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
CN102259829A (zh) * 2011-07-04 2011-11-30 上海先进半导体制造股份有限公司 隔离腔体及其制造方法
FR2998089A1 (fr) * 2012-11-09 2014-05-16 Soitec Silicon On Insulator Procede de transfert de couche
CN106548972B (zh) 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
JP6915591B2 (ja) * 2018-06-13 2021-08-04 信越化学工業株式会社 ＧａＮ積層基板の製造方法
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224042A (ja) * 2001-12-21 2003-08-08 Soi Tec Silicon On Insulator Technologies 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法
WO2005022610A1 (ja) * 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409958B2 (ja) * 1995-12-15 2003-05-26 株式会社東芝 半導体発光素子
CA2233096C (en) * 1997-03-26 2003-01-07 Canon Kabushiki Kaisha Substrate and production method thereof
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2840730B1 (fr) 2002-06-11 2005-05-27 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US20030064535A1 (en) * 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
FR2854493B1 (fr) 2003-04-29 2005-08-19 Soitec Silicon On Insulator Traitement par brossage d'une plaquette semiconductrice avant collage
US7235461B2 (en) * 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
FR2868599B1 (fr) 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
EP1894234B1 (en) * 2005-02-28 2021-11-03 Silicon Genesis Corporation Substrate stiffening method and system for a layer transfer.
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224042A (ja) * 2001-12-21 2003-08-08 Soi Tec Silicon On Insulator Technologies 半導体薄層の移し換え方法とそれに使用するドナーウエハの製造方法
WO2005022610A1 (ja) * 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011501431A (ja) * 2007-10-18 2011-01-06 コーニング インコーポレイテッド Ｓｏｉ上の窒化ガリウム半導体装置およびそれを製造する方法
KR101581044B1 (ko) * 2008-02-29 2015-12-30 신에쓰 가가꾸 고교 가부시끼가이샤 단결정 박막을 갖는 기판의 제조 방법
JP2009231816A (ja) * 2008-02-29 2009-10-08 Shin Etsu Chem Co Ltd 単結晶薄膜を有する基板の製造方法
KR20090093887A (ko) * 2008-02-29 2009-09-02 신에쓰 가가꾸 고교 가부시끼가이샤 단결정 박막을 갖는 기판의 제조 방법
TWI482203B (zh) * 2008-02-29 2015-04-21 Shinetsu Chemical Co And a method for producing a substrate having a single crystal thin film
JP2012501092A (ja) * 2008-08-27 2012-01-12 ソイテック 選択した格子定数または制御した格子定数を有する半導体材料の層を使用する半導体構造または半導体デバイスを製造する方法
US9793360B2 (en) 2008-08-27 2017-10-17 Soitec Methods of fabricating semiconductor structures or devices using layers of semiconductor material having selected or controlled lattice parameters
JP2010161355A (ja) * 2008-12-11 2010-07-22 Shin-Etsu Chemical Co Ltd ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2010165927A (ja) * 2009-01-16 2010-07-29 Sumitomo Electric Ind Ltd 発光素子用基板
WO2010082396A1 (ja) * 2009-01-16 2010-07-22 住友電気工業株式会社 発光素子用基板
JP2010180081A (ja) * 2009-02-04 2010-08-19 Sumitomo Electric Ind Ltd ＧａＮ基板およびその製造方法、ＧａＮ層接合基板の製造方法、ならびに半導体デバイスの製造方法
WO2010089928A1 (ja) * 2009-02-04 2010-08-12 住友電気工業株式会社 ＧａＮ基板およびその製造方法、ＧａＮ層接合基板の製造方法、ならびに半導体デバイスの製造方法
JP2010238834A (ja) * 2009-03-31 2010-10-21 Ube Ind Ltd 発光ダイオード用基板の製造方法
JP2010263043A (ja) * 2009-05-01 2010-11-18 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体層貼り合わせ基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイス
JP2010278340A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 貼り合わせウェーハの製造方法
WO2010137682A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2013503472A (ja) * 2009-08-26 2013-01-31 ソウル オプト デバイス カンパニー リミテッド 発光素子の製造方法
JP2011216543A (ja) * 2010-03-31 2011-10-27 Ube Industries Ltd 発光ダイオード、それに用いられる発光ダイオード用基板及びその製造方法
US8664085B2 (en) 2010-04-20 2014-03-04 Sumitomo Electric Industries, Ltd. Method of manufacturing composite substrate
WO2011132654A1 (ja) * 2010-04-20 2011-10-27 住友電気工業株式会社 複合基板の製造方法
US9252207B2 (en) 2010-04-20 2016-02-02 Sumitomo Electric Industries, Ltd. Composite substrate
CN105957887B (zh) * 2012-07-18 2019-06-18 英飞凌科技股份有限公司 使用离子注入制造半导体器件的方法以及半导体器件
CN105957887A (zh) * 2012-07-18 2016-09-21 英飞凌科技股份有限公司 使用离子注入制造半导体器件的方法以及半导体器件
JP2018123052A (ja) * 2013-08-08 2018-08-09 三菱ケミカル株式会社 自立ＧａＮ基板、ＧａＮ結晶、ＧａＮ単結晶の製造方法および半導体デバイスの製造方法
US10475887B2 (en) 2013-08-08 2019-11-12 Mitsubishi Chemical Corporation Self-standing GaN substrate, GaN crystal, method for producing GaN single crystal, and method for producing semiconductor device
US11031475B2 (en) 2013-08-08 2021-06-08 Mitsubishi Chemical Corporation Self-standing GaN substrate, GaN crystal, method for producing GaN single crystal, and method for producing semiconductor device
US11038024B2 (en) 2013-08-08 2021-06-15 Mitsubishi Chemical Corporation Self-standing GaN substrate, GaN crystal, method for producing GaN single crystal, and method for producing semiconductor device
US11664428B2 (en) 2013-08-08 2023-05-30 Mitsubishi Chemical Corporation Self-standing GaN substrate, GaN crystal, method for producing GaN single crystal, and method for producing semiconductor device
US10655244B2 (en) 2014-01-17 2020-05-19 Mitsubishi Chemical Corporation GaN substrate, method for producing GaN substrate, method for producing GaN crystal, and method for manufacturing semiconductor device
JP2017114694A (ja) * 2015-12-21 2017-06-29 信越化学工業株式会社 化合物半導体積層基板及びその製造方法、並びに半導体素子
WO2019013170A1 (ja) * 2017-07-10 2019-01-17 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
CN110869543A (zh) * 2017-07-10 2020-03-06 株式会社田村制作所 半导体基板、半导体元件以及半导体基板的制造方法
US11264241B2 (en) 2017-07-10 2022-03-01 Tamura Corporation Semiconductor substrate, semiconductor element and method for producing semiconductor substrate

Also Published As

Publication number Publication date
EP1986217A1 (en) 2008-10-29
US20110244654A1 (en) 2011-10-06
EP1986217B1 (en) 2013-04-24
EP1986217A4 (en) 2010-09-22
JP5042506B2 (ja) 2012-10-03
US20100233866A1 (en) 2010-09-16
KR20080093968A (ko) 2008-10-22
US20110111574A1 (en) 2011-05-12
WO2007094231A1 (ja) 2007-08-23
KR101337121B1 (ko) 2013-12-05

Similar Documents

Publication Publication Date Title
JP5042506B2 (ja) 半導体基板の製造方法
JP7025773B2 (ja) 半導体基板本体及びその上の機能層を分離する方法
JP5107911B2 (ja) 転位の無い歪んだ結晶を作成するための方法
JP5567569B2 (ja) 選択した格子定数または制御した格子定数を有する半導体材料の層を使用する半導体構造または半導体デバイスを製造する方法
JP5031365B2 (ja) エピタキシャル成長層の形成方法
US20050269671A1 (en) Support for hybrid epitaxy and method of fabrication
US7550052B2 (en) Method of producing a complex structure by assembling stressed structures
KR20090093887A (ko) 단결정 박막을 갖는 기판의 제조 방법
JP5765037B2 (ja) 複合基板の製造方法
EP2151856A1 (en) Relaxation of strained layers
US8093686B2 (en) Process for obtaining a hybrid substrate comprising at least one layer of a nitrided material
JP2006210660A (ja) 半導体基板の製造方法
JP6783063B2 (ja) 窒化物半導体テンプレートおよび窒化物半導体積層物
JP2013247362A (ja) 半導体素子用薄膜貼り合わせ基板の製造方法
JP5262201B2 (ja) 半導体装置の製造方法
US8263984B2 (en) Process for making a GaN substrate
JP2017139266A (ja) 複合基板、半導体装置、およびこれらの製造方法
WO2018107616A1 (zh) 复合衬底及其制造方法
JP7186872B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2008124206A (ja) 歪シリコン基板の製造方法
KR101055763B1 (ko) 이온주입층을 사용하여 기판에서 질화물 반도체층을분리하는 방법
JP2011193010A (ja) 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
KR20230080476A (ko) 갈륨계 ⅲ-n 합금층의 에피택셜 성장을 위한 기판 제조 방법
JP2023544984A (ja) ガリウムベースのｉｉｉ－ｎ合金の層をエピタキシャル成長させるための基板を製造するための方法
JP2011082393A (ja) 半導体基板、半導体デバイス、半導体基板の製造方法および半導体デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120518

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120711

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5042506

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3