WO2007094231A1 - 半導体基板の製造方法 - Google Patents

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Shoji Akiyama
Yoshihiro Kubota
Atsuo Ito
Makoto Kawai
Yuuji Tobisaka
Koichi Tanaka
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Shin-Etsu Chemical Co., Ltd.
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    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation

Definitions

  • the present invention relates to a method for manufacturing a semiconductor substrate in which a nitride-based semiconductor layer is formed on a different substrate by a bonding technique.
  • Nitride-based semiconductor materials represented by are one of the materials that have attracted the most attention because they have been fruitful as a result of the practical use of blue light-emitting diodes.
  • Nitride-based semiconductor crystals are excellent in various characteristics such as saturation drift velocity, breakdown voltage, thermal conductivity, and heterojunction characteristics, and are thus being developed as high-power / high-frequency electronic devices.
  • HEMT high electron mobility transistor
  • Crystal growth of nitride-based semiconductors is generally performed by the MOVPE method using an organic metal as a raw material, the MBE method using ultra high vacuum, or the HVPE method using a halide as a raw material.
  • the MOVPE method is the most widely used for mass production, and all the light-emitting diodes and semiconductor lasers that have already been put to practical use use nitride-based crystals grown by the MOPVE method.
  • Patent Document 1 AJ Auberton-Herve et al, "SMART CUT TECHNOL OGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MA TERIAL DEVELOPMENTS" (Electrochemical Society Proceedings Volume 99 -3 (1999) p.93-106) (Non-Patent Document 1)).
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a semiconductor substrate manufacturing method capable of providing a nitride-based semiconductor device at low cost. It is in. Furthermore, even when a nitride-based semiconductor substrate is obtained by bonding different types of substrates, the occurrence of substrate cracking is suppressed, and even when a substrate on which an element has been formed is bonded, the device characteristics do not vary. Another object is to provide a method for manufacturing a semiconductor substrate with a low temperature process.
  • the semiconductor substrate manufacturing method of the present invention forms a hydrogen ion implanted layer on the surface side of a nitride-based semiconductor crystal grown epitaxially on a first substrate.
  • a first step a second step of subjecting at least one of the surface of the second substrate and the surface of the nitride semiconductor crystal to a surface activation treatment, the surface of the nitride semiconductor crystal, and the surface of the nitride semiconductor crystal
  • the surface activation treatment in the second step is performed by at least one of a plasma treatment and an ozone treatment.
  • the third step includes a sub-step of performing heat treatment in a state where the nitride semiconductor crystal and the second substrate are bonded together after the bonding.
  • the heat treatment in the sub-step is performed at a temperature of 200 ° C. or higher and 450 ° C. or lower.
  • the fourth step includes applying an end force mechanical impact to the hydrogen ion implanted layer, or applying a vibration impact to the bonded substrate. Or by applying a thermal shock.
  • a nitride-based semiconductor crystal is epitaxially grown on the nitride-based semiconductor layer remaining on the first substrate after the peeling to form a new bonding substrate. Let's have the steps.
  • the nitride-based semiconductor crystal is a GaN-based, A1N-based, or InN-based crystal
  • the hydrogen ion implanted layer is formed in a low dislocation density region of the nitride-based semiconductor crystal.
  • the first substrate in which the lower layer portion of the low dislocation density region of the nitride-based semiconductor crystal remains can be used again as a substrate for epitaxial growth, a nitride-based semiconductor device can be used.
  • a semiconductor substrate that can be manufactured at low cost can be provided.
  • the semiconductor substrate manufacturing method according to the present invention does not perform heat treatment at high temperature, so that cracking of the substrate and the like are suppressed, and even when an element-formed substrate is bonded to the element, There is no fluctuation in the characteristics.
  • FIG. 1 is a diagram for conceptually explaining the steps of a method for manufacturing a semiconductor substrate according to the present invention.
  • FIG. 2 is a diagram for explaining a process example of a method for producing a semiconductor substrate according to the present invention.
  • FIG. 3 is a conceptual diagram for illustrating various methods for peeling nitride-based semiconductor thin films.
  • A shows an example of peeling by thermal shock
  • B shows peeling by mechanical impact
  • C shows an example of peeling by vibration impact.
  • a GaN-based, A1N-based, or InN-based nitride-based semiconductor crystal 10 is generally a buffer layer (non-removable) provided immediately above the growth surface of the first substrate 20. And a high density dislocation density region 11 formed on the high density dislocation region 11 and a low dislocation density region 12 grown on the high density dislocation region 11.
  • the high dislocation density region 11 reflects the characteristic step-wise crystal growth of nitride-based semiconductor crystals (ie, nucleation, selective growth, island growth, lateral growth, uniform growth) and is extremely dense.
  • the low dislocation density region 12 grown on the high density dislocation region 11 has low dislocations. For this reason, a nitride-based semiconductor device is fabricated in the low dislocation density region 12.
  • Hydrogen ions are implanted into the nitride semiconductor crystal 10 having such a dislocation distribution to form a hydrogen ion implanted layer 13 in the low dislocation density region 12 (FIG. 1B).
  • the average ion implantation depth is indicated by L.
  • Hydrogen ion implantation has a dose of about 10 16 to 10 17 atoms Zcm 2 , and the average ion implantation depth L is a force that is approximately equal to the thickness of the nitride-based semiconductor layer that will be obtained later.
  • L 0. 05-0.
  • the nitride-based semiconductor crystal 10 and the second substrate 30 are bonded together (FIG. 1 (C)).
  • an external impact is applied to separate the low dislocation density region 12 of the nitride-based semiconductor crystal 10 along the hydrogen ion implanted layer 13 and the surface layer portion 12b of the low dislocation density region 12 is formed on the second substrate 30.
  • Transfer peel
  • the lower layer portion 12a of the low dislocation density region 12 remains on the first substrate 20 without being transferred onto the second substrate 30 (FIG. 1D).
  • One reason for forming the hydrogen ion implanted layer 13 in the low dislocation density region 12 is that if the hydrogen ion implanted layer 13 is formed in the high dislocation density region 11, the second The surface of the nitride-based semiconductor crystal transferred onto the substrate 30 becomes a surface having high-density dislocations, and even if an element is formed in such a layer of the nitride-based semiconductor crystal, the carrier mobility is low. This is because sufficient device characteristics cannot be obtained.
  • the second substrate 30 to which the surface layer portion 12b of the low dislocation density region 12 is transferred is a semiconductor substrate obtained by the manufacturing method of the present invention, and the lower layer portion 12a of the low dislocation density region 12 remains.
  • the first substrate 20 is used again as a substrate for epitaxial growth.
  • the hydrogen ion implanted layer 13 is formed in the low dislocation density region 12, the surface of the nitride-based semiconductor crystal remaining on the first substrate 20 has a low dislocation density. Therefore, when a nitride-based semiconductor crystal is epitaxially grown again on this crystal plane, it is easy to obtain a film with good crystallinity, and the nitride-based semiconductor crystal is used again for the above-mentioned process and repeatedly reused. Is easy. Such reuse eliminates the need for a new sapphire substrate or SiC substrate as the first substrate for the growth of nitride-based semiconductor crystals, so semiconductors that can manufacture nitride-based semiconductor devices at low cost Substrate can be provided.
  • various substrates can be selected as the second substrate 30 onto which the surface layer portion 12b of the low dislocation density region 12 is transferred, and a heat dissipation characteristic required when an element is formed on the surface layer portion 12b. Selected in consideration of the properties, translucency, mechanical strength of the substrate, and the like.
  • the second substrate 30 include a silicon substrate, a silicon substrate in which an oxide film is previously formed on a bonding surface, an SOI substrate, a compound semiconductor substrate such as gallium phosphide (GaP), a metal substrate, quartz, and the like. The glass substrate etc. are illustrated. Note that a buried element may be formed in advance on the bonding surface side of the second substrate 30.
  • the second substrate 30 a sapphire substrate, which is the same material as the first substrate 20, charcoal is used. It is possible to select a silicon nitride (SiC) substrate, an oxide zinc (ZnO) substrate, etc., but these materials are expensive, so bonding is recommended to reduce costs. It is preferable to use a sintered body substrate, a polycrystalline substrate or an amorphous substrate whose surface is mirror-polished.
  • FIG. 2 is a diagram for explaining a process example of the semiconductor substrate manufacturing method of the present invention.
  • the first substrate 20 is a sapphire substrate
  • the second substrate 30 is a silicon substrate.
  • the nitride-based semiconductor crystal 10 is a GaN-based nitride-based semiconductor film having a thickness of about 3 / zm.
  • hydrogen ions are implanted into the surface of the nitride-based semiconductor crystal 10, and a hydrogen ion implanted layer 13 is formed in a low dislocation density region in this film (FIG. 2 (B)).
  • the region of about 0.5 m in thickness on the first substrate 20 side of the nitride-based semiconductor crystal 10 is a high dislocation density region, so that the hydrogen ion implantation layer 13 is not formed in the high density dislocation region.
  • Hydrogen ions are implanted with an average ion implantation depth L of about 2 ⁇ m and a dose of 1 ⁇ 10 17 atoms / cm 2 .
  • a substrate that has been subjected to RCA cleaning or the like is placed on a sample stage in a vacuum chamber, and a plasma gas is set in the vacuum chamber to a predetermined degree of vacuum.
  • the plasma gas used here includes oxygen gas, hydrogen gas, argon gas, a mixed gas thereof, or water.
  • high-frequency plasma with a power of about 100 W is generated, and the surface of the substrate to be plasma-treated is treated for about 5 to 10 seconds.
  • a surface-cleaned substrate that has been previously subjected to RCA cleaning or the like is placed on a sample stage in a chamber having an oxygen-containing atmosphere, and nitrogen is placed in the chamber.
  • a plasma gas such as gas or argon gas
  • high-frequency plasma with a predetermined power is generated, oxygen in the atmosphere is converted into ozone by the plasma, and the surface of the substrate to be processed is processed for a predetermined time.
  • the surfaces of the nitride-based semiconductor crystal 10 and the second substrate 30 are adhered and bonded together as a bonding surface (Fig. 2 (D)).
  • a bonding surface at least one surface (bonding surface) of the nitride-based semiconductor crystal 10 and the second substrate 30 is activated by being subjected to surface treatment such as plasma treatment or ozone treatment.
  • surface treatment such as plasma treatment or ozone treatment.
  • Subsequent to “bonding” in (D) it is possible to provide a sub-step for “bonding” by heating at a relatively low temperature.
  • the bonding processing temperature at this time is appropriately selected according to the types of the first and second substrates used for bonding, but the thermal expansion coefficient between the two substrates may be greatly different.
  • a temperature of 450 ° C. or lower, for example, a temperature range of 200 to 450 ° C. is used so as not to cause fluctuations in element characteristics due to the bonding process. To do.
  • nitride-based semiconductor thin film is peeled off along the hydrogen ion implanted layer 13 (FIG. 2 (F)).
  • a nitride-based semiconductor layer (a surface layer portion 12b in a low dislocation density region) is obtained on the second substrate 30 (FIG. 2 (G)).
  • the first substrate 20 is used again as a substrate for epitaxial growth because the lower layer portion 12a of the low dislocation density region remains.
  • FIG. 3 is a conceptual diagram for illustrating various methods for peeling nitride-based semiconductor thin films.
  • Fig. 3 (C) shows an example of peeling by impact
  • Fig. 3 (C) shows an example of peeling by vibration impact.
  • reference numeral 40 denotes a heating unit such as a hot plate having a smooth surface, and is placed on the smooth surface of the heating unit 40 that holds the bonded substrate at about 300 ° C., for example.
  • the silicon substrate which is the second substrate 30 is placed in close contact with the heating unit 40.
  • the silicon substrate as the second substrate 30 is heated by heat conduction, and a stress is generated between the two substrates due to a temperature difference between the first substrate 20 and the sapphire substrate as the first substrate 20, and the hydrogen ion implantation layer is caused by this stress.
  • the nitride-based semiconductor thin film is peeled off along the line 13.
  • fluid ejection is used for applying a mechanical impact, and fluid such as gas or liquid is ejected in the form of a force jet at the tip of the nozzle 50 for nitriding.
  • a physical semiconductor crystal 10 is impacted by spraying from the side.
  • a technique such as applying an impact by pressing the tip of the blade against the vicinity of the hydrogen ion implanted layer 13 can be used.
  • a vibration shock is applied by ultrasonic waves oscillated from the diaphragm 60 of the ultrasonic oscillator so that the nitride-based semiconductor thin film is peeled off. Also good.
  • a hydrogen ion implanted layer is formed on a nitride semiconductor crystal provided on the first substrate, and the nitride semiconductor crystal and the second substrate are formed. Since the surface layer portion of the low dislocation density region of the nitride based semiconductor crystal is transferred onto the second substrate, it is not necessary to use an expensive substrate for growing the nitride based semiconductor crystal.
  • the first substrate in which the lower layer portion of the low dislocation density region of the nitride-based semiconductor crystal remains can be used again as a substrate for epitaxial growth, a nitride-based semiconductor device can be used.
  • a semiconductor substrate that can be manufactured at low cost can be provided.
  • the semiconductor substrate manufacturing method according to the present invention requires no heat treatment at a high temperature. In addition to suppressing substrate cracking and the like, even when a substrate on which an element has been formed is bonded. There is no variation in the device characteristics.
  • the present invention provides a method for manufacturing a semiconductor substrate capable of providing a nitride-based semiconductor device at a low cost. Furthermore, according to the present invention, there is provided a method for manufacturing a semiconductor substrate at a low temperature process that does not cause fluctuations in the element characteristics even when the elements-formed substrates are bonded together.

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Abstract

　第１の基板（２０）上に設けられた窒化物系半導体結晶（１０）に水素イオンを注入して、低転位密度領域（１２）内に水素イオン注入層（１３）を形成する。窒化物系半導体結晶（１０）と第２の基板（３０）とを貼り合わせ、この状態で外部から衝撃を付与して水素イオン注入層（１３）に沿って窒化物系半導体結晶（１０）の低転位密度領域（１２）を分離して低転位密度領域（１２）の表層部（１２ｂ）を第２の基板（３０）上に転写（剥離）する。このとき、低転位密度領域（１２）の下層部（１２ａ）は第２の基板（３０）上には転写されずに第１の基板（２０）上に残存することとなる。低転位密度領域（１２）の表層部（１２ｂ）が転写された第２の基板（３０）は本発明の製造方法で得られる半導体基板とされ、低転位密度領域（１２）の下層部（１２ａ）が残存した状態の第１の基板（２０）は再度エピタキシャル成長用の基板として利用される。

Description

明 細 書
半導体基板の製造方法
技術分野
[0001] 本発明は、窒化物系半導体層が異種基板上に貼り合わせ技術により形成された半 導体基板の製造方法に関する。
背景技術
[0002] 半導体デバイスが微細化するにつれて高電圧化と高電力密度化に対する要求が 厳しくなる力 このような要求に応え得る材料としてのワイドバンドギャップ半導体に対 する期待が高まり、特に、 GaN系半導体に代表される窒化物系半導体材料は青色 発光ダイオードの実用化という目覚しい成果として結実したこともあって最も高い関心 を集める材料のひとつである。
[0003] 窒化物系半導体結晶は、飽和ドリフト速度、絶縁破壊電圧、熱伝導性、ヘテロ接合 特性などの諸特性に優れていることから高出力 ·高周波電子デバイスとしての開発が 進められてきており、現在では二次元電子ガス系を利用した高電子移動度トランジス タ（HEMT)としての開発も盛んである。
[0004] 窒化物系半導体の結晶成長は、有機金属を原料とする MOVPE法や超高真空中 で成長させる MBE法、あるいはハロゲン化物を原料とする HVPE法などによりなされ るのが一般的であるが、量産化には MOVPE法が最も広く用いられており、既に実 用化されて 、る発光ダイオードや半導体レーザには何れも、 MOPVE法で結晶成長 させた窒化物系結晶が用いられて 、る。
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、窒化物系半導体結晶の MOVPE法による結晶成長には、サファイア 、炭化ケィ素（SiC)、酸ィ匕亜鉛 (ZnO)などの高価な単結晶基板が用いられるため、 これらの基板上に窒化物系半導体結晶を有する半導体基板は高価なものとならざる を得ない。
[0006] 一方、 2枚の基板を貼り合わせて半導体基板を製造する方法として、貼り合せ面側 に水素イオンを注入したシリコン基板とハンドリング用基板とを貼り合わせ、熱処理を 施して注入水素イオンの濃度が最も高い領域力 シリコン薄膜を熱剥離させるという S martCut法 (例えば、特許文献 1や非特許文献 1)が知られている特許第 3048201号 公報（特許文献 1)や A. J. Auberton- Herve et al, "SMART CUT TECHNOL OGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MA TERIAL DEVELOPMENTS" (Electrochemical Society Proceedings Volume 99- 3 (1999) p.93- 106) (非特許文献 1) )。
[0007] しかし、この方法は、水素イオンの注入で形成された「微小気泡層」と呼ばれる高密 度の「気泡」を加熱により「成長」させ、この「気泡成長」を利用してシリコン薄膜を剥離 するというメカニズムを基礎としているため、剥離のための熱処理温度が高温になら ざるを得ず、貼り合わせ基板の熱膨張係数が大きく異なる場合には熱歪に起因した 割れ等が発生し易い。また、貼り合わされる基板の何れかが素子形成済みの基板で あるような場合には、剥離時の熱処理によりドーパントのプロファイルが変化して素子 特性が変動してしまうなどの不都合が生じる。
[0008] 本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、窒 化物系の半導体デバイスを低コストで提供可能な半導体基板の製造方法を提供す ることにある。さらに、異種基板同士の貼り合わせにより窒化物系半導体基板を得る 場合にも基板割れ等の発生を抑制し、素子形成済みの基板を貼り合わせた場合でも 当該素子特性に変動を生じさせることのない低温プロセスの半導体基板製造方法の 提供も目的とする。
課題を解決するための手段
[0009] このような課題を解決するために、本発明の半導体基板の製造方法は、第 1の基板 上にェピタキシャル成長させた窒化物系半導体結晶の表面側に水素イオン注入層 を形成する第 1のステップと、第 2の基板の表面及び前記窒化物系半導体結晶の表 面の少なくとも一方に表面活性化処理を施す第 2のステップと、前記窒化物系半導 体結晶の表面と前記第 2の基板の表面とを貼り合わせる第 3のステップと、前記水素 イオン注入層に沿って窒化物系半導体結晶を剥離して前記第 2の基板上に窒化物 系半導体層を形成する第 4のステップとを備えて 、る。 [0010] 好ましくは、前記第 2のステップの表面活性ィ匕処理は、プラズマ処理又はオゾン処 理の少なくとも一方で実行される。
[0011] また、好ましくは、前記第 3のステップは、前記貼り合わせ後に、前記窒化物系半導 体結晶と前記第 2の基板を貼り合わせた状態で熱処理するサブステップを備えてい る。
[0012] 本発明の半導体基板の製造方法において、前記サブステップの熱処理は、 200°C 以上 450°C以下の温度で実行されることが好ましい。
[0013] また、本発明の半導体基板の製造方法においては、前記第 4のステップは、前記 水素イオン注入層の端部力 機械的衝撃を付与することや、前記貼り合わされた基 板に振動衝撃や熱衝撃を付与することにより実行することができる。
[0014] これらの製造方法において、前記剥離後の前記第 1の基板上に残存する窒化物系 半導体層上に窒化物系半導体結晶をェピタキシャル成長させて新たな貼り合わせ 用基板とする第 5のステップを備えるようにしてもょ 、。
[0015] また、これらの製造方法において、前記窒化物系半導体結晶は GaN系、 A1N系、 もしくは InN系結晶であり、前記水素イオン注入層を該窒化物系半導体結晶の低転 位密度領域に形成することとしてもょ ヽ。
発明の効果
[0016] 本発明においては、第 1の基板上に設けられた窒化物系半導体の結晶に水素ィォ ン注入層を形成し、この窒化物系半導体結晶と第 2の基板とを貼り合わせて窒化物 系半導体結晶の低転位密度領域の表層部を第 2の基板上に転写することとしたので 、窒化物系半導体結晶成長用として高価な基板を用いることが不要となる。
[0017] また、窒化物系半導体結晶の低転位密度領域の下層部が残存した状態の第 1の 基板は再度ェピタキシャル成長用の基板として利用することができるので、窒化物系 の半導体デバイスを低コストで製造可能な半導体基板の提供が可能となる。
[0018] さらに、本発明による半導体基板製造方法は、高温での熱処理を施すことがないの で、基板割れ等が抑制されることに加え、素子形成済みの基板を貼り合わせた場合 でも当該素子特性に変動を生じさせることがない。
図面の簡単な説明 [0019] [図 1]図 1は、本発明の半導体基板の製造方法の工程を概念的に説明するための図 である。
[図 2]図 2は、本発明の半導体基板の製造方法のプロセス例を説明するための図で ある。
[図 3]図 3は、窒化物系半導体薄膜剥離のための種々の手法を例示するための概念 図で、（A)は熱衝撃により剥離を行う例、（B)は機械的衝撃により剥離を行う例、そし て (C)は振動衝撃により剥離を行う例を図示している。
発明を実施するための最良の形態
[0020] 以下に、図面を参照して本発明を実施するための最良の形態について説明する。
[0021] 図 1は、本発明の半導体基板の製造方法の工程を概念的に説明するための図で ある。この図において、符号 10は窒化物系半導体の膜であり、符号 20で示された第 1の基板上に MOVPE法によってェピタキシャル成長された膜である。なお、第 1の 基板 20は、サファイア基板、炭化珪素（SiC)基板、酸ィ匕亜鉛 (ZnO)基板などであり 、窒化物系半導体結晶 10とは結晶構造，組成が異なる異種基板である。
[0022] 図 1 (A)に図示したように、 GaN系や A1N系あるいは InN系の窒化物系半導体結 晶 10は一般に、第 1の基板 20の成長面直上に設けられたバッファ層（不図示）の上 に形成された高転位密度領域 11と、この高密度転位領域 11上に成長した低転位密 度領域 12とを有している。高転位密度領域 11には、窒化物系半導体結晶の特徴的 な段階的結晶成長 (すなわち、核形成、選択成長、島状成長、横方向成長、均一成 長）を反映して、極めて高密度の転位が存在する一方、高密度転位領域 11上に成 長した低転位密度領域 12は低転位ィ匕している。このため、窒化物系半導体デバイス の作り込みは低転位密度領域 12においてなされる。
[0023] このような転位分布をもつ窒化物系半導体結晶 10に水素イオンを注入して、低転 位密度領域 12内に水素イオン注入層 13を形成する（図 1 (B) )。この図では、平均ィ オン注入深さを Lで示している。水素のイオン注入は、ドーズ量が 1016〜1017atoms Zcm2程度とされ、平均イオン注入深さ Lは後に得られることとなる窒化物系半導体 層の厚みに概ね等しい値とされる力 一般的には L = 0. 05-0. とされる。
[0024] そして、窒化物系半導体結晶 10と第 2の基板 30とを貼り合わせ（図 1 (C) )、この状 態で外部から衝撃を付与して水素イオン注入層 13に沿って窒化物系半導体結晶 10 の低転位密度領域 12を分離して低転位密度領域 12の表層部 12bを第 2の基板 30 上に転写 (剥離)する。なお、低転位密度領域 12の下層部 12aは第 2の基板 30上に は転写されずに第 1の基板 20上に残存することとなる（図 1 (D) )。
[0025] 水素イオン注入層 13を低転位密度領域 12内に形成することとした理由のひとつは 、高転位密度領域 11内に水素イオン注入層 13を形成してしまうと、剥離後に第 2の 基板 30上に転写された窒化物系半導体結晶の表面は高密度の転位を有する面とな つてしまい、そのような窒化物系半導体結晶の層内に素子形成してもチャリア移動度 等が低く十分な素子特性を得ることができないためである。
[0026] 低転位密度領域 12の表層部 12bが転写された第 2の基板 30は本発明の製造方 法で得られる半導体基板とされ、低転位密度領域 12の下層部 12aが残存した状態 の第 1の基板 20は再度ェピタキシャル成長用の基板として利用される。
[0027] 既に説明したように、水素イオン注入層 13が低転位密度領域 12内に形成されてい るために、第 1の基板 20に残存した窒化物系半導体結晶の表面は低転位密度であ るため、この結晶面上に再度窒化物系半導体結晶をェピタキシャル成長させる場合 に結晶性の良好な膜が得られ易ぐその窒化物系半導体結晶を再度上述のプロセス に用いて再利用を繰り返すことが容易である。このような再利用は、窒化物系半導体 結晶の成長のための第 1の基板としての新たなサフアイャ基板や SiC基板を不要と するから、窒化物系の半導体デバイスを低コストで製造可能な半導体基板の提供が 可能となる。
[0028] ここで、低転位密度領域 12の表層部 12bが転写される第 2の基板 30としては種々 の基板が選択可能であり、この表層部 12bに素子を形成した際に求められる放熱特 性や透光性あるいは基板としての機械的強度などを考慮して選択される。このような 第 2の基板 30としては、シリコン基板、貼り合わせ面に予め酸ィ匕膜が形成されたシリ コン基板、 SOI基板、ガリウムリン (GaP)などの化合物半導体基板、金属基板、石英 などのガラス基板などが例示される。なお、第 2の基板 30には、その貼り合わせ面側 に、予め埋め込み型の素子が形成されて 、ても差し支えな 、。
[0029] ここで、第 2の基板 30として、第 1の基板 20と同様の材料であるサファイア基板、炭 化珪素（SiC)基板、酸ィ匕亜鉛 (ZnO)基板などを選択することも可能であるが、これら の材料の単結晶基板は高価であるため、低コスト化を図るためには、貼り合わせ面を 鏡面研磨した焼結体基板や多結晶基板あるいはアモルファス基板を用いることが好 ましい。
[0030] 以下に、実施例により本発明の半導体基板の製造方法のプロセス例について説明 する。
実施例
[0031] 図 2は、本発明の半導体基板の製造方法のプロセス例を説明するための図で、図 2
(A)に図示されているように、第 1の基板 20上に MOVPE法によりェピタキシャル成 長された窒化物系半導体結晶 10の膜を有する基板と、これと貼り合わされる第 2の 基板 30とを準備する。ここで、第 1の基板 20はサファイア基板であり、第 2の基板 30 はシリコン基板である。また、窒化物系半導体結晶 10は膜厚が約 3 /z mの GaN系の 窒化物系半導体膜である。
[0032] 先ず、窒化物系半導体結晶 10の表面に水素イオンを注入し、この膜中の低転位 密度領域内に水素イオン注入層 13を形成する（図 2 (B) )。窒化物系半導体結晶 10 の第 1の基板 20側の厚み約 0. 5 mの領域は高転位密度領域であるので、水素ィ オン注入層 13が高密度転位領域に形成されな ヽように、平均イオン注入深さ Lを約 2 μ mとしてドーズ量 1 X 1017atoms/cm2で水素イオンを注入している。
[0033] 次に、水素イオン注入後の窒化物系半導体結晶 10の表面 (接合面）と第 2の基板 3 0の接合面に、表面清浄ィ匕ゃ表面活性ィ匕などを目的としたプラズマ処理やオゾン処 理を施す (図 2 (C) )。なお、このような表面処理は、接合面となる表面の有機物除去 や表面上の OH基を増大させて表面活性ィ匕を図るなどの目的で行われるものであり 、窒化物系半導体結晶 10と第 2の基板 30の双方の接合面に処理を施す必要は必 ずしもなぐ何れか一方の接合面にのみ施すこととしてもよい。
[0034] この表面処理をプラズマ処理により実行する場合には、予め RCA洗浄等を施した 基板を真空チャンバ内の試料ステージに載置し、当該真空チャンバ内にプラズマ用 ガスを所定の真空度となるように導入する。なお、ここで用いられるプラズマ用ガス種 としては、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水 素ガスとヘリウムガスの混合ガスなどがあり、基板の表面状態や目的などにより適宜 変更され得る。プラズマ用ガスの導入後、 100W程度の電力の高周波プラズマを発 生させ、プラズマ処理される基板の表面に 5〜10秒程度の処理を施して終了する。
[0035] 表面処理をオゾン処理で実行する場合には、予め RCA洗浄等を施した表面清浄 な基板を酸素含有の雰囲気とされたチャンバ内の試料ステージに載置し、当該チヤ ンバ内に窒素ガスやアルゴンガスなどのプラズマ用ガスを導入した後に所定の電力 の高周波プラズマを発生させ、当該プラズマにより雰囲気中の酸素をオゾンに変換さ せ、処理される基板の表面に所定の時間の処理が施される。
[0036] このような表面処理の後に、窒化物系半導体結晶 10と第 2の基板 30の表面を接合 面として密着させて貼り合わせる（図 2 (D) )。上述したように、窒化物系半導体結晶 1 0と第 2の基板 30の少なくとも一方の表面 (接合面）は、プラズマ処理やオゾン処理な どにより表面処理が施されて活性ィ匕しているために、室温で密着 (貼り合せ)した状 態でも後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得る ことができるが、より高い貼り合せ強度をもたせる場合には、図 2 (D)の「貼り合せ」に 続ヽて、比較的低温で加熱して「接合処理」を施すサブステップを設けてもょ ヽ。
[0037] このときの接合処理温度は、貼り合せに用いられている第 1および第 2の基板の種 類等に応じて適宜選択されるが、両基板間の熱膨張係数が大きく異なる場合や少な くとも一方の基板に予め素子形成がなされているような場合には、接合処理による素 子特性変動が生じないように、 450°C以下の温度、例えば 200〜450°Cの温度範囲 とする。
[0038] このような処理に続いて、貼り合わされた基板に何らかの手法により外部衝撃を付 与し、水素イオン注入層 13に沿って窒化物系半導体薄膜を剥離し (図 2 (F) )、第 2 の基板 30上に窒化物系半導体層 (低転位密度領域の表層部 12b)を得る（図 2 (G) )。なお、第 1の基板 20は低転位密度領域の下層部 12aが残存した状態にあるから、 再度ェピタキシャル成長用の基板として利用される。
[0039] ここで、窒化物系半導体薄膜の剥離のための外部力 の衝撃付与の手法としては 種々のものがあり得る。図 3は、窒化物系半導体薄膜剥離のための種々の手法を例 示するための概念図で、図 3 (A)は熱衝撃により剥離を行う例、図 3 (B)は機械的衝 撃により剥離を行う例、そして図 3 (C)は振動衝撃により剥離を行う例を図示している
[0040] 図 3 (A)において、符号 40は平滑な面を有するホットプレートなどの加熱部であり、 貼り合わされた基板を例えば 300°C程度に保持した加熱部 40の平滑面上に載置す る。図 3 (A)では、第 2の基板 30であるシリコン基板が加熱部 40と密着するように載 置されている。第 2の基板 30であるシリコン基板は熱伝導により加熱され、第 1の基板 20であるサファイア基板との間に生じる温度差によって両基板間で応力が発生し、こ の応力によって水素イオン注入層 13に沿った窒化物系半導体薄膜の剥離が生じる こととなる。
[0041] 図 3 (B)に図示した例では、機械的衝撃付与のために流体の噴出を利用しており、 ガスや液体などの流体をノズル 50の先端部力 ジェット状に噴出させて窒化物系半 導体結晶 10の側面から吹き付けることで衝撃を与えている。この他にも、ブレードの 先端部を水素イオン注入層 13の近傍領域に押し当てるなどして衝撃を付与するなど の手法〖こよることちでさる。
[0042] さらに、図 3 (C)に図示したように、超音波発振器の振動板 60から発振される超音 波で振動衝撃を付与して窒化物系半導体薄膜の剥離を生じさせるようにしてもよい。
[0043] 上述したように、本発明においては、第 1の基板上に設けられた窒化物系半導体の 結晶に水素イオン注入層を形成し、この窒化物系半導体結晶と第 2の基板とを貼り 合わせて窒化物系半導体結晶の低転位密度領域の表層部を第 2の基板上に転写 することとしたので、窒化物系半導体結晶成長用として高価な基板を用いることが不 要となる。
[0044] また、窒化物系半導体結晶の低転位密度領域の下層部が残存した状態の第 1の 基板は再度ェピタキシャル成長用の基板として利用することができるので、窒化物系 の半導体デバイスを低コストで製造可能な半導体基板の提供が可能となる。
[0045] さらに、本発明による半導体基板製造方法は、高温での熱処理を施すことがな!ヽの で、基板割れ等が抑制されることに加え、素子形成済みの基板を貼り合わせた場合 でも当該素子特性に変動を生じさせることがない。
産業上の利用可能性 本発明は、窒化物系の半導体デバイスを低コストで提供可能な半導体基板の製造 方法を提供する。また、本発明によれば、素子形成済みの基板を貼り合わせた場合 でも当該素子特性に変動を生じさせることのない低温プロセスの半導体基板製造方 法が提供される。

Claims

請求の範囲
[1] 半導体基板の製造方法であって、
第 1の基板上にェピタキシャル成長させた窒化物系半導体結晶の表面側に水素ィ オン注入層を形成する第 1のステップと、
第 2の基板の表面及び前記窒化物系半導体結晶の表面の少なくとも一方に表面 活性化処理を施す第 2のステップと、
前記窒化物系半導体結晶の表面と前記第 2の基板の表面とを貼り合わせる第 3の ステップと、
前記水素イオン注入層に沿って窒化物系半導体結晶を剥離して前記第 2の基板 上に窒化物系半導体層を形成する第 4のステップと、
を備えて!/、ることを特徴とする半導体基板の製造方法。
[2] 前記第 2のステップの表面活性ィ匕処理は、プラズマ処理又はオゾン処理の少なくと も一方で実行されることを特徴とする請求項 1に記載の半導体基板の製造方法。
[3] 前記第 3のステップは、前記貼り合わせ後に、前記窒化物系半導体結晶と前記第 2 の基板を貼り合わせた状態で熱処理するサブステップを備えていることを特徴とする 請求項 1または 2に記載の半導体基板の製造方法。
[4] 前記サブステップの熱処理は、 200°C以上 450°C以下の温度で実行されることを 特徴とする請求項 3に記載の半導体基板の製造方法。
[5] 前記第 4のステップは、前記水素イオン注入層の端部から機械的衝撃を付与するこ とにより実行されることを特徴とする請求項 1乃至 4の何れか 1項に記載の半導体基 板の製造方法。
[6] 前記第 4のステップは、前記貼り合わされた基板に振動衝撃を付与することにより実 行されることを特徴とする請求項 1乃至 4の何れか 1項に記載の半導体基板の製造方 法。
[7] 前記第 4のステップは、前記貼り合わされた基板に熱衝撃を付与することにより実行 されることを特徴とする請求項 1乃至 4の何れか 1項に記載の半導体基板の製造方法
[8] 前記剥離後の前記第 1の基板上に残存する窒化物系半導体層上に窒化物系半導 体結晶をェピタキシャル成長させて新たな貼り合わせ用基板とする第 5のステップを 備え、前記第 1乃至第 4のステップを繰り返すことを特徴とする請求項 1乃至 7の何れ か 1項に記載の半導体基板の製造方法。
前記窒化物系半導体結晶は GaN系、 A1N系、もしくは InN系結晶であり、前記水 素イオン注入層を該窒化物系半導体結晶の低転位密度領域に形成することを特徴 とする請求項 1乃至 8の何れか 1項に記載の半導体基板の製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217498B2 (en) * 2007-10-18 2012-07-10 Corning Incorporated Gallium nitride semiconductor device on SOI and process for making same
US20090141004A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
CN101521155B (zh) * 2008-02-29 2012-09-12 信越化学工业株式会社 制备具有单晶薄膜的基板的方法
KR101233105B1 (ko) * 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2010165927A (ja) * 2009-01-16 2010-07-29 Sumitomo Electric Ind Ltd 発光素子用基板
JP2010180081A (ja) * 2009-02-04 2010-08-19 Sumitomo Electric Ind Ltd ＧａＮ基板およびその製造方法、ＧａＮ層接合基板の製造方法、ならびに半導体デバイスの製造方法
JP2010238834A (ja) * 2009-03-31 2010-10-21 Ube Ind Ltd 発光ダイオード用基板の製造方法
JP5597933B2 (ja) * 2009-05-01 2014-10-01 住友電気工業株式会社 Ｉｉｉ族窒化物半導体層貼り合わせ基板およびその製造方法
JP5455445B2 (ja) * 2009-05-29 2014-03-26 信越化学工業株式会社 貼り合わせウェーハの製造方法
CN104795314B (zh) * 2009-08-26 2018-02-09 首尔伟傲世有限公司 制造发光装置的方法
US8598685B2 (en) * 2009-09-04 2013-12-03 Sumitomo Electric Industries, Ltd. GaN single crystal substrate and method of manufacturing thereof and GaN-based semiconductor device and method of manufacturing thereof
JP2011216543A (ja) * 2010-03-31 2011-10-27 Ube Industries Ltd 発光ダイオード、それに用いられる発光ダイオード用基板及びその製造方法
JPWO2011126000A1 (ja) * 2010-04-08 2013-07-11 日亜化学工業株式会社 発光装置及びその製造方法
WO2011132654A1 (ja) * 2010-04-20 2011-10-27 住友電気工業株式会社 複合基板の製造方法
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
CN102259829A (zh) * 2011-07-04 2011-11-30 上海先进半导体制造股份有限公司 隔离腔体及其制造方法
US8710620B2 (en) * 2012-07-18 2014-04-29 Infineon Technologies Ag Method of manufacturing semiconductor devices using ion implantation
FR2998089A1 (fr) * 2012-11-09 2014-05-16 Soitec Silicon On Insulator Procede de transfert de couche
TWI679320B (zh) 2013-08-08 2019-12-11 日商三菱化學股份有限公司 自立ＧａＮ基板、ＧａＮ結晶、ＧａＮ單結晶之製造方法及半導體裝置之製造方法
CN105917035B (zh) 2014-01-17 2019-06-18 三菱化学株式会社 GaN基板、GaN基板的制造方法、GaN结晶的制造方法和半导体器件的制造方法
CN106548972B (zh) 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
JP2017114694A (ja) * 2015-12-21 2017-06-29 信越化学工業株式会社 化合物半導体積層基板及びその製造方法、並びに半導体素子
JP7061747B2 (ja) * 2017-07-10 2022-05-02 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
JP6915591B2 (ja) * 2018-06-13 2021-08-04 信越化学工業株式会社 ＧａＮ積層基板の製造方法
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043124A2 (fr) 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat contenant une couche mince sur un support et substrat obtenu par ce procede
WO2002047156A1 (fr) 2000-12-08 2002-06-13 Commissariat A L'energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
WO2003062507A2 (en) 2002-01-22 2003-07-31 S.O.I.Tec Silicon Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semi-conductor material
FR2840730A1 (fr) 2002-06-11 2003-12-12 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
JP2005142524A (ja) 2003-04-29 2005-06-02 Soi Tec Silicon On Insulator Technologies 半導体ウエハの接着前表面処理
WO2005096369A1 (en) 2004-03-30 2005-10-13 S.O.I.Tec Silicon On Insulator Technologies Preparing a surface of a semiconductor wafer for bonding with another wafer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409958B2 (ja) * 1995-12-15 2003-05-26 株式会社東芝 半導体発光素子
SG63832A1 (en) * 1997-03-26 1999-03-30 Canon Kk Substrate and production method thereof
US5985742A (en) * 1997-05-12 1999-11-16 Silicon Genesis Corporation Controlled cleavage process and device for patterned films
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
US20030064535A1 (en) * 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US7235461B2 (en) * 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
JPWO2005022610A1 (ja) * 2003-09-01 2007-11-01 株式会社Sumco 貼り合わせウェーハの製造方法
WO2006093817A2 (en) * 2005-02-28 2006-09-08 Silicon Genesis Corporation Substrate stiffness method and resulting devices
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043124A2 (fr) 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat contenant une couche mince sur un support et substrat obtenu par ce procede
WO2002047156A1 (fr) 2000-12-08 2002-06-13 Commissariat A L'energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
WO2003062507A2 (en) 2002-01-22 2003-07-31 S.O.I.Tec Silicon Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semi-conductor material
FR2840730A1 (fr) 2002-06-11 2003-12-12 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
JP2005142524A (ja) 2003-04-29 2005-06-02 Soi Tec Silicon On Insulator Technologies 半導体ウエハの接着前表面処理
WO2005096369A1 (en) 2004-03-30 2005-10-13 S.O.I.Tec Silicon On Insulator Technologies Preparing a surface of a semiconductor wafer for bonding with another wafer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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