KR102570935B1 - GaN 적층 기판의 제조 방법 - Google Patents

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KR102570935B1
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요시히로 쿠보타
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신에쓰 가가꾸 고교 가부시끼가이샤
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    • Y10T156/1967—Cutting delaminating means

Abstract

오프 각도 0.5∼5도의 C면 사파이어 기판(11)의 800∼1000℃에서의 고온 질화 처리를 행하여 상기 C면 사파이어 기판을 표면 처리하는 공정과, 상기 표면 처리된 C면 사파이어 기판(11)의 표면 위에 GaN을 에피택셜 성장시켜 표면이 N극성 면으로 이루어지는 GaN막 담지체를 제작하는 공정과, 상기 GaN막(13)에 이온 주입을 행하여 이온 주입 영역(13ion)을 형성하는 공정과, 상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판(12)을 맞붙임 접합하는 공정과, 상기 GaN막(13)에 있어서의 이온 주입 영역(13ion)으로부터 박리시켜 GaN 박막(13a)를 지지 기판(12) 위에 전사하고, 표면이 Ga 극성 면으로 이루어지는 GaN 박막(13a)을 지지 기판(12) 위에 가지는 GaN 적층 기판(10)을 얻는 공정을 가지는 GaN 적층 기판의 제조 방법이며, 한번의 전사 프로세스로 Ga면을 표면으로 하는 결정성이 좋은 GaN 적층 기판을 얻는다.

Description

GaN 적층 기판의 제조 방법
본 발명은 표면이 Ga 극성 면(Ga면)으로 이루어지는 GaN 적층 기판의 제조 방법에 관한 것이다.
결정성 GaN은 Si나 GaAs에 비해 넓은 밴드갭을 가져, 고속 고파워 디바이스 용도로서 유망하다. 그렇지만, 그 중에서도 양호한 결정성을 가지는 벌크(Bulk) GaN 기판은 구경이 작고 또한 대단히 고가이므로 그 보급을 저해하는 요인이 되고 있다.
이에 대하여, 하이드라이드 기상 성장법 (HVPE법)이나 유기 금속 기상 성장법(MOCVD법) 등에 의해 AlN 기판이나 Al2O3(사파이어) 기판 위에 GaN을 헤테로 에피택셜 성장시킴으로써, 비교적 대구경의 GaN 박막이 얻어지고 있지만, 특성이 그다지 높은 것은 얻어지고 있지 않다.
또, 반도체 재료로서 널리 일반적으로 보급되고 있는 Si 기판 위에, GaN 박막을 형성한 적층 기판은 GaN의 우수한 기본 특성이 얻어짐과 아울러 Si 반도체 디바이스의 진보적인 프로세스 기술을 적용할 수 있으므로 고성능 디바이스용 기판으로서 대단히 기대된다.
여기에서, Si 기판 위에 GaN 박막을 형성하는 수법으로서는 Si<111>면에 직접 헤테로 에피택셜 성장법으로 GaN을 성막하는 수법이 개발되어, 이미 직경 200mm의 대구경 기판도 실용화 되고 있다.
그렇지만, 이 수법에서는, 양호한 결정성의 GaN을 얻기 위해서는, Si 기판과 GaN 박막의 사이에 두꺼운 버퍼층이 불가결하다. 왜냐하면, GaN막과 Si 기판의 열팽창 계수의 큰 차이에 의해, 적층 기판으로서 휨이 발생하고, GaN막 두께가 두꺼워질수록 그 휨은 증대하여, 다양한 결함이 발생한다고 하는 문제가 있었다. 즉 적층 기판의 휨이 증대하면, 최종적으로는 적층 기판이 파단된다고 하는 문제가 있는데, 파단에 이르지 않더라도, 반도체 디바이스 프로세스에서는 여러 가지 문제가 발생한다. 특히 미세 가공 노광 프로세스에서는 중대한 문제가 된다. 그래서 이 휨을 완화하기 위해 Si 기판과 GaN 박막 사이에, 이들 2개의 재료 중간의 선팽창률을 가진 두꺼운 버퍼층을 삽입할 필요가 있었다. 또, 이 수법에서는 적층 기판 위에서 특성이 좋은 GaN층을 두껍게 하는 것은 곤란했다.
이러한 문제를 해결하는 수법으로서, 다음과 같은 순서에 의한 전사에 의한 GaN 적층 기판의 제조 방법을 생각할 수 있다.
즉 우선 제1 기판을 준비하고, 표면에 일정 막 두께 이상의 GaN막을 에피택셜 성장시킨다. 다음에 이 기판에 이온 주입을 행하여, 표면으로부터 일정 깊이의 곳에 취화층(이온 주입 영역)을 형성한다. 이 기판을 제2 기판에 접합시킨 후, 취화층으로부터 박리를 행하여, GaN 박막을 제2 기판에 전사시켜 GaN 적층 기판을 얻는다.
여기에서, 일반적인 GaN의 에피택셜 성장(즉 상기 제1 기판 위에 형성한 GaN 에피택셜 성장 막)에서는 성장 면(표면)측이 Ga 극성 면(이하, Ga면)이 된다. 따라서, 이온 주입면측이 Ga면이 되고, 박리하여 제2 기판 위에 전사한 후의 표면은 N극성 면(N면)이 된다. 여기에서, 전자 부품 용도로서는 디바이스 제조 면이 Ga면일 필요가 있기 때문에, 제2 기판에 전사된 GaN 박막을 다시 제3 기판에 접합하고 전사하여 표면이 Ga면으로 할 필요가 있었다. 그래서, 박리하여 제2 기판 위에 전사한 후의 표면이 Ga면이 되는(즉, 제1 기판 위의 에피택셜 성장 면을 N면으로 함) 것과 같은 시도도 지금까지 많이 검토되었지만, 통상 N면에서의 에피택셜 성장에서는 GaN막의 결정성이 나빠, 디바이스 용도로서의 사용은 곤란했다.
상기의 GaN 에피택셜 성장의 특성으로, 최종적인 GaN 적층 기판의 성장 면(표면)을 Ga면으로 할 필요가 있기 때문에, 번거로운 것을 알면서도 GaN 박막의 전사를 2회 실시하지 않을 수 없는 상황에 있었다. 이 때문에, 프로세스가 번잡하게 되어, 저수율, 고비용의 요인이 되고 있었다.
또한, 본 발명에 관련되는 선행기술로서 일본 특표 2016-511934호 공보(특허문헌 1)를 들 수 있다.
일본 특표 2016-511934호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, 한 번의 전사 프로세스로 Ga면을 표면으로 하는 결정성이 좋은 GaN 적층 기판을 얻는 GaN 적층 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 목적을 달성하기 위해, 하기의 GaN 적층 기판의 제조 방법을 제공한다.
1.
오프 각도 0.5∼5도의 C면 사파이어 기판의 800∼1000℃에서의 고온 질화 처리 및/또는 이 C면 사파이어 기판 위로의 결정성 AlN의 퇴적 처리를 행하여 상기 C면 사파이어 기판을 표면 처리하는 공정과,
상기 표면 처리된 C면 사파이어 기판의 표면 위에 GaN을 에피택셜 성장시켜 표면이 N극성 면으로 이루어지는 GaN막 담지체를 제작하는 공정과,
상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과,
상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 맞붙여 접합하는 공정과,
상기 GaN막에 있어서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 위에 전사하여, 표면이 Ga 극성 면으로 이루어지는 GaN 박막을 지지 기판 위에 가지는 GaN 적층 기판을 얻는 공정
을 가지는 GaN 적층 기판의 제조 방법.
2.
상기 GaN 에피택셜 성장이 상기 고온 질화 처리보다도 고온에서 행해지는 1 기재의 GaN 적층 기판의 제조 방법.
3.
MOCVD법에 의해 상기 GaN의 에피택셜 성장을 행하는 1 또는 2 기재의 GaN 적층 기판의 제조 방법.
4.
상기 C면 사파이어 기판을 표면 처리한 후, 700℃ 이하에서 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 위에 상기 GaN 에피택셜 성장을 행하는 1∼3 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
5.
상기 GaN 버퍼층의 두께가 15∼30nm인 4 기재의 GaN 적층 기판의 제조 방법.
6.
상기 에피택셜 성장에 의해 GaN막을 형성한 후, 또한 이 GaN막 위에 산화실리콘막을 형성하여 상기 GaN막 담지체로 하는 1∼5 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
7.
또한, 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술평균 거칠기(Ra) 0.3nm 이하로 평활화하는 1∼6 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
8.
상기 이온 주입이 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용한, 주입 에너지 100∼160keV, 도즈량 1.0×1017∼3.0×1017atom/cm2의 처리인 1∼7 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
9.
상기 지지 기판이 Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 1∼8 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
10.
상기 지지 기판은 GaN막 담지체와의 접합면에 산화실리콘막을 형성한 것인(단, 지지 기판이 SiO2로 이루어지는 경우를 제외함) 9 기재의 GaN 적층 기판의 제조 방법.
본 발명에 의하면, 소정의 오프 각도를 가지는 C면 사파이어 기판에 대하여 소정의 표면 처리를 행하고, 그 기판 위에 GaN 에피택셜 성장시킴으로써 표면이 N극성 면으로 이루어지는 결정성이 좋은 GaN막을 형성할 수 있기 때문에, 1회의 전사로 표면이 Ga 극성 면으로 이루어지는 GaN 적층 기판을 얻는 것이 가능하게 된다. 종래보다도 전사 횟수를 줄임으로써, 프로세스 비용 저감이 가능하게 된다. 또한, 전사에서 소실되는 GaN막을 줄이는 것이 가능하게 되어, 재료 비용을 저감시키는 것이 가능하게 된다. 또, 막 두께의 면 내 불균일이나 표면 거칠기가 전사 횟수에 따라 증대하는 바, 종래로보다도 전사 횟수를 줄이기 때문에, 그것을 억제하는 것이 가능하게 된다.
또, 본 발명에 의하면, GaN 박막 전사의 도너 기판으로서 대구경화 하기 쉬운 에피택셜 성막한 기판을 사용하기 때문에, 고가이며 소구졍인 벌크 GaN 기판을 도너 기판으로서 사용하는 경우에 비해 저비용이고 또한 대구경의 GaN 적층 기판이 얻어진다. 본 발명에서 얻어진 표면이 Ga 극성 면으로 이루어지는 GaN 적층 기판은 GaN 템플레이트 기판으로서, 더욱 GaN의 에피택셜 성막을 함으로써 고내압, 고특성의 GaN 기판을 얻을 수 있다.
도 1은 본 발명에 따른 GaN 적층 기판의 제조 방법의 하나의 실시형태에 있어서의 제조 공정을 나타내는 도면으로, (a)는 C면 사파이어 기판 및 지지 기판의 준비, (b)는 C면 사파이어 기판의 표면 처리, (c)는 GaN 에피택셜 성장, (d)는 이온 주입 처리, (e)는 맞붙임 접합, (f)는 GaN 박막의 박리 전사이다.
(발명을 실시하기 위한 형태)
이하에, 본 발명에 따른 GaN 적층 기판의 제조 방법에 대해 설명한다. 또한, 여기에서는 수치 범위 「A∼B」는 그 양단의 수치를 포함하는 것으로, A 이상 B 이하를 의미한다.
본 발명에 따른 GaN 적층 기판의 제조 방법은 오프 각도 0.5∼5도의 C면 사파이어 기판의 800∼1000℃에서의 고온 질화 처리 및/또는 이 C면 사파이어 기판 위로의 결정성 AlN의 퇴적 처리를 행하여 상기 C면 사파이어 기판을 표면 처리하는 공정과, 상기 표면 처리된 C면 사파이어 기판의 표면 위에 GaN을 에피택셜 성장시켜 표면이 N극성 면으로 이루어지는 GaN막 담지체를 제작하는 공정과, 상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과, 상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 맞붙여 접합하는 공정과, 상기 GaN막에서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 위에 전사하고, 표면이 Ga 극성 면으로 이루어지는 GaN 박막을 지지 기판 위에 가지는 GaN 적층 기판을 얻는 공정을 가지는 것을 특징으로 하는 것이다.
이하, 본 발명에 따른 GaN 적층 기판의 제조 방법을 도 1에 기초하여 상세하게 설명한다.
본 발명에 따른 GaN 적층 기판의 제조 방법은, 도 1에 도시하는 바와 같이, (a) C면 사파이어 기판 및 지지 기판의 준비 공정(공정 1), (b) C면 사파이어 기판의 표면 처리 공정(공정 2), (c) GaN 에피택셜 성장 공정(공정 3), (d) 이온 주입 처리 공정(공정 4), (e) 맞붙임 접합 공정(공정 5), (f) GaN 박막의 박리, 전사 공정(공정 6)의 순으로 처리를 행하는 것이다.
(공정 1: C면 사파이어 기판 및 지지 기판의 준비)
우선 C면 사파이어 기판(11)과 지지 기판(12)을 준비한다(도 1(a)).
여기에서, C면 사파이어 기판(11)은 C면((0001)면)을 기판면으로 하는 사파이어(α-Al2O3)로 이루어지는 기판이다. 또, C면 사파이어 기판(11)의 c축 오프 각도(이하, 오프 각도)는 0.5∼5도이며, 2∼3도인 것이 바람직하다. 오프 각도를 이 범위 내로 함으로써, 이후에 C면 사파이어 기판(11) 위에 형성되는 GaN막(13)에 있어서 그 표면이 N극성 면(이하, N면)으로 됨과 아울러 평활성이 양호하며 결정성이 좋은 에피택셜 성장 막으로 되고, 또한 이온 주입 박리법에 의해 이것의 일부를 박리하여 지지 기판(12)에 전사한 경우에 그 전사 박막인 GaN 박막(13a)이 평활성이 우수한 것으로 된다. 또한, 오프 각도란 기판 표면(결정 성장시키려고 하는 면)을 최밀면으로부터 특정 방향으로 미세 경사지게 한 경우의 그 각도이며, c축 오프 각도란 C면 사파이어 기판(11)의 c축(C면의 법선축)의 a축 방향으로의 기울기의 크기를 말한다.
또, C면 사파이어 기판(11) 표면의 산술평균 거칠기(Ra)(JIS B0601:2013, 이하 동일)가 0.5nm 이하인 것이 바람직하다. 이것에 의해, 에피택셜 성막되는 GaN막(13)의 표면이 더욱 평활하게 되어, 지지 기판(12)과의 맞붙임 접합시에 보다 강고한 접합이 가능하게 된다.
지지 기판(12)은 최종적으로 GaN 박막(13a)을 지지하는 기판이며, Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 것이 바람직하다. 그 구성 재료는 얻어진 GaN 적층 기판을 사용하여 제작하는 반도체 디바이스의 용도에 따라 적당히 선정하면 된다.
지지 기판(12) 표면의 산술평균 거칠기(Ra)가 0.5nm 이하인 것이 바람직하다. 이것에 의해 C면 사파이어 기판(11)과 GaN층(13)을 가지는 GaN층 담지체와의 접합시에 보다 강고한 접합이 가능하게 된다.
또, 지지 기판(12)의 최표층에 산화실리콘(SiOx 박막, 단, 0<x≤2)으로 이루어지는 본드막을 형성해도 된다(단, 지지 기판(12)이 SiO2로 이루어지는 경우를 제외한다). 또한, 지지 기판(12) 자체의 표면 거칠기가 충분히 작지 않을 경우(예를 들면, 지지 기판(12) 표면의 산술평균 거칠기(Ra)가 0.5nm 초과의 경우), 이 본드막을 화학 기계 연마(CMP) 등에 의해 처리하여 그 표면을 평활하게 해도 된다. 이것에 의해 C면 사파이어 기판(11)과 GaN층(13)을 가지는 GaN층 담지체와의 접합 강도를 더한층 크게 할 수 있다.
또한, 이 본드막의 막 두께는 대략 300∼1000nm가 바람직하다.
(공정 2: C면 사파이어 기판의 표면 처리)
다음에 C면 사파이어 기판(11)의 표면 처리를 행한다(도 1(b)).
즉 C면 사파이어 기판(11)의 800∼1000℃에서의 고온 질화 처리 및/또는 C면 사파이어 기판(11) 위로의 결정성 AlN의 퇴적 처리를 행한다.
이 중, C면 사파이어 기판(11)의 고온 질화 처리는 C면 사파이어 기판(11)을 질소 함유 분위기 중에서 이후 행해지는 GaN 에피택셜 성장의 성막 온도보다도 약간 낮은 온도, 구체적으로는 800∼1000℃로 가열하여 C면 사파이어 기판(11)의 표면에 표면 처리층(11a)으로서 AlN막을 형성하는 것이다. 이 처리는 바람직하게는 GaN막을 에피택셜 성장시키는 MOCVD 장치의 동일한 처리실에서 인 시투(in situ)의 상태에서 실시되고, GaN 에피택셜 성장의 성막 온도(1050∼1100℃)보다 다소 낮은 온도(800∼1000℃)에서 실행된다. 이때, 처리 온도가 800℃ 미만이 되면 GaN막의 N극 성장이 발생하지 않고, 게다가 1000℃ 초과에서는 이후에 행해지는 에피택셜 성장의 GaN 생성으로 평활성이 열화된다. 또, 프로세스 가스로서는 순질소를 사용하지만, 암모니아 가스를 사용할 수도 있다. 암모니아 가스를 사용함으로써, 보다 활성인 N 원자가 발생하여, GaN막의 표면 형태(결정 구조)를 개선할 수 있다. 또, 고온 질화 처리 시간은 30초∼30분 정도로 하면 된다. 처리 시간을 길게(오래) 함으로써, GaN막의 표면 형태(결정 구조)를 개선 가능하다.
C면 사파이어 기판(11) 위로의 결정성 AlN의 퇴적 처리는 화학적 기상 성장법(CVD법) 또는 물리적 기상 성장법 (PVD법)에 의해 C면 사파이어 기판(11) 위에 표면 처리층(11a)으로서 결정성 AlN막을 형성하는 것이다. 이 퇴적 처리는 C면 사파이어 기판(11) 표면을 결정성 AlN막(표면 처리층(11a))으로 피복할 수 있는 형성 조건에서 행하면 된다.
또한, 상기한 바와 같이 C면 사파이어 기판(11) 위에 표면 처리층(11a)으로서 결정성 AlN막을 퇴적한 후, GaN 에피택셜 성장 전에 열처리하여 결정성 AlN막을 안정화시키는 것이 바람직하다.
(공정 3: GaN 에피택셜 성장 공정)
다음에 상기 표면 처리된 C면 사파이어 기판(11)의 표면 위에 GaN을 에피택셜 성장시켜 표면이 N극성 면으로 이루어지는 GaN막(13)을 형성하여, GaN막 담지체를 제작한다.
GaN막의 에피택셜 성장법으로서는 분자선 에피택셜(MBE)법이나, 하이드라이드 기상 성장(HVPE)법, 유기 금속 기상 성장(MOCVD)법이 알려져 있지만, 사파이어 기판(11) 위에 직접 저결함의 GaN 박막을 성장시키기 위해서는 MOCVD법이 최적이며 바람직하다.
이때, MOCVD법에 의한 GaN막(13)의 에피택셜 성장이 상기 공정 2에 있어서의 고온 질화 처리보다도 고온(즉 1000℃ 초과)에서 행해지는 것이 바람직하고, GaN막(13)의 막질과 성막 속도의 밸런스를 취할 수 있는 1000℃ 초과 1100℃ 이하가 적합하다. 또, 프로세스 가스는 트리메틸갈륨(TMG) 및 암모니아(NH3)를 사용하고, 캐리어 가스로서 수소를 사용하면 된다.
또, GaN막(13)의 두께는 최종적으로 얻으려고 하는 GaN 박막(13a)의 두께에 따르는 것이며, 예를 들면, 0.5∼10㎛이다.
또한, 공정 2에 있어서의 C면 사파이어 기판(11)을 표면 처리한 후, 저온, 예를 들면, 700℃ 이하에서 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 위에 상기 MOCVD법에 의한 GaN 에피택셜 성장을 행하여, GaN막(13)을 형성하는 것이 바람직하다.
이때, GaN 버퍼층의 성막 시에, 성막 온도가 700℃ 초과에서는 버퍼층 위의 GaN막(13)이 잘 N극 성장하지 않고, 400℃ 미만에서는 성막 자체가 진행하지 않기 때문에, 바람직하게는 400∼700℃, 보다 바람직하게는 400∼600℃에서 성막하는 것이 바람직하다. 또, GaN 버퍼층의 두께는 지나치게 얇으면 버퍼 효과가 얻어지지 않는 경우가 있고, 지나치게 두꺼우면 막질 저하를 초래할 우려가 있기 때문에, 바람직하게는 15∼30nm, 보다 바람직하게는 20∼25nm로 한다.
이상의 일련의 GaN막(13)의 형성 공정에 의해, C면 사파이어 기판(11) 위에 표면이 N면으로 이루어지고, 대단히 결정성이 좋은 GaN막(13)이 성막된다(여기까지, 도 1(c)).
여기에서, GaN 등의 화합물 반도체 결정 표면은 극성을 가지고 있고, 예를 들면, 구성 원소 Ga와 N으로 이루어지는 단결정의 GaN막은, 필연적으로, Ga 원자로 이루어지고 (종단되어) 이 Ga 원자의 미결합 손이 노출된 극성 면(Ga 극성 면(Ga면이라고도 함))과, N 원자로 이루어지고 (종단되어) 이 N 원자의 미결합 손이 노출된 극성 면(N 극성 면(N면이라고도 함))을 가진다.
또, GaN의 결정 구조는 육방정계이며, 그 극성 면은 결정 격자의 밀집한 면에 나타난다. 또한, 육방정계 화합물 반도체 결정의 밀집한 면은 {0001}면이지만, (0001)면과 (000-1)면은 등가가 아니고, 전자는 양이온 원자가 노출되는 면, 후자는 음이온 원자가 노출되는 면이며, 질화갈륨(GaN)에 있어서는 (0001)면이 Ga면, (000-1)면이 N면이 된다.
또한, 상기 에피택셜 성장에 의해 GaN막(13)을 형성한 후, 또한 이 GaN막(13) 위에 산화실리콘(SiOx, 단, 0<x≤2)막을 지지 기판(12)과 맞붙이기 위한 본드층으로서 형성하여 상기 GaN막 담지체로 해도 된다. 이 경우의 산화실리콘막의 두께는 200∼1000nm가 바람직하다.
(공정 4: GaN막(13)에 대한 이온 주입 공정)
다음에 상기 GaN막 담지체의 GaN막(13)의 표면으로부터 이온 주입을 행하여 GaN막(13) 중에 층상의 이온 주입 영역(13ion)을 형성한다(도 1(d)).
이때, 주입 이온으로서 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용하는 것이 바람직하다.
또, 주입 에너지는 이온 주입 깊이(즉 박리막(GaN 박막(13a))의 막 두께)를 규정하는 것이며, 110∼160keV가 바람직하다. 주입 에너지 100keV 이상으로 하면, GaN 박막(13a)의 막 두께를 500nm 이상으로 할 수 있다. 한편, 160keV 초과로 하면, 주입 데미지가 커져 박리된 박막의 결정성의 열화를 초래할 우려가 있다.
또, 도즈량은 1.0×1017∼3.0×1017atom/cm2인 것이 바람직하다. 이것에 의해, GaN막(13) 중에 박리층(취화층)이 되는 이온 주입 영역(13ion)을 형성할 수 있고, 또한 GaN막 담지체의 온도 상승을 억제할 수 있다. 또한, 이온 주입 온도는 실온이며, 고온으로 되면 GaN막 담지체가 파단할 우려가 있기 때문에, GaN막 담지체를 냉각해도 된다.
여기에서, 상기 이온 주입 처리는, 공정 3에서 GaN막(13)을 형성한 채의 GaN막 담지체에 대해 실시해도 되지만, 형성한 채의 GaN막(13)의 표면이 거칠면 그 표면 요철에 대응하여 이온 주입 깊이가 불균일하게 되어, 박리 후의 GaN 박막(13a)의 박리면(표면)의 요철이 커져 버린다.
그래서, 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술평균 거칠기가 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.2nm 이하가 되도록 평활하게 하면 좋다.
예를 들면, 공정 3에서 형성한 GaN막(13) 표면을 CMP 등에 의한 연마 및/또는 에칭하여 산술평균 거칠기(Ra)가 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.2nm 이하가 되도록 평활하게 하면 좋다.
또는, 상기 GaN막(13)(즉 성막한 채, 혹은 연마 및/또는 에칭하여 평활하게 한 GaN막(13)) 위에 본드층으로서 산화실리콘막을 형성한 경우에는, 이 산화실리콘막 표면을 CMP 등에 의한 연마 및/또는 에칭하여 산술평균 거칠기(Ra)가 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.2nm 이하가 되도록 평활하게 하면 좋다. GaN막(13)의 두께가 얇고, 연마 등에서의 평탄화가 곤란한 경우에 특히 유효하다.
이상과 같이 GaN막 담지체의 이온 주입을 예정하는 면(즉, GaN막(13) 또는 상기 본드층으로서의 산화실리콘막 표면)을 평활하게 함으로써, 다음에 행하는 이온 주입 처리에 있어서의 이온 주입 깊이를 일정하게 할 수 있고, 나아가서는 지지 기판(12)과 맞붙인 후에 박리시킨 경우에 표면이 평활한(표면 거칠기가 작은) 박리 전사층(GaN 박막(13a))을 얻을 수 있다.
(공정 5: GaN막 담지체와 지지 기판(12)의 맞붙임 접합 공정)
다음에 상기 이온 주입한 GaN막 담지체의 GaN막(13)측 표면과 지지 기판(12)을 맞붙여 접합한다(도 1(e)).
여기에서, 본드층(산화실리콘막)을 형성하지 않은 GaN막 담지체와 지지 기판(12)의 맞붙임의 경우, GaN막 담지체의 GaN막(13) 표면(N면)과 지지 기판(12) 표면이 접합하게 된다. 즉 C면 사파이어 기판(11)/표면 처리층(11a)/(GaN 버퍼층)/GaN막(13)(N면)/지지 기판(12)의 적층 구조가 된다.
또, 본드층(산화실리콘막)을 적어도 어느 하나의 표면에 형성하고 있는 GaN막 담지체와 지지 기판(12)의 맞붙임의 경우, GaN막 담지체의 GaN막(13) 표면(N면)과 지지 기판(12) 표면이 그것들의 사이에 본드층(산화실리콘막)이 개재하여 접합되게 된다. 즉 C면 사파이어 기판(11)/표면 처리층(11a)/(GaN 버퍼층)/GaN막(13)(N면)/본드층(산화실리콘막)/지지 기판(12)의 적층 구조가 된다.
또한, 이 맞붙임의 전에, GaN막 담지체의 이온 주입면, 지지 기판(12)의 접합면의 양쪽 혹은 한쪽에 표면 활성화 처리로서 플라즈마 처리를 시행하는 것이 바람직하다.
예를 들면, 일반적인 평행 평판형 플라즈마 챔버에, 표면 활성화 처리하는 GaN막 담지체 및/또는 지지 기판(12)을 세팅하고, 13.56MHz, 100W 정도의 고주파를 인가하고, 프로세스 가스로서 Ar, N2, O2 등을 도입하여 처리하면 된다. 처리 시간은 5∼30초로 한다. 이것에 의해, 대상의 기판 표면이 활성화되어, 맞붙임 후의 접합 강도가 증대한다.
또, 첩합 후는 200∼300℃ 정도의 어닐링을 실시함으로써, 보다 강고한 접합이 형성된다.
(공정 6: GaN 박막의 박리, 전사 공정)
다음에, 상기 GaN막(13)에 있어서의 이온 주입 영역(13ion)에서 박리시켜 GaN 박막(13a)을 지지 기판(12) 위에 전사한다(도 1(f)).
박리 처리는 이온 주입 박리법으로 일반적으로 행해지는 처리이면 되고, 예를 들면, 블레이드를 삽입하는 등의 기계 박리 외에, 레이저광 조사 등의 광 박리, 그 밖에 제트 수류나 초음파 등의 물리적 충격 박리가 적용 가능하다.
이것에 의해, 표면이 Ga 극성 면으로 이루어지고 결정성이 양호하며 표면이 평활한 GaN 박막(13a)을 지지 기판(12) 위에 가지는 GaN 적층 기판(10)이 얻어진다.
또한, 박리 후의 전사한 GaN 박막(13a)의 표면은 충분히 평활하지만, 이 GaN 적층 기판(10)을 사용하는 디바이스의 요구 특성의 여하에 따라서는 연마 등으로 보다 평활하게 해도 된다. 또, 이 GaN 적층 기판(10)에 GaN막을 더 에피택셜 성장시킴으로써, 저결함이며 후막의 GaN 기판을 제조하는 것도 가능하다.
또한, GaN 적층 기판(10)의 GaN 박막(13a) 표면의 극성 면을 확인하는 방법은, 예를 들면, KOH 수용액에 의한 에칭 레이트의 차이를 보고 판단하면 된다. 즉 N면 쪽이 Ga면보다도 에칭 레이트가 크다. 예를 들면, 40℃, 2mol/L의 KOH 수용액에 45분 담갔을 경우, Ga면은 에칭되지 않지만, N면은 에칭되는 점에서 확인할 수 있다.
실시예
이하에, 실시예 및 비교예를 들어, 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[실시예 1]
이하의 조건으로 GaN 적층 기판을 제작했다.
(실시예 1-1)
직경 100mm, 두께 525㎛, 산술평균 거칠기(Ra) 0.3nm, C축 오프 각도 3도의 C면 사파이어 기판을 준비했다. 이 기판을 RCA 세정으로 세정한 후, MOCVD 장치로, 기판 온도 900℃의 고온 질화 처리(프로세스 가스: 순질소)를 30분 실시하고, 계속해서 기판 온도 400℃에서 GaN 버퍼층을 두께 20nm 성막한 후에, 또한 기판 온도 1050℃에서, 프로세스 가스: TMG 및 NH3을 사용하여 에피택셜 성장시켜 GaN막을 2㎛ 성막했다. 그 GaN막의 산술평균 거칠기(Ra)는 8nm이었다.
이어서, 이 GaN막 위에 플라즈마 CVD법에 의해 두께 1㎛의 산화실리콘막을 성막한 후, CMP 장치로 이 산화실리콘막을 200nm까지 연마했다. 얻어진 GaN막 담지체의 산술평균 거칠기(Ra)는 0.3nm이었다.
다음에, 이 GaN막 담지체의 산화실리콘막 표면으로부터 수소 분자 이온 H2 +를, 주입 에너지 160keV, 도즈량 3.0×10+17atom/cm2로 이온 주입했다.
다음에, 직경 100mm, 두께 525㎛의 Si 기판을 준비하고, Si 기판 위에 두께 300nm의 열 산화막을 형성했다. 열 산화막 형성 후의 Si 기판의 산술평균 거칠기는 Ra=0.5nm이었다.
이 Si 기판, 상기 GaN막 담지체 각각의 열 산화막, 산화실리콘막(이온 주입면) 표면에 대해 Ar 플라즈마 처리를 실시했다. 이어서, Ar 플라즈마 처리면끼리를 첩합한 후, 질소 분위기하에서 200℃에서 12시간 어닐링했다. 어닐링 후, GaN막의 이온 주입 영역에 금속 블레이드를 끼워 넣어 박리를 행하고, Si 기판 위에 GaN 박막을 전사하여 GaN 적층 기판을 얻었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술평균 거칠기(Ra)는 8nm이었다. 또, 얻어진 GaN 적층 기판의 GaN 박막에 대해 X선 로킹 커브법에 의해 결정성을 평가했다. 상세하게는, X선 회절에 의해 상기 GaN 박막의 GaN(0002)면 반사의 로킹 커브(ω 스캔)에 있어서의 틸트 분포(반가폭)를 구한 바, 300arcsec로 양호한 결정성을 보였다.
또, GaN 박막의 표면의 극성 면의 확인으로서, 샘플을 40℃, 2mol/L의 KOH 수용액에 45분 담근 후, 표면을 관찰한 바, GaN 박막 표면은 에칭되지 않고, GaN 박막 표면이 Ga면으로 되어 있는 것을 알았다.
(실시예 1-2)
실시예 1-1에 있어서, 두께 2㎛의 GaN막을 에피택셜 성장시킨 후, 이 GaN막 표면을 CMP 연마하여 그 표면의 산술평균 거칠기(Ra)를 0.2nm로 하고, 그대로 전사 했다. 그 이외는 실시예 1-1과 동일하게 하여 GaN 적층 기판을 얻었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술평균 거칠기(Ra)는 0.3nm이었다. 또, 얻어진 GaN 적층 기판의 GaN 박막에 대해 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가한 바, FWHM250arcsec가 되어, 실시예 1과 동등한 결정성을 보였다.
또, 실시예 1-1과 동일하게 하여 GaN 박막의 표면의 극성 면을 확인한 바, Ga면으로 되어 있었다.
(비교예 1-1)
실시예 1-1에 있어서, C면 사파이어 기판의 c축 오프 각도를 0.05도(산술평균 거칠기(Ra) 0.3nm)로 한 것을 사용하고, 그 이외는 실시예 1-1과 동일하게 하여 GaN 적층 기판을 얻었다. 또한, GaN막 성막 후의 이 GaN막 산술평균 거칠기(Ra)는 60nm이며, 산화실리콘막 CMP 연마 후의 GaN막 담지체의 산술평균 거칠기(Ra)는 0.2nm이었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술평균 거칠기(Ra)는 60nm이었다. 또, 얻어진 GaN 적층 기판의 GaN 박막에 대해 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가한 바, FWHM600arcsec로 되어, 결정성이 악화되었다.
또, 실시예 1-1과 동일하게 하여 GaN 박막의 표면의 극성 면을 확인한 바, Ga면으로 되어 있었다.
(비교예 1-2)
실시예 1-1에 있어서, C면 사파이어 기판의 c축 오프 각도를 6도(산술평균 거칠기(Ra) 0.3nm)로 한 것을 사용하고, 그 이외는 실시예 1-1과 동일하게 하여 GaN 적층 기판을 얻었다. 또한, GaN막 성막 후의 이 GaN막 산술평균 거칠기(Ra)는 80nm이며, 산화실리콘막 CMP 연마 후의 GaN막 담지체의 산술평균 거칠기(Ra)는 0.3nm이었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술평균 거칠기(Ra)는 80nm이었다. 또, 얻어진 GaN 적층 기판의 GaN 박막에 대해 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가한 바, FWHM800arcsec로 되어, 결정성이 악화되었다.
또, 실시예 1-1과 동일하게 하여 GaN 박막의 표면의 극성 면을 확인한 바, Ga면으로 되어 있었다.
이상의 결과를 표 1에 나타낸다. 본 발명에 의하면, 우수한 평활성과 결정성을 가지는 GaN 적층 기판이 얻어지는 것이 밝혀졌다. 또한, 표 중의 표면 거칠기(Ra)는 산술평균 거칠기(Ra)이다.
또한, 지금까지 본 발명을 상기 실시형태를 가지고 설명해 왔지만, 본 발명은 이 실시형태에 한정되는 것은 아니며, 다른 실시형태, 추가, 변경, 삭제 등, 당업자가 착상할 수 있는 범위 내에서 변경할 수 있고, 어느 태양에서도 본 발명의 작용 효과를 발휘하는 한, 본 발명의 범위에 포함되는 것이다.
10 GaN 복합 기판
11 C면 사파이어 기판
11a 표면 처리층
12 지지 기판
13 GaN막
13a GaN 박막
13ion 이온 주입 영역

Claims (10)

  1. 오프 각도 0.5∼5도의 C면 사파이어 기판의 800∼1000℃에서의 고온 질화 처리 및/또는 이 C면 사파이어 기판 위로의 결정성 AlN의 퇴적 처리를 행하여 상기 C면 사파이어 기판을 표면 처리하는 공정과,
    상기 표면 처리된 C면 사파이어 기판의 표면 위에 GaN을 에피택셜 성장시켜 표면이 N극성 면으로 이루어지는 GaN막 담지체를 제작하는 공정과,
    상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과,
    상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 맞붙임 접합하는 공정과,
    상기 GaN막에 있어서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 위에 전사하고, 표면이 Ga 극성 면으로 이루어지는 GaN 박막을 지지 기판 위에 가지는 GaN 적층 기판을 얻는 공정
    을 가지는 GaN 적층 기판의 제조 방법.
  2. 제1항에 있어서, 상기 GaN 에피택셜 성장이 상기 고온 질화 처리보다도 고온에서 행해지는 GaN 적층 기판의 제조 방법.
  3. 제1항에 있어서, MOCVD법에 의해 상기 GaN의 에피택셜 성장을 행하는 GaN 적층 기판의 제조 방법.
  4. 제1항에 있어서, 상기 C면 사파이어 기판을 표면 처리한 후, 700℃ 이하에서 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 위에 상기 GaN 에피택셜 성장을 행하는 GaN 적층 기판의 제조 방법.
  5. 제4항에 있어서, 상기 GaN 버퍼층의 두께가 15∼30nm인 GaN 적층 기판의 제조 방법.
  6. 제1항에 있어서, 상기 에피택셜 성장에 의해 GaN막을 형성한 후, 또한 이 GaN막 위에 산화실리콘막을 형성하여 상기 GaN막 담지체로 하는 GaN 적층 기판의 제조 방법.
  7. 제1항에 있어서, 또한, 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술평균 거칠기(Ra) 0.3nm 이하로 평활하게 하는 GaN 적층 기판의 제조 방법.
  8. 제1항에 있어서, 상기 이온 주입이 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용한, 주입 에너지 100∼160keV, 도즈량 1.0×1017∼3.0×1017atom/cm2의 처리인 GaN 적층 기판의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 지지 기판이 Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 GaN 적층 기판의 제조 방법.
  10. 제9항에 있어서, 상기 지지 기판은 GaN막 담지체와의 접합면에 산화실리콘막을 형성한 것인(단, 지지 기판이 SiO2로 이루어지는 경우를 제외함) GaN 적층 기판의 제조 방법.
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