WO2019240113A1 - ＧａＮ積層基板の製造方法 - Google Patents

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gan
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laminated substrate
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有郎 関山
芳宏 久保田
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信越化学工業株式会社
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    • Y10T156/1967—Cutting delaminating means

Definitions

  • the present invention relates to a method for manufacturing a GaN laminated substrate whose surface is made of a Ga polar face (Ga face).
  • Crystalline GaN has a wider band gap than Si and GaAs and is promising for high-speed and high-power device applications.
  • a bulk GaN substrate having good crystallinity is a factor that hinders its spread because it has a small diameter and is very expensive.
  • GaN is heteroepitaxially grown on an AlN substrate or Al 2 O 3 (sapphire) substrate by hydride vapor phase epitaxy (HVPE), metal organic vapor phase epitaxy (MOCVD), or the like.
  • HVPE hydride vapor phase epitaxy
  • MOCVD metal organic vapor phase epitaxy
  • a laminated substrate in which a GaN thin film is formed on a Si substrate which is widely spread as a semiconductor material, can obtain excellent basic characteristics of GaN and apply advanced process technology for Si semiconductor devices. Therefore, it is highly expected as a substrate for high-performance devices.
  • a thick buffer layer is indispensable between the Si substrate and the GaN thin film in order to obtain good crystalline GaN.
  • warpage occurs as a laminated substrate due to a large difference in thermal expansion coefficient between the GaN film and the Si substrate, and the warpage increases as the GaN film thickness increases, causing various defects. That is, when the warpage of the multilayer substrate increases, there is a problem that the multilayer substrate eventually breaks.
  • various problems occur in the semiconductor device process. In particular, it becomes a serious problem in the fine processing exposure process. Therefore, it was necessary to insert a thick buffer layer having a linear expansion coefficient between these two materials between the Si substrate and the GaN thin film in order to alleviate this warpage. Further, with this method, it is difficult to increase the thickness of the GaN layer having good characteristics on the multilayer substrate.
  • a method of manufacturing a GaN laminated substrate by transfer according to the following procedure is conceivable. That is, first, a first substrate is prepared, and a GaN film having a certain thickness or more is epitaxially grown on the surface. Next, ion implantation is performed on the substrate to form an embrittlement layer (ion implantation region) at a certain depth from the surface. After this substrate is bonded to the second substrate, the embrittled layer is peeled off, and the GaN thin film is transferred to the second substrate to obtain a GaN laminated substrate.
  • embrittlement layer ion implantation region
  • the growth surface (front surface) side is a Ga polar surface (hereinafter referred to as Ga surface). Therefore, the ion-implanted surface side is a Ga surface, and the surface after peeling and transferring onto the second substrate is an N-polar surface (N surface).
  • the GaN thin film transferred to the second substrate needs to be bonded again to the third substrate and transferred to form a Ga surface. was there.
  • Patent Document 1 Japanese Patent Application Publication No. 2016-511934 (Patent Document 1) is given as a prior art related to the present invention.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a GaN laminated substrate that obtains a GaN laminated substrate with good crystallinity having a Ga surface as a surface by a single transfer process.
  • the present invention provides the following method for manufacturing a GaN laminated substrate.
  • the C-plane sapphire substrate is subjected to high-temperature nitridation treatment at 800 to 1000 ° C. and / or deposition of crystalline AlN on the C-plane sapphire substrate at an off angle of 0.5 to 5 degrees.
  • Processing step; GaN is epitaxially grown on the surface of the surface-treated C-plane sapphire substrate to produce a GaN film carrier having an N-polar surface.
  • the ion implantation uses hydrogen ions (H + ) and / or hydrogen molecular ions (H 2 + ), implantation energy of 100 to 160 keV, and dose of 1.0 ⁇ 10 17 to 3.0 ⁇ 10 17 atoms / cm 2.
  • a predetermined surface treatment is performed on a C-plane sapphire substrate having a predetermined off-angle, and GaN is epitaxially grown on the substrate to form a GaN film with good crystallinity having an N-polar surface. Therefore, it is possible to obtain a GaN laminated substrate whose surface is a Ga polar surface by one transfer.
  • the process cost can be reduced by reducing the number of times of transfer compared to the prior art. Furthermore, it is possible to reduce the GaN film that disappears due to the transfer, and it is possible to reduce the material cost.
  • the number of times of transfer can be reduced as compared with the conventional case, and this can be suppressed.
  • a substrate having an epitaxial film which is easily increased in diameter is used as a donor substrate for GaN thin film transfer, the cost and the large diameter are reduced compared with the case where an expensive and small-diameter bulk GaN substrate is used as a donor substrate.
  • a GaN laminated substrate is obtained.
  • a GaN laminated substrate having a Ga polar surface on the surface obtained by the present invention can be used as a GaN template substrate, and a GaN substrate having a high withstand voltage and high characteristics can be obtained by epitaxially forming GaN.
  • FIG. 1 It is a figure which shows the manufacturing process in one Embodiment of the manufacturing method of the GaN laminated substrate which concerns on this invention, (a) is preparation of a C surface sapphire substrate and a support substrate, (b) is the surface treatment of a C surface sapphire substrate, ( c) is GaN epitaxial growth, (d) is ion implantation treatment, (e) is bonded bonding, and (f) is peeling transfer of a GaN thin film.
  • the method for producing a GaN laminated substrate according to the present invention includes a high-temperature nitridation treatment at 800 to 1000 ° C. of a C-plane sapphire substrate with an off angle of 0.5 to 5 degrees and / or crystalline AlN on the C-plane sapphire substrate.
  • a GaN laminated substrate having a GaN thin film having a Ga polar surface on the support substrate is obtained by peeling the film at the ion implantation region and transferring the GaN thin film onto the support substrate. It is characterized in that it has a degree, the.
  • the method for manufacturing a GaN laminated substrate according to the present invention includes (a) a C-plane sapphire substrate and supporting substrate preparation step (step 1), and (b) a C-plane sapphire substrate surface treatment step (step). 2), (c) GaN epitaxial growth process (process 3), (d) ion implantation process (process 4), (e) bonding and bonding process (process 5), (f) GaN thin film peeling and transfer process (process) The processing is performed in the order of 6).
  • Step 1 Preparation of C-plane sapphire substrate and support substrate
  • a C-plane sapphire substrate 11 and a support substrate 12 are prepared (FIG. 1A).
  • the C-plane sapphire substrate 11 is a substrate made of sapphire ( ⁇ -Al 2 O 3 ) with the C-plane ((0001) plane) as the substrate plane.
  • the c-axis sapphire substrate 11 has a c-axis off angle (hereinafter referred to as an off angle) of 0.5 to 5 degrees, preferably 2 to 3 degrees.
  • the surface of the GaN film 13 subsequently formed on the C-plane sapphire substrate 11 becomes an N-polar plane (hereinafter referred to as an N-plane) and has good smoothness and crystallinity.
  • N-plane N-polar plane
  • the GaN thin film 13a as the transfer thin film has excellent smoothness.
  • the off-angle is the angle when the substrate surface (surface to be crystal-grown) is slightly tilted from the closest surface in a specific direction
  • the c-axis off-angle is the c-plane sapphire substrate 11 c.
  • arithmetic mean roughness Ra JIS B0601: 2013, the same below
  • arithmetic mean roughness Ra JIS B0601: 2013, the same below
  • the support substrate 12 is a substrate that finally supports the GaN thin film 13a, and is preferably made of Si, Al 2 O 3 , SiC, AlN, or SiO 2 .
  • the constituent material may be appropriately selected according to the use of a semiconductor device manufactured using the obtained GaN laminated substrate.
  • the arithmetic average roughness Ra of the surface of the support substrate 12 is preferably 0.5 nm or less. As a result, stronger bonding is possible when the C-plane sapphire substrate 11 and the GaN layer carrier having the GaN layer 13 are bonded.
  • a bond film made of silicon oxide (SiOx thin film, where 0 ⁇ x ⁇ 2) may be provided on the outermost layer of the support substrate 12 (except when the support substrate 12 is made of SiO 2 ). Furthermore, when the surface roughness of the support substrate 12 itself is not sufficiently small (for example, when the arithmetic average roughness Ra of the surface of the support substrate 12 is more than 0.5 nm), this bond film is removed by chemical mechanical polishing (CMP) or the like. The surface may be smoothed by treatment. Thereby, the joint strength between the C-plane sapphire substrate 11 and the GaN layer carrier having the GaN layer 13 can be further increased.
  • the film thickness of this bond film is preferably about 300 to 1000 nm.
  • FIG. 1B the surface treatment of the C-plane sapphire substrate 11 is performed. That is, a high-temperature nitriding process is performed on the C-plane sapphire substrate 11 at 800 to 1000 ° C. and / or crystalline AlN is deposited on the C-plane sapphire substrate 11.
  • the high-temperature nitriding treatment of the C-plane sapphire substrate 11 is performed at a temperature slightly lower than the film formation temperature of the GaN epitaxial growth performed thereafter in the nitrogen-containing atmosphere, specifically, 800 to 1000 ° C.
  • an AlN film is formed on the surface of the C-plane sapphire substrate 11 as the surface treatment layer 11a.
  • This process is preferably performed in situ in the same processing chamber of the MOCVD apparatus for epitaxially growing the GaN film, and is slightly lower than the deposition temperature (1050 to 1100 ° C.) for GaN epitaxial growth (800 to 100 ° C.). 1000 ° C.).
  • the processing temperature is less than 800 ° C.
  • the N-pole growth of the GaN film does not occur, and if it exceeds 1000 ° C., the smoothness deteriorates due to the epitaxial growth of GaN performed thereafter.
  • ammonia gas can also be used. By using ammonia gas, more active N atoms are generated, and the surface morphology (crystal structure) of the GaN film can be improved.
  • the high temperature nitriding treatment time is preferably about 30 seconds to 30 minutes. By extending the processing time, the surface morphology (crystal structure) of the GaN film can be improved.
  • the deposition process of crystalline AlN on the C-plane sapphire substrate 11 is performed as a surface treatment layer 11a on the C-plane sapphire substrate 11 by chemical vapor deposition (CVD) or physical vapor deposition (PVD). A crystalline AlN film is formed. This deposition process may be performed under conditions that allow the surface of the C-plane sapphire substrate 11 to be covered with a crystalline AlN film (surface treatment layer 11a).
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • GaN is epitaxially grown on the surface of the surface-treated C-plane sapphire substrate 11 to form a GaN film 13 having an N-polar surface, thereby producing a GaN film carrier.
  • Known epitaxial growth methods for GaN films include molecular beam epitaxy (MBE), hydride vapor phase epitaxy (HVPE), and metal organic vapor phase epitaxy (MOCVD).
  • MBE molecular beam epitaxy
  • HVPE hydride vapor phase epitaxy
  • MOCVD metal organic vapor phase epitaxy
  • the epitaxial growth of the GaN film 13 by the MOCVD method is preferably performed at a higher temperature (that is, higher than 1000 ° C.) than the high temperature nitridation process in the above step 2, and the film quality of the GaN film 13 and the film formation speed can be balanced. More than 1 ° C. and 1100 ° C. or less is suitable.
  • the process gas may be trimethylgallium (TMG) and ammonia (NH 3 ), and hydrogen may be used as the carrier gas.
  • TMG trimethylgallium
  • NH 3 ammonia
  • the thickness of the GaN film 13 depends on the thickness of the GaN thin film 13a to be finally obtained, and is, for example, 0.5 to 10 ⁇ m.
  • a GaN buffer layer is formed at a low temperature, for example, 700 ° C. or lower, and then GaN epitaxial growth is performed on the GaN buffer layer by the MOCVD method, thereby forming a GaN film 13. It is preferable to form.
  • the GaN film 13 on the buffer layer does not grow N pole well if the film formation temperature is higher than 700 ° C., and the film formation itself does not proceed below 400 ° C. It is preferable to form the film at 700 ° C., more preferably at 400 to 600 ° C. Further, if the thickness of the GaN buffer layer is too thin, the buffer effect may not be obtained, and if it is too thick, the film quality may be deteriorated. Therefore, the thickness is preferably 15 to 30 nm, more preferably 20 to 25 nm.
  • the GaN film 13 whose surface is an N plane and has a very good crystallinity is formed on the C-plane sapphire substrate 11 (up to this point, FIG. 1C).
  • the surface of a compound semiconductor crystal such as GaN has polarity.
  • a single-crystal GaN film composed of the constituent elements Ga and N is inevitably composed (terminated) of Ga atoms.
  • Polar face with exposed bonds (Ga polar face (also referred to as Ga face)) and polar face consisting of N atoms (terminated) with exposed unbonded hands of N atoms (N polar face (also referred to as N face)) ).
  • the crystal structure of GaN is a hexagonal system, and its polar face appears on the closest surface of the crystal lattice.
  • the close-packed surface of the hexagonal compound semiconductor crystal is the ⁇ 0001 ⁇ plane, but the (0001) plane and the (000-1) plane are not equivalent, the former is the plane where the cation atoms are exposed, and the latter is the anion atoms.
  • the (0001) plane is the Ga plane and the (000-1) plane is the N plane.
  • a silicon oxide (SiOx, where 0 ⁇ x ⁇ 2) film is further formed on the GaN film 13 as a bond layer for bonding to the support substrate 12.
  • a GaN film carrier may be used.
  • the thickness of the silicon oxide film is preferably 200 to 1000 nm.
  • the implantation energy defines the ion implantation depth (that is, the film thickness of the release film (GaN thin film 13a)), and is preferably 110 to 160 keV.
  • the film thickness of the GaN thin film 13a can be 500 nm or more.
  • the implantation damage becomes large, and the crystallinity of the peeled thin film may be deteriorated.
  • the dose is preferably 1.0 ⁇ 10 17 to 3.0 ⁇ 10 17 atoms / cm 2 .
  • an ion implantation region 13 ion that becomes a release layer (brittle layer) can be formed in the GaN film 13, and the temperature rise of the GaN film carrier can be suppressed.
  • the ion implantation temperature is room temperature, and the GaN film carrier may be broken at a high temperature. Therefore, the GaN film carrier may be cooled.
  • the ion implantation treatment may be performed on the GaN film carrier with the GaN film 13 formed in Step 3, but if the surface of the GaN film 13 as formed is rough, Correspondingly, the ion implantation depth becomes non-uniform, and the unevenness of the peeling surface (surface) of the GaN thin film 13a after peeling becomes large.
  • the ion implantation surface of the GaN film carrier may be smoothed so that the arithmetic average roughness is preferably 0.3 nm or less, more preferably 0.2 nm or less.
  • the surface of the GaN film 13 formed in step 3 may be polished and / or etched by CMP or the like so that the arithmetic average roughness Ra is preferably 0.3 nm or less, more preferably 0.2 nm or less. .
  • the surface of the silicon oxide film is formed. Smoothing is performed by polishing and / or etching by CMP or the like so that the arithmetic average roughness Ra is preferably 0.3 nm or less, more preferably 0.2 nm or less. This is particularly effective when the GaN film 13 is thin and flattening by polishing or the like is difficult.
  • the ion implantation depth in the next ion implantation process is performed.
  • a peeling transfer layer (GaN thin film 13a) having a smooth surface (small surface roughness) can be obtained when it is peeled after being bonded to the support substrate 12.
  • the surface of the GaN film 13 (N surface) of the GaN film carrier and the surface of the support substrate 12 are bonded.
  • a laminated structure of C-plane sapphire substrate 11 / surface treatment layer 11a / (GaN buffer layer) / GaN film 13 (N-plane) / support substrate 12 is formed.
  • the GaN film 13 surface (N surface) of the GaN film carrier and the support substrate 12 surfaces are bonded with a bond layer (silicon oxide film) interposed therebetween. That is, a laminated structure of C-plane sapphire substrate 11 / surface treatment layer 11a / (GaN buffer layer) / GaN film 13 (N-plane) / bond layer (silicon oxide film) / support substrate 12 is formed.
  • a GaN film carrier to be surface-activated and / or a support substrate 12 is set in a general parallel plate plasma chamber, a high frequency of about 13.56 MHz and 100 W is applied, and Ar, N 2 are used as process gases. , O 2 and the like may be introduced for processing.
  • the processing time is 5 to 30 seconds. Thereby, the target substrate surface is activated and the bonding strength after bonding is increased. Further, after bonding, annealing at about 200 to 300 ° C. is performed to form a stronger bond.
  • Step 6 GaN thin film peeling and transfer step
  • the GaN thin film 13a is transferred onto the support substrate 12 by peeling off at the ion implantation region 13 ion in the GaN film 13 (FIG. 1 (f)).
  • the peeling process may be a process generally performed by an ion implantation peeling method, for example, mechanical peeling such as inserting a blade, light peeling such as laser light irradiation, and other physical processes such as jet water flow and ultrasonic waves. Impact stripping is applicable.
  • the GaN laminated substrate 10 having the GaN thin film 13a on the support substrate 12 having a Ga polar face and a good crystallinity and a smooth surface is obtained.
  • the surface of the transferred GaN thin film 13a after the peeling is sufficiently smooth, it may be smoothed by polishing or the like depending on the required characteristics of the device using the GaN laminated substrate 10. It is also possible to produce a thick GaN substrate with low defects by further epitaxially growing a GaN film on the GaN laminated substrate 10.
  • the method for confirming the polar surface of the surface of the GaN thin film 13a of the GaN laminated substrate 10 may be determined by, for example, looking at the difference in the etching rate due to the KOH aqueous solution. That is, the N surface has a higher etching rate than the Ga surface. For example, when immersed in an aqueous solution of KOH at 40 ° C. and 2 mol / L for 45 minutes, the Ga surface is not etched, but the N surface is etched.
  • Example 1 A GaN laminated substrate was produced under the following conditions.
  • Example 1-1 A C-plane sapphire substrate having a diameter of 100 mm, a thickness of 525 ⁇ m, an arithmetic average roughness Ra of 0.3 nm, and a C-axis off angle of 3 degrees was prepared. After this substrate is cleaned by RCA cleaning, high-temperature nitriding treatment (process gas: pure nitrogen) at a substrate temperature of 900 ° C. is performed for 30 minutes in an MOCVD apparatus, and then the GaN buffer layer is formed to a thickness of 20 nm at a substrate temperature of 400 ° C.
  • process gas pure nitrogen
  • a GaN film having a thickness of 2 ⁇ m was formed by epitaxial growth using a process gas: TMG and NH 3 at a substrate temperature of 1050 ° C.
  • the arithmetic average roughness Ra of the GaN film was 8 nm.
  • the silicon oxide film was polished to 200 nm by a CMP apparatus.
  • the arithmetic average roughness Ra of the obtained GaN film carrier was 0.3 nm.
  • H 2 + hydrogen molecular ions H 2 + were ion-implanted from the surface of the silicon oxide film of the GaN film carrier with an implantation energy of 160 keV and a dose of 3.0 ⁇ 10 +17 atoms / cm 2 .
  • a Si substrate having a diameter of 100 mm and a thickness of 525 ⁇ m was prepared, and a thermal oxide film having a thickness of 300 nm was formed on the Si substrate.
  • Ar plasma treatment was performed on the Si substrate, the thermal oxide film of each of the GaN film carriers, and the surface of the silicon oxide film (ion implantation surface).
  • annealing was performed at 200 ° C. for 12 hours in a nitrogen atmosphere.
  • a metal blade was inserted into the ion-implanted region of the GaN film for peeling, and the GaN thin film was transferred onto the Si substrate to obtain a GaN laminated substrate.
  • the arithmetic average roughness Ra of the GaN thin film surface of the obtained GaN laminated substrate was 8 nm. Further, the crystallinity of the GaN thin film of the obtained GaN laminated substrate was evaluated by an X-ray rocking curve method.
  • Example 1-2 In Example 1-1, after a GaN film having a thickness of 2 ⁇ m was epitaxially grown, the surface of the GaN film was subjected to CMP to make the arithmetic average roughness Ra of the surface 0.2 nm, and transferred as it was. Otherwise, a GaN laminated substrate was obtained in the same manner as in Example 1-1. The arithmetic average roughness Ra of the GaN thin film surface of the obtained GaN laminated substrate was 0.3 nm. Further, when the crystallinity of the GaN thin film of the obtained GaN laminated substrate was evaluated by the X-ray rocking curve method in the same manner as in Example 1-1, the result was FWHM250 arcsec, which showed the same crystallinity as in Example 1. Further, when the polar face of the surface of the GaN thin film was confirmed in the same manner as in Example 1-1, it was a Ga face.
  • Example 1-1 a C-plane sapphire substrate with a c-axis off-angle of 0.05 degrees (arithmetic average roughness Ra 0.3 nm) was used, and other than that, GaN lamination was performed in the same manner as in Example 1-1. A substrate was obtained.
  • the GaN film arithmetic average roughness Ra after the GaN film formation was 60 nm
  • the arithmetic average roughness Ra of the GaN film carrier after the silicon oxide film CMP polishing was 0.2 nm.
  • the arithmetic average roughness Ra of the GaN thin film surface of the obtained GaN laminated substrate was 60 nm.
  • Example 1-1 a C-plane sapphire substrate having a c-axis off-angle of 6 degrees (arithmetic average roughness Ra 0.3 nm) was used, and other than that, a GaN laminated substrate was formed in the same manner as in Example 1-1. Obtained.
  • the GaN film arithmetic average roughness Ra after the GaN film was formed was 80 nm, and the arithmetic average roughness Ra of the GaN film carrier after the silicon oxide film CMP polishing was 0.3 nm.
  • the arithmetic average roughness Ra of the GaN thin film surface of the obtained GaN laminated substrate was 80 nm.
  • Example 1-1 when the crystallinity of the GaN thin film of the obtained GaN laminated substrate was evaluated by the X-ray rocking curve method in the same manner as in Example 1-1, FWHM800 arcsec was obtained, and the crystallinity deteriorated. Further, when the polar face of the surface of the GaN thin film was confirmed in the same manner as in Example 1-1, it was a Ga face.
  • GaN composite substrate 11 C-plane sapphire substrate 11a Surface treatment layer 12 Support substrate 13 GaN film 13a GaN thin film 13 ion ion implantation region

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Abstract

オフ角度０．５～５度のＣ面サファイア基板１１の８００～１０００℃での高温窒化処理を行って上記Ｃ面サファイア基板を表面処理する工程と、上記表面処理されたＣ面サファイア基板１１の表面上にＧａＮをエピタキシャル成長させて表面がＮ極性面からなるＧａＮ膜担持体を作製する工程と、上記ＧａＮ膜１３にイオン注入を行ってイオン注入領域１３ionを形成する工程と、上記イオン注入したＧａＮ膜担持体のＧａＮ膜側表面と支持基板１２とを貼り合わせて接合する工程と、上記ＧａＮ膜１３におけるイオン注入領域１３ionで剥離させてＧａＮ薄膜１３ａを支持基板１２上に転写して、表面がＧａ極性面からなるＧａＮ薄膜１３ａを支持基板１２上に有するＧａＮ積層基板１０を得る工程とを有するＧａＮ積層基板の製造方法であり、一度の転写プロセスでＧａ面を表面とする結晶性のよいＧａＮ積層基板を得る。

Description

ＧａＮ積層基板の製造方法
　本発明は、表面がＧａ極性面（Ｇａ面）からなるＧａＮ積層基板の製造方法に関する。
　結晶性ＧａＮはＳｉやＧａＡｓに比べ広いバンドギャップを有し、高速高パワーデバイス用途として有望である。しかしながら、中でも良好な結晶性を有するバルク（Ｂｕｌｋ）ＧａＮ基板は、口径が小さくかつ非常に高価であることからその普及を阻害する要因となっている。
　これに対し、ハイドライド気相成長法（ＨＶＰＥ法）や有機金属気相成長法（ＭＯＣＶＤ法）などによりＡｌＮ基板やＡｌ2Ｏ3（サファイア）基板上にＧａＮをヘテロエピタキシャル成長させることによって、比較的大口径のＧａＮ薄膜が得られているが、特性の余り高いものは得られていない。
　また、半導体材料として広く一般的に普及しているＳｉ基板上に、ＧａＮ薄膜を形成した積層基板は、ＧａＮの優れた基本特性が得られると共にＳｉ半導体デバイスの進歩的なプロセス技術を適用することができることから高性能デバイス用基板として非常に期待される。
　ここで、Ｓｉ基板上にＧａＮ薄膜を形成する手法としては、Ｓｉ<１１１>面上に直接ヘテロエピタキシャル成長法でＧａＮを成膜する手法が開発されており、既に直径２００ｍｍの大口径基板も実用化されている。
　しかしながら、この手法では、良好な結晶性のＧａＮを得るには、Ｓｉ基板とＧａＮ薄膜の間に厚いバッファー層が不可欠である。何故ならば、ＧａＮ膜とＳｉ基板の熱膨張係数の大きな差異によって、積層基板として反りが発生し、ＧａＮ膜厚が厚くなるほどその反りは増大し、種々の欠陥が発生するという問題があった。即ち、積層基板の反りが増大すると、最終的には積層基板が破断するという問題があるが、破断に至らなくとも、半導体デバイスプロセスでは色々と問題が発生する。特に微細加工露光プロセスでは重大な問題となる。そこでこの反りを緩和すべくＳｉ基板とＧａＮ薄膜間に、これら２つの材料の中間の線膨張率を持った厚いバッファー層を挿入する必要があった。また、この手法では積層基板上で特性のよいＧａＮ層を厚くすることは困難であった。
　このような問題を解決する手法として、次のような手順による転写によるＧａＮ積層基板の製造方法が考えられる。
　即ち、まず第１の基板を準備し、表面に一定膜厚以上のＧａＮ膜をエピタキシャル成長させる。次に、この基板にイオン注入を行い、表面から一定深さのところに脆化層（イオン注入領域）を形成する。この基板を第２の基板に接合させた後、脆化層から剥離を行い、ＧａＮ薄膜を第２の基板に転写させてＧａＮ積層基板を得る。
　ここで、一般的なＧａＮのエピタキシャル成長（即ち、上記第１の基板上に形成したＧａＮエピタキシャル成長膜）では成長面（表面）側がＧａ極性面（以下、Ｇａ面）となる。よって、イオン注入面側がＧａ面となり、剥離して第２の基板上に転写した後の表面はＮ極性面（Ｎ面）となる。ここで、電子部品用途としてはデバイス製造面がＧａ面である必要があるため、第２の基板に転写されたＧａＮ薄膜を再度第３の基板へ接合し転写して表面がＧａ面とする必要があった。そこで、剥離して第２の基板上に転写した後の表面がＧａ面となる（つまり、第１の基板上のエピタキシャル成長面をＮ面とする）様な試みもこれまで多く検討されたが、通常Ｎ面でのエピタキシャル成長ではＧａＮ膜の結晶性が悪く、デバイス用途としての使用は困難であった。
　上記のＧａＮエピタキシャル成長の特性から、最終的なＧａＮ積層基板の成長面（表面）をＧａ面とする必要があるため、みすみすＧａＮ薄膜の転写を２回実施せざるを得ない状況にあった。このため、プロセスが繁雑となり、低歩留り、高コストの要因となっていた。
　なお、本発明に関連する先行技術として特表２０１６－５１１９３４号公報（特許文献１）が挙げられる。
特表２０１６－５１１９３４号公報
　本発明は、上記事情に鑑みなされたもので、一度の転写プロセスでＧａ面を表面とする結晶性のよいＧａＮ積層基板を得るＧａＮ積層基板の製造方法を提供することを目的とする。
　本発明は、上記目的を達成するため、下記のＧａＮ積層基板の製造方法を提供する。
１．
　オフ角度０．５～５度のＣ面サファイア基板の８００～１０００℃での高温窒化処理及び／又は該Ｃ面サファイア基板上への結晶性ＡｌＮの堆積処理を行って上記Ｃ面サファイア基板を表面処理する工程と、
　上記表面処理されたＣ面サファイア基板の表面上にＧａＮをエピタキシャル成長させて表面がＮ極性面からなるＧａＮ膜担持体を作製する工程と、
　上記ＧａＮ膜にイオン注入を行ってイオン注入領域を形成する工程と、
　上記イオン注入したＧａＮ膜担持体のＧａＮ膜側表面と支持基板とを貼り合わせて接合する工程と、
　上記ＧａＮ膜におけるイオン注入領域で剥離させてＧａＮ薄膜を支持基板上に転写して、表面がＧａ極性面からなるＧａＮ薄膜を支持基板上に有するＧａＮ積層基板を得る工程と
を有するＧａＮ積層基板の製造方法。
２．
　上記ＧａＮエピタキシャル成長が上記高温窒化処理よりも高温で行われる１記載のＧａＮ積層基板の製造方法。
３．
　ＭＯＣＶＤ法により上記ＧａＮのエピタキシャル成長を行う１又は２記載のＧａＮ積層基板の製造方法。
４．
　上記Ｃ面サファイア基板を表面処理した後、７００℃以下でＧａＮバッファー層を形成し、次いで該ＧａＮバッファー層上に上記ＧａＮエピタキシャル成長を行う１～３のいずれかに記載のＧａＮ積層基板の製造方法。
５．
　上記ＧａＮバッファー層の厚みが１５～３０ｎｍである４記載のＧａＮ積層基板の製造方法。
６．
　上記エピタキシャル成長によりＧａＮ膜を形成した後、更に該ＧａＮ膜上に酸化シリコン膜を形成して上記ＧａＮ膜担持体とする１～５のいずれかに記載のＧａＮ積層基板の製造方法。
７．
　更に、上記イオン注入前にＧａＮ膜担持体のイオン注入面を算術平均粗さＲａ０．３ｎｍ以下に平滑化する１～６のいずれかに記載のＧａＮ積層基板の製造方法。
８．
　上記イオン注入が水素イオン（Ｈ+）及び／又は水素分子イオン（Ｈ2 +）を用いた、注入エネルギー１００～１６０ｋｅＶ、ドーズ量１．０×１０17～３．０×１０17ａｔｏｍ／ｃｍ2の処理である１～７のいずれかに記載のＧａＮ積層基板の製造方法。
９．
　上記支持基板が、Ｓｉ、Ａｌ2Ｏ3、ＳｉＣ、ＡｌＮ又はＳｉＯ2からなる１～８のいずれかに記載のＧａＮ積層基板の製造方法。
１０．
　上記支持基板は、ＧａＮ膜担持体との接合面に酸化シリコン膜を形成したものである（ただし、支持基板がＳｉＯ2からなる場合を除く）９記載のＧａＮ積層基板の製造方法。
　本発明によれば、所定のオフ角度を有するＣ面サファイア基板について所定の表面処理を行い、その基板上にＧａＮエピタキシャル成長させることにより表面がＮ極性面からなる結晶性のよいＧａＮ膜を形成することができるため、１回の転写で表面がＧａ極性面からなるＧａＮ積層基板を得ることが可能となる。従来よりも転写回数を減らせることにより、プロセスコスト低減が可能となる。更に、転写で消失するＧａＮ膜を減らすことが可能となり、材料コストを低減させることが可能となる。また、膜厚の面内ばらつきや表面粗さが転写回数に応じて増大するところ、従来よりも転写回数を減らせるため、それを抑制することが可能となる。
　また本発明によれば、ＧａＮ薄膜転写のドナー基板として大口径化し易いエピタキシャル成膜した基板を使用するため、高価で小口径なバルクＧａＮ基板をドナー基板として使用する場合に比べて低コストかつ大口径のＧａＮ積層基板が得られる。本発明で得られた表面がＧａ極性面からなるＧａＮ積層基板はＧａＮテンプレート基板として、更にＧａＮのエピタキシャル成膜をすることにより高耐圧、高特性のＧａＮ基板を得ることができる。
本発明に係るＧａＮ積層基板の製造方法の一実施形態における製造工程を示す図であり、（ａ）はＣ面サファイア基板及び支持基板の準備、（ｂ）はＣ面サファイア基板の表面処理、（ｃ）はＧａＮエピタキシャル成長、（ｄ）はイオン注入処理、（ｅ）は貼り合わせ接合、（ｆ）はＧａＮ薄膜の剥離転写である。
　以下に、本発明に係るＧａＮ積層基板の製造方法について説明する。なお、ここでは数値範囲「Ａ～Ｂ」はその両端の数値を含むものであり、Ａ以上Ｂ以下を意味する。
　本発明に係るＧａＮ積層基板の製造方法は、オフ角度０．５～５度のＣ面サファイア基板の８００～１０００℃での高温窒化処理及び／又は該Ｃ面サファイア基板上への結晶性ＡｌＮの堆積処理を行って上記Ｃ面サファイア基板を表面処理する工程と、上記表面処理されたＣ面サファイア基板の表面上にＧａＮをエピタキシャル成長させて表面がＮ極性面からなるＧａＮ膜担持体を作製する工程と、上記ＧａＮ膜にイオン注入を行ってイオン注入領域を形成する工程と、上記イオン注入したＧａＮ膜担持体のＧａＮ膜側表面と支持基板とを貼り合わせて接合する工程と、上記ＧａＮ膜におけるイオン注入領域で剥離させてＧａＮ薄膜を支持基板上に転写して、表面がＧａ極性面からなるＧａＮ薄膜を支持基板上に有するＧａＮ積層基板を得る工程と、を有することを特徴とするものである。
　以下、本発明に係るＧａＮ積層基板の製造方法を図１に基づき詳細に説明する。
　本発明に係るＧａＮ積層基板の製造方法は、図１に示すように、（ａ）Ｃ面サファイア基板及び支持基板の準備工程（工程１）、（ｂ）Ｃ面サファイア基板の表面処理工程（工程２）、（ｃ）ＧａＮエピタキシャル成長工程（工程３）、（ｄ）イオン注入処理工程（工程４）、（ｅ）貼り合わせ接合工程（工程５）、（ｆ）ＧａＮ薄膜の剥離、転写工程（工程６）の順に処理を行うものである。
（工程１：Ｃ面サファイア基板及び支持基板の準備）
　まずＣ面サファイア基板１１と支持基板１２を準備する（図１（ａ））。
　ここで、Ｃ面サファイア基板１１は、Ｃ面（（０００１）面）を基板面とするサファイア（α－Ａｌ2Ｏ3）からなる基板である。また、Ｃ面サファイア基板１１のｃ軸オフ角度（以下、オフ角度）は、０．５～５度であり、２～３度であることが好ましい。オフ角度をこの範囲内とすることにより、この後にＣ面サファイア基板１１上に形成されるＧａＮ膜１３においてその表面がＮ極性面（以下、Ｎ面）となると共に平滑性が良好で結晶性がよいエピタキシャル成長膜となり、更にイオン注入剥離法によりこれの一部を剥離して支持基板１２に転写した場合にその転写薄膜であるＧａＮ薄膜１３ａが平滑性に優れたものとなる。なお、オフ角度とは基板表面（結晶成長させようとする面）を最密面から特定方向に微傾斜させた場合のその角度であり、ｃ軸オフ角度とは、Ｃ面サファイア基板１１のｃ軸（Ｃ面の法線軸）のａ軸方向への傾きの大きさをいう。
　また、Ｃ面サファイア基板１１表面の算術平均粗さＲａ（ＪＩＳ　Ｂ０６０１：２０１３、以下同じ）が０．５ｎｍ以下であることが好ましい。これにより、エピタキシャル成膜されるＧａＮ膜１３の表面が更に平滑になり、支持基板１２との貼り合わせ接合時により強固な接合が可能となる。
　支持基板１２は、最終的にＧａＮ薄膜１３ａを支持する基板であり、Ｓｉ、Ａｌ2Ｏ3、ＳｉＣ、ＡｌＮ又はＳｉＯ2からなることが好ましい。その構成材料は、得られたＧａＮ積層基板を用いて作製する半導体デバイスの用途に応じて適宜選定するとよい。
　支持基板１２表面の算術平均粗さＲａが０．５ｎｍ以下であることが好ましい。これによりＣ面サファイア基板１１とＧａＮ層１３を有するＧａＮ層担持体との接合時により強固な接合が可能となる。
　また、支持基板１２の最表層に酸化シリコン（ＳｉＯｘ薄膜、但し、０＜ｘ≦２）からなるボンド膜を設けてもよい（ただし、支持基板１２がＳｉＯ2からなる場合を除く）。更に、支持基板１２自体の表面粗さが十分に小さくない場合（例えば、支持基板１２表面の算術平均粗さＲａが０．５ｎｍ超の場合）、このボンド膜を化学機械研磨（ＣＭＰ）等により処理してその表面を平滑化してもよい。これにより、Ｃ面サファイア基板１１とＧａＮ層１３を有するＧａＮ層担持体との接合強度をより一層大きくすることができる。
　なお、このボンド膜の膜厚は、概ね３００～１０００ｎｍが好ましい。
（工程２：Ｃ面サファイア基板の表面処理）
　次に、Ｃ面サファイア基板１１の表面処理を行う（図１（ｂ））。
　即ち、Ｃ面サファイア基板１１の８００～１０００℃での高温窒化処理及び／又はＣ面サファイア基板１１上への結晶性ＡｌＮの堆積処理を行う。
　このうち、Ｃ面サファイア基板１１の高温窒化処理は、Ｃ面サファイア基板１１を窒素含有雰囲気中でこの後行われるＧａＮエピタキシャル成長の成膜温度よりもやや低い温度、具体的には８００～１０００℃に加熱してＣ面サファイア基板１１の表面に表面処理層１１ａとしてＡｌＮ膜を形成するものである。この処理は、好ましくはＧａＮ膜をエピタキシャル成長させるＭＯＣＶＤ装置の同一の処理室でインサイチュー（ｉｎ　ｓｉｔｕ）の状態で実施され、ＧａＮエピタキシャル成長の成膜温度（１０５０～１１００℃）よりやや低い温度（８００～１０００℃）で実行される。このとき、処理温度が８００℃未満となるとＧａＮ膜のＮ極成長が発生せず、更には１０００℃超ではこの後に行われるエピタキシャル成長のＧａＮ生成で平滑性が劣化する。また、プロセスガスとしては純窒素を使用するが、アンモニアガスを使用することもできる。アンモニアガスを使用することにより、より活性なＮ原子が発生し、ＧａＮ膜の表面形態（結晶構造）を改善できる。また、高温窒化処理時間は３０秒～３０分程度とするとよい。処理時間を長くすることで、ＧａＮ膜の表面形態（結晶構造）を改善可能である。
　Ｃ面サファイア基板１１上への結晶性ＡｌＮの堆積処理は、化学的気相成長法（ＣＶＤ法）又は物理的気相成長法（ＰＶＤ法）によりＣ面サファイア基板１１上に表面処理層１１ａとして結晶性ＡｌＮ膜を形成するものである。この堆積処理はＣ面サファイア基板１１表面を結晶性ＡｌＮ膜（表面処理層１１ａ）で被覆できる形成条件で行えばよい。
　なお、上記のようにＣ面サファイア基板１１上に表面処理層１１ａとして結晶性ＡｌＮ膜を堆積した後、ＧａＮエピタキシャル成長前に熱処理して結晶性ＡｌＮ膜を安定化させることが好ましい。
（工程３：ＧａＮエピタキシャル成長工程）
　次に、上記表面処理されたＣ面サファイア基板１１の表面上にＧａＮをエピタキシャル成長させて表面がＮ極性面からなるＧａＮ膜１３を形成し、ＧａＮ膜担持体を作製する。
　ＧａＮ膜のエピタキシャル成長法としては、分子線エピタキシャル（ＭＢＥ）法や、ハイドライド気相成長（ＨＶＰＥ）法、有機金属気相成長（ＭＯＣＶＤ）法が知られているが、サファイア基板１１上に直接低欠陥のＧａＮ薄膜を成長させるにはＭＯＣＶＤ法が最適であり好ましい。
　このとき、ＭＯＣＶＤ法によるＧａＮ膜１３のエピタキシャル成長が上記工程２における高温窒化処理よりも高温（即ち、１０００℃超）で行われることが好ましく、ＧａＮ膜１３の膜質と成膜速度のバランスがとれる１０００℃超１１００℃以下が好適である。また、プロセスガスはトリメチルガリウム（ＴＭＧ）及びアンモニア（ＮＨ3）を使用し、キャリアガスとして水素を使用するとよい。
　また、ＧａＮ膜１３の厚みは、最終的に得ようとするＧａＮ薄膜１３ａの厚さに応じるものであり、例えば０．５～１０μｍである。
　なお、工程２におけるＣ面サファイア基板１１を表面処理した後、低温、例えば７００℃以下でＧａＮバッファー層を形成し、次いでこのＧａＮバッファー層上に上記ＭＯＣＶＤ法によるＧａＮエピタキシャル成長を行い、ＧａＮ膜１３を形成することが好ましい。
　このとき、ＧａＮバッファー層の成膜に際して、成膜温度が７００℃超ではバッファー層上のＧａＮ膜１３がうまくＮ極成長せず、４００℃未満では成膜自体が進行しないため、好ましくは４００～７００℃、より好ましくは４００～６００℃で成膜することが好ましい。また、ＧａＮバッファー層の厚みは、薄過ぎるとバッファー効果が得られない場合があり、厚過ぎると膜質低下を招くおそれがあるため、好ましくは１５～３０ｎｍ、より好ましくは２０～２５ｎｍとする。
　以上の一連のＧａＮ膜１３の形成工程により、Ｃ面サファイア基板１１上に表面がＮ面からなり、極めて結晶性のよいＧａＮ膜１３が成膜される（ここまで、図１（ｃ））。
　ここで、ＧａＮなどの化合物半導体結晶表面は極性を有しており、例えば構成元素ＧａとＮからなる単結晶のＧａＮ膜は、必然的に、Ｇａ原子からなり（終端され）該Ｇａ原子の未結合手が露出した極性面（Ｇａ極性面（Ｇａ面ともいう））と、Ｎ原子からなり（終端され）該Ｎ原子の未結合手が露出した極性面（Ｎ極性面（Ｎ面ともいう））を有する。
　また、ＧａＮの結晶構造は六方晶系であり、その極性面は結晶格子の最密面に現れる。なお、六方晶系化合物半導体結晶の最密面は｛０００１｝面であるが、（０００１）面と（０００－１）面は等価ではなく、前者はカチオン原子が露出する面、後者はアニオン原子が露出する面であり、窒化ガリウム（ＧａＮ）においては（０００１）面がＧａ面、（０００－１）面がＮ面となる。
　なお、上記エピタキシャル成長によりＧａＮ膜１３を形成した後、更に該ＧａＮ膜１３上に酸化シリコン（ＳｉＯｘ、但し、０＜ｘ≦２）膜を支持基板１２と貼り合わせるためのボンド層として形成して上記ＧａＮ膜担持体としてもよい。この場合の酸化シリコン膜の厚みは２００～１０００ｎｍが好ましい。
（工程４：ＧａＮ膜１３へのイオン注入工程）
　次に、上記ＧａＮ膜担持体のＧａＮ膜１３の表面からイオン注入を行ってＧａＮ膜１３中に層状のイオン注入領域１３ionを形成する（図１（ｄ））。
　このとき、注入イオンとして水素イオン（Ｈ+）及び／又は水素分子イオン（Ｈ2 +）を用いることが好ましい。
　また、注入エネルギーはイオン注入深さ（つまり剥離膜（ＧａＮ薄膜１３ａ）の膜厚）を規定するものであり、１１０～１６０ｋｅＶが好ましい。注入エネルギー１００ｋｅＶ以上とすると、ＧａＮ薄膜１３ａの膜厚を５００ｎｍ以上とすることができる。一方、１６０ｋｅＶ超とすると、注入ダメージが大きくなり剥離された薄膜の結晶性の劣化を招くおそれがある。
　また、ドーズ量は１．０×１０17～３．０×１０17ａｔｏｍ／ｃｍ2であることが好ましい。これにより、ＧａＮ膜１３中に剥離層（脆化層）となるイオン注入領域１３ionを形成することができ、且つＧａＮ膜担持体の温度上昇を抑制することができる。なお、イオン注入温度は室温であり、高温となるとＧａＮ膜担持体が破断するおそれがあるため、ＧａＮ膜担持体を冷却してもよい。
　ここで、上記イオン注入処理は、工程３でＧａＮ膜１３を形成したままのＧａＮ膜担持体に対して実施してもよいが、形成したままのＧａＮ膜１３の表面が粗いとその表面凹凸に対応してイオン注入深さが不均一となり、剥離後のＧａＮ薄膜１３ａの剥離面（表面）の凹凸が大きくなってしまう。
　そこで、上記イオン注入前にＧａＮ膜担持体のイオン注入面を算術平均粗さが好ましくは０．３ｎｍ以下、より好ましくは０．２ｎｍ以下となるように平滑化するとよい。
　例えば、工程３で形成したＧａＮ膜１３表面をＣＭＰ等による研磨及び／又はエッチングして算術平均粗さＲａが好ましくは０．３ｎｍ以下、より好ましくは０．２ｎｍ以下となるように平滑化するとよい。
　あるいは、上記ＧａＮ膜１３（即ち、成膜まま、あるいは研磨及び／又はエッチングして平滑化したＧａＮ膜１３）の上にボンド層として酸化シリコン膜を形成した場合には、この酸化シリコン膜表面をＣＭＰ等による研磨及び／又はエッチングして算術平均粗さＲａが好ましくは０．３ｎｍ以下、より好ましくは０．２ｎｍ以下となるように平滑化するとよい。ＧａＮ膜１３の厚みが薄く、研磨等での平坦化が困難な場合に特に有効である。
　以上のようにＧａＮ膜担持体のイオン注入を予定する面（つまり、ＧａＮ膜１３又は上記ボンド層としての酸化シリコン膜表面）を平滑化することにより、次に行うイオン注入処理におけるイオン注入深さを一定にすることができ、引いては支持基板１２と貼り合わせた後に剥離させた場合に表面が平滑な（表面粗さの小さな）剥離転写層（ＧａＮ薄膜１３ａ）を得ることができる。
（工程５：ＧａＮ膜担持体と支持基板１２の貼り合わせ接合工程）
　次に、上記イオン注入したＧａＮ膜担持体のＧａＮ膜１３側表面と支持基板１２とを貼り合わせて接合する（図１（ｅ））。
　ここで、ボンド層（酸化シリコン膜）を形成していないＧａＮ膜担持体と支持基板１２の貼り合わせの場合、ＧａＮ膜担持体のＧａＮ膜１３表面（Ｎ面）と支持基板１２表面とが接合するようになる。即ち、Ｃ面サファイア基板１１／表面処理層１１ａ／（ＧａＮバッファー層）／ＧａＮ膜１３（Ｎ面）／支持基板１２の積層構造となる。
　また、ボンド層（酸化シリコン膜）を少なくともいずれかの表面に形成しているＧａＮ膜担持体と支持基板１２の貼り合わせの場合、ＧａＮ膜担持体のＧａＮ膜１３表面（Ｎ面）と支持基板１２表面とがそれらの間にボンド層（酸化シリコン膜）が介在して接合するようになる。即ち、Ｃ面サファイア基板１１／表面処理層１１ａ／（ＧａＮバッファー層）／ＧａＮ膜１３（Ｎ面）／ボンド層（酸化シリコン膜）／支持基板１２の積層構造となる。
　なお、この貼り合わせの前に、ＧａＮ膜担持体のイオン注入面、支持基板１２の接合面の双方もしくは片方に表面活性化処理としてプラズマ処理を施すことが好ましい。
　例えば、一般的な平行平板型プラズマチャンバーに、表面活性化処理するＧａＮ膜担持体及び／又は支持基板１２をセットし、１３．５６ＭＨｚ、１００Ｗ程度の高周波を印加し、プロセスガスとしてＡｒ、Ｎ2、Ｏ2等を導入して処理すればよい。処理時間は５～３０秒とする。これにより、対象の基板表面が活性化され、貼り合わせ後の接合強度が増大する。
　また、貼り合せ後は２００～３００℃程度のアニールを実施することで、より強固な接合が形成される。
（工程６：ＧａＮ薄膜の剥離、転写工程）
　次に、上記ＧａＮ膜１３におけるイオン注入領域１３ionで剥離させてＧａＮ薄膜１３ａを支持基板１２上に転写する（図１（ｆ））。
　剥離処理は、イオン注入剥離法で一般的に行われる処理であればよく、例えばブレードを挿入するなどの機械剥離の他、レーザー光照射等の光剥離、その他ジェット水流や超音波等の物理的衝撃剥離が適用可能である。
　これにより、表面がＧａ極性面からなり結晶性の良好で表面が平滑なＧａＮ薄膜１３ａを支持基板１２上に有するＧａＮ積層基板１０が得られる。
　なお、剥離後の転写したＧａＮ薄膜１３ａの表面は十分に平滑であるが、このＧａＮ積層基板１０を使用するデバイスの要求特性の如何によっては研磨等でより平滑化してもよい。また、このＧａＮ積層基板１０に更にＧａＮ膜をエピタキシャル成長させることで、低欠陥で厚膜のＧａＮ基板を製造することも可能である。
　なお、ＧａＮ積層基板１０のＧａＮ薄膜１３ａ表面の極性面を確認する方法は、例えばＫＯＨ水溶液によるエッチングレートの違いをみて判断すればよい。即ち、Ｎ面の方がＧａ面よりもエッチングレートが大きい。例えば、４０℃、２ｍｏｌ／ＬのＫＯＨ水溶液に４５分浸した場合、Ｇａ面はエッチングされないが、Ｎ面はエッチングされることから確認できる。
　以下に、実施例及び比較例を挙げて、本発明を更に具体的に説明するが、本発明はこれら実施例に限定されるものではない。
［実施例１］
　以下の条件でＧａＮ積層基板を作製した。
（実施例１－１）
　直径１００ｍｍ、厚み５２５μｍ、算術平均粗さＲａ０．３ｎｍ、Ｃ軸オフ角３度のＣ面サファイア基板を準備した。この基板をＲＣＡ洗浄にて洗浄した後、ＭＯＣＶＤ装置にて、基板温度９００℃の高温窒化処理（プロセスガス：純窒素）を３０分実施し、続いて基板温度４００℃でＧａＮバッファー層を厚み２０ｎｍ成膜した後に、更に基板温度１０５０℃にて、プロセスガス：ＴＭＧ及びＮＨ3を用いてエピタキシャル成長させてＧａＮ膜を２μｍ成膜した。そのＧａＮ膜の算術平均粗さＲａは８ｎｍであった。
　次いで、このＧａＮ膜上にプラズマＣＶＤ法により厚み１μｍの酸化シリコン膜を成膜した後、ＣＭＰ装置でこの酸化シリコン膜を２００ｎｍまで研磨した。得られたＧａＮ膜担持体の算術平均粗さＲａは０．３ｎｍであった。
　次に、このＧａＮ膜担持体の酸化シリコン膜表面から水素分子イオンＨ2 +を、注入エネルギー１６０ｋｅＶ、ドーズ量３．０×１０+17ａｔｏｍ／ｃｍ2でイオン注入した。
　次に、直径１００ｍｍ、厚み５２５μｍのＳｉ基板を準備し、Ｓｉ基板上に厚み３００ｎｍの熱酸化膜を形成した。熱酸化膜形成後のＳｉ基板の算術平均粗さはＲａ＝０．５ｎｍであった。
　このＳｉ基板、上記ＧａＮ膜担持体それぞれの熱酸化膜、酸化シリコン膜（イオン注入面）表面についてＡｒプラズマ処理を実施した。次いで、Ａｒプラズマ処理面同士を貼り合せた後、窒素雰囲気下で２００℃にて１２時間アニールした。アニール後、ＧａＮ膜のイオン注入領域に金属ブレードを差し込んで剥離を行い、Ｓｉ基板上にＧａＮ薄膜を転写してＧａＮ積層基板を得た。
　得られたＧａＮ積層基板のＧａＮ薄膜表面の算術平均粗さＲａは８ｎｍであった。また、得られたＧａＮ積層基板のＧａＮ薄膜についてＸ線ロッキングカーブ法により結晶性を評価した。詳しくは、Ｘ線回折により上記ＧａＮ薄膜のＧａＮ（０００２）面反射のロッキングカーブ（ωスキャン）におけるチルト分布（半価幅）を求めたところ、３００ａｒｃｓｅｃと良好な結晶性を示した。
　また、ＧａＮ薄膜の表面の極性面の確認として、サンプルを４０℃、２ｍｏｌ／ＬのＫＯＨ水溶液に４５分浸した後、表面を観察したところ、ＧａＮ薄膜表面はエッチングされておらず、ＧａＮ薄膜表面がＧａ面となっていることが分かった。
（実施例１－２）
　実施例１－１において、厚み２μｍのＧａＮ膜をエピタキシャル成長させた後、このＧａＮ膜表面をＣＭＰ研磨してその表面の算術平均粗さＲａを０．２ｎｍとし、そのまま転写した。それ以外は実施例１－１と同様にしてＧａＮ積層基板を得た。
　得られたＧａＮ積層基板のＧａＮ薄膜表面の算術平均粗さＲａは０．３ｎｍであった。また、得られたＧａＮ積層基板のＧａＮ薄膜について実施例１－１と同様にＸ線ロッキングカーブ法により結晶性を評価したところ、ＦＷＨＭ２５０ａｒｃｓｅｃとなり、実施例１と同等の結晶性を示した。
　また、実施例１－１と同様にしてＧａＮ薄膜の表面の極性面を確認したところ、Ｇａ面となっていた。
（比較例１－１）
　実施例１－１において、Ｃ面サファイア基板のｃ軸オフ角度を０．０５度（算術平均粗さＲａ０．３ｎｍ）としたものを用い、それ以外は実施例１－１と同様にしてＧａＮ積層基板を得た。なお、ＧａＮ膜成膜後の該ＧａＮ膜算術平均粗さＲａは６０ｎｍであり、酸化シリコン膜ＣＭＰ研磨後のＧａＮ膜担持体の算術平均粗さＲａは０．２ｎｍであった。
　得られたＧａＮ積層基板のＧａＮ薄膜表面の算術平均粗さＲａは６０ｎｍであった。また、得られたＧａＮ積層基板のＧａＮ薄膜について実施例１－１と同様にＸ線ロッキングカーブ法により結晶性を評価したところ、ＦＷＨＭ６００ａｒｃｓｅｃとなり、結晶性が悪化した。
　また、実施例１－１と同様にしてＧａＮ薄膜の表面の極性面を確認したところ、Ｇａ面となっていた。
（比較例１－２）
　実施例１－１において、Ｃ面サファイア基板のｃ軸オフ角度を６度（算術平均粗さＲａ０．３ｎｍ）としたものを用い、それ以外は実施例１－１と同様にしてＧａＮ積層基板を得た。なお、ＧａＮ膜成膜後の該ＧａＮ膜算術平均粗さＲａは８０ｎｍであり、酸化シリコン膜ＣＭＰ研磨後のＧａＮ膜担持体の算術平均粗さＲａは０．３ｎｍであった。
　得られたＧａＮ積層基板のＧａＮ薄膜表面の算術平均粗さＲａは８０ｎｍであった。また、得られたＧａＮ積層基板のＧａＮ薄膜について実施例１－１と同様にＸ線ロッキングカーブ法により結晶性を評価したところ、ＦＷＨＭ８００ａｒｃｓｅｃとなり、結晶性が悪化した。
　また、実施例１－１と同様にしてＧａＮ薄膜の表面の極性面を確認したところ、Ｇａ面となっていた。
　以上の結果を表１に示す。本発明によれば、優れた平滑性と結晶性を持つＧａＮ積層基板が得られることが明らかとなった。なお、表中の表面粗さＲａは算術平均粗さＲａのことである。
Figure JPOXMLDOC01-appb-T000001
　なお、これまで本発明を上記実施形態をもって説明してきたが、本発明はこの実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
１０　ＧａＮ複合基板
１１　Ｃ面サファイア基板
１１ａ　表面処理層
１２　支持基板
１３　ＧａＮ膜
１３ａ　ＧａＮ薄膜
１３ion　イオン注入領域

Claims (10)

  1. 　オフ角度０．５～５度のＣ面サファイア基板の８００～１０００℃での高温窒化処理及び／又は該Ｃ面サファイア基板上への結晶性ＡｌＮの堆積処理を行って上記Ｃ面サファイア基板を表面処理する工程と、
    　上記表面処理されたＣ面サファイア基板の表面上にＧａＮをエピタキシャル成長させて表面がＮ極性面からなるＧａＮ膜担持体を作製する工程と、
    　上記ＧａＮ膜にイオン注入を行ってイオン注入領域を形成する工程と、
    　上記イオン注入したＧａＮ膜担持体のＧａＮ膜側表面と支持基板とを貼り合わせて接合する工程と、
    　上記ＧａＮ膜におけるイオン注入領域で剥離させてＧａＮ薄膜を支持基板上に転写して、表面がＧａ極性面からなるＧａＮ薄膜を支持基板上に有するＧａＮ積層基板を得る工程と
    を有するＧａＮ積層基板の製造方法。
  2. 　上記ＧａＮエピタキシャル成長が上記高温窒化処理よりも高温で行われる請求項１記載のＧａＮ積層基板の製造方法。
  3. 　ＭＯＣＶＤ法により上記ＧａＮのエピタキシャル成長を行う請求項１又は２記載のＧａＮ積層基板の製造方法。
  4. 　上記Ｃ面サファイア基板を表面処理した後、７００℃以下でＧａＮバッファー層を形成し、次いで該ＧａＮバッファー層上に上記ＧａＮエピタキシャル成長を行う請求項１～３のいずれか１項記載のＧａＮ積層基板の製造方法。
  5. 　上記ＧａＮバッファー層の厚みが１５～３０ｎｍである請求項４記載のＧａＮ積層基板の製造方法。
  6. 　上記エピタキシャル成長によりＧａＮ膜を形成した後、更に該ＧａＮ膜上に酸化シリコン膜を形成して上記ＧａＮ膜担持体とする請求項１～５のいずれか１項記載のＧａＮ積層基板の製造方法。
  7. 　更に、上記イオン注入前にＧａＮ膜担持体のイオン注入面を算術平均粗さＲａ０．３ｎｍ以下に平滑化する請求項１～６のいずれか１項記載のＧａＮ積層基板の製造方法。
  8. 　上記イオン注入が水素イオン（Ｈ+）及び／又は水素分子イオン（Ｈ2 +）を用いた、注入エネルギー１００～１６０ｋｅＶ、ドーズ量１．０×１０17～３．０×１０17ａｔｏｍ／ｃｍ2の処理である請求項１～７のいずれか１項記載のＧａＮ積層基板の製造方法。
  9. 　上記支持基板が、Ｓｉ、Ａｌ2Ｏ3、ＳｉＣ、ＡｌＮ又はＳｉＯ2からなる請求項１～８のいずれか１項記載のＧａＮ積層基板の製造方法。
  10. 　上記支持基板は、ＧａＮ膜担持体との接合面に酸化シリコン膜を形成したものである（ただし、支持基板がＳｉＯ2からなる場合を除く）請求項９記載のＧａＮ積層基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4089212A4 (en) * 2020-01-10 2024-01-31 Shinetsu Chemical Co METHOD FOR PRODUCING A GROUP III NITRIDE SUBSTRATE AND GROUP III NITRIDE SUBSTRATE

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11479876B2 (en) * 2018-08-09 2022-10-25 Shin-Etsu Chemical Co., Ltd. Method for producing GaN laminate substrate having front surface which is Ga polarity surface
CN110085518B (zh) * 2019-05-06 2022-07-26 南京邮电大学 一种选择性电化学方法剥离的可转移GaN薄膜及其器件的制备方法
CN111146146B (zh) * 2019-12-30 2022-09-06 长春理工大学 一种基底可多次利用的高效散热半导体衬底的制备方法
CN112164672B (zh) * 2020-09-09 2023-07-11 广东省科学院半导体研究所 一种衬底剥离方法
CN113410312B (zh) * 2021-06-11 2023-03-21 西安电子科技大学 一种氮极性面氮化镓共振隧穿二极管及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509177A (ja) * 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
JP2011193010A (ja) * 2011-04-28 2011-09-29 Hitachi Cable Ltd 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
JP2013098572A (ja) * 2011-11-04 2013-05-20 Samsung Corning Precision Materials Co Ltd 薄膜接合基板の製造方法
JP2015518265A (ja) * 2012-03-14 2015-06-25 ▲東▼莞市中▲か▼半▲導▼体科技有限公司Ｓｉｎｏ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ， Ｌｔｄ ＧａＮ成長に使用される複合基板の製造方法
WO2016205751A1 (en) * 2015-06-19 2016-12-22 QMAT, Inc. Bond and release layer transfer process
JP2017228578A (ja) * 2016-06-20 2017-12-28 株式会社アドバンテスト エピ基板
US20180138357A1 (en) * 2016-11-11 2018-05-17 QMAT, Inc. Micro-light emitting diode (led) fabrication by layer transfer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5042506B2 (ja) * 2006-02-16 2012-10-03 信越化学工業株式会社 半導体基板の製造方法
JP5077985B2 (ja) 2006-08-28 2012-11-21 シャープ株式会社 窒化物半導体層の形成方法
US20080111144A1 (en) 2006-11-15 2008-05-15 The Regents Of The University Of California LIGHT EMITTING DIODE AND LASER DIODE USING N-FACE GaN, InN, AND AlN AND THEIR ALLOYS
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
US9404197B2 (en) * 2008-07-07 2016-08-02 Soraa, Inc. Large area, low-defect gallium-containing nitride crystals, method of making, and method of use
EP2500451B1 (en) * 2009-11-10 2019-01-30 Stanley Electric Co., Ltd. Method for producing laminate
WO2014113503A1 (en) 2013-01-16 2014-07-24 QMAT, Inc. Techniques for forming optoelectronic devices
JP6810406B2 (ja) * 2016-12-06 2021-01-06 株式会社サイオクス 窒化物半導体テンプレートの製造方法
JP2020001997A (ja) * 2017-08-21 2020-01-09 株式会社Flosfia 結晶膜の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509177A (ja) * 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
JP2011193010A (ja) * 2011-04-28 2011-09-29 Hitachi Cable Ltd 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
JP2013098572A (ja) * 2011-11-04 2013-05-20 Samsung Corning Precision Materials Co Ltd 薄膜接合基板の製造方法
JP2015518265A (ja) * 2012-03-14 2015-06-25 ▲東▼莞市中▲か▼半▲導▼体科技有限公司Ｓｉｎｏ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏ， Ｌｔｄ ＧａＮ成長に使用される複合基板の製造方法
WO2016205751A1 (en) * 2015-06-19 2016-12-22 QMAT, Inc. Bond and release layer transfer process
JP2017228578A (ja) * 2016-06-20 2017-12-28 株式会社アドバンテスト エピ基板
US20180138357A1 (en) * 2016-11-11 2018-05-17 QMAT, Inc. Micro-light emitting diode (led) fabrication by layer transfer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4089212A4 (en) * 2020-01-10 2024-01-31 Shinetsu Chemical Co METHOD FOR PRODUCING A GROUP III NITRIDE SUBSTRATE AND GROUP III NITRIDE SUBSTRATE

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