KR101216367B1 - 변형층들의 이완을 위한 보강층들 - Google Patents

변형층들의 이완을 위한 보강층들 Download PDF

Info

Publication number
KR101216367B1
KR101216367B1 KR1020117006815A KR20117006815A KR101216367B1 KR 101216367 B1 KR101216367 B1 KR 101216367B1 KR 1020117006815 A KR1020117006815 A KR 1020117006815A KR 20117006815 A KR20117006815 A KR 20117006815A KR 101216367 B1 KR101216367 B1 KR 101216367B1
Authority
KR
South Korea
Prior art keywords
layer
reinforcement
deformable material
strain
islands
Prior art date
Application number
KR1020117006815A
Other languages
English (en)
Other versions
KR20110044330A (ko
Inventor
브루세 파레
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20110044330A publication Critical patent/KR20110044330A/ko
Application granted granted Critical
Publication of KR101216367B1 publication Critical patent/KR101216367B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은, 변형 물질층을 이완시키는 방법으로서, 변형 물질층 및 상기 변형 물질층의 제 1 면 상에 형성되는 저점성층을 제공하는 단계; 상기 제 1 면에 대향하는 상기 변형 물질층의 제 2 면의 적어도 일부분 상에 보강층을 형성하여 다층 스택을 형성하는 단계; 및 상기 다층 스택을 열처리하여 상기 변형 물질층을 적어도 부분적으로 이완시키는 단계;를 포함하는, 변형 물질층을 이완시키는 방법에 관한 것이다.

Description

변형층들의 이완을 위한 보강층들{Stiffening layers for the relaxation of strained layers}
본 발명은 전자(electronic), 광전자(opto-electronic), 광전기(photovoltaic field) 분야에 유용한 반도체 장치의 제조에 적용하기 위한 변형층들(strained layers) 및 컴플라이언트 기판들(compliant substrates) 분야에 관한 것으로서, 특히, 컴플라이언트 기판들의 사용에 의한 변형 필름들의 이완(relaxation)에 관한 것이다.
네이티브 벌크 기판들(native bulk substrates)이 이용 가능하지 않거나 너무 비싼 경우, 유용한 물질들이 시드 기판들(seed substrates) 위에 헤테로에피택시(heteroepitaxy)에 의해 형성되므로 헤테로에피택시에 의한 기판들 위의 박막들의 성장은 반도체 기술에서 중요한 제조 단계가 된다. 예를 들어, 발광 반도체 장치 또는 태양 전지들의 분야에는, 사파이어 또는 SiC로서 기판들 위에 헤테로에피택셜 필름들을 성장시키고 난 다음 최종 반도체 장치를 형성할 필요가 있다. 다른 기판으로 헤테로에피택셜 필름들을 전사(transfer)한 후, 이들 필름들은 예를 들어 전자 및 광전자 응용들에 사용되는 층들의 에피택셜 성장에 사용될 수 있다. 그러나, 필름들의 것들과 비교되는 상이한 격자 상수들 및 상이한 열팽창 계수들을 갖는 기판들 위에 헤테로에피택시에 의해 필름들이 형성될 경우, 필름들 위에 성장된 층들의 재료 품질에 해로운 효과들이 부정합 압축(misfit compressive) 또는 인장 변형(tensile strain) 및 전위들(dislocations) 및 균열의 대응하는 발생에 의해 야기된다. 따라서, 이 기술에서 유리질 층들(vitreous layers)을 구비하는 컴플라이언트 기판들이 부정합 변형들을 제거하기 위해 기판들과 헤테로에피택셜 필름들 사이에 제공되어 왔다.
그러나, 변형된 헤테로에피택셜 필름들의 이완을 위해 현재 사용되는 방법들은 좌굴(坐屈: buckling) 및 균열들 등의 형성의 억제에 관해 종종 만족스런 결과들을 보이지 않는다. 따라서, 본 발명의 과제는 상기 결함들을 회피하거나 적어도 경감시키는 기판 위에 형성된 변형층의 완벽하거나 거의 완벽한 측방향 이완(lateral relaxation)를 위한 방법을 제공하는 것이다.
상기 문제는 청구항 1에 따른 변형 물질층을 이완시키는 방법에 의해 해결된다. 상기 방법은,
변형 물질층 및 상기 변형 물질층의 제 1 면 상에 형성되는 저점성층을 제공하는 단계;
상기 제 1 면에 대향하는 상기 변형 물질층의 제 2 면의 적어도 일부분 상에 보강층을 형성하여 다층 스택을 형성하는 단계; 및
상기 다층 스택을 열처리하여 상기 변형 물질층을 적어도 부분적으로 이완시키는 단계;를 포함한다.
용어 "저점성(low-viscosity)"은 열처리 중(이하의 논의도 참조) 이렇게 특정된 층의 변형 능력(deformation ability)을 나타내기 위해 사용된다. 특히, 유리 전이 온도보다 높은 온도에서의 열처리(가열 처리(thermal treatment), 어닐링(annealing))는 컴플라이언트 물질의 일부 리플로(reflow)(예컨대, 약간의 유리 전이로 인한 소성 변형(plastic deformation))을 야기하고, 그럼으로써 인접 변형 물질층의 탄성 이완을 일으킨다. 저점성층은 예컨대 열처리 하에서 리플로하는 BPSG(borophosphosilicate glass)를 포함하는 매립층(buried layer)일 수 있다. 매립층은 예를 들면 산화물층일 수 있다. 다층 스택은 또한 저점성층이 형성되었던 몇몇 지지 기판을 구비할 수 있다(이하의 상세한 설명 참조).
종래 기술과는 달리, 보강층은 변형 물질층 위에 부분적으로 제공된다. 열 처리 중 노출된(보강층에 의해 덮이지 않음) 압축 변형 물질층의 부분들은 자유롭게 횡방향으로 팽창하여 중요한 좌굴(buckling) 없이 변형(strain)을 이완시킬 수 있다. 보강층에 의해 덮인 변형 물질층의 영역들의 크기의 적절한 선택에 의해, 열처리 중 변형 물질층의 이완 백분율이 용이하게 제어될 수 있다. 인장(tensively) 변형 물질의 경우에, 노출된 물질은 균열 또는 표면 거칠기를 형성하지 않고 그것의 평탄도를 유지하면서 자유롭게 수축할 수 있다.
상기 보강층을 형성하는 단계는 상기 변형 물질층 위에 연속층으로서 상기 보강층을 증착하고 이어서 상기 보강층이 상기 변형 물질층으로부터 부분적으로 제거되도록 상기 증착된 보강층을 패터닝하는 단계를 포함할 수 있다. 패터닝은 보강층이 변형 물질층을 부분적으로 덮고 변형 물질층을 그 에지들에서 노출시키도록 수행될 수 있다. 패터닝은 건식 에칭 및 포토리소그라피에 의해 달성될 수 있고 그 결과 변형 물질층의 상부에 보강층의 아일랜드들(보강 아일랜드들)을 생기게 한다. 따라서, 이러한 종류의 패터닝은 신뢰성 있고 상대적으로 시간을 절약하는 방식으로 용이하게 달성될 수 있다. 보강 아일랜드들의 치수는 포토리소그라피를 사용하여 정확하게 제어될 수 있다. 보강 아일랜드들 아래의 변형 물질층의 부분들은 열 처리 중 이완되지 않거나 거의 이완되지 않는 것으로 가정한다.
변형 물질층을 이완시키는 본원에 개시된 방법의 일 실시예에 따르면, 보강층을 패터닝하고 다층 스택을 열 처리하는 단계들에 이어 수행되는 단계들은 적어도 한번 이러한 순서로 반복된다. 환언하면, 원래의 연속하는 보강층은 소정 크기로 상기한 보강 아일랜드들을 얻기 위해 패터닝되고, 이후, 보강 아일랜드들에 의해 덮이지 않은 변형 물질층의 부분들을 이완시키기 위해 제 1 열 처리가 수행된다. 이어서, 보강 아일랜드들의 크기가 감소되고 제 2 열 처리가 행해져서 제 1 열 처리 공정 중 보강 아일랜드들에 의해 덮혔던 변형 물질층 부분들을 이완시킨다.
반복된 패터닝 및 열처리는 변형 물질층의 이완의 원하는 정도(백분율)가 달성(이러한 처리 순서에 의해 매우 정밀하게 제어될 수 있는)될 때까지, 특히 보강 아일랜드들의 잔류물들이 남지 않고 및/또는 변형 물질층의 완전한 이완이 달성될 때까지 수행될 수 있다. 종래 기술과는 달리, 변형 물질층의 다른 결함들 또는 중요한 좌굴을 일으키지 않고 완전한 이완이 상이한 크기의 보강 아일랜드들과 반복된 열 처리들에 의해 달성될 수 있다.
변형 물질층은 이완을 용이하게 하기 위해 특히 하나 이상의 트렌치들을 에칭함으로써 패터닝되어 변형 물질 아일랜드들을 형성한다. 더욱이, 저점성층은 변형 물질층에 따라 패터닝될 수 있다. 특히 하나 이상의 트렌치들이 변형 물질층 및 저점성층을 통해 저점성층이 증착되거나 그것이 미리 접합되었던 지지 기판에 에칭될 수 있다. 트렌치들은 또한 지지 기판에 도달하지 않고 저점성 내에서 수행될 수 있다. 더욱이, 변형 물질 아일랜드들의 부분적인 이완의 정밀한 제어를 위해 보강층의 아일랜드들이 변형 물질층의 아일랜드들의 중앙 위에 놓여 형성되는 방식으로 보강층은 패터닝될 수 있다. 원칙적으로, 보강 및 변형 물질층들로 만들어진 아일랜드들은 직사각형, 원형 또는 추가 처리를 위해 적절하다고 생각되는 임의의 다른 형태로 만들어질 수 있다.
이하에서, 용어 "변형 물질(strained material)"은, 적절한 곳에서, 아일랜드들을 나타내는 패터닝된 층의 연속층을 가리킬 수 있다.
2성분, 3성분 또는 4성분 합금으로부터 선택된 III/N 물질이 변형층에 대해 사용될 수 있기 때문에, 변형 물질층이 InGaN을 포함하거나 InGaN으로만 구성될 때 본 발명은 특히 유리한 것으로 판명되었다. InGaN 물질 중의 인듐의 함량은 35%까지일 수 있고, 바람직하게는 인듐의 함량은 10%보다 작을 수 있고 더욱 바람직하게는 그 함량은 4 내지 7% 사이에 있을 수 있다. 저점성층은 BPSG(borophophosilicate grass) 또는 붕소 또는 인을 포함하는 SiO2 -화합물(SiO2 -compound)을 포함하거나 이들로만 구성될 수 있다. 예를 들어, 붕소규산염 유리(borosilicate glass; BSG) 또는 인규산염 유리(phosphosilicate glass; PSG)가 사용될 수 있다. 리플로 특성들은 붕소 및 인 원자들의 함량에 의해 제어될 수 있다. 4-5 중량 %의 붕소 및 2 중량 %의 인은 적절한 선택들을 나타낸다.
보강층의 물질은 보강(아일랜드들)에 의해 덮혀진 변형 물질층 부분들의 변형 이완(strain relaxation)을 억제하는 기계적 능력에 따라 선택될 수 있다. 또한, 물질의 강성이 강할수록 보강층은 더 얇아질 수 있고, 한편 약한 강성의 물질은 열처리 중 변형 물질층의 원하는 부분적인 보강을 얻기 위해 두꺼운 층에 대한 요구를 증가시킨다. 예를 들어, 보강층은 50 nm로부터 변형 물질층 두께의 5배까지의 두께를 가질 수 있다.
일 예에 따르면, 보강층은 특히 BPSG 또는 붕소 또는 인을 포함하는 SiO2 -화합물(SiO2 -compound)을 포함하는 매립층 위에 형성된 변형 InGaN 층의 경우에 신뢰성 있는 보강 수단을 입증하는 III-N 물질들, SiN (Si3N4 또는 SiN:H,) SiON 또는 SiO2 를 포함하거나 이들로만 구성된다. 보강층, 특히, Si3N4의 보강층은 이완 열 처리 중 약 100 nm 두께의 변형 물질층의 좌굴을 신뢰성 있게 억제하기 위해 100 nm 내지 300 nm 사이의 두께로 증착될 수 있다. 보강층은 또한 변형 물질층의 두께의 5배까지의 두께로 증착될 수 있다.
이미 위에서 기술한 것과 같이, 보강층을 패터닝하고 변형 물질층 및 보강층 모두를 포함하는 다층 스택의 열 처리를 수행하는 단계들은 일회 또는 수회 반복될 수 있다. 각각의 후속 열처리는 변형 물질층의 더 많이 노출된(보강 아일랜드들에 의해 덮이지 않은) 영역에 대해 수행된다. 이완시키기 위한 노출 영역의 크기는 예를 들면 리플로하기 위한 저점성층의 능력, 사용되는 온도 및 또는 변형 물질의 영율(Young's modulus)에 의존하여 조정될 수 있다. 일 실시예에 따르면 보강층의 패터닝의 각 단계에서 보강 물질의 약 100 ㎛ 내지 400 ㎛가 일 측방에서 제거된다. 이것은 변형 물질층, 특히 변형 InGaN 층의 선행 열 처리에서보다 많은 100 ㎛ 내지 400 ㎛가 일 측방향에서, 특히 Si3N4으로 구성되는 패터닝된 보강층의 아일랜드들 사이에서 노출되는 것을 의미한다.
따라서, 변형 물질층의 전체 표면은 장래에 열처리 공정 시퀀스에 의해 노출되고 열처리 공정 시퀀스 동안 이완시킬 수 있다. 최종 열처리는 변형 물질층 위에 보강층을 남기지 않고 수행될 수 있다. 각각의 열처리 공정들 전에 보강 아일랜드들의 크기를 감소시킴으로써, 개개의 열처리 공정들에 의해 얻어지는 이완이 정밀하게 제어될 수 있다.
위에 기술되고 종래 기술과는 다른 발명 방법의 실시예들에서, 저점성층의 두께는 필름의 좌굴 또는 균열을 일으키지 않고 열처리 중 변형 물질층의 팽창 길이 또는 수축 길이보다 작게 선택될 수 있다는 것을 알아야 한다. 팽창/수축 길이는 변형 물질의 탄성 이완 및 열 처리에 의해 야기되는 저점성층의 소성 변형 중의 측방향 팽창/수축의 길이이다.
더욱이, 본 발명의 다른 예에 따르면, 상기한 방법은,
변형 물질의 전체 표면이 노출되고 열 처리를 받도록 보강층의 임의의 잔여 부분들을 제거하는 단계;
이완된 변형 물질을 다른 기판 위에 증착된 층에 접합하여 (완전히 또는 부분적으로) 이완된 변형 물질을 다른 기판에 전사하는 단계; 및
저점성층을 이완된 변형 물질로부터 분리하는 단계를 더 포함한다.
저점성층이 일부 지지 기판 위에 증착되거나 접합될 경우, 이러한 지지 기판은 또한 저점성층과 함께 분리된다. 이완되고 변형 물질의 이러한 전사에 의해, 보강층이 증착되었던 이완된 변형 물질층의 표면과 마주하는 표면은 특히 물질층들의 에피택시를 위한 추가 처리에 이용 가능하게 된다.
이러한 방법에 따르면, 변형 물질이 극성을 가지면, c-평면 III/N 물질에 있어서, 층들의 임의의 후속 에피택셜 성장에 적합한 시드 물질 위의 성장면과 마주하는 이완된 변형 물질 표면의 극성은 노출될 수 있다. 따라서, 활성층(들)은 광전자 또는 광전지 분야에 응용하기 위한 이완된 변형 물질의 표면 위에 형성될 수 있다.
상기 예들의 변형 물질층은 헤테로에피택셜 성장에 의해 제공될 수 있다. 변형 물질층 위에 컴플라이언트 물질 층, 특히 BPSG를 포함하는 저점성층을 증착하는 단계 전에, 특히, 변형 물질층, 특히, 변형 InGaN 층은 시드 기판 위에 또는 시드 층 위에, 특히 시드 지지 기판 위에, 특히 사파이어 지지 기판 위에 증착되거나 시드 지지 기판에 부착되는 GaN 층 위에 직접 성장될 수 있고, 변형 물질층은, 변형 물질층 위에 특히 Si3N4을 포함하는 보강층을 증착하기 전에 시드 기판(층)으로부터 분리될 수 있고 지지 기판에 저점성층에 의해 접합될 수 있다. 시드 지지 기판으로부터 변형 물질과 함께 분리되는 GaN 시드 층은 또한 보강층일 수 있다.
변형 물질층을 이완시키는 본원에 개시된 방법은 반도체 장치, 특히 광전자 장치들 또는 광전지 장치들의 제조에 유용하다. 따라서, 여기에는, 선행 청구항들 중 하나에 따라 변형 물질을 이완시키는 단계를 포함하고, 또한 변형 물질의 전체 표면이 노출되고 열처리를 받도록 보강층의 임의의 잔여 부분들을 제거하는 단계 및 형성된 적어도 부분적으로 이완된 변형 물질 위에 물질 층들을 에피택셜 성장시키는 단계, 특히 적어도 부분적으로 이완된 변형 물질 아일랜드들 위에 활성층들을 성장시키는 단계를 더 포함하는 반도체 장치의 제조를 위한 방법이 제공된다.
더욱이, 지지 기판, 상기 기판 위의 저점성층, 특히 InGaN 물질의 상기 저점성층 위의 연속의 변형 물질층 또는 변형 물질 아일랜드들, 및 특히 상기 변형 물질층 또는 상기 변형 물질 아일랜드들의 100 내지 400 마이크로미터의 노출된 폭을 허용하고, 상기 연속의 변형 물질층 또는 상기 변형 물질 아일랜드들을 부분적으로 덮은 보강층을 포함하는 반도체 구조물이 제공된다.
본 발명의 추가 특징들 및 이점들은 도면을 참조하여 설명될 것이다. 상세한 설명에 있어서, 참조번호는 본 발명의 바람직한 실시예들을 설명하기 위한 첨부 도면들에 만들어진다. 이와 같은 실시예들은 본 발명의 전체 범위를 표현하지 않는 것을 알 수 있다.
도 1은 변형 물질층의 상부에 패터닝된 보강층의 형성을 포함하는 변형 물질층을 이완시키는 발명 방법의 예를 도시한 도면이다.
도 2는 보강 아일랜드들(stiffening islands)이 변형 물질 아일랜드들의 상부에 형성되는, 변형 물질 아일랜드들을 이완시키는 발명 방법의 다른 예를 도시한 도면이다.
도 3은 보강 아일랜드들이 패터닝된 컴플라이언트 물질 위에 형성된 변형 물질 아일랜드들의 상부에 형성되는, 변형 물질 아일랜드들을 이완시키는 발명 방법의 다른 예를 도시한 도면이다.
도 1은 본 발명에 따라 형성된 다층 스택의 예를 나타낸다. 다층 스택은 지지 기판(1), 저점성층(low-viscosity layer; 2), 변형 물질층(strained material layer; 3) 및 패터닝된 보강층(4)을 포함한다. 변형 물질층(3)은 몇몇 시드 기판 위에 헤테로에피택셜 성장되었고 이 기술에서 알려진 임의의 전사 공정, 예컨대, 그라인드/에치 백(grind/etch back), 레이저 리프트 오프(laser lift off), SMART Cut®공정 내의 이온 주입 또는 전자기 조사 흡수(electromagnetic irradiation absorption)에 의해 지지 기판(1)에 전사되었다. 이러한 예에서, 저점성층(2)은 상이한 개개의 층들로 구성될 수 있고 적어도 컴플라이언트 층(이완층)을 포함하는 매립층, 예컨대, 매립된 산화물층이다. 컴플라이언트 층은 제한없이 BPSG(borophophosilicate grass) 또는, 붕소 또는 인을 포함하는 SiO2 -화합물(SiO2 -compound)을 포함한다. 열 처리 중 리플로 레이트(reflow rate)는 붕소 및 인 함량에 의해 용이하게 조정될 수 있다.
패터닝된 보강층(4)은 보강층의 증착 및 포토리소그라피에 의한 에칭에 의해 얻어진다. 그리하여, 변형 물질층(3)은 측면 에지들에서 노출된다. 이완층의 유리 전이 온도에서의, 즉 BPSG에 대한 약 800 내지 850℃의 열(가열) 처리는 예를 들어 InGaN로 구성되는 변형 물질층(3)의 부분 탄성 이완을 일으킨다. 약 0.7%의 격자 부정합(lattice mismatch)(명목상의 격자 상수와 비교되는)에 대해, 약 300 마이크로미터의 횡방향 폭(d)을 갖는 트렌치들(trenches)을 형성하는 것에 의한 보강층의 패터닝은 적합한 것으로 증명되었다. 이러한 이론에 의해 제한되지 않고, 패터닝된 보강층(4)은 보강 아일랜드(4) 아래의 변형 물질층(3)의 이완을 부분적으로 방해하는 것으로 보인다. 열 처리 후, 변형 물질층(3)의 횡방향 치수를 약 300 마이크로미터 추가로 노출시키기 위해 보강 아일랜드의 크기는 감소되고 심각한 좌굴(buckling) 없이 부분적으로 이완된 변형 물질층(3)을 더 이완시키기 위해 제 2 열처리가 수행된다. 보강 아일랜드들(4)의 크기를 감소시키고 열 처리를 수행하는 이러한 반복 공정은 변형 물질층(3)이 완전히 이완될 때까지 수행될 수 있다.
보강 물질의 있을 수 있는 잔류물들(residuals)이 제거되고, 따라서 손상되지 않은 완전하게 이완된 변형 물질층이 달성되고, 이 층은 결정층, 예컨대, InGaN 층의 후속 (호모)에피택시를 위해 사용될 수 있고, 태양 전지들의 제조 뿐만 아니라 전자 또는 광전자 응용에 유용한 특수 반도체 장치의 제조에 채용될 수 있다. 호모에피택셜 성장된 결정층에 대한 완전하게 이완된 변형 물질층(3)의 물질 극성에 따라, 완전하게 이완된 변형 물질층(3)은 지지 기판(1)으로부터 다른 기판에, 예컨대, 다른 기판 위에 증착된 다른 매립층에 의해 전사(transfer)될 수 있다. 예를 들면, 이완된 변형된 c-평면 InGaN 물질의 표면 Ga가 결정층의 에피택셜 성장을 위해 바람직하다.
다른 예에 따르면, 도 2에 도시된 다층 스택은 약간 상세하게 다음과 같이 형성되었다. 변형 물질층은 제 1 지지 기판 위에 증착되거나 제 1 지지 기판에 접합된 시드 층(seed layer) 위에 헤테로에피택셜 성장되었다. 예를 들어, 변형 물질층은 InGaN 층이고, 시드 층은 GaN 층이고 제 1 지지 기판은 사파이어 기판이다. 그러나, InGaN은 변형 물질층의 물질에 대한 단지 일예를 나타냄을 알아야 한다. 실제로, 변형 물질층은 III/V 물질과 같은 반도체 재료일 수 있고, 예를 들어 2성분(binary), 3성분(ternary) 또는 4성분(quaternary) 합금으로부터 선택된 III/N 물질을 포함하거나 그것으로 구성될 수 있다.
변형된 InGaN 층의 두께는 약 100 nm이며 그 층은 약 4 %의 인듐을 포함한다. 헤테로에피택셜 성장된 변형된 InGaN 층(3)의 격자 부정합은 약 0.4 %이다. 컴플라이언트 (이완) 물질층으로서 BPSG 층을 포함하는 매립층은 변형된 InGaN 층(3) 위에 약 500 nm의 두께로 증착된다. 선택적으로, 매립층의 증착 전에, 변형된 c-평면 InGaN 층의 갈륨면(gallium face)과 매립층 사이의 접착력을 증강시키기 위해 약 50 nm 두께의 SiO2 층이 변형된 InGaN 층 위에 증착될 수 있다.
이후, 이온 종들(ionic species)이 매립층을 통해 주입되어 InGaN/GaN 물질들에 약 400 nm로 약화된 층을 형성한다. 약화된 층은 시드 층과 시드 기판 사이의 분리를 용이하게 하기 위해 제공된다. 제 2 매립층은 도 2에 도시된 지지 기판(1) 위에 증착된다. 제 2 매립층의 두께는 약 4 마이크로미터이다. 지지 기판(1) 및 변형된 InGaN 층은 도 2의 저점성층(2)을 함께 형성하는 제 1 및 제 2 매립층들에 의해 접합된다. 제 1 및 제 2 매립층을 접합하기 전 평탄화(planarization) 및 연마(polishing) 후, 저점성층(2)의 두께는 약 7 마이크로미터이다. 접합 후 시드 기판은 약화된 층에서 분리되고 잔류 GaN 물질은 건식 에칭(dry etching)에 의해 제거된다.
다음에, 변형된 InGaN 층은 도 2에 도시된 약 1 mm x 1 mm의 직사각형의 변형된 InGaN 아일랜드들(3)을 형성하기 위해 리소그라피 공정에 의해 패터닝된다. 패터닝 후 약 200 nm의 화학양론적(stoechiometric) Si3N4 가 변형된 InGaN 아일랜드들(3)의 위에 그리고 그것들 사이에 증착된다. 이후의 열 처리 도중 보강층(stiffening layer)으로 기능하는 Si3N4 층의 증착은, 예를 들면, 플라즈마 증강 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)에 의해 달성될 수 있다. 보강층은 포토리소그라피를 갖는 건식 에칭에 의해 패터닝되어 크기가 약 300 마이크로미터 x 300 마이크로미터로부터 약 400 마이크로미터 x 400 마이크로미터까지인 직사각형 아일랜드들(4: islands)을 형성하고 변형 물질 아일랜드들(3)의 중앙 위에 놓인다.
이어서, 변형 물질 아일랜드들(3)을 부분적으로 이완시키기 위해 800 ℃에서의 열 처리가 4시간 동안 수행된다. 이 후, 보강 아일랜드들(4)이 건식 에칭에 의해 완전하게 제거되고, 변형 물질 아일랜드들(3)을 완전하게 이완시키기 위해 제 2 열 처리가 수행된다. 그리하여, 변형된 InGaN 아일랜드들(3)의 완전한 이완이 거의 좌굴 없이 얻어질 수 있다. 대안으로, 보강 물질의 아일랜드들은 800 마이크로미터 x 800 마이크로미터로 형성되고, 제 1 열처리 후 보강 아일랜드들(4)의 크기는 600 마이크로미터 x 600 마이크로미터로 감소되고, 제 2 열 처리가 수행되고, 보강 아일랜드들(4)의 크기는 400 마이크로미터 x 400 마이크로미터로 감소되고, 제 3 열 처리 등등이 수행되는 데, 이는 보강 물질이 남지 않을 때까지 수행된다. 이와 같은 반복적 이완 공정들에 의해 변형 물질의 완전한 이완이 어떤 중요한 좌굴 없이 달성된다.
약 1 mm x 1 mm 크기이고 0.7 %의 격자 부정합을 갖는 변형된 InGaN 아일랜드들은 이완 중 약 7 마이크로미터까지 확장할 것이다. 그럼에도 불구하고, 저점성층(2)은 이완 품질에 영향을 주지 않고, 약 4 마이크로미터, 즉 변형된 InGaN 아일랜드들(3)의 팽창 길이보다 작은 두께를 가질 수 있다.
도 3은 저점성층과 변형 물질층 모두가 패터닝되어 하나 이상의 트렌치들에 의해 분리되는 저점성 물질(2)의 아일랜드들 및 변형 물질 아일랜드들(3)을 형성하는 것을 제외하고는 도 2를 참조하여 기술된 것과 유사한 예를 나타낸다. 또한, 보강 아일랜드들(4)은 변형 물질 아일랜드들(3)의 중앙 위에 놓인다. 상기한 바와 같이, 좌굴 없이, 변형 물질 아일랜드들(3)의 완전한 이완을 달성하기 위해, 보강 아일랜드들(4)에 대한 열처리 및 추가적인 크기 축소가 반복적으로 수행될 수 있다.
모든 이전에 기술된 실시예들은 제한하는 것들로서 의도되지 않고 본 발명의 특징들 및 이익들을 설명하는 예들로서의 역할을 한다. 상기한 특징들의 일부 또는 모두는 상이한 방식들로 또한 조합될 수 있다는 것을 알 수 있다.
1 : 지지 기판
2 : 저점성층
3 : 변형 물질층
4 : 패터닝된 보강층

Claims (15)

  1. 변형 물질층을 이완시키는 방법으로서,
    변형 물질층 및 상기 변형 물질층의 제 1 면 상에 형성되는 매립층을 제공하는 단계로서, 상기 매립층은 적어도 컴플라이언트 층을 포함하는 매립층을 제공하는 단계;
    상기 변형 물질층의 측면 에지들이 노출될 수 있게 상기 제 1 면에 대향하는 상기 변형 물질층의 제 2 면의 적어도 일부분 상에 보강층을 형성하여 다층 스택을 형성하는 단계; 및
    상기 다층 스택을 열처리하여 상기 변형 물질층을 적어도 부분적으로 이완시키는 단계;를 포함하는, 변형 물질층을 이완시키는 방법.
  2. 제 1 항에 있어서,
    상기 보강층을 형성하는 단계는 상기 변형 물질층 위에 연속층으로서 상기 보강층을 증착하고 이어서 상기 보강층이 상기 변형 물질층으로부터 부분적으로 제거되도록 상기 증착된 보강층을 패터닝하는 단계를 포함하는, 변형 물질층을 이완시키는 방법.
  3. 제 2 항에 있어서,
    상기 보강층을 패터닝하고 상기 다층 스택을 열처리하는 단계들에 후속하여 수행되는 단계들은 그 순서로 적어도 1회 반복되는, 변형 물질층을 이완시키는 방법.
  4. 제 1 항에 있어서,
    상기 열처리 전에 상기 변형 물질층을 패터닝하여 변형 물질 아일랜드들을 형성하는 단계를 더 포함하는, 변형 물질층을 이완시키는 방법.
  5. 제 4 항에 있어서,
    상기 매립층을 패터닝하는 단계를 더 포함하는, 변형 물질층을 이완시키는 방법.
  6. 제 4 항에 있어서,
    상기 보강층의 아일랜드들이 상기 변형 물질층의 아일랜드들의 중앙 위에 놓여 형성되도록 상기 보강층이 패터닝되는, 변형 물질층을 이완시키는 방법.
  7. 제 1 항에 있어서,
    상기 보강층은 SiN, SiON, SiO2 또는 III-N 물질들을 포함하거나 이들 물질들로만 구성되는, 변형 물질층을 이완시키는 방법.
  8. 제 1 항에 있어서,
    상기 변형 물질층은 InGaN을 포함하거나 이것으로만 구성되는, 변형 물질층을 이완시키는 방법.
  9. 제 1 항에 있어서,
    상기 매립층은 BPSG(borophophosilicate glass) 또는 붕소 또는 인을 포함하는 SiO2 -화합물(SiO2 -compound)을 포함하거나 이들로만 구성되는, 변형 물질층을 이완시키는 방법.
  10. 제 1 항에 있어서,
    상기 보강층은 50 nm 내지 상기 변형 물질층 두께의 5배 사이의 두께로 증착되는, 변형 물질층을 이완시키는 방법.
  11. 제 3 항에 있어서,
    상기 보강층의 패터닝이 각각 반복되는 단계에서, 상기 변형 물질층은 상기 제 2 면 방향에서 선행 열처리에서의 변형 물질층보다 100 ㎛ 내지 400 ㎛ 가 더 노출되는, 변형 물질층을 이완시키는 방법.
  12. 제 2 항에 있어서,
    상기 변형 물질의 전체 표면이 노출되고 상기 열처리를 받도록 상기 보강층의 임의의 잔여 부분들을 제거하는 단계;
    상기 이완된 변형 물질을 목표 기판에 접합하여 상기 적어도 부분적으로 이완된 변형 물질을 상기 목표 기판에 전사하는 단계; 및
    상기 매립층을 상기 이완된 변형 물질로부터 분리하는 단계;를 더 포함하는, 변형 물질층을 이완시키는 방법.
  13. 제 1 항에 있어서,
    상기 변형 물질층은 상기 변형 물질층 위에 상기 매립층을 증착하는 단계 이전에 제 1 지지 기판 위에 증착되거나 제 1 지지 기판에 부착되는 시드 기판 위에 형성되고,
    상기 변형 물질층은 상기 시드 기판으로부터 분리되고 상기 변형 물질층 위에 상기 보강층을 증착하기 전에 제 2 지지 기판에 상기 매립층에 의해 접합되는, 변형 물질층을 이완시키는 방법.
  14. 반도체 장치의 제조 방법에 있어서,
    제 2 항에 따른 변형 물질을 이완시키는 단계를 포함하고,
    상기 변형 물질의 전체 표면이 노출되고 상기 열처리를 받도록 상기 보강층의 임의의 잔여 부분들을 제거하고 상기 형성된 적어도 부분적으로 이완된 변형 물질 위에 물질층들을 에피택셜 성장시키는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  15. 반도체 구조에 있어서,
    지지 기판;
    상기 기판 위의 매립층으로서, 상기 매립층은 적어도 컴플라이언트 층을 포함하는 매립층;
    상기 매립층 위의 연속적인 변형 물질층 또는 변형 물질 아일랜드들; 및
    상기 변형 물질층 또는 상기 변형 물질 아일랜드의 측면 에지들이 노출될 수 있게 상기 연속적인 변형 물질층 또는 상기 변형 물질 아일랜드들을 부분적으로 덮는 보강층;을 포함하는, 반도체 구조.
KR1020117006815A 2008-08-25 2009-07-02 변형층들의 이완을 위한 보강층들 KR101216367B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP08290797.3 2008-08-25
EP08290797.3A EP2159836B1 (en) 2008-08-25 2008-08-25 Stiffening layers for the relaxation of strained layers
PCT/EP2009/004790 WO2010022814A1 (en) 2008-08-25 2009-07-02 Stiffening layers for the relaxation of strained layers

Publications (2)

Publication Number Publication Date
KR20110044330A KR20110044330A (ko) 2011-04-28
KR101216367B1 true KR101216367B1 (ko) 2012-12-28

Family

ID=40336180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117006815A KR101216367B1 (ko) 2008-08-25 2009-07-02 변형층들의 이완을 위한 보강층들

Country Status (6)

Country Link
US (1) US8912081B2 (ko)
EP (1) EP2159836B1 (ko)
JP (1) JP5505845B2 (ko)
KR (1) KR101216367B1 (ko)
CN (1) CN102124557B (ko)
WO (1) WO2010022814A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP3608340A1 (en) 2011-11-23 2020-02-12 Medlmmune, LLC Binding molecules specific for her3 and uses thereof
FR3064820B1 (fr) 2017-03-31 2019-11-29 Soitec Procede d'ajustement de l'etat de contrainte d'un film piezoelectrique

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006519488A (ja) * 2003-02-28 2006-08-24 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 遷移後の薄層の緩和
JP2008004910A (ja) * 2006-06-23 2008-01-10 Interuniv Micro Electronica Centrum Vzw 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994867A (en) 1988-07-22 1991-02-19 Xerox Corporation Intermediate buffer films with low plastic deformation threshold for lattice mismatched heteroepitaxy
JP3237888B2 (ja) 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2820187B2 (ja) 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
EP1758169A3 (en) 1996-08-27 2007-05-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
FR2775121B1 (fr) 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
US6406795B1 (en) 1998-11-25 2002-06-18 Applied Optoelectronics, Inc. Compliant universal substrates for optoelectronic and electronic devices
US6214733B1 (en) 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
JP4226175B2 (ja) * 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2894990B1 (fr) 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US20030064535A1 (en) 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7175704B2 (en) 2002-06-27 2007-02-13 Diamond Innovations, Inc. Method for reducing defect concentrations in crystals
KR101030068B1 (ko) 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US6946373B2 (en) 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US7348260B2 (en) 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
FR2860248B1 (fr) 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
WO2005104192A2 (en) 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
JP2006156950A (ja) 2004-10-29 2006-06-15 Sharp Corp 半導体発光素子の製造方法
US7585792B2 (en) 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
EP1894234B1 (en) 2005-02-28 2021-11-03 Silicon Genesis Corporation Substrate stiffening method and system for a layer transfer.
US7754008B2 (en) * 2005-07-19 2010-07-13 The Regents Of The University Of California Method of forming dislocation-free strained thin films
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7399686B2 (en) 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US8334155B2 (en) 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
FR2895420B1 (fr) 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
FR2895562B1 (fr) 2005-12-27 2008-03-28 Commissariat Energie Atomique Procede de relaxation d'une couche mince contrainte
JP2007281257A (ja) 2006-04-07 2007-10-25 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
US7494902B2 (en) * 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
EP1901345A1 (en) 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
JP2010509177A (ja) 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
US7858995B2 (en) 2007-08-03 2010-12-28 Rohm Co., Ltd. Semiconductor light emitting device
US8058663B2 (en) 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
EP2151861A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
TWI457984B (zh) * 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006519488A (ja) * 2003-02-28 2006-08-24 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 遷移後の薄層の緩和
JP2008004910A (ja) * 2006-06-23 2008-01-10 Interuniv Micro Electronica Centrum Vzw 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
R. Huang 등, "Mechanics of Relaxing SiGe Islands on a Viscous Glass", ACTA MECHANICA SINICA, 2002

Also Published As

Publication number Publication date
JP5505845B2 (ja) 2014-05-28
WO2010022814A1 (en) 2010-03-04
CN102124557B (zh) 2016-08-10
JP2012501071A (ja) 2012-01-12
US20110127640A1 (en) 2011-06-02
KR20110044330A (ko) 2011-04-28
CN102124557A (zh) 2011-07-13
EP2159836B1 (en) 2017-05-31
EP2159836A1 (en) 2010-03-03
US8912081B2 (en) 2014-12-16

Similar Documents

Publication Publication Date Title
US8492244B2 (en) Methods for relaxation and transfer of strained layers and structures fabricated thereby
US8486771B2 (en) Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
EP2151856A1 (en) Relaxation of strained layers
US8481407B2 (en) Processes for fabricating heterostructures
JP5582617B2 (ja) 歪み層の緩和
US9041165B2 (en) Relaxation and transfer of strained material layers
KR101216367B1 (ko) 변형층들의 이완을 위한 보강층들
US8642443B2 (en) Process for the realization of islands of at least partially relaxed strained material

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171211

Year of fee payment: 6