JP5582617B2 - 歪み層の緩和 - Google Patents

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Description

本発明は、電子、光電子、光起電分野に有益な半導体デバイスの製造に適用するための歪み層およびコンプライアント基板の分野に関し、特に、コンプライアント基板によるヘテロエピタキシャル歪み膜の緩和に関する。
ヘテロエピタキシーによる基板上の薄膜の成長は、半導体技術において重要な製造ステップである。例えば、バルク生基板を入手することができない、あるいはあまりに高価であるとき、しばしば、有益な材料がシード基板上にヘテロエピタキシーによって形成される。発光半導体デバイスあるいは太陽電池の分野では、サファイアまたはＳｉＣのような基板上にＩＩＩ／Ｎ材料のヘテロエピタキシャル膜を成長させる必要がある。しかしながら、材料がヘテロエピタキシーによって、他の材料と比べて異なる格子定数および異なる熱膨張係数で基板上に形成されるとき、格子不整合の圧縮あるいは引っ張り歪みおよびそれに対応する転位およびクラックの発生によって、材料の品質に有害な影響が生じる。従って、材料にクラックおよび転位が生じないように、限られた厚さで、ヘテロエピタキシーによって材料の膜が形成される。ヘテロエピタキシャル膜を他の基板に移した後、これらの膜は、例えば、電子および光電子、光起電用途に用いられる層のエピタキシャル成長に用いることができる。しかしながら、ヘテロエピタキシャル薄膜は、格子定数の不一致のために歪み、エピタキシャル成長の品質あるいは続くステップの品質が劣化し得る。
しかしながら、低粘度層上のヘテロエピタキシャル歪み層を緩和するために現在用いられている方法は、しばしば、座屈の抑制、クラックの形成等に関して満足な結果を示さず、面内の完全な緩和はほとんど達成することができない。従って、本発明の課題は、上述の欠点を無くし、あるいは少なくとも軽減する、基板上に形成された歪み層の完全なあるいは殆ど完全な緩和のための方法を提供することである。
上述の課題は、請求項１による歪み材料層を緩和する方法によって解決される。該方法は、
歪み材料層の一つの面上に第１のコンプライアント材料を有する第１の低粘度層を堆積させるステップと、
歪み材料層の他の面上に第２のコンプライアント材料を有する第２の低粘度層を堆積させて、第１のサンドイッチ構造を形成するステップと、
第１の低粘度層および第２の低粘度層のリフローが生じるように第１のサンドイッチ構造を加熱処理して、それによって少なくとも部分的に歪み材料層を緩和させるステップと、を含む。
用語「低粘度」は、加熱処理中、このように特定された層のコンプライアンス能力および変形能力を示すために用いられる（以下の説明も参照のこと）。特に、ガラス転移温度より高い温度での加熱処理は、第１の低粘度層および第２の低粘度層のいくらかのリフロー（例えば、いくらかのガラス転移による塑性変形）を生じ、それによって、歪み材料層を弾性的に緩和する。歪み材料層の両面上に低粘度層を供給することにより、欠陥の形成なしに、もし所望ならば、この歪み材料層の自由な移動、特に、完全な緩和が可能となる。完全な緩和は、加熱処理プロセスの温度および時間を適当に選択することによって達成することができる。
第１の基板を、第１の低粘度層および第２の低粘度層の一方に結合し、その後、サンドイッチ構造を加熱処理するステップを行ってもよい。第１の基板は、有利には、先に歪み材料層がヘテロエピタキシャル成長されたシード基板からの移送に用いることができる。更に、第２の基板を、第１の低粘度層および第２の低粘度層の他方に結合し、加熱処理ステップを行い、それによって、両方の基板、両方の低粘度層および歪み材料層を備える第２のサンドイッチ構造を形成する。
例えば、サファイアあるいはあるＳｉ化合物から作られ得る第１の基板および第２の基板を備える第２のサンドイッチ構造は、緩和加熱処理中、歪み材料層の座屈を確実に防ぐことができるという利点を与える。実際には、第１の基板および第２の基板は、加熱処理中、表面座屈を抑制し、あるいは著しく減じ、且つ、歪み材料層の主に横方向の緩和を可能にする、ほぼ無限の硬い機械的補強材として働く。加熱処理中の基板の膨張もまた、歪み材料の緩和に関与し得る。
好ましくは、第２のサンドイッチ構造が、歪み材料層の両面の著しく異なる膨張によって加熱処理中、破損するリスクを避けるために、第１の基板および第２の基板は、熱膨張係数が同じ、または少なくとも近似した材料で構成される。基板の材料および厚さは、有利には、加熱中、第２のサンドイッチ構造が機械的に安定しているように、熱膨張係数の不一致の影響が、リフロー温度で、基板の分離、クラック、あるいは割れが制限されるほど充分低いように、選択され得る。基板の熱膨張係数は、リフロー温度で、２０％以下、好ましくは１０％以下、更により好ましくは５％以下の差異であり得る。例えば、第１の基板および第２の基板は、Ｓｉ／ＳｉＣ、ＧａＡｓ／Ｇｅ、ＳｉＣ／ＡｌＮ、またはＧａＮ／ＡｌＮの組から選択され得る。
第２のサンドイッチ構造を達成するために第２の基板を結合する代わりに、加熱処理中、皺が形成されるのを避ける、あるいは低減するために、歪み材料層にいくらかの（機械的な）圧力を加えてもよい（図４および５を参照した以下の記載も参照のこと）。従って、更なる例によれば、本方法は、第２の基板を結合する代わりに、特に、ピストンによって、第１の低粘度層および第２の低粘度層の他方（第１の基板が結合されていない低粘度層）に、少なくとも加熱処理の一部分中、歪み材料層の表面に垂直な機械的な圧力を加えるステップを含む。圧力は、特に、圧力が、第１の低粘度層および第２の低粘度層の他方の一面から他のの面まで線形に変化するように、あるいは、縁部におけるよりも中心でより大きくなるように、歪み材料層の反対側まで不均一な方法で加えることができる。
一軸圧力を加えることにより、（歪み材料層の上述した面に平行な）基板の公称面から歪み材料層の曲げに関連するエネルギーが増大し、安定した皺態様の形成を妨げる。歪み材料層に存在するいかなる皺も、一軸圧力が加えられない場合と比較して、より小さい振幅とより長い波長を有する。それによって、エピタキシャル成長によってその後堆積される、例えばＡｌＩｎＧａＮ膜の光電子品質が（空間的な不均等性により）著しく増大される。
一軸圧力は、例えば、ピストン、あるいは他の半導体ウエハによる直接接触、あるいはピストンによって圧縮されたガスまたは液体によって、機械的な方法により歪み材料層に加えることができる。圧力は、歪み材料層が皺にならないような充分に低い温度で加えられてもよい。構造は、圧力が加えられている間、ＢＰＳＧ（あるいは低粘度層）が流れる温度まで加熱することができる。皺の大きさを最小にするために、あるいは波長を長くするために、圧力の大きさ、圧力が加えられる速度、ウエハの温度を上げる速度、高温高圧を加える時間を最適化することができる。圧力はまた、皺が形成されてしまった後に、高温で加えてもよい。
圧力は、不均一な方法で構造の反対側まで加えられるように正確に制御することができる。例えば、圧力は、一面からもう一面まで線形的に変化してもよいし、中心でより高く、縁部でより低くてもよい。これは、楔形あるいは円形断面を有するピストンで圧力を加えることによって達成することができる。従って、皺の抑制が更に最適化される。
ピストンによって低粘度層を通して歪み材料層に圧力が加えられる例において、低粘度層は、歪み材料層よりもピストン上に堆積され得ることが留意される。いかなる場合でも、低粘度層と歪み材料層との間が強く結合しないように、歪み材料層および／またはピストン表面あるいは歪み材料層の表面に加えられる補強材表面は、比較的粗い（例えば、１×１マイクロメートルスキャンで１ｎｍ以上の粗さ）ことが好ましい。従って、加熱処理の後、ピストンとこの低粘度層は、緩和された歪み材料層から容易に取り除くことができる。ピストンと歪み材料層との間に備えられる低粘度層は、特に、ピストン（あるいはそれと同等の道具）と歪み材料層との間の摩擦をなくすために役立つとともにその緩和を容易にする。
更なる例によれば、圧力は、低粘度層による媒介なしに歪み材料層に直接加えることができる。あるいは、補強材、例えば、ウエハが歪み材料層上に置かれてもよく、加熱処理中、圧力が補強材に加えられ、それによって、歪み材料層に加えられる。
実施形態によれば、ここに開示された方法はまた、歪み材料層の少なくとも一面を露出するために、サンドイッチ構造を加熱処理するステップの後に、第１の基板と第２の基板の少なくとも１つおよびそれが結合されている低粘度層を取り外すステップを含む。この露出された表面は、続いて、更なる加工のために用いることができる。特に、電子あるいは光電子半導体デバイスあるいは太陽電池の製造に有益な層のエピタキシーに用いることができる。
更に、加熱処理の前に、歪み材料層をパターン形成し、それによって隙間によって分離された歪み材料島が形成されてもよい。歪み材料層の島の形成は、緩和プロセスを更に容易にする。歪み材料島の形状は、原則として任意であるが、製造の容易のために、円形、正方形、あるいは矩形から選択してもよい。当該技術で用いられている著しく小さい島の場合と比較して、緩和効果に強く影響を及ぼすことなしに、２つの主要な面で歪み材料島を覆う２つの低粘度層を設けるために、１０分の数ｍｍ、例えば、約０．５ｍｍ、またはそれよりも大きく島の横方向寸法を選択することができる。
他の例によれば、歪み材料層は、第２の低粘度層を歪み材料層上に堆積した後に第２の低粘度層あるいは歪み材料層と第２の低粘度層の両方がパターン形成される前にパターン形成される。従って、歪み材料層を第１の基板に移した後、且つ、第２の低粘度層が歪み材料層に堆積される前、あるいは、トレンチ（隙間）が第２の低粘度層および歪み材料層を貫いて形成される前に、歪み材料島の形成を行なうことができ、後者の場合、第２の基板への結合は、島構造の結合を含み、且つ、隙間は結合された構造内に維持される。各々の場合、第１の低粘度層は、また、部分的にあるいは完全にエッチングされる。これらの隙間は、加熱処理後、完全に緩和した歪み材料層を達成するときに有利である。
第１の低粘度層および／または第２の低粘度層は、各々がコンプライアント材料層である埋め込み酸化物層の形態で堆積され得る。更に、ＳｉＯ２層あるいは非ドープのシリコンガラスあるいはＳｉＮ層が、低粘度層と歪み材料層との接着性を増大するために、歪み材料層上に堆積されてもよい。
特に有益な例によれば、歪み材料層は、例えば、ＬＥＤおよび太陽電池の製造に有益なＩｎＧａＮを含み、あるいはそれからなる。しかしながら、ＩｎＧａＮは、歪み材料層の材料の１つの例を表わしているに過ぎないことが留意されるべきである。実際には、歪み材料層は、例えば、二次合金、三次合金、四次合金から選択された、極性の、半極性の、あるいは非極性のＩＩＩ／Ｎ材料を含み、あるいはそれからなる。
ガラス転移温度より高く加熱されたときのリフローにより歪み材料層の弾性的な緩和を引き起こすために、第１の低粘度層および／または第２の低粘度層は、ボロホスホシリケートガラス（ＧＰＳＧ）あるいはホウ素またはリンを含むＳｉＯ２化合物を含み、あるいはそれからなることができる。加熱処理は、有利には、実質的な座屈なしに歪み材料層あるいは歪み材料島がそれぞれ完全に緩和できるために、少なくとも８００℃の温度、特に、少なくとも８５０℃の温度で行われる。以下で、用語「歪み材料」は、歪み材料層あるいは歪み材料層で形成された島を意味する。
第２のサンドイッチ構造が加熱処理されるとき、８５０℃〜９５０℃、特に、９００℃〜９５０℃の範囲のアニーリング温度が、コンプライアント材料の高い（速い）リフローを生じるために用いることができ、歪み材料は、第１の基板および第２の基板によって蓋がされて覆われているので、従って、歪み材料層の損傷は、このような高温でさえも防止される。
８５０℃〜９５０℃の高いアニール温度での充分なリフローと、緩和された歪み材料上のエピタキシーに関わる低温（約８００℃）での充分な機械的な剛性を保証するために、充分に高いリフロー（塑性変形）を達成するための第１の低粘度層および／または第２の低粘度層は、好ましくは、５質量％未満、特に４質量％未満の数質量％のホウ素を含み得る（下記を参照のこと）。更に、１〜３質量％、特に２〜３質量％でリンが存在してもよい。
歪み材料層を緩和するためのここに開示された方法の上述の例では、歪み材料層、特に、歪みＩｎＧａＮ層を、シード基板、特にＧａＮ層が支持基板上に堆積されている塊状あるいは複合シード基板上に成長させ得た後、歪み材料層上に第１のコンプライアント材料である第１の低粘度層を堆積するステップを行い、歪み材料層が、シード基板から取り外されて第１の低粘度層によって第１の基板に結合され、その後、第２の基板に結合するために、歪み材料層上に第２のコンプライアント材料である第２の低粘度層を堆積させて、第２のサンドイッチ構造を形成する。シード基板からの歪み層の取り外しは、ＳＭＡＲＴ ＣＵＴ（登録商標）技術、エッチング、レーザー剥離技術、またはいかなる他の適当な方法によっても行われ得る。従って、第１の基板に移されたヘテロエピタキシャル成長した歪み材料層を、本発明により効果的に緩和することができる。
ＩＩＩ−Ｎ材料および例えば、Ｃ面ＩｎＧａＮ材料のような極性歪み材料の場合、本発明は、第１の基板あるいは第２の基板の取り外しによって、ＩｎＧａＮ材料の面の選択を容易に自由にすることができる利点を有する。従って、緩和ステップの後、特に続くエピタキシーに適当であるＩｎＧａＮ材料のＧａ面のようなＩＩＩ極性面を自由にすることができる。
更に、第１の低粘度層および／または第２の低粘度層は、当該技術で知られているようなレーザー剥離によって、加熱処理後の取り外しを容易にするために、電磁放射を吸収するのに適した吸収層を備えてもよい。電磁放射を吸収する材料は、例えば、ＳｉＮあるいはＧａＮおよび関連した化合物のような他の窒化物化合物であってもよい。
吸収層を設ける場合、少なくとも部分的に緩和された歪み材料層の損傷を避けるために、第１の低粘度層の吸収層は、第１の低粘度層と第１の基板との界面に配置され、更に／または、第２の低粘度層の吸収層は、第２の低粘度層と第２の基板との界面に配置されるのが好ましい場合がある。
実質的に座屈なしに弾性緩和態様で歪み材料層を緩和する、ここに開示された方法は、有利には、電子、光起電、あるいは光電子用途の半導体デバイスの製造に用いることができる。従って、半導体デバイスの製造方法であって、上述の例の１つによる少なくとも部分的に緩和した歪み材料を形成するステップと、第１の低粘度層と一緒に少なくとも第１の基板を取り除くかあるいは第２の低粘度層と一緒に第２の基板を取り除いた後に、更に、形成された少なくとも部分的に緩和した歪み材料、特に、少なくとも部分的に緩和した歪み材料島上に材料層をエピタキシャルあるいはホモエピタキシャル成長させるステップとを含む前記方法が提供される。
更に、歪み材料層を少なくとも部分的に緩和した後のであって、特に、少なくとも部分的に緩和した歪み層がＩｎＧａＮであり、基板がサファイアである、前記サンドイッチ構造が提供される。
ＩｎＧａＮの歪み材料島及び両方の低粘度層のトレンチの少なくとも部分的な緩和の前後のサンドイッチ構造であって、特に、緩和した歪み層がＩｎＧａＮであり、両方の基板がサファイアあるいはシリコンである、前記サンドイッチ構造が提供される。
更に、第１の基板、第１の低粘度層、歪み材料層、第２の低粘度層、第２の基板をこの順番で備えるサンドイッチ構造であって、歪み材料層および第２の低粘度層が、隙間によって分離された島にパターン形成され、第１の低粘度層および第２の低粘度層が、第１の低粘度層および第２の低粘度層のガラス転移温度より高い温度でリフローする特性を有する、前記サンドイッチ構造が提供される。
図１は、ＩｎＧａＮからなる歪み材料層の上下にあり、それぞれの基板に結合されたボロホスホシリケートガラスを含むサンドイッチ構造を形成するステップと、サンドイッチ構造を加熱処理にさらすステップとを含む、歪み材料層を緩和する本発明の方法の一例を示す図である。 図２は、歪み材料層がパターン形成され、それによって島と、コンプライアント材料層が充填されたトレンチが形成される、歪み材料層を緩和する本発明の方法の他の例を示す図である。 図３は、歪み材料層がパターン形成され、それによって島と開放した隙間が形成される、歪み材料層を緩和する本発明の方法の他の例を示す図である。 図４は、ある圧力手段によって、外部の機械的な圧力が、加熱処理中、歪み材料層に加えられる、歪み材料層を緩和する本発明の方法の一例を示す図である。 図５は、図４に示すものと同等であるが、圧力の付加を媒介するためにボロホスホシリケートガラス層あるいは補強材を有する、歪み材料層を緩和する本発明の方法の一例を示す図である。
本発明の付加的な特徴および利点は、図面を参照して記載される。本記載では、本発明の好ましい実施形態を示すことを意図した添付図面が参照される。このような実施形態は、本発明の全範囲を示すものではないことが理解される。
図１に示すように、本発明の一例によれば、サンドイッチ構造を示す多層スタックが形成され、加熱処理される（矢印で示される）。サンドイッチ構造は、第１の基板１と、第１のボロホスホシリケートガラス層２と、歪み材料層３と、第２のボロホスホシリケートガラス層４と、第２の基板５とを有する。従って、特に、歪み材料層３は、２つの低粘度コンプライアントボロホスホシリケートガラス層２および４によって挟まれる。
２つの低粘度コンプライアントボロホスホシリケートガラス層２および４は、歪み材料層３の完全な弾性緩和を可能にし、本例ではサファイア基板であり得る２つの基板は、歪み材料層３のいかなる著しい座屈を回避するために補強材として働く。
本例では、歪み材料層３は、ある支持基板上に堆積され、第１のボロホスホシリケートガラス層２によって第１の基板１に移された、ＧａＮシード層上にヘテロエピタキシャル成長されたＣ面ＩｎＧａＮ膜であり得る。ＩｎＧａＮ膜は、０．５〜３０モル％のインジウムを含み、ＩｎＧａＮ膜の厚さは、１０〜３００ｎｍから選択され得る。好ましくは、ＩｎＧａＮ膜は、約１００ｎｍの厚さの膜に対して、約５−７モル％のインジウムを含む。
歪み材料層３と第１のボロホスホシリケートガラス層２との間の接着を増強するために、第１のボロホスホシリケートガラス層２の堆積の前に、１０−１００ｎｍの厚さのＳｉＯ２層が、歪み材料層３、例えば、ＩｎＧａＮ膜上に堆積されてもよい。第１の基板への移送後、第２のボロホスホシリケートガラス層４が歪み材料層３の自由表面上、すなわち、ＩｎＧａＮ膜のＮ面上に堆積される。再び、接着性を向上するために、第２のボロホスホシリケートガラス層４の堆積の前に、ＳｉＮ膜がＩｎＧａＮ膜のＮ面上に形成されてもよい。第２の基板は、第２のボロホスホシリケートガラス層４に結合された。
両方のボロホスホシリケートガラス層は、加熱処理中、異なるリフロー特性によって引き起こされる歪み材料層３への応力あるいは非対称の力を避けるために、同じ材料から形成されてもよい。第１のボロホスホシリケートガラス層２および第２のボロホスホシリケートガラス層４は、４−５質量％のホウ素を含み、適当には、０．５マイクロメートル〜数マイクロメートルの厚さを有する。選択されるそれぞれのボロホスホシリケートガラス層２および４の厚さが厚いほど、達成される歪み材料層３の緩和が速くなる。
図１に示されるサンドイッチ構造は、約８００℃〜９５０℃の温度でアニールされる。ＩｎＧａＮ膜は、第１の基板１および第２の基板５によって保護されるので、使われ得るこのような高温でのコンプライアント材料の速いリフローが期待される。
例えば、１％のＩｎＧａＮ歪み膜（すなわち、成長したＩｎＧａＮ膜とそれが成長したＧａＮシード層との間の格子不整合が約１％）を考える。この場合、１ｍｍ２の試料は、完全な緩和状態に達するために、横方向に全体で１０マイクロメートル伸張しなければならない。これは、８５０℃を超える温度で、図１に示すサンドイッチ構造を加熱処理することによって、緩和した歪み材料層３のいかなる著しい座屈を生じることなしに達成される。
他の例によれば、歪み材料層３は、層内のトレンチ（隙間）をエッチングすることによってパターン形成され、それによって、歪み材料島が形成される。図２に示すサンドイッチ構造では、第２のボロホスホシリケートガラス層４の堆積の前に、図１の連続歪み材料層３がエッチングされて、トレンチが形成された。歪み材料上に第２のボロホスホシリケートガラス層４が堆積されると、それはトレンチを完全に充填する。歪み材料層３のパターン形成ステップを別にして、サンドイッチ構造の製造は、図１を参照して記載したものと同様である。
加熱処理中、コンプライアント材料によって緩和されることになっている歪み材料層を備える多層スタックの他の例が図３に示されている。本例では、第２のボロホスホシリケートガラス層４は、図１の連続歪み材料層３上に堆積され、続いて、第２のボロホスホシリケートガラス層４と歪み材料層３の両方が、トレンチまたは隙間６をエッチングすることによってパターン形成された。ボロホスホシリケートガラス層２は、また、歪み材料層が緩和する能力に依存して、部分的にあるいは完全にエッチングされ得る。このエッチングプロセスを別にして、再び、サンドイッチ構造の製造は、図１を参照して説明したものと同様である。図２で示される例と比較すると、歪み材料島３の緩和は、トレンチ中に充填された第２のボロホスホシリケートガラス層４のいかなる材料によっても妨げられない。
図１の歪み材料層３あるいは図２および図３に示す歪み材料島の緩和後、すなわち、サンドイッチ構造の加熱処理および冷却が終了した後、例えば、ＩｎＧａＮ層の（ホモ）エピタキシャル成長に用いることができる緩和したＩｎＧａＮ歪み膜（島）のＧａ面を利用するために、第１の基板１および第１のボロホスホシリケートガラス層２が取り外れ得る。
有利には、第２のボロホスホシリケートガラス層２のホウ素量は、８５０℃より高い温度での加熱処理中、充分に高いリフロー（塑性変形）を達成することができるが、同時に、エピタキシャル成長に関する温度、例えば、約８００℃で、充分な剛性がもたらされるように、約４質量％より少なく５質量％までである。
エピタキシーは、図１〜図３の緩和した歪み材料３と（ほぼ）同様のインジウム量の緩和したＩｎＧａＮ材料で行われ得る。ＩｎＧａＮシード層の結晶性の品質に依存して、転位密度約５×１０５〜５×１０９ｃｍ２、厚さ１〜３マイクロメートルの緩和した歪み材料３上のエピタキシャル成長層を得ることができる。
図３に示す例とは異なる別の実施形態によれば、層２および層４の両方にトレンチが設けられてもよく、緩和ステップの観点から好ましい。また、第２のボロホスホシリケートガラス層２を部分的にエッチングすることも可能である。
ここに開示された本発明の方法の他の例が、図４に示される。図１を参照して記載された実施形態におけるように、サンドイッチ構造を示す多層スタックが形成され、加熱処理される（矢印で示される）。しかしながら、サンドイッチ構造は、第１の基板１と、第１のボロホスホシリケートガラス層２と、歪み材料層３とのみをこの順番で備える。加熱処理中、ある機械的な圧力手段７、例えば、ピストン７、あるいは歪み材料層３上にある補強材上に向けられたピストン７、または加圧ガスあるいは液体によって、機械的な圧力が歪み材料層３に加えられる。
図５に示されるように、他のボロホスホシリケートガラス層８が歪み材料層３上、またはピストン７上、または歪み材料層上にある補強材上に堆積されてもよく、例えば、ウエハがボロホスホシリケートガラス層８を通して歪み材料層３上にあってもよく、ピストン７が、他のボロホスホシリケートガラス層８および／または補強材を通して歪み材料層３に圧力を加える。あるいは、ボロホスホシリケートガラス層８は、歪み材料層３に圧力を加える前に、歪み材料層３ではなくピストン７上に堆積されてもよい。第１の基板に結合される面と反対側の歪み材料層３の表面および／またはピストン７の表面および／または歪み材料層３に付加される補強材の表面は、加熱処理後、取り外しを容易にするために、比較的粗い表面、例えば、１×１マイクロメートルスキャンで約１ｎｍを超える粗さを備え得る。更に、圧力の付加を正確に制御するために、楔状あるいは円形の断面を有するピストン７が好ましい場合がある。
いかなる場合においても、加熱処理中、歪み材料層３での皺の形成が、圧力手段７による圧力の付加によって確実に抑制される。
全ての先に議論した実施形態は、本発明の特徴および利点を限定するためのものではなく、例としてのものである。上述の特徴のいくつかあるいは全ては、また、異なる方法で組み合わせることができることが理解されるべきである。

Claims (11)

  1. 極性を有するＩＩＩ／Ｎ材料を含むか該材料からなる歪み材料層を緩和する方法であって、
    支持基板上にシード層を堆積したシード基板上に前記歪み材料層をヘテロエピタキシャル成長させるステップと、
    第１の低粘度層を前記歪み材料層の一面上に堆積させるステップと、
    前記歪み材料層を前記シード基板から取り外し、該歪み材料層を前記第１の低粘度層によって第１の基板に結合するステップと、
    第２の低粘度層を前記歪み材料層の他の面上に堆積させるステップと、
    前記第２の低粘度層に第２の基板を結合させて、サンドイッチ構造を形成するステップであって、前記サンドイッチ構造は、前記第１の基板と、前記第１の低粘度層と、前記歪み材料層と、前記第２の低粘度層と、前記第２の基板とを有する、ステップと、
    前記第１の低粘度層および前記第２の低粘度層のリフローが引き起こされるように、前記サンドイッチ構造を加熱処理し、それによって前記歪み材料層を少なくとも部分的に緩和するステップと、
    を含む方法。
  2. 前記第１の基板および前記第２の基板は、同一の材料あるいは互いの熱膨張係数の差が２０％未満である材料で構成される、請求項１に記載の方法。
  3. 少なくとも部分的に緩和した前記歪み材料層の少なくとも一面を露出するために、前記サンドイッチ構造を加熱処理するステップの後、前記第１の基板と前記第２の基板の少なくとも一方と、それが結合された前記低粘度層を取り外すステップを更に含む、請求項１または２に記載の方法。
  4. 前記加熱処理の前に、前記歪み材料層をパターン形成し、それによって隙間によって分離された歪み材料島を形成するステップを更に有する、請求項１〜３のいずれか一項に記載の方法。
  5. 前記第２の低粘度層を前記歪み材料層上に堆積させるステップの前に、前記歪み材料層をパターン形成し、且つ、前記第２の低粘度層を前記歪み材料層上に堆積させるステップの後に、前記第２の低粘度層をパターン形成する、請求項４に記載の方法。
  6. 前記歪み材料層が、ＩｎＧａＮを含み、またはそれからなる、請求項１〜５のいずれか一項に記載の方法。
  7. 前記第１の低粘度層および／または前記第２の低粘度層が、ボロホスホシリケートガラス（ＢＰＳＧ）または、ホウ素またはリンを含むＳｉＯ２化合物を含み、またはそれからなる請求項１〜６のいずれか一項に記載の方法。
  8. 前記加熱処理が、少なくとも８００℃の温度で行われる、請求項１〜７のいずれか一項に記載の方法。
  9. 前記第１の低粘度層および／または第２の低粘度層が、５質量％未満のホウ素を含む、請求項１〜８のいずれか一項に記載の方法。
  10. 前記第１の低粘度層および／または前記第２の低粘度層が、電磁放射を吸収する吸収層を備える、請求項１〜９のいずれか一項に記載の方法。
  11. 少なくとも部分的に緩和した前記歪み材料層が、極性ＩＩＩ−Ｎ材料であり、前記ヘテロエピタキシャル成長が、ＩＩＩ極性表面上で行われる、請求項１〜１０のいずれか一項に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2159836B1 (en) * 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
FR2973157B1 (fr) * 2011-03-25 2014-03-14 Soitec Silicon On Insulator Procédé de réalisation d'ilots de matériau contraint au moins partiellement relaxe
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
WO2018167426A2 (fr) * 2017-03-17 2018-09-20 Soitec Substrat de croissance pour la formation de dispositifs optoelectroniques, procede de fabrication d'un tel substrat, et utilisation du substrat notamment dans le domaine des micro-ecrans d'affichage
JPWO2019163646A1 (ja) * 2018-02-23 2021-02-04 株式会社カネカ 太陽電池の製造方法
FR3091005B1 (fr) * 2018-12-21 2021-01-29 Soitec Silicon On Insulator Substrat de croissance et procede de fabrication d’un tel substrat

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994867A (en) 1988-07-22 1991-02-19 Xerox Corporation Intermediate buffer films with low plastic deformation threshold for lattice mismatched heteroepitaxy
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
DE69739368D1 (de) 1996-08-27 2009-05-28 Seiko Epson Corp Trennverfahren und Verfahren zur Übertragung eines Dünnfilmbauelements
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
FR2775121B1 (fr) 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
US6406795B1 (en) 1998-11-25 2002-06-18 Applied Optoelectronics, Inc. Compliant universal substrates for optoelectronic and electronic devices
US6214733B1 (en) 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
US6447604B1 (en) * 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US20030064535A1 (en) 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7175704B2 (en) * 2002-06-27 2007-02-13 Diamond Innovations, Inc. Method for reducing defect concentrations in crystals
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
FR2851847B1 (fr) * 2003-02-28 2005-10-14 Soitec Silicon On Insulator Relaxation d'une couche mince apres transfert
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
FR2860248B1 (fr) 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
US20080211061A1 (en) 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
CN100377377C (zh) * 2004-10-29 2008-03-26 夏普株式会社 半导体发光元件的制造方法
JP2006156950A (ja) * 2004-10-29 2006-06-15 Sharp Corp 半導体発光素子の製造方法
US7585792B2 (en) 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
EP1894234B1 (en) 2005-02-28 2021-11-03 Silicon Genesis Corporation Substrate stiffening method and system for a layer transfer.
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7399686B2 (en) 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US8334155B2 (en) 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
FR2895420B1 (fr) 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
FR2895562B1 (fr) 2005-12-27 2008-03-28 Commissariat Energie Atomique Procede de relaxation d'une couche mince contrainte
JP2006186382A (ja) * 2006-01-27 2006-07-13 Toshiba Corp 電界効果トランジスタ
JP2007281257A (ja) 2006-04-07 2007-10-25 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
JP5160080B2 (ja) 2006-06-23 2013-03-13 アイメック 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
EP1901345A1 (en) 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
JP2010509177A (ja) 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
US7858995B2 (en) 2007-08-03 2010-12-28 Rohm Co., Ltd. Semiconductor light emitting device
US8058663B2 (en) * 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151861A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
EP2159836B1 (en) 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers

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