KR101227580B1 - 인장 층의 이완 - Google Patents

인장 층의 이완 Download PDF

Info

Publication number
KR101227580B1
KR101227580B1 KR1020117003004A KR20117003004A KR101227580B1 KR 101227580 B1 KR101227580 B1 KR 101227580B1 KR 1020117003004 A KR1020117003004 A KR 1020117003004A KR 20117003004 A KR20117003004 A KR 20117003004A KR 101227580 B1 KR101227580 B1 KR 101227580B1
Authority
KR
South Korea
Prior art keywords
layer
tensile material
low
material layer
viscosity
Prior art date
Application number
KR1020117003004A
Other languages
English (en)
Other versions
KR20110050637A (ko
Inventor
파브리스 르테르트르
칼로스 마주레
마이크 알. 크레임스
멜빈 비. 맥로린
나단 에프. 가드너
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from EP08290757A external-priority patent/EP2151856A1/en
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20110050637A publication Critical patent/KR20110050637A/ko
Application granted granted Critical
Publication of KR101227580B1 publication Critical patent/KR101227580B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Abstract

본 발명은 인장 재료층의 이완방법에 대한 것으로, 제1 컴플라이언트 재료를 포함하는 제1 저-점도층을 상기 인장 재료층의 일면 상에 적층하는 단계, 제2 탄성재료재료함하는 제2 저-점도층을 상기 인장 재료층 상에 적층함으로써 제1 샌드위치 구조를 형성하는 단계, 및 상기 제1 샌드위치 구조를 열처리함으로써 제1 및 제2 저-점도층의 리플로우(reflow)가 유도되고 이에 따라 적어도 부분적으로 상기 인장 재료층이 이완되도록 하는 단계를 포함한다.

Description

인장 층의 이완{Relaxation of Strained Layers}
본 발명은 전자, 광전자, 광전지 분야에 유용한 반도체소자의 제조에 적용하기 위한 인장층 및 컴플라이언트 기판(compliant substrate) 분야에 관한 것으로, 더욱 자세하게는 인장된 헤테로에피텍셜 막의 연성기판에 의한 이완에 관한 것이다.
헤테로에피텍시(heteroepitaxy)에 의한 기판상의 박막의 성장은 반도체 기술에서 중요한 제조단계에 해당한다. 예를 들어, 자연 벌크기판을 사용하기 곤란하거나 또는 지나치게 비쌀 경우, 종종 헤테로 에피텍시에 의해 필요한 재료를 시드 기판(seed substrate) 상에 형성한다. 발광반도체소자 또는 태양전지와 같은 분야에 있어서 사파이어 또는 SiC 기판상에 III/N 재질의 헤테로 에피텍셜 막을 성장시켜야 할 필요가 있다. 그러나, 재료가 헤테로에피텍시에 의해 그 위에 형성되는 기판이 그와 비교해서 다른 격자 상수 및 다른 열팽창계수를 지닌 경우, 압축 또는 인장 변형율(tensile strain)의 불합치(misfit) 및 이에 대응되는 전위(dislocation) 및 크랙(crack)의 발생으로 인해 재료의 품질에 해로운 영향을 미치게 된다. 따라서, 헤테로에피텍시에 의한 재료막의 형성시, 재질 내에 크랙 또는 전위가 발생하지 않도록 그 두께가 한정되도록 형성된다. 예를 들어, 헤테로 에피텍셜 막이 다른 기판으로 전이되고 난 후, 이들 막은 전자 및 광전자, 광전기 응용분야에 사용되는 층의 에피텍셜 성장에 사용될 수 있다. 그러나, 헤테로에피텍셜 박막의 경우는 격자 파라미터 불합치로 인해 인장되어 에피텍셜 성장 또는 잇따르는 단계들의 품질이 저하될 수 있다.
그러나, 저-점도층 상에 인장된 헤테로에피텍셜 막의 이완을 위해 현재 사용되는 방법들은 종종 버클링(buckling), 크랙 발생 등의 억제에 있어서 만족할 만한 결과를 내지 못하며, 면내(in-plane) 이완의 성취가 쉽지 않다. 따라서, 본 발명의 기조를 이루는 문제점은 상기 결함을 배제 또는 적어도 완화할 수 있는 기판 상부에 형성된 인장층의 전적인 또는 거의 전적인 이완 방법을 제공하는 데에 있다.
상기 문제점은 청구항 1항에 따른 인장 재료층의 이완 방법에 의해 해소된다. 상기 방법은,
상기 인장 재료층의 일면에 제1 컴플라이언트 재료(compliance material)를 포함하는 제1 저-점도층을 적층하는 단계;
상기 인장 재료층의 다른 면 상에 제2 컴플라이언트 재료를 포함하는 제2 저-점도층을 적층하여 제1 샌드위치 구조를 형성하는 단계; 및
상기 제1 샌드위치 구조를 열처리하여 제1 및 제2 저-점도층의 리플로(reflow)를 유도하여 이에 따라 적어도 부분적으로 상기 인장 재료층이 이완되도록 하는 단계를 포함한다.
용어 '저-점도'는 열처리시에(하술 될 내용 또한 참조바람) 특정 층의 컴플라이언스(compliance) 및 변형 능력(deformation ability)을 지칭하기 위해 사용된다. 특히, 유리 전이온도 이상의 온도에서의 열처리는 제1 및 제2 저-점도층에 일정 리플로우(예를 들면 소정의 유리전이로 인한 소성변형)를 야기하여, 이에 따라 인장 재료층을 탄성적으로 이완하게 된다. 인장 재료층 양측에 저-점도층을 제공함에 따라 인장 재료층의 자유 변위(displacement)가 가능해지며, 특히 필요한 경우, 결함의 형성 없이 완전 이완이 가능해진다. 열처리 공정의 온도 및 기간을 적절히 선택함으로써 완전 이완을 이루어낼 수 있다.
상기 샌드위치를 열처리하는 단계 이전에 제1 기판이 상기 제1 및 제2 저-점도층 중 어느 하나에 접합될 수 있다. 이러한 제1 기판은 인장 재료층이 사전에 헤테로에피텍셜 성장된 시드 기판에서의 전이에 유용하게 사용될 수 있다. 더 나아가, 상기 열처리 단계 이전에 제1 및 제2 저-점도층의 다른 하나에 제2 기판이 접합되어 두 기판, 두 저-점도층 및 인장 재료층을 포함하는 제2 샌드위치 구조를 형성할 수도 있다.
예를 들면 사파이어 또는 기타 Si 성분으로 제조될 수 있는 제1 및 제2 기판을 구비하는 상기 제2 샌드위치 구조는 이완 열처리시에 인장 재료층의 버클링이 확실하게 방지된다는 이점을 제공한다. 사실상, 제1 및 제2 기판은 열처리시에 표면 버클링을 억제 또는 상당수 감소시키면서, 인장 재료층의 주로 측방향 이완을 일으키는 거의 완전강체(infinite rigid)에 가까운 기계적 스티프너(stiffener)로 기능한다. 열처리 도중 기판의 팽창(dilatation) 또한 인장된 재료의 이완에 참여할 수 있다.
바람직하게는, 인장 재료층 양측에 실질적으로 각기 다른 팽창이 일어남에 따라 제2 샌드위치 구조가 파손될 수 있는 위험을 방지하기 위해, 상기 제1 및 제2 기판은 동일 재료 또는 적어도 유사한 열팽창 계수의 재료로 제조된다. 기판의 해체, 크랙 또는 분열 등의 위험을 제한하기 위해, 기판의 재료 및 두께는 열팽창계수 간의 불일치(mismatch)로 인한 효과가 리플로우 온도에서 충분히 낮아 짐으로써 상기 제2 샌드위치 구조가 열처리 도중에 기계적으로 안정적인 상태를 유지하도록 한다. 기판의 열팽창계수의 차이는, 리플로우 온도에서 20% 이하, 바람직하게는 10% 이하 및 좀 더 바람직하게는 5% 이하에 이른다. 예를 들어, 상기 제1 및 제2 기판은 Si/SiC, GaAS/Ge, SiC/AlN or GaN/AlN 쌍 중 선택될 수 있다.
제2 샌드위치 구조를 이루기 위해 제2 기판을 접합하는 방법과 다른 방법으로는 소정의 (기계적) 압력을 인장 재료층에 인가함으로써 열처리 공정시에 형성될 수 있는 주름이 방지 또는 감소(dampen) 되도록 할 수 있다(도 4 및 도 4에 관련하여 하술된 내용 참조 바람). 따라서, 추가적 실시예에 따르면, 상기 방법은, 제2 기판을 접합하는 것 대신에, 적어도 열처리 중 일부 기간 안에 인장 재료층의 면들에 수직된 방향으로 제1 및 제2 저-점도층 중 다른 하나(제1 기판이 접합되지 않은 저-점도층)에 상세하게는 피스톤에 의한 기계적 압력을 인가하는 단계를 포함한다. 상기 압력은 인장 재료층을 가로지르는 방향으로 상세하게는 비균질(inhomogeneous)적으로 인가되어, 압력이 제1 및 제2 저-점도층의 다른 하나의 일측으로부터 타측으로 선형적으로 변화하거나 또는 측면에서보다 중앙에서 압력이 더 크게 된다.
단축(uniaxial) 압력의 인가로 인해 기판의 명목적 면(nominal plane, 인장 재료층의 상기 면에 평행함)에서 인장 재료층이 휘게되는 것과 연관된 에너지가 증가하며, 안정적 주름 모드의 형성이 방지된다. 인장 재료층에 여전히 존재하는 주름이 있다 하더라도 단축 압력이 인가되지 않은 경우에 비해서는 그 넓이가 작고 파장은 길다. 따라서, 예를 들면 에피택셜 성장에 의해 순차적으로 적층될 수 있는 AllnGaN 막의 광전자 품질(공간적 불균형에 기인함)이 크게 향상된다.
단축 압력은 예를 들면 피스톤, 또는 다른 반도체 웨이퍼, 또는 피스톤에 의해 압축된 가스 또는 액체와 직접 접촉하는 등의 기계적 수단을 통해 인장 재료층에 인가될 수 있다. 압력의 인가는 충분히 낮은 온도에서 이루어지도록 하여 인장 재료층이 주름이 생기지 않도록 할 수 있다. 이러한 구조는 압력이 인가되는 BPSG (또는 저-점도층)이 흐르는 온도로 가열될 수 있다. 압력의 크기, 압력의 인가 비율, 웨이퍼 온도의 상승 비율, 및 고열 및 고압 인가의 기간을 최적화함으로써 주름의 넓이를 최소화하거나 파장을 증가시킬 수 있다. 압력은 또한 주름이 형성되고 난 후 고열로 인가될 수 있다.
압력을 정밀 조절함으로써 불균일(inhomogeneous)한 방식으로 구조를 가로질러 인가되도록 할 수 있다. 예를 들어, 압력이 일측에서 타측으로 선형적으로 변화하거나 중앙부에서는 좀 더 높고 측부에서는 좀 더 낮을 수 있다. 이러한 것은 웨지(wedge) 또는 원형 단면을 가진 피스톤으로 압력을 인가함으로써 이루어질 수 있다. 따라서, 주름의 제한이 더욱 최적화된다.
피스톤을 이용하여 저-점도층을 통해 인장 재료층에 압력을 인가하는 예에서, 저-점도층이 인장 재료층 보다는 피스톤 상에 적층되도록 할 수 있다는 것을 알 수 있다. 다른 경우에서, 인장 재료층의 표면 및/또는 피스톤의 표면 또는 인장 재료층 표면에 적용된 스티프너(stiffener)의 표면이 특히 상대적으로 거칠게 함으로써(예. 1×1 마이크론 스캔 상에서 1nm 거칠기 이상), 저-점도층 및 인장 재료층 사이에 강력한 접합이 이루어지지 않도록 방지한다. 따라서, 열처리 이후에 피스톤 및 상기 저점도층이 이완된 인장 재료층에서 수월하게 제거될 수 있다. 피스톤과 인장 재료층 사이에 제공된 상기 저-점도층은 피스톤 (또는 균등 도구)와 인장 재료층 사이의 마찰을 방지하는 역할을 하며 이들의 이완을 촉진한다.
또 다른 실시예의 경우, 저-점도층을 경유하지 않고 인장 재료층에 압력을 직접적으로 인가할 수 있다. 대체안으로는 웨이퍼 등과 같은 스티프너를 인장 재료층 상에 올리고 그 스티프너로 압력을 인가함으로써 열처리시에 압력이 인장 재료층으로 인가될 수 있도록 할 수 있다.
일 실시예의 경우, 여기에 게시된 방법은 또한 상기 샌드위치를 열처리하여 인장 재료층의 적어도 일면을 노출하도록 하는 단계 후 제1 및 제2 기판 및 그것이 접촉된 저-점도층 중 적어도 어느 하나를 분리하는 단계를 또한 포함한다. 이렇게 노출된 표면은 다음 공정에 이어서 사용되게 된다. 상세하게는, 전자 또는 광전자 반도체 소자 또는 태양전지의 제조에 유용한 층의 에피택시에 사용될 수 있다.
더 나아가, 상기 인장 재료층은 열처리 전에 패터닝됨으로써 사이공간(interspaces)에 의해 분리되는 인장 재료 아일랜드(island)를 형성하도록 할 수 있다. 인장 재료층의 아일랜드 형성으로 인해 이완 공정이 더욱 촉진된다. 인장 재료 아일랜드는 원칙적으로는 임의의 형태이며 제조의 편이에 따라 원형, 사각형 또는 직사각형의 형태로 선택될 수 있다. 두 개의 주요 표면에서 인장 재료 아일랜드를 덮을 수 있는 두 개의 저-점도층의 제공으로 인해, 종래 기술에서 사용되는 크기가 매우 작은 아일랜드에 비해 이완효과에 큰 영향을 미치지 않으면서 아일랜드의 측방향 치수를 밀리미터의 대략 십분의 몇, 즉, 대략 0.5mm, 또는 그 이상의 수치로 선택할 수 있게 된다.
또 다른 실시예에 따르면, 인장 재료층은 제2 저-점도층의 적층이 있기 전에 패터닝되며, 또는 인장 재료층 및 제2 저-점도층 모두가 제2 저-점도층이 인장 재료층 상에 적층되고 난 후 패터닝 된다. 따라서, 인장 재료 아일랜드의 형성은 인장 재료층이 제1 기판으로 전이되고 난 후 및 제2 저-점도층이 인장 재료 상에 적층되기 전에 이루어질 수 있으며, 또는 트렌치(사이공간(interspace))는 제2 저-점도층 및 인장 재료층을 통과하여 형성되고 이러한 경우 제2 기판의 접합은 아일랜드 구조의 접합을 포함하며, 사이 간격은 상기 접합 구조 내에 유지된다. 각각의 경우에서, 제1 저-점도층은 또한 부분적 또는 전체적으로 에칭될 수 있다. 이들 사이공간은 열처리 후에 인장 재료층이 완전히 이완될 수 있도록 하는데 도움을 준다.
상기 제1 및/또는 제2 저-점도층은 매립된 산화층의 형태로 적층될 수 있으며, 여기서 각각은 컴플라이언트 재료층일 수 있다. 또한, SiO2 층 또는 미도핑된(undoped) 실리콘 유리 또는 SiN층을 인장 재료층 상에 적층함으로써 저-점도층의 인장 재료층에 대한 부착성을 향상시킬 수 있다.
특히 유용한 실시예에 따르면, 인장 재료층이 LEDs 및 태양전지의 제조에 특히 유용한 InGaN를 포함하거나 이로 구성된다. 그러나, InGaN은 인장 재료층의 재료의 다만 하나의 예를 나타낸다는 사실을 이해해야 할 것이다. 실제로는, 인장 재료층은 예를 들면 III/N 재료 극성, 반극성, 또는 비극성의 이차, 삼차, 사차 합금에서 선택된 것을 포함하거나 이로 구성될 수 있다.
제1 및/또는 제2 저-점도층은 붕규산유리(borophosphosilicate glass: BPSG) 또는 SiO2를 포함하거나 이로 구성될 수 있으며 이들 조성물은 유리 전이온도 이상에서 가열될 경우 리플로우로 인해 인장 재료층이 탄력적으로 이완되도록 붕소 또는 인을 포함한다. 열처리는 적어도 800℃, 상세하게는 적어도 850℃ 온도에서 이루어지도록 하여 인장 재료층의 전체적 이완이 가능하게 하거나, 실질적으로 버클링이 발견되지 않는 인장 재료 아일랜드가 각각 얻어질 수 있도록 한다. 다음에서 용어 "인장 재료"는 인장 재료층 또는 인장 재료층에서 형성된 아일랜드를 나타낸다.
제2 샌드위치 구조가 열처리를 받게 되면, 850℃ 내지 950℃, 특히 900℃ 내지 950℃ 범위의 어닐링 온도를 사용함으로써 컴플라이언트 재료의 높은(빠른) 리플로우를 유도할 수 있다. 이는 인장 재료가 제1 및 제2 기판에 의해 보호되기 때문에 이와 같은 고온에서도 인장 재료층의 손실이 방지되기 때문이다.
충분히 높은 리플로우(소성변형)를 이루기 위해서, 제1 및/또는 제2 저-점도층이 5% 중량 미만, 상세하게는 4% 중량 미만의 소정 중량비의 붕소를 포함함으로써, 850℃ 내지 950℃의 높은 어닐링 온도에서 충분한 리플로우를 보장하면서도 이완된 인장 재료(하술된 내용 참조) 상의 에피택시와 연관된 그보다 낮은 온도(약 800℃)에서는 충분한 기계적 강도를 유지하도록 할 수 있다. 더 나아가, 1 내지 3% 중량, 상세하게는 2 내지 3% 중량의 인이 포함될 수 있다.
여기 게시된 인장 재료층을 이완하기 위한 방법의 상기 예에서, 인장 재료층, 특히 인장된 InGaN 층은 시드 기판 상, 특히 GaN 층이 지지 기판 상에 적층되어 있는 전체적(massive) 또는 복합적 시드 기판 상에 성장될 수 있으며, 이는 제1 컴플라이언트 재료인 제1 저-점도층이 인장 재료층 상에 적층되는 단계 이전에 이루어지며, 상기 인장 재료층은 시드기판에서 분리되어 제1 저-점도층에 의해 제1 기판으로 접합될 수 있고, 이는 제2 컴플라이언트 재료인 제2 저-점도층이 상기 인장 재료층에 적층됨으로써 제2 기판으로 접합됨에 따라 제2 샌드위치 구조를 형성하는 단계 이전에 이루어질 수 있다. 상기 인장층의 시드 기판에서의 분리단계는 스마트 컷?(SMART CUT?) 기술, 에칭, 레이저 리프트-오프(lift off) 기술 또는 기타 적절한 방법에 의해 수행될 수 있다. 따라서, 제1 기판으로 전이되었던 헤테로에피택셜 방법으로 성장된 인장 재료층이 본 발명에 따라 효율적으로 이완될 수 있다.
극성 인장 재료의 경우, 즉 III-N 재료 및 예를 들어 c-면(plane) InGaN 재료 등과 같은 경우, 본 발명에 따라 제1 또는 제2 기판의 분리에 의해 자유상태로 되는 InGaN 재료의 일면의 선택이 수월하다는 장점이 있다. 따라서, 후속적인 에피택시에 특히 적합한 이완단계 후에 InGaN 재료를 위해 하나는 자유 III-극성면을 Ga 면으로 할 수 있다.
더 나아가, 제1 저-점도층 및/또는 제2 저-점도층은 전자기 방사를 흡수하기에 적합한 흡수층을 포함함으로써, 열처리가 있고 난 후 공지된 방법으로 레이저 리프트오프를 이용한 분리단계를 촉진시킬 수 있다. 상기 흡수 전자기 방사 재료는 예를 들어 SiN 이거나 GaN 및 관련 조성물과 같은 질화물 조성물일 수 있다.
흡수층(들)을 제공하는 경우, 제1 저-점도층의 흡수층은 제1 저-점도층 및 제1 기판의 경계면에 배치 및/또는 제2 저-점도층의 흡수층은 제2 저-점도층 및 제2 기판의 경계면에 배치됨으로써 적어도 부분적으로 이완된 인장 재료층의 파손을 방지한다.
실질적인 버클링의 발생 없이 탄성 이완 모드에서 인장 재료층을 이완하기 위한 여기에 게시된 방법은 전자, 광전지 또는 광-전자 응용을 위한 반도체소자의 제조에 유용하게 사용될 수 있다. 따라서, 반도체소자의 제조방법으로서, 상기 설명된 실시예 중 어느 하나에 따라 적어도 부분적으로 이완된 인장 재료의 형성단계를 포함하는 단계가 제공되며, 여기에 더하여 상기 형성된 적어도 부분적으로 이완된 인장 재료, 특히 적어도 부분적으로 이완된 인장 재료 아일랜드 상에 재료를 에피택셜 또는 호모에피택셜하게 성장하는 단계를 더 포함하며, 이는 적어도 제1 기판와 함께 제1 저-점도층 또는 제2 기판과 함께 제2 저-점도층을 제거하고 난 후에 이루어진다.
또한, 인장 재료층의 적어도 부분적 이완이 있고 난 후 샌드위치 구조가 제공되며, 특히 상기 적어도 부분적으로 이완된 인장층은 InGaN 내에 위치하며, 기판들은 사파이어 내에 위치한다.
인장 재료아일랜드의 적어도 부분적 이완 이전 및 이후에 InGaN 및 트렌치 내에 샌드위치 구조가 제공되며, 특히 상기 이완된 인장층은 InGaN 에, 그리고 양 기판들은 사파이어 또는 실리콘 내에 위치된다.
더 나아가,
샌드위치 구조가 제공되며, 이는
제1 기판;
제1 저-점도층;
인장 재료층;
제2 저-점도층;
제2 기판;을 순서대로 포함하며,
상기 인장 재료층 및 제2 저-점도층은 사이공간(interspaces)에 의해 분리되는 아일랜드로 패터닝되고, 제1 및 제2 저-점도층은 제1 및 제2 저-점도층의 유리전이온도 이상의 온도에서 리플로우하기 위한 특성을 갖는다.
본 발명의 추가적 특징 및 장점들은 도면을 참조하여 설명할 것이다. 다음 설명에서 참조되는 도면들은 발명의 바람직한 실시예를 도시하기 위한 것이다. 이들 실시예는 발명의 전 범주를 대표하는 것이 아님을 주지해야 할 것이다.
도 1은 본 발명의 인장 재료층 이완방법의 한 예를 도시한 것으로, 붕규산(borophosphosilicate) 유리를 상기 InGaN 인장 재료층의 상부 및 하부에 포함하면서 각각의 기판으로 접합되는 샌드위치 구조의 형성단계 및, 상기 샌드위치 구조를 열처리에 노출하는 단계를 포함한다.
도 2는 본 발명의 인장 재료층 이완방법의 또 다른 예를 도시한 것으로, 상기 인장 재료층이 패터닝됨으로써 컴플라이언트 재료층이 채워진 아일랜드 및 트렌치를 형성한다.
도 3은 본 발명의 인장 재료층 이완방법의 또 다른 예를 도시한 것으로 상기 인장 재료층이 패터닝됨으로써 아일랜드 및 개방된 사이공간부를 형성한다.
도 4는 본 발명의 인장 재료층 이완방법의 한 예를 도시한 것으로, 열처리 도중에 외부의 기계적 압력이 소정 압력수단에 의해 상기 인장 재료층으로 인가된다.
도 5는 도 4에 도시된 것에 견줄만한 본 발명의 인장 재료층 이완방법의 한 예로, 압력의 인가를 전달(mediate)하기 위한 붕규산 유리층 또는 스티프너가 추가된 차이점이 있다.
본 발명에 따른 예를 도시한 도 1에 도시된 바와 같이, 샌드위치 구조의 다층 스택(stack)이 형성되며 열처리된다(화살표 표시). 상기 샌드위치 구조는 제1 기판(1), 제1 붕규산유리층(2), 인장 재료층(3), 제2 붕규산유리층(4) 및 제2 기판(5)을 포함한다. 따라서, 특히 상기 인장 재료층(3)이 두 개의 저-점도 컴플라이언트 붕규산유리층(2, 4) 사이에 샌드위치 형성된다.
상기 두 개의 저-점도 컴플라이언트 붕규산유리층(2, 4)으로 인해 인장 재료층(3)의 신뢰도가 있으며 완전한 탄성적 이완이 가능하며, 상기 두 기판들 -본 실시예 따라 사파이어 기판일 수 있음- 은 인장 재료층(3)의 실질적 버클링을 방지하기 위한 스티프너 역할을 한다.
본 실시예에서, 상기 인장 재료층(3)은 c-면(plane) InGaN 막일 수 있으며, 이는 소정의 지지 기판 상에 적층된 GaN 시드 층상에 헤테로에피택셜하게 성장되고 제1 붕규산 유리층(2)에 의해 제1 기판(1)으로 전이되었던 것일 수 있다. 상기 InGaN 막은 0.5 내지 30% 몰의 인듐을 포함할 수 있으며, InGaN 막의 두께는 10 내지 300 nm 에서 선택될 수 있다. 바람직하게는, 상기 InGaN 막은 약 5 - 7% 몰의 인듐을 약 100 nm의 막의 두께로 포함한다.
인장 재료층(3)과 제1 붕규산유리층(2) 사이의 부착성을 향상시키기 위해서는, 10 - 100 nm의 두께를 가지는 SiO2 층이 인장 재료층(3), 즉 InGaN 막 상에 적층될 수 있으며, 이는 제1 붕규산유리층(2)의 적층이 있기 전이다. 제1 기판(1)의 전이가 있고 난 후, 제2 붕규산유리층(4)가 인장 재료층(3)의 자유면(free surface), 즉 InGaN 막의 N면 상에 적층된다. 다시 한 번, 제2 붕규산유리층(4)의 적층이 있기 전에 SiN 막이 InGaN 막의 N면 상에 형성됨으로써 부착성을 향상시킬 수 있다. 제2 기판은 제2 붕규산유리층(4)에 접합되었다.
두 붕규산유리층은, 열처리시 각기 다른 리플로우 속성에 의해 인장 재료층(3) 상에 가해지는 스트레스 또는 기타 비대칭적 영향력을 방지하기 위해 동일 재료로 형성될 수 있다. 제1 및 제2 붕규산유리층(2, 4)는 4 - 5% 중량의 붕산을 포함할 수 있으며 적절하게는 0.5 마이크로미터 내지 수 마이크로미터의 두께를 가질 수 있다. 붕규산유리층(2, 4) 각각의 두께로 더욱 큰 수치가 선택될 수록, 이완소재층(3)의 이완이 빨라진다.
도 1에 도시된 샌드위치 구조는 약 800℃ 내지 950℃의 온도에서 어닐링된다. 컴플라이언스 재료의 빠른 리플로우는 채용 가능한 한 상기와 같이 높은 온도에서 나타나며, 이는 InGaN 막이 제1 및 제2 기판(1, 5)에 의해 보호되기 때문이다.
예를 들어, 1% 인장 InGaN 막(즉, 성장 InGaN 막 및 그 위에 약 1% 성장된 상태의 GaN 시드 층 사이의 격자불일치(lattice mismatch))를 고려해보라. 이러한 경우, 1 mm2 샘플이 총 10 마이크로미터 측방향 연장되어야 완전한 이완상태에 이르게 된다. 이러한 것을 도 1에 도시된 샌드위치 구조를 850℃를 넘는 온도에서 그리고 이완된 인장 재료층(3)에 특정 버클링의 생성 없이 열처리함으로써 이루어낼 수 있다.
다른 실시예에 따르면, 상기 인장 재료층(3)의 층 내에 트렌치(사이공간)를 에칭하여 패터닝함으로써 인장 재료 아일랜드를 형성할 수 있다. 도 2에 도시된 샌드위치 구조에서, 제2 붕규산유리층(4)을 적층하기 전 도 1의 연속적 인장 재료층(3)이 트렌치를 형성하도록 에칭되었다. 제2 붕규산유리층(4)이 인장 재료 상에 적층된 뒤에는 그것이 트렌치를 완전히 채운다. 인장 재료층(3)의 패터닝 단계와는 별도로, 샌드위치 구조의 제조는 도 1을 참조하여 설명된 것과 동일하다.
열처리 도중에 컴플라이언트 재료에 의해 이완되는 인장 재료층을 포함하는 다층 스택의 다른 실시예가 도 3에 도시된다. 이 실시예에서, 상기 제2 붕규산유리층(4)은 도 1의 연속적 인장 재료층(3) 상에 적층되고 뒤이어서, 제2 붕규산유리층(4) 및 인장 재료층(3) 둘 다 트렌치 또는 사이공간(6)을 에칭함에 따라 패터닝 되었다. 인장 재료의 이완 능력에 따라 상기 붕규산유리층(2)은 또한 부분적 또는 완전 에칭될 수 있다. 이러한 에칭공정과는 별도로, 다시 한 번 설명하자면, 상기 샌드위치 구조의 제조는 도 1을 참조하여 설명한 것과 동일하다. 도 2에 도시된 예에 비교해볼 때, 인장 재료 아일랜드(3)의 이완은 트렌치로 채워진 제2 붕규산유리층(4) 재료 그 어느 것에도 방해받지 않는다.
도 1의 인장 재료층(3)의 이완이 있고 난 후, 또는 도 2 및 3에 도시된 인장 재료 아일랜드의 이완이 있고 난 후, 즉 열처리 및 샌드위치 구조의 냉각(cool down)이 완료되고 난 후, 제1 기판(1) 및 제1 붕규산유리층(2)은 분리됨으로써 예를 들어 InGaN 층의 (호모)에피택셜 성장에 사용될 수 있는 이완된 인장 InGaN 막(아일랜드)의 Ga 면에 접근할 수 있게 된다.
바람직하게는, 제 붕규산유리층(2)의 붕소 함량은 대략 4 내지 5% 중량 이하로 함으로써 850℃를 넘는 온도에서의 열처리 시에 상당히 높은 리플로우(소성변형)가 일어날 수 있도록 함과 동시에, 에피택셜 성장과 관련된 온도, 즉 예를 들면 약 800℃에서도 충분한 강성(rigidity)이 제공되도록 한다.
도 1 내지 도 3의 이완된 인장 재료(3)와 (대략) 동일한 인듐함량을 가진 이완된 InGaN 재료로 에피택시를 수행할 수 있다. InGaN 시드층의 결정성의 품질에 따라, 이완된 인장 재료(3) 상에 약 5·105 내지 5·109 cm2의 전위밀도 및 1 내지 3 마이크로미터 두께로 에피택셜하게 성장된 층이 얻어질 수 있다.
도 3에 도시된 예와는 다른 실시예에 따르면, 양 층(2, 4) 내에 트렌치가 제공되며, 이완단계를 고려할 때 바람직하기도 하다. 제2 붕규산유리층(2)을 부분적으로 에칭하는 것 또한 가능하다.
여기 게시된 본 발명의 방법의 다른 실시예가 도 4에 도시되어 있다. 도 1을 참조하여 설명한 실시예에서와 같이, 샌드위치 구조를 나타내는 다층 스택이 형성되고 열처리된다(화살표방향). 그러나, 상기 샌드위치 구조는 제1 기판(1), 제1 붕규산유리층(2) 및 인장 재료층(3) 만을 순서대로 포함한다. 열처리 도중에, 소정의 기계적 압력수단(7), 예를 들면, 피스톤(7), 또는 인장 재료층(3) 상에 놓여진 스티프너 상으로 유도되는 피스톤(7), 또는 압력가스 또는 유체에 의해 기계적 압력이 인장 재료층(3)으로 인가된다.
도 5에 도시된 바와 같이, 또 다른 붕규산유리층(8)이 인장 재료층(3), 피스톤(7) 또는 인장 재료층 상에 놓인 스티프너 상에 적층될 수 있다. 즉, 웨이퍼가 인장 재료층(3) 상에 붕규산유리층(8)을 통해 놓여질 수 있으며, 상기 피스톤(7)이 다른 붕규산 유리층(8) 및/또는 스티프너를 통해 인장 재료층(3)에 압력을 인가한다. 다르게는, 상기 붕규산유리층(8)은, 인장 재료층(3)에 압력 인가가 있기 전에 인장 재료층(3) 보다는 피스톤(7) 상에 적층될 수 있다. 제1 기판에 접합된 것에 대향되는 인장 재료층(3)의 일면 및/또는 피스톤(7)의 표면 및/또는 인장 재료층(3)에 적용된 스티프너의 표면은, 즉 1×1 마이크론 스캔 상에서 1 nm 강도(roughness)의 비교적 강한 표면(rough surface)으로 제공됨으로써 열처리 이후의 분리를 촉진할 수 있다. 더 나아가, 압력 인가의 정밀제어를 위해 웨지(wedge)형 또는 원형 단면을 가진 피스톤(7)이 선호된다.
어떠한 경우라도, 열처리 중 인장 재료층(3) 내의 주름 형성은 압력수단(7)에 의한 압력인가로 인해 신뢰도 있게 제어된다.
상기 기술된 실시예들은 한정이 아니라 발명의 특징 및 장점을 도시하기 위한 예로 이해해야 할 것이다. 상기 기술된 특징 일부 또는 모두는 또한 각기 다른 방식으로 조합될 수 있다.

Claims (19)

  1. 인장 재료층의 이완 방법에 있어서,
    제1 저-점도층을 상기 인장 재료층의 일면 상에 적층하는 단계;
    제2 저-점도층을 상기 인장 재료층의 다른 면 상에 적층함으로써 제1 샌드위치 구조를 형성하는 단계;
    제1 기판을 상기 제1 및 제2 저-점도층 중 어느 하나에 접합하는 단계;
    제2 기판을 상기 제1 및 제2 저-점도층 중 다른 하나에 접합함으로써 제2 샌드위치 구조를 형성하는 단계; 및
    상기 제1 및 제2 샌드위치 구조를 열처리함으로써 상기 제1 및 제2 저-점도층의 리플로우(reflow)가 유도되고 이에 따라 적어도 부분적으로 상기 인장 재료층이 이완되도록 하는 단계;를 포함하며,
    상기 제1 저-점도층 및 상기 제2 저-점도층의 점도는 유리 전이 온도 이상의 온도에서의 열처리 과정에서 상기 리플로우가 야기될 수 있도록 정해진 것을 특징으로 하는 인장 재료층의 이완방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 기판은 동일 재료 또는 열팽창계수의 차이가 20% 미만을 나타내는 재료들로 제조되는 것을 특징으로 하는 인장 재료층의 이완방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 기판 중 적어도 어느 하나 및 그것이 접합된 상기 저-점도층을 상기 제1 및 제2 샌드위치를 열처리하는 단계 이후에 분리함으로써 상기 적어도 부분적으로 이완된 인장 재료층의 적어도 일면을 노출하는 단계를 더 포함하는 것을 특징으로 하는 인장 재료층의 이완방법.
  6. 제1항에 있어서,
    열처리 이전에 상기 인장 재료층을 패터닝함으로써, 0.5 mm 보다 큰 측방향 치수를 가지면서 사이공간(interspaces)에 의해 분리된 인장 재료 아일랜드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 인장 재료층의 이완방법.
  7. 제 6항에 있어서,
    상기 인장 재료층은 상기 제2 저-점도층의 적층이 있기 전에 패터닝되거나, 상기 인장 재료층 및 상기 제2 저-점도층 모두가 상기 제2 저-점도층이 인장 재료층 상에 적층되고 난 후 패터닝 되는 것을 특징으로 하는 인장 재료층의 이완방법.
  8. 제1항에 있어서,
    상기 인장 재료층은 III/N 재료를 포함하거나 이로 구성되는 것을 특징으로 하는 인장 재료층의 이완방법.
  9. 제1항에 있어서,
    상기 제1 및/또는 제2 저-점도층은 붕규산유리(borophosphosilicate glass, BPSG) 또는 붕소 또는 인을 포함하는 SiO2 - 조성물을 포함하거나 이로 구성되는 것을 특징으로 하는 인장 재료층의 이완방법.
  10. 제1항에 있어서,
    상기 열처리는 적어도 800℃의 온도에서 수행되는 것을 특징으로 하는 인장 재료층의 이완방법.
  11. 제1항에 있어서,
    상기 제1 및/또는 제2 저-점도층은 5% 중량 미만의 붕소를 포함하는 것을 특징으로 하는 인장 재료층의 이완방법.
  12. 제1항에 있어서,
    상기 인장 재료층은 시드 기판에 성장되며, 상기 제1 저-점도층이 인장 재료층 상에 적층되는 단계 이전에 지지 기판 상에 적층되며;
    여기에서, 상기 인장 재료층은 제2 저-점도층이 인장 재료층에 적층되기 이전에 시드 기판에서 분리되어 제1 저-점도층에 의해 제1 기판으로 접합됨으로써 제2 기판으로 접합되어 제2 샌드위치 구조를 형성하는 것을 특징으로 하는 인장 재료층의 이완방법.
  13. 제1항에 있어서,
    상기 제1 저-점도층 및/또는 제2 저-점도층은 제1 및/또는 제2 기판의 분리를 위한 흡수층을 포함하는 것을 특징으로 하는 인장 재료층의 이완방법.
  14. 삭제
  15. 삭제
  16. 제1항에 있어서,
    상기 열처리의 적어도 부분 중에 제1 및 제2 저-점도층의 다른 하나로 피스톤에 의해 기계적 압력을 상기 인장 재료층의 면들에 대해 수직방향으로 인가하는 단계를 더 포함하는 것을 특징으로 하는 인장 재료층의 이완방법.
  17. 제16항에 있어서,
    상기 압력은 제1 샌드위치 구조를 가로질러 불균일(inhomogeneously)하게 인가됨에 따라, 상기 제1 및 제2 저-점도층의 일측에서 타측으로 압력이 선형으로 변화되거나, 측면부에 비해 중앙부에서 더 높도록 인가되는 것을 특징으로 하는 인장 재료층의 이완방법.
  18. 제1항에 있어서,
    a) 상기 제2 저-점도층의 적층단계는 생략되고 제1 기판이 상기 제1 저-점도층으로 접합되며, 상기 방법은 제1 저-점도층이 접합되어 있는 상기 어느 하나 반대편의 인장 재료층의 표면에 피스톤에 의한 기계적인 압력을 인가하는 단계를 더 포함하며, 상기 기계적 압력은 상기 열처리의 적어도 일부 동안에 인장 재료층의 면들에 대해 수직방향으로 인가되며; 또는
    b) 상기 제2 저-점도층의 적층단계는 적어도 스티프너(stiffener)의 어느 하나의 표면 위에 상기 제2 저-점도층의 적층단계로 대체되며, 상기 스티프너는 인장 재료층의 다른 면에 배열되고, 상기 제1 기판은 제1 저-점도층과 접합되며, 상기 방법은 인장 재료층에 접착된 어느 하나의 반대편의 스티프너의 표면에 피스톤으로 기계적 압력을 인가하는 단계를 더 포함하며, 상기 기계적 압력은 상기 열처리의 적어도 일부 동안에 인장 재료층의 면들에 대해 수직방향으로 인가되는 것을 특징으로 하는 인장 재료층의 이완방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 인장 재료 층의 표면 중 상기 제1 기판이 접합된 표면의 반대 표면, 상기 피스톤의 표면 및 스티프너의 표면 중 적어도 하나의 표면은 1×1 마이크론 스캔 상에서 1 nm 이상의 강도(roughness)를 갖는 것을 특징으로 하는 인장 재료층의 이완방법.
KR1020117003004A 2008-08-06 2009-08-06 인장 층의 이완 KR101227580B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
EP08290757.7 2008-08-06
EP08290757A EP2151856A1 (en) 2008-08-06 2008-08-06 Relaxation of strained layers
EP09290577.7 2009-07-21
EP09290577 2009-07-21
PCT/EP2009/005694 WO2010015401A2 (en) 2008-08-06 2009-08-06 Relaxation of strained layers

Publications (2)

Publication Number Publication Date
KR20110050637A KR20110050637A (ko) 2011-05-16
KR101227580B1 true KR101227580B1 (ko) 2013-01-31

Family

ID=41600799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117003004A KR101227580B1 (ko) 2008-08-06 2009-08-06 인장 층의 이완

Country Status (7)

Country Link
US (2) US20110143522A1 (ko)
EP (1) EP2324493B1 (ko)
JP (1) JP5582617B2 (ko)
KR (1) KR101227580B1 (ko)
CN (2) CN102113102B (ko)
TW (1) TWI457984B (ko)
WO (1) WO2010015401A2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2159836B1 (en) * 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
FR2973157B1 (fr) * 2011-03-25 2014-03-14 Soitec Silicon On Insulator Procédé de réalisation d'ilots de matériau contraint au moins partiellement relaxe
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
EP4033531B1 (fr) * 2017-03-17 2023-08-02 Soitec Procédé de fabrication d'une pluralité d'îlots semiconducteurs cristallins
JPWO2019163646A1 (ja) * 2018-02-23 2021-02-04 株式会社カネカ 太陽電池の製造方法
FR3091005B1 (fr) * 2018-12-21 2021-01-29 Soitec Silicon On Insulator Substrat de croissance et procede de fabrication d’un tel substrat

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670411A (en) * 1992-01-31 1997-09-23 Canon Kabushiki Kaisha Process of making semiconductor-on-insulator substrate
US20060128117A1 (en) * 2003-02-28 2006-06-15 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994867A (en) 1988-07-22 1991-02-19 Xerox Corporation Intermediate buffer films with low plastic deformation threshold for lattice mismatched heteroepitaxy
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
CN1495523A (zh) 1996-08-27 2004-05-12 ������������ʽ���� 转移方法和有源矩阵基板的制造方法
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
FR2775121B1 (fr) 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
US6406795B1 (en) 1998-11-25 2002-06-18 Applied Optoelectronics, Inc. Compliant universal substrates for optoelectronic and electronic devices
US6214733B1 (en) 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
US6447604B1 (en) 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US20030064535A1 (en) 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7175704B2 (en) * 2002-06-27 2007-02-13 Diamond Innovations, Inc. Method for reducing defect concentrations in crystals
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
FR2851847B1 (fr) 2003-02-28 2005-10-14 Soitec Silicon On Insulator Relaxation d'une couche mince apres transfert
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
FR2860248B1 (fr) 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
WO2005104192A2 (en) 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
JP2006156950A (ja) * 2004-10-29 2006-06-15 Sharp Corp 半導体発光素子の製造方法
CN100377377C (zh) * 2004-10-29 2008-03-26 夏普株式会社 半导体发光元件的制造方法
US7585792B2 (en) * 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
EP1894234B1 (en) 2005-02-28 2021-11-03 Silicon Genesis Corporation Substrate stiffening method and system for a layer transfer.
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7399686B2 (en) 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
US8334155B2 (en) 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
FR2895420B1 (fr) 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
FR2895562B1 (fr) 2005-12-27 2008-03-28 Commissariat Energie Atomique Procede de relaxation d'une couche mince contrainte
JP2006186382A (ja) * 2006-01-27 2006-07-13 Toshiba Corp 電界効果トランジスタ
JP2007281257A (ja) 2006-04-07 2007-10-25 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP5160080B2 (ja) 2006-06-23 2013-03-13 アイメック 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
EP1901345A1 (en) 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
EP2087507A4 (en) 2006-11-15 2010-07-07 Univ California METHOD FOR THE HETEROEPITAXIAL GROWTH OF QUALITATIVELY HIGH-QUALITY N-SIDE-GAN, INN AND AIN AND THEIR ALLOYS THROUGH METALLORGANIC CHEMICAL IMMUNE
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
US7858995B2 (en) 2007-08-03 2010-12-28 Rohm Co., Ltd. Semiconductor light emitting device
US8058663B2 (en) * 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
EP2151861A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2159836B1 (en) 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670411A (en) * 1992-01-31 1997-09-23 Canon Kabushiki Kaisha Process of making semiconductor-on-insulator substrate
US20060128117A1 (en) * 2003-02-28 2006-06-15 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate

Also Published As

Publication number Publication date
WO2010015401A3 (en) 2010-05-14
CN102113102B (zh) 2013-09-18
TW201023249A (en) 2010-06-16
US20120214291A1 (en) 2012-08-23
TWI457984B (zh) 2014-10-21
EP2324493A2 (en) 2011-05-25
CN103123895B (zh) 2016-01-20
JP5582617B2 (ja) 2014-09-03
CN102113102A (zh) 2011-06-29
US20110143522A1 (en) 2011-06-16
KR20110050637A (ko) 2011-05-16
EP2324493B1 (en) 2014-05-07
CN103123895A (zh) 2013-05-29
WO2010015401A2 (en) 2010-02-11
US8481408B2 (en) 2013-07-09
JP2011530181A (ja) 2011-12-15

Similar Documents

Publication Publication Date Title
KR101227580B1 (ko) 인장 층의 이완
EP2151856A1 (en) Relaxation of strained layers
US8492244B2 (en) Methods for relaxation and transfer of strained layers and structures fabricated thereby
JP2669368B2 (ja) Ｓｉ基板上化合物半導体積層構造の製造方法
KR101478977B1 (ko) 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들
US8486771B2 (en) Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
US8564019B2 (en) Heterostructures comprising crystalline strain relaxation layers
EP2221853B1 (en) Relaxation and transfer of strained material layers
KR101216367B1 (ko) 변형층들의 이완을 위한 보강층들

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180110

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 8