KR20080093968A - 반도체 기판의 제조 방법 - Google Patents
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Abstract
제1 기판(20) 상에 형성된 질화물계 반도체 결정(10)에 수소 이온을 주입하여 저전위밀도 영역(12) 내에 수소 이온 주입층(13)을 형성한다. 질화물계 반도체 결정(10)과 제2 기판(30)을 접합시키고, 이 상태에서 외부로부터 충격을 부여하여 수소 이온 주입층(13)을 따라 질화물계 반도체 결정(10)의 저전위밀도 영역(12)을 분리하여 저전위밀도 영역(12)의 표층부(12b)를 제2 기판(30) 상에 전사(박리)한다. 이 때, 저전위밀도 영역(12)의 하층부(12a)는 제2 기판(30) 상에는 전사되지 않고 제1 기판(20) 상에 잔존하게 된다. 저전위밀도 영역(12)의 표층부(12b)가 전사된 제2 기판(30)은 본 발명의 제조 방법에 의해 얻어지는 반도체 기판이 되며, 저전위밀도 영역(12)의 하층부(12a)가 잔존한 상태의 제1 기판(20)은 재차 에피택셜 성장용 기판으로서 이용된다.
Description
본 발명은 질화물계 반도체층이 이종 기판 상에 접합 기술에 의해 형성된 반도체 기판의 제조 방법에 관한 것이다.
반도체 디바이스가 미세화함에 따라 고전압화와 고전력밀도화에 대한 요구가 엄격해지고 있고, 이러한 요구에 응할 수 있는 재료로서의 와이드 밴드갭 반도체에 대한 기대가 높아지고, 특히, GaN계 반도체로 대표되는 질화물계 반도체 재료는 청색 발광 다이오드의 실용화라는 놀라운 성과로서 결실을 맺은 경우도 있어 가장 높은 관심을 모으는 재료 중 하나이다.
질화물계 반도체 결정은 포화 드리프트 속도, 절연 파괴 전압, 열전도성, 헤테로 접합 특성 등의 여러 가지 특성이 우수하기 때문에 고출력·고주파 전자 디바이스로서의 개발이 진행되고 있고, 현재에는 2차원 전자 가스계를 이용한 고전자이동도 트랜지스터(HEMT)로서의 개발도 한창이다.
질화물계 반도체의 결정 성장은 유기 금속을 원료로 하는 MOVPE법이나 초고진공 속에서 성장시키는 MBE법 또는 할로겐화물을 원료로 하는 HVPE법 등에 의해 이루어지는 것이 일반적이지만, 양산화에는 MOVPE법이 가장 널리 이용되고 있고, 이미 실용화되어 있는 발광 다이오드나 반도체 레이저에는 모두 MOPVE법으로 결정 성장시킨 질화물계 결정이 이용되고 있다.
그러나, 질화물계 반도체 결정의 MOVPE법에 의한 결정 성장에는 사파이어, 탄화규소(SiC), 산화아연(ZnO) 등의 고가의 단결정 기판이 이용되기 때문에, 이들 기판 상에 질화물계 반도체 결정을 갖는 반도체 기판은 고가의 것으로 될 수밖에 없다.
한편, 2장의 기판을 접합시켜 반도체 기판을 제조하는 방법으로서, 접합면측에 수소 이온을 주입한 실리콘 기판과 핸들링용 기판을 접합시키고, 열처리를 행하여 주입 수소 이온의 농도가 가장 높은 영역으로부터 실리콘 박막을 열박리시키는 SmartCut법(예컨대, 특허 문헌 1이나 비특허 문헌 1)이 알려져 있다[특허 제3048201호 공보(특허 문헌 1)나 A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS"[Electrochemical Society Proceedings Volume 99-3(1999) p. 93-106)(비특허 문헌 1)].
그러나, 이 방법은 수소 이온의 주입으로 형성된 「미소 기포층」이라고 불리는 고밀도의 「기포」를 가열에 의해 「성장」시키고, 이 「기포 성장」을 이용하여 실리콘 박막을 박리시킨다고 하는 메커니즘을 기초로 하고 있기 때문에, 박리를 위한 열처리 온도가 고온이 되지 않을 수 없으며, 접합 기판의 열팽창계수가 크게 다른 경우에는 열 왜곡에 기인한 균열 등이 발생하기 쉽다. 또한, 접합되는 기판 중 어느 하나가 소자 형성 기판인 경우에는, 박리시의 열처리에 의해 도펀트의 프로파일이 변화되어 소자 특성이 변동되어 버리는 등의 문제가 발생한다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로서, 그 목적으로 하는 바는 질화물계의 반도체 디바이스를 저비용으로 제공할 수 있는 반도체 기판의 제조 방법을 제공하는 것에 있다. 또한, 이종 기판끼리의 접합에 의해 질화물계 반도체 기판을 얻는 경우에도 기판 균열 등의 발생을 억제하고, 소자 형성 기판을 접합시킨 경우라도 이 소자 특성에 변동을 일으키는 일이 없는 저온 프로세스의 반도체 기판 제조 방법을 제공하는 것도 목적으로 한다.
이러한 과제를 해결하기 위해서, 본 발명의 반도체 기판의 제조 방법은, 제1 기판 상에 에피택셜 성장시킨 질화물계 반도체 결정의 표면측에 수소 이온 주입층을 형성하는 제1 단계와, 제2 기판의 표면 및 상기 질화물계 반도체 결정 표면의 적어도 한쪽에 표면 활성화 처리를 행하는 제2 단계와, 상기 질화물계 반도체 결정의 표면과 상기 제2 기판의 표면을 접합시키는 제3 단계와, 상기 수소 이온 주입층을 따라 질화물계 반도체 결정을 박리하여 상기 제2 기판 상에 질화물계 반도체층을 형성하는 제4 단계를 포함하고 있다.
바람직하게는, 상기 제2 단계의 표면 활성화 처리는 플라즈마 처리 또는 오존 처리 중 적어도 한쪽에 의해 실행된다.
또한, 바람직하게는, 상기 제3 단계는 상기 접합 후에 상기 질화물계 반도체 결정과 상기 제2 기판을 접합시킨 상태에서 열처리하는 서브 단계를 포함하고 있다.
본 발명의 반도체 기판의 제조 방법에 있어서, 상기 서브 단계의 열처리는 200℃ 이상 450℃ 이하의 온도에서 실행되는 것이 바람직하다.
또한, 본 발명의 반도체 기판의 제조 방법에 있어서는, 상기 제4 단계는 상기 수소 이온 주입층의 단부로부터 기계적 충격을 부여함으로써, 또는 상기 접합된 기판에 진동 충격이나 열 충격을 부여함으로써 실행할 수 있다.
이들 제조 방법에 있어서, 상기 박리 후의 상기 제1 기판 상에 잔존하는 질화물계 반도체층 상에 질화물계 반도체 결정을 에피택셜 성장시켜 새로운 접합용 기판으로 하는 제5 단계를 포함하도록 하여도 좋다.
또한, 이들 제조 방법에 있어서, 상기 질화물계 반도체 결정은 GaN계, AlN계 또는 InN계 결정으로서, 상기 수소 이온 주입층을 이 질화물계 반도체 결정의 저전위 밀도 영역에 형성하는 것으로 하여도 좋다.
본 발명에 있어서는, 제1 기판 상에 형성된 질화물계 반도체의 결정에 수소 이온 주입층을 형성하고, 이 질화물계 반도체 결정과 제2 기판을 접합시켜 질화물계 반도체 결정의 저전위 밀도 영역의 표층부를 제2 기판 상에 전사하는 것으로 하였기 때문에, 질화물계 반도체 결정 성장용으로서 고가의 기판을 이용할 필요가 없게 된다.
또한, 질화물계 반도체 결정의 저전위 밀도 영역의 하층부가 잔존한 상태의 제1 기판은 재차 에피택셜 성장용 기판으로서 이용될 수 있기 때문에, 질화물계의 반도체 디바이스를 저비용으로 제조할 수 있는 반도체 기판의 제공이 가능해진다.
또한, 본 발명에 따른 반도체 기판 제조 방법은 고온에서의 열처리를 행하지 않기 때문에, 기판 균열 등이 억제되는 것에 더하여, 소자 형성 기판을 접합시킨 경우라도 이 소자 특성에 변동을 일으키는 일이 없다.
도 1은 본 발명의 반도체 기판의 제조 방법의 공정을 개념적으로 설명하기 위한 도면.
도 2는 본 발명의 반도체 기판의 제조 방법의 프로세스의 예를 설명하기 위한 도면.
도 3은 질화물계 반도체 박막 박리를 위한 여러 가지 방법을 예시하기 위한 개념도로, (A)는 열 충격에 의해 박리를 행하는 예, (B)는 기계적 충격에 의해 박리를 행하는 예, 그리고 (C)는 진동 충격에 의해 박리를 행하는 예를 도시한 도면.
이하에, 도면을 참조하여 본 발명을 실시하기 위한 바람직한 형태에 대해서 설명한다.
도 1은 본 발명의 반도체 기판의 제조 방법의 공정을 개념적으로 설명하기 위한 도면이다. 이 도면에 있어서, 부호 10은 질화물계 반도체의 막으로서, 부호 20으로 표시된 제1 기판 상에 MOVPE법에 의해 에피택셜 성장된 막이다. 또한, 제1 기판(20)은 사파이어 기판, 탄화규소(SiC) 기판, 산화아연(ZnO) 기판 등이며, 질화물계 반도체 결정(10)과는 결정 구조·조성이 다른 이종 기판이다.
도 1(A)에 도시한 바와 같이, GaN계나 AlN계 또는 InN계의 질화물계 반도체 결정(10)은 일반적으로 제1 기판(20)의 성장면 바로 위쪽에 마련된 버퍼층(도시되 지 않음) 상에 형성된 고전위밀도 영역(11)과, 이 고전위밀도 영역(11) 상에 성장한 저전위밀도 영역(12)을 갖고 있다. 고전위밀도 영역(11)에는 질화물계 반도체 결정의 특징적인 단계적 결정 성장(즉, 핵 형성, 선택 성장, 섬 형상 성장, 횡 방향 성장, 균일 성장)을 반영하여 매우 고밀도의 전위가 존재하는 한편, 고전위밀도 영역(11) 상에 성장한 저전위밀도 영역(12)은 저전위화하고 있다. 이 때문에, 질화물계 반도체 디바이스의 제조는 저전위밀도 영역(12)에서 이루어진다.
이러한 전위 분포를 갖는 질화물계 반도체 결정(10)에 수소 이온을 주입하여 저전위밀도 영역(12) 내에 수소 이온 주입층(13)을 형성한다[도 1(B)]. 이 도면에서는, 평균 이온 주입 깊이를 L로 나타내고 있다. 수소 이온 주입은 도즈량이 1016∼1017 atoms/㎠ 정도가 되고, 평균 이온 주입 깊이(L)는 이후에 얻어지게 되는 질화물계 반도체층의 두께와 거의 같은 값이 되지만, 일반적으로는 L=0.05∼0.3 ㎛가 된다.
그리고, 질화물계 반도체 결정(10)과 제2 기판(30)을 접합시키고[도 1(C)], 이 상태에서 외부로부터 충격을 부여하여 수소 이온 주입층(13)을 따라 질화물계 반도체 결정(10)의 저전위밀도 영역(12)을 분리하여 저전위밀도 영역(12)의 표층부(12b)를 제2 기판(30) 상에 전사(박리)한다. 또한, 저전위밀도 영역(12)의 하층부(12a)는 제2 기판(30) 상에는 전사되지 않고 제1 기판(20) 상에 잔존하게 된다[도 1(D)].
수소 이온 주입층(13)을 저전위밀도 영역(12) 내에 형성한 이유 중 하나는 고전위밀도 영역(11) 내에 수소 이온 주입층(13)을 형성하면, 박리 후에 제2 기판(30) 상에 전사된 질화물계 반도체 결정의 표면이 고밀도의 전위를 갖는 면으로 되고, 그러한 질화물계 반도체 결정의 층 내에 소자를 형성하여도 캐리어 이동도 등이 낮아 충분한 소자 특성을 얻을 수 없기 때문이다.
저전위밀도 영역(12)의 표층부(12b)가 전사된 제2 기판(30)은 본 발명의 제조 방법에 의해 얻어지는 반도체 기판이 되며, 저전위밀도 영역(12)의 하층부(12a)가 잔존한 상태의 제1 기판(20)은 재차 에피택셜 성장용 기판으로서 이용된다.
이미 설명한 바와 같이, 수소 이온 주입층(13)이 저전위밀도 영역(12) 내에 형성되어 있기 때문에, 제1 기판(20)에 잔존한 질화물계 반도체 결정의 표면은 저전위밀도로 있으므로, 이 결정면 상에 재차 질화물계 반도체 결정을 에피택셜 성장시키는 경우에 결정성이 양호한 막을 얻기 쉽고, 그 질화물계 반도체 결정을 재차 전술한 프로세스에 이용하여 반복적으로 재이용하는 것이 용이하다. 이러한 재이용은 질화물계 반도체 결정의 성장을 위한 제1 기판으로서의 새로운 사파이어 기판이나 SiC 기판이 필요 없기 때문에, 질화물계의 반도체 디바이스를 저비용으로 제조할 수 있는 반도체 기판의 제공이 가능해진다.
여기서, 저전위밀도 영역(12)의 표층부(12b)가 전사되는 제2 기판(30)으로서는 여러 가지의 기판을 선택할 수 있는데, 즉 이 표층부(12b)에 소자를 형성했을 때 에 요구되는 방열 특성이나 투광성 또는 기판으로서의 기계적 강도 등을 고려하여 선택한다. 이러한 제2 기판(30)으로서는, 실리콘 기판, 접합면에 미리 산화막이 형성된 실리콘 기판, SOI 기판, 갈륨인(GaP) 등의 화합물 반도체 기판, 금속 기판, 석영 등의 유리 기판 등이 예시된다. 또한, 제2 기판(30)에는 그 접합면측에 미리 매립형의 소자가 형성되어 있어도 상관없다.
여기서, 제2 기판(30)으로서, 제1 기판(20)과 동일한 재료인 사파이어 기판, 탄화규소(SiC) 기판, 산화아연(ZnO) 기판 등을 선택하는 것도 가능하지만, 이들 재료의 단결정 기판은 고가이기 때문에, 저비용화를 도모하기 위해서는 접합면을 경면 연마한 소결체 기판이나 다결정 기판 또는 비정질 기판을 이용하는 것이 바람직하다.
이하에, 실시예에 의해 본 발명의 반도체 기판의 제조 방법의 프로세스의 예에 대해서 설명한다.
실시예
도 2는 본 발명의 반도체 기판의 제조 방법의 프로세스의 예를 설명하기 위한 도면으로서, 도 2(A)에 도시되어 있는 바와 같이, 제1 기판(20) 상에 MOVPE법에 의해 에피택셜 성장된 질화물계 반도체 결정(10)의 막을 갖는 기판과, 이것과 접합되는 제2 기판(30)을 준비한다. 여기서, 제1 기판(20)은 사파이어 기판이며, 제2 기판(30)은 실리콘 기판이다. 또한, 질화물계 반도체 결정(10)은 막 두께가 약 3 ㎛인 GaN계의 질화물계 반도체막이다.
우선, 질화물계 반도체 결정(10)의 표면에 수소 이온을 주입하고, 이 막 속의 저전위밀도 영역 내에 수소 이온 주입층(13)을 형성한다[도 2(B)]. 질화물계 반도체 결정(10)의 제1 기판(20)측의 두께 약 0.5 ㎛의 영역은 고전위밀도 영역이기 때문에, 수소 이온 주입층(13)이 고전위밀도 영역에 형성되지 않도록, 평균 이온 주입 깊이(L)를 약 2 ㎛로 하여 도즈량 1×1017 atoms/㎠로 수소 이온을 주입하고 있다.
다음에, 수소 이온 주입 후의 질화물계 반도체 결정(10)의 표면(접합면)과 제2 기판(30)의 접합면에 표면 청정화나 표면 활성화 등을 목적으로 한 플라즈마 처리나 오존 처리를 행한다[도 2(C)]. 또한, 이러한 표면 처리는 접합면이 되는 표면의 유기물 제거나 표면상의 OH기를 증대시켜 표면 활성화를 도모하는 등의 목적으로 행해지는 것으로서, 질화물계 반도체 결정(10)과 제2 기판(30)의 양쪽 접합면에 반드시 처리를 행할 필요는 없고, 어느 한쪽 접합면에만 행하는 것으로 하여도 좋다.
이 표면 처리를 플라즈마 처리에 의해 실행하는 경우에는, 미리 RCA 세정 등을 행한 기판을 진공 챔버 내의 시료 스테이지에 적재하고, 이 진공 챔버 내에 플라즈마용 가스를 소정의 진공도가 되도록 도입한다. 또한, 여기서 이용되는 플라즈마용 가스종으로는 산소 가스, 수소 가스, 아르곤 가스 또는 이들의 혼합 가스, 혹은 수소 가스와 헬륨 가스의 혼합 가스 등이 있으며, 기판의 표면 상태나 목적 등에 따라 적절하게 변경될 수 있다. 플라즈마용 가스를 도입한 후, 100 W 정도 전력의 고주파 플라즈마를 발생시키고, 플라즈마 처리되는 기판의 표면에 5∼10초 정도의 처리를 행하여 종료한다.
표면 처리를 오존 처리에 의해 실행하는 경우에는, 미리 RCA 세정 등을 행한 표면 청정 기판을 산소 함유 분위기로 된 챔버 내의 시료 스테이지에 적재하고, 이 챔버 내에 질소 가스나 아르곤 가스 등의 플라즈마용 가스를 도입한 후에 소정 전력의 고주파 플라즈마를 발생시키며, 이 플라즈마에 의해 분위기 속의 산소를 오존으로 변환시켜, 처리되는 기판의 표면을 소정 시간 처리한다.
이러한 표면 처리 후에, 질화물계 반도체 결정(10)과 제2 기판(30)의 표면을 접합면으로서 밀착시켜 접합시킨다[도 2(D)]. 전술한 바와 같이, 질화물계 반도체 결정(10)과 제2 기판(30) 중 적어도 한쪽의 표면(접합면)은 플라즈마 처리나 오존 처리 등에 의해 표면 처리가 행해져 활성화되고 있기 때문에, 실온에서 밀착(접합)된 상태로도 후공정에서의 기계적 박리나 기계 연마를 충분히 견딜 수 있는 레벨의 접합 강도를 얻을 수 있지만, 보다 높은 접합 강도를 갖게 할 경우에는, 도 2(D)의 「접합」에 이어서, 비교적 저온으로 가열하여 「접합 처리」를 행하는 서브 단계를 마련하여도 좋다.
이 때의 접합 처리 온도는 접합에 이용되고 있는 제1 및 제2 기판의 종류 등에 따라 적절하게 선택되지만, 양 기판 사이의 열팽창계수가 크게 다른 경우나 적어도 한쪽 기판에 미리 소자가 형성된 경우에는, 접합 처리에 의한 소자 특성의 변동이 일어나지 않도록 450℃ 이하의 온도, 예컨대 200∼450℃의 온도 범위로 한다.
이러한 처리에 이어서, 접합된 기판에 임의의 방법에 의해 외부 충격을 부여하여 수소 이온 주입층(13)을 따라 질화물계 반도체 박막을 박리하고[도 2(F)], 제2 기판(30) 상에 질화물계 반도체층[저전위밀도 영역의 표층부(12b)]을 얻는다[도 2(G)]. 또한, 제1 기판(20)은 저전위밀도 영역의 하층부(12a)가 잔존한 상태이기 때문에, 재차 에피택셜 성장용 기판으로서 이용된다.
여기서, 질화물계 반도체 박막의 박리를 위하여 외부로부터 충격을 부여하는 방법으로는 여러 가지의 것이 있을 수 있다. 도 3은 질화물계 반도체 박막의 박리를 위한 여러 가지의 방법을 예시하기 위한 개념도로서, 도 3(A)은 열 충격에 의해 박리를 행하는 예, 도 3(B)은 기계적 충격에 의해 박리를 행하는 예, 그리고 도 3(C)은 진동 충격에 의해 박리를 행하는 예를 도시하고 있다.
도 3(A)에 있어서, 부호 40은 평활한 면을 갖는 핫 플레이트 등의 가열부로서, 접합된 기판을 예컨대 300℃ 정도로 유지한 가열부(40)의 평활면 상에 적재한다. 도 3(A)에서는, 제2 기판(30)인 실리콘 기판이 가열부(40)와 밀착되도록 적재되어 있다. 제2 기판(30)인 실리콘 기판은 열전도에 의해 가열되며, 제1 기판(20)인 사파이어 기판과의 사이에 생기는 온도차에 의해 양 기판 사이에서 응력이 발생하고, 이 응력에 의해 수소 이온 주입층(13)을 따른 질화물계 반도체 박막의 박리가 일어나게 된다.
도 3(B)에 도시한 예에서는, 기계적 충격 부여를 위해 유체의 분출을 이용하고 있고, 가스나 액체 등의 유체를 노즐(50)의 선단부로부터 제트형으로 분출시켜 질화물계 반도체 결정(10)의 측면으로부터 분사함으로써 충격을 부여하고 있다. 이 밖에도 블레이드의 선단부를 수소 이온 주입층(13)의 근방 영역에 압착시킴으로써 충격을 부여하는 등의 방법에 따를 수도 있다.
또한, 도 3(C)에 도시한 바와 같이, 초음파 발진기의 진동판(60)으로부터 발진되는 초음파로 진동 충격을 부여하여 질화물계 반도체 박막의 박리를 일으키도록 하여도 좋다.
전술한 바와 같이, 본 발명에 있어서는, 제1 기판 상에 형성된 질화물계 반도체의 결정에 수소 이온 주입층을 형성하고, 이 질화물계 반도체 결정과 제2 기판을 접합시켜 질화물계 반도체 결정의 저전위밀도 영역의 표층부를 제2 기판 상에 전사하는 것으로 하였기 때문에, 질화물계 반도체 결정 성장용으로서 고가의 기판을 이용할 필요가 없게 된다.
또한, 질화물계 반도체 결정의 저전위밀도 영역의 하층부가 잔존한 상태의 제1 기판은 재차 에피택셜 성장용 기판으로서 이용될 수 있기 때문에, 질화물계의 반도체 디바이스를 저비용으로 제조할 수 있는 반도체 기판의 제공이 가능해진다.
또한, 본 발명에 따른 반도체 기판의 제조 방법은 고온에서의 열처리를 행하지 않기 때문에, 기판 균열 등이 억제되는 것에 더하여, 소자 형성 기판을 접합시킨 경우라도 이 소자 특성에 변동을 일으키는 일이 없다.
본 발명은 질화물계의 반도체 디바이스를 저비용으로 제공할 수 있는 반도체 기판의 제조 방법을 제공한다. 또한, 본 발명에 따르면, 소자 형성 기판을 접합시킨 경우라도 이 소자 특성에 변동을 일으키는 일이 없는 저온 프로세스의 반도체 기판 제조 방법이 제공된다.
Claims (9)
- 반도체 기판의 제조 방법으로서,제1 기판 상에 에피택셜 성장시킨 질화물계 반도체 결정의 표면측에 수소 이온 주입층을 형성하는 제1 단계와,제2 기판의 표면 및 상기 질화물계 반도체 결정의 표면 중 적어도 한쪽에 표면 활성화 처리를 행하는 제2 단계와,상기 질화물계 반도체 결정의 표면과 상기 제2 기판의 표면을 접합시키는 제3 단계와,상기 수소 이온 주입층을 따라 질화물계 반도체 결정을 박리하여 상기 제2 기판 상에 질화물계 반도체층을 형성하는 제4 단계를 포함하고 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항에 있어서, 상기 제2 단계의 표면 활성화 처리는 플라즈마 처리 또는 오존 처리 중 적어도 한쪽에 의해 실행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제3 단계는 상기 접합 후에 상기 질화물계 반도체 결정과 상기 제2 기판을 접합시킨 상태에서 열처리하는 서브 단계를 포함하고 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제3항에 있어서, 상기 서브 단계의 열처리는 200℃ 이상 450℃ 이하의 온도에서 실행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제4 단계는 상기 수소 이온 주입층의 단부로부터 기계적 충격을 부여함으로써 실행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제4 단계는 상기 접합된 기판에 진동 충격을 부여함으로써 실행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제4 단계는 상기 접합된 기판에 열 충격을 부여함으로써 실행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 박리 후의 상기 제1 기판 상에 잔존하는 질화물계 반도체층 상에 질화물계 반도체 결정을 에피택셜 성장시켜 새로운 접합용 기판으로 하는 제5 단계를 포함하고, 상기 제1 내지 제4 단계를 반복하는 것을 특징으로 하는 반도체 기판의 제조 방법.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 질화물계 반도체 결정은 GaN계, AlN계 또는 InN계 결정으로서, 상기 수소 이온 주입층을 이 질화물계 반도체 결정의 저전위밀도 영역에 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101145074B1 (ko) * | 2010-07-02 | 2012-05-11 | 이상윤 | 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| KR20210019066A (ko) * | 2018-06-13 | 2021-02-19 | 신에쓰 가가꾸 고교 가부시끼가이샤 | GaN 적층 기판의 제조 방법 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8217498B2 (en) * | 2007-10-18 | 2012-07-10 | Corning Incorporated | Gallium nitride semiconductor device on SOI and process for making same |
| US20090141004A1 (en) * | 2007-12-03 | 2009-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| CN101521155B (zh) * | 2008-02-29 | 2012-09-12 | 信越化学工业株式会社 | 制备具有单晶薄膜的基板的方法 |
| JP5297219B2 (ja) * | 2008-02-29 | 2013-09-25 | 信越化学工業株式会社 | 単結晶薄膜を有する基板の製造方法 |
| CN102099894B (zh) * | 2008-08-27 | 2014-04-16 | S.O.I.Tec绝缘体上硅技术公司 | 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法 |
| JP5389627B2 (ja) * | 2008-12-11 | 2014-01-15 | 信越化学工業株式会社 | ワイドバンドギャップ半導体を積層した複合基板の製造方法 |
| JP2010165927A (ja) * | 2009-01-16 | 2010-07-29 | Sumitomo Electric Ind Ltd | 発光素子用基板 |
| JP2010180081A (ja) * | 2009-02-04 | 2010-08-19 | Sumitomo Electric Ind Ltd | ＧａＮ基板およびその製造方法、ＧａＮ層接合基板の製造方法、ならびに半導体デバイスの製造方法 |
| JP2010238834A (ja) * | 2009-03-31 | 2010-10-21 | Ube Ind Ltd | 発光ダイオード用基板の製造方法 |
| JP5597933B2 (ja) * | 2009-05-01 | 2014-10-01 | 住友電気工業株式会社 | Ｉｉｉ族窒化物半導体層貼り合わせ基板およびその製造方法 |
| JP5455445B2 (ja) * | 2009-05-29 | 2014-03-26 | 信越化学工業株式会社 | 貼り合わせウェーハの製造方法 |
| EP2472604B1 (en) * | 2009-08-26 | 2020-09-09 | Seoul Viosys Co., Ltd | Method for manufacturing a light-emitting device |
| US8598685B2 (en) | 2009-09-04 | 2013-12-03 | Sumitomo Electric Industries, Ltd. | GaN single crystal substrate and method of manufacturing thereof and GaN-based semiconductor device and method of manufacturing thereof |
| JP2011216543A (ja) * | 2010-03-31 | 2011-10-27 | Ube Industries Ltd | 発光ダイオード、それに用いられる発光ダイオード用基板及びその製造方法 |
| CN102823000B (zh) * | 2010-04-08 | 2016-08-03 | 日亚化学工业株式会社 | 发光装置及其制造方法 |
| EP2562789A4 (en) | 2010-04-20 | 2015-03-04 | Sumitomo Electric Industries | PROCESS FOR PRODUCING COMPOSITE SUBSTRATE |
| CN102259829A (zh) * | 2011-07-04 | 2011-11-30 | 上海先进半导体制造股份有限公司 | 隔离腔体及其制造方法 |
| US8710620B2 (en) * | 2012-07-18 | 2014-04-29 | Infineon Technologies Ag | Method of manufacturing semiconductor devices using ion implantation |
| FR2998089A1 (fr) * | 2012-11-09 | 2014-05-16 | Soitec Silicon On Insulator | Procede de transfert de couche |
| TWI679320B (zh) | 2013-08-08 | 2019-12-11 | 日商三菱化學股份有限公司 | 自立ＧａＮ基板、ＧａＮ結晶、ＧａＮ單結晶之製造方法及半導體裝置之製造方法 |
| CN105917035B (zh) | 2014-01-17 | 2019-06-18 | 三菱化学株式会社 | GaN基板、GaN基板的制造方法、GaN结晶的制造方法和半导体器件的制造方法 |
| CN106548972B (zh) | 2015-09-18 | 2019-02-26 | 胡兵 | 一种将半导体衬底主体与其上功能层进行分离的方法 |
| JP2017114694A (ja) * | 2015-12-21 | 2017-06-29 | 信越化学工業株式会社 | 化合物半導体積層基板及びその製造方法、並びに半導体素子 |
| JP7061747B2 (ja) * | 2017-07-10 | 2022-05-02 | 株式会社タムラ製作所 | 半導体基板、半導体素子、及び半導体基板の製造方法 |
| US11414782B2 (en) | 2019-01-13 | 2022-08-16 | Bing Hu | Method of separating a film from a main body of a crystalline object |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3409958B2 (ja) * | 1995-12-15 | 2003-05-26 | 株式会社東芝 | 半導体発光素子 |
| SG63832A1 (en) * | 1997-03-26 | 1999-03-30 | Canon Kk | Substrate and production method thereof |
| US6159825A (en) * | 1997-05-12 | 2000-12-12 | Silicon Genesis Corporation | Controlled cleavage thin film separation process using a reusable substrate |
| US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
| US6252261B1 (en) * | 1998-09-30 | 2001-06-26 | Nec Corporation | GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor |
| FR2817395B1 (fr) * | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
| FR2840730B1 (fr) | 2002-06-11 | 2005-05-27 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| FR2835096B1 (fr) * | 2002-01-22 | 2005-02-18 | Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin | |
| FR2818010B1 (fr) * | 2000-12-08 | 2003-09-05 | Commissariat Energie Atomique | Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses |
| US20030064535A1 (en) * | 2001-09-28 | 2003-04-03 | Kub Francis J. | Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate |
| FR2834123B1 (fr) * | 2001-12-21 | 2005-02-04 | Soitec Silicon On Insulator | Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report |
| JP2004247610A (ja) * | 2003-02-14 | 2004-09-02 | Canon Inc | 基板の製造方法 |
| FR2854493B1 (fr) | 2003-04-29 | 2005-08-19 | Soitec Silicon On Insulator | Traitement par brossage d'une plaquette semiconductrice avant collage |
| US7235461B2 (en) * | 2003-04-29 | 2007-06-26 | S.O.I.Tec Silicon On Insulator Technologies | Method for bonding semiconductor structures together |
| EP1482548B1 (en) * | 2003-05-26 | 2016-04-13 | Soitec | A method of manufacturing a wafer |
| JPWO2005022610A1 (ja) * | 2003-09-01 | 2007-11-01 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
| FR2868599B1 (fr) | 2004-03-30 | 2006-07-07 | Soitec Silicon On Insulator | Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur |
| US7772088B2 (en) * | 2005-02-28 | 2010-08-10 | Silicon Genesis Corporation | Method for manufacturing devices on a multi-layered substrate utilizing a stiffening backing substrate |
| US7462552B2 (en) * | 2005-05-23 | 2008-12-09 | Ziptronix, Inc. | Method of detachable direct bonding at low temperatures |
-
2006
- 2006-02-16 JP JP2006039504A patent/JP5042506B2/ja active Active
-
2007
- 2007-02-08 EP EP07708227.9A patent/EP1986217B1/en active Active
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-
2011
- 2011-01-20 US US13/010,122 patent/US20110111574A1/en not_active Abandoned
- 2011-05-25 US US13/115,441 patent/US20110244654A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101145074B1 (ko) * | 2010-07-02 | 2012-05-11 | 이상윤 | 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| KR20210019066A (ko) * | 2018-06-13 | 2021-02-19 | 신에쓰 가가꾸 고교 가부시끼가이샤 | GaN 적층 기판의 제조 방법 |
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