CN103531630B - 高击穿电压ldmos器件 - Google Patents

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Abstract

一个多区域(81、83)横向扩散金属氧化物半导体(LDMOS)器件（40）有一个绝缘体上半导体(SOI)支撑结构(21)，在其上形成了一个大体上对称、横向内部的第一LDMOS区域(81)以及一个大体上非对称、横向接近边缘的第二LDMOS区域(83)。一个深槽隔离(DTI)壁(60)大体上横向终止所述横向接近边缘第二LDMOS区域(83)。由与所述DTI壁（60）相关联的所述横向接近边缘第二LDMOS区域(83)展示的电场增强以及下层源极‑漏极击穿电压(BVDSS)通过在接近所述DTI壁（60）的所述SOI支撑结构(21)中提供一个掺杂SC埋层区域(86)被避免，位于所述横向接近边缘LDMOS区域(83)的一部分下面并且与所述横向接近边缘第二LDMOS区域(83)的一个漏区(31)有相反导电类型。

Description

高击穿电压LDMOS器件
技术领域
本发明通常涉及半导体器件和电路以及制作半导体器件和电路 的方法，更具体地说涉及包含横向扩散金属氧化物半导体(LDMOS) 器件的半导体器件和电路。
背景技术
绝缘栅场效应晶体管(IGFET)作为单独的器件以及作为各种集 成电路(IC)的一部分多用于现代电子学中。金属氧化物半导体(MOS) 器件是IGFET的一个众所周知的形式并且通常指缩写MOSFET。不 论这种器件的导电栅极是金属还是其它导体，以及不论栅极绝缘体是 氧化物还是其它介电质，缩写MOS和MOSFET以及它们代表的术语 通常被用于本领域以指IGFET。除非明确指出，缩写MOS、MOSFET 以及它们代表的术语被解释为包括任何导电材料并且不仅是栅极导体 的金属元素以及任何介电质材料并且不仅是栅极绝缘体的氧化物。
横向扩散金属氧化物半导体(LDMOS)器件是广泛使用的 MOSFET的一个众所周知的子集，尤其关联于高电压和/或高功率应 用。对LDMOS做了各种修改以改进各种性能，例如，击穿电压、增 益、泄漏电流、功率处理能力等。然而，需要进一步改进。特别是关 于LDMOS器件的源极-漏极击穿电压(称为“BVDSS”)。本发明所说明 的各种实施例提供了改进性能的器件。
附图说明
本发明将在下文中结合附图被描述，其中相似的数字表示相似的 元素，并且其中：
图1根据现有技术，显示了横向扩散金属氧化物半导体(LDMOS) 器件的简化截面图；
图2根据本发明的一个实施例，显示了LDMOS器件的简化截面 图；以及
图3-图10根据本发明的进一步的实施例，显示了在制作的各个 阶段期间图2的LDMOS器件的简化截面图。
具体实施方式
以下的详细说明书仅仅是示例的，不旨在限定本发明或本申请以 及本发明的使用。此外，也不旨在被现有技术领域、背景、或以下详 细说明书中的任何明示或暗示的理论所限定。
为了简便以及清晰的说明，附图说明了构造的一般方式，并且说 明书以及众所周知的特征和技术的细节或可被忽略以避免不必要地模 糊本发明。此外，附图中的元素不一定按比例绘制。例如，附图中的 一些元素或区域的尺寸相对于其它元素或区域或可被夸大以帮助提高 对本发明实施例的理解。
说明书以及权利要求中的术语“第一”、“第二”、“第三”、“第四” 等等，如果有的话，或可被用于区分相似元素或步骤之间并不一定用 于描述一个特定顺序或时间顺序。应了解术语的这种用法在适当的情 况下是可以互换的以便本发明所描述的实施例例如，可以以不是本发 明所说明的顺序或不同于本发明所描述的其它方式操作或排列。此外， 术语“包括”、“包含”、“有”或其的任何变化形式旨在涵盖一个非排他 性内容，以便包括一列元素或步骤的一个过程、方法、物件、或器具 不需要被限定于那些元素或步骤，但可能包括其它没有明确列出的或 是这个过程、方法、物件、或器具固有的其它元素或步骤。本发明所使用的术语“耦合”被定义为以一种电或非电方式直接或间接连接。正 如本发明所使用的，术语“实质的”以及“实质地”意味着以一个务实的 态度足以完成所述的目的并且如果有任何小瑕疵对于所述的目的是不 重要的。
正如本发明所使用的，术语“半导体”以及缩写“SC”旨在包括任 何半导体，无论单晶、多晶或非晶质并且除了包括有机和无机半导体 还包括IV类型半导体、非IV类型半导体、化合物半导体。此外，术 语“衬底”、“半导体衬底”以及“SC衬底”旨在包括单晶结构、多晶结构、 非晶质结构、薄膜结构、分层结构，是作为例子并且不旨在限定，绝 缘体上半导体(SOI)结构、半导体上绝缘体(IOS)结构以及其中的组合。
为了便于解释并且不旨在限定，本发明描述了硅半导体和二氧化 硅绝缘体或介电质的半导体器件以及制作方法，但本领域所属技术人 员将了解其它半导体和/或绝缘材料也或可被使用。此外，各种器件类 型和/或掺杂SC区域或可被确定为N类型或P类型，但这仅仅是为了 便于描述并且不旨在限定，并且这种确定或可被替代为一个“第一导电 类型”或“一个第二、相反电导类型”的更一般描述，其中第一类型或可 是N或P类型并且那么第二类型是P或N类型。
本发明的各种实施例将为P-沟道LDMOS器件或其中的元素说 明，但是，这再次只是为了便于描述并且不旨在限定。本领域所属技 术人员将了解N-沟道LDMOS器件和相关区域以及包含其一或包含N 和P两者组合的其它半导体器件和电路或可通过各种区域内的导电类 型的适当互换被提供。为了便于描述，通过在相关联的参照符号后面 将相应的导电类型放置于括号中，约定在确定示例（例如，P-沟道） 配置的各个附图中被采用，但应了解这是以实例说明，而不是限定。
例如，在图1-图10中，体接触461、462被示出为461(N+)、 462(N+)，源区451、452、453被示出为451(P+)、452(P+)、453(P+)， 阱区域401、402、441、411、412以及442被示出为401(P)、402(P)； 411(N)、412(N)以及441(N)、442(N)等，以说明P-沟道实施例的示例 导电类型。应了解这是以实例说明，而不是限定。
图1根据现有技术，显示了横向扩散金属氧化物半导体(LDMOS) 器件20的简化截面图。LDMOS器件20包括有上表面23的衬底22。 衬底22或可是任何热稳定的材料。为了便于制作，衬底22通常是一 个(例如，P类型)半导体晶圆，但这不是必须的。覆盖上表面23的是绝缘(例如，硅氧化物)层24，也称为氧化埋层(BOX)24，虽然除了氧 化物的其它材料也可被用于绝缘层24并且术语BOX层24旨在包括 这样的变化。覆盖BOX层24的是半导体(SC)有源器件区域或有上表 面26的层25。SC有源器件区域或层25和BOX层24的组合通常被 称为绝缘体上半导体(SOI)结构。各种掺杂和绝缘区域已经在SC有源 器件区域或层25内形成。SC有源器件区域或层25的下半导体(SC) 部分27适宜地是一个(例如，P类型)SC外延层，但这不是必须的。 覆盖下SC部分27的是SC有源器件区域或层25的上SC部分28，其 延伸到上表面26。示出了位于下SC部分27和上SC部分28之间的 界面29的近似位置。上SC部分28也适宜地是一个(例如，P类型)SC 外延层，但这不是必须的。
浅槽隔离(STI)区域301、301、303、304等，(统称30)从上表面 26延伸到上SC部分28中。位于表面26处的STI区域301、302之 间的是带有漏极连接33的漏区31(例如，P+)，以及位于表面26处的 STI区域303、304之间的是带有漏极连接34的漏区32(例如，P+)。 位于STI区域301、302以及漏区31下面的是(例如，P类型)阱区域 401，以及位于STI区域303、304以及漏区32下面的是(例如，P类 型)阱区域402。阱区域401、402(统称40)也被称为漂移空间401、402(统 称漂移空间40)。位于(例如，P类型)阱区域401、402(统称40)下面的 分别是(例如，N类型)阱区域411、412(统称41)。PN(或NP)结421位 于阱区域401和411之间，以及PN(或NP)结422位于阱区域402和 412之间。横向位于阱区域401、402之间的是(例如，N类型)阱区域 441以及横向位于阱区域402右侧的是(例如，N类型)阱区域442。阱 区域441、442统称为阱区域44，其可以起到LDMOS器件的沟道承 载体区域的作用。阱区域44大体上延伸到SC有源器件区域的上表面 26或层25。
横向位于(例如，N类型)阱区域441内的是(例如，P+)源区451、 452以及延伸到表面26的(例如，N+)体接触区域461。源区451从位 于(例如，N类型)阱区域441和(例如，P类型)漂移空间401之间的NP或PN结443横向隔开。源区452从位于(例如，N类型)阱区域441 和(例如，P类型)漂移空间402之间的NP或PN结444横向隔开。源 区453从位于(例如，N类型)阱区域442和(例如，P类型)漂移空间402 之间的NP或PN结445横向隔开。体接触(例如，N+)区域461被提 供给(例如，N类型)阱区域441，以及体接触(例如，N+)区域462被提 供给(例如，N类型)阱区域442。体/源(B/S)连接47适宜地（但不是必 要的）被提供给源区451、452，以及体接触区域461，以及B/S连接 48适宜地（但不是必要的）被提供给源区453和体接触区域462。虽 然很方便将B/S连接47、48耦合于相关联的源区和体接触区域，这不 是必要的，并且体接触和源连接在其它实施例中可分别被制作。
位于(例如，P+)源区451和(例如，P类型)漂移空间401之间的 覆盖表面26的是覆盖栅导体502和栅连接50的栅绝缘体501。位于 源区452和漂移空间402之间的覆盖表面26的是覆盖栅导体512和栅 连接51的栅绝缘体511。位于源区453和漂移空间402之间的覆盖表 面26的是覆盖栅导体522和栅连接52的栅绝缘体521。适宜地但不 是必要的，栅导体502也部分横向延伸到STI区域302上，栅导体512 也部分横向延伸到STI区域303上，并且栅导体522也部分横向延伸 到STI区域304上。STI区域301以及阱区域401和411在其左侧边 缘通过大体上从表面26延伸到衬底22的深槽隔离(DTI)区域60终止。 DTI区域60适宜地但不是必要地有多-SC核心61和周围的介电质区 域62，但其它DTI区域配置可在其它实施例中被使用。STI区域305 可能横向向左延伸超过DTI区域60，但不是必要的。
在LDMOS器件20的一个典型结构中，栅(G)连接，50、51、52 并联耦合在一起，漏极(D)连接33、34并联耦合在一起，以及B/S连 接47、48并联耦合在一起。当这样的连接被适当偏置的时候，源极- 漏极(SD)电流71在源区451和漏区31之间流动，SD电流72在源区 452和漏区32之间流动，以及SD电流73在源区453和漏区32之间 流动，如此，类似器件区域和连接可存在于图1的LDMOS器件20 的边界74的右侧。在图1中所说明的器件类型的一个困难是BVDSS 有时少于所期望的。
已发现器件20的不同部分展示了BVDSS的不同值，其中整体 BVDSS被器件最弱的部分而非整个器件决定。还发现依据BVDSS的 器件20最弱的部分与相邻于DTI区域60的区域80相关联。应注意 器件20可被分为两个拓扑不同的区域：(A)在图1右侧的对称区域81，例如，其中漏区32有来自对称布置的源区452、453的SD电流72、 73；以及(B)在图1左侧的非对称区域82，例如，其中漏区31有来自 漏区31右侧的源区451的SD电流71，但是由于非对称区域82被DTI 区域60在左侧终止，没有SD电流来自漏区31左侧。换句话说，对 称LDMOS区域81在横向向左或横向向右的方向相同地操作，而非 对称区域82不展示这种对称性并且在横向向左和向右的方向不同地 操作。已发现这种操作不对称导致了非对称区域82的LDMOS器件 的BVDSS82显著小于对称区域81的LDMOS器件的BVDSS81；例如， BVDSS82～126.9伏特与BVDSS81～146.3伏特。这是显著的差别。在这 些情况下，图1的LDMOS器件20的BVDSS20是由例如LDMOS20 最脆弱的部分BVDSS82确定的。换句话说，BVDSS82决定了LDMOS 器件20的BVDSS20。这不是所期望的。
图2根据本发明的一个实施例，显示了一个LDMOS半导体器件 的一个简化截面图，并且避免了与图1的非对称区域82相关联的 BVDSS82的较低值。为了便于和节省描述，如图1的LDMOS器件20， 相同的参考符号像被用于图1的LDMOS器件20一样被用于图2的 LDMOS器件40的类似区域，并且结合图1，其中的讨论通过引用被 合并到这里。这不旨在暗示本发明仅仅适用于与图1的LDMOS器件 20的总体设计相同的LDMOS器件40，而是仅仅为了说明即使设计 通常类似，LDMOS20的BVDSS82和BVDSS20的较低值通过本发明 被克服。在本发明所描述的LDMOS40的各种实施例中说明的发明原 理适用于各种LDMOS器件结构并且不旨在仅仅被限定于图1的那些 类似现有技术的器件20。此外，结合图3-图10关于LDMOS40的制 作描述的各种掺杂水平和尺寸不应该被假定为指现有技术LDMOS器 件20或必要描述这种掺杂水平和/或尺寸的现有技术选择。
通过包含位于接近DTI区域60的区域80的(例如，N类型)埋层 (BL)区域86，图2的LDMOS器件40不同于图1的LDMOS器件20。 已发现这个简单的变化将图2的LDMOS40的非对称区域83的击穿 电压BVDSS83提高到与图1和2的对称区域81的BVDSS81是可相比 的。例如，其它东西大体上是相等的，已发现有BVDSS81～146.3伏特， 然后BVDSS83～146.7伏特的LDMOS器件，以便图2的LDMOS40 的BVDSS40～146.3伏特与上面所描述的图1的LDMOS20的 BVDSS20～129.6伏特是可相比的。这是一个非常重要的改进并且实现 了与图1的LDMOS器件20是相比的图2的LDMOS40的设计和制 作的最小改变。结合图3-图10，这被更充分地解释。
图3-图10根据本发明的进一步实施例，显示了在制作的各个阶 段803-810期间图2的LDMOS器件40的简化截面图，其中产生的结 构903-910被说明。为有助于理解各个区域和元素在与图2的完成的 LDMOS器件40相关的图3-图10的制作阶段803-810是如何形成的，图2的括号81和83被包括在图3-图10中。正如先前所解释的，括 号81示出了对称LDMOS器件部分81以及括号83示出了非对称 LDMOS器件部分83。
现在参照图3的制作阶段803，“处理晶圆”或衬底22被提供为有 位于衬底22的上表面23上的绝缘BOX层24。覆盖BOX层24的是 厚度271的半导体(SC)层27。厚度271在约0.3到10微米的范围内更 适宜，虽然较厚或较薄层也可被使用。当随着制作过程提供附加层的时候，层27也被称为SC部分27。SC层或部分27(例如，P类型)优 选通过外延生长形成，但其它制作技术也可以被使用。SC层或部分 27在约1.0E14到5.0E16cm-3的掺杂范围内更适宜，但更高或更低的 掺杂也可被使用。衬底22、绝缘层24以及SC层或部分27的结合21 也可被称为绝缘体上半导体(SOI)结构21。提供这种SOI结构的技术 在本领域中众所周知。掩模90被提供在SOI结构21的上表面29上。 掩模29有开口区域901和封闭区域902。光刻胶对掩模90很适宜， 但其它硬和/或软的掩模材料也可被使用。注入(A)（例如磷）是通过 掩模90的开口区域901被提供以形成(例如，N类型)埋层(BL)区域86， 但其它掺杂物也可以被使用。BL区域86延伸穿过SC层或部分27大 体上延伸到绝缘层24是所期望的但不是必要的，但其它深度也可被使 用。BL区域86被横向放置以包括接近图2的DTI区域60的后续位 置的区域80。BL区域86的掺杂在约1.0E13到5.0E15cm-3的范围内 是所期望的，但较高或较低的掺杂浓度也可被使用。BL区域86的横 向宽度在约0.7到5.0微米的范围内更适宜，但更大或者更小的宽度也 可被使用。产生了结构903。
现在参照图4的制作阶段804，掩模90被移除以及有上表面26 的SC层或部分28（例如，P类型）被提供在SC层或部分27的上表 面29上。厚度281在约0.5到20.0微米的范围内更适宜，虽然较厚或 较薄层也可被使用。当随着制作过程提供了附加元件的时候，层28 也被称为SC部分28。SC层或部分28(例如，P类型)优选通过外延生 长形成，但其它制作技术也可以被使用。SC层或部分28在约1.0E14 到5.0E16cm-3的掺杂范围内更适宜，但更高或更低的掺杂也可被使 用。产生了结构904。
现在参照图5的制作阶段805，掩模92被应用于表面26上。掩 模92具有开口部分921、923和封闭部分922、924、926。注入B(例 如，硼)和注入C(例如，磷)都通过掩模92的开口部分921、923被施 加。注入B可是N或P类型以及那么注入C可是P或N类型并且可 以任意顺序被施加以形成(例如，P类型)接近表面26的阱区域401、 402以及形成(例如，N类型)适宜地大约延伸到SC部分27、28之间 的界面29的下层阱区域411、412。阱区域401、402有在约0.5到4.0 微米的范围内更适宜的厚度423-1并且阱区域411、412有在约0.5到 4.0微米的范围内更适宜的厚度423–2以及它们的组合有在约1.0到9.0 微米的范围内更适宜的厚度423，通常类似于SC层或部分28的厚度 281，但更大或更小的厚度或深度也可被使用。阱区域411的较低边缘 411-1大约延伸到BL区域86是所期望的但不是必要的。阱区域401、402(例如，P类型)在约1.0E15到1.0E17cm-3的掺杂范围内更适宜， 但更高或更低的掺杂也可被使用。阱区域411、412(例如，N类型)在 约1.0E15到1.0E17cm-3的掺杂范围内更适宜，但更高或更低的掺杂 也可被使用。阱区域401、411通常位于非对称LDMOS部分83内以 及阱区域402、412通常位于对称LDMOS部分81内。阱区域401和 402通常充当LDMOS器件40的漂移空间(例如，P-类型)，而阱区域 411和412充当减小表面场(RESURF)区域。产生了结构905。
现在参照图6的制作阶段806，掩模92被移除以及STI区域301、 302、303、304(或可选的305)和DTI区域60被形成，从表面26延伸 到SC有源器件区域或层25中。STI区域301、302形成于阱区域401 内以及STI区域303、304形成于阱区域402内。DTI区域60大体上 形成于阱区域401、411和BL86的左侧部分处或与其相交，延伸到衬 底22。形成这种STI和DTI区域的技术在本领域中众所周知。产生 了结构906。
现在参照图7的制作阶段807，掩模94被提供在上表面26上。 掩模94有开口部分941、943和封闭部分942、944。注入D通过开口 部分941、943被提供以分别形成位于开口区域941、943下面的(例如， N类型)阱区域441、442。磷是合适的N类型掺杂物的一个非限定性例子，但其它掺杂物也可被使用。阱区域441(例如，N类型)大体上位 于(例如，P类型)阱区域401、402之间。阱区域442(例如，N类型) 位于(例如，P类型)阱区域402的右侧，大体上延伸到边界或对称线 74。阱区域441、442(例如，N类型)在约5.0E16到5.0E17cm-3的掺 杂范围内更适宜，但更高或更低的掺杂也可被使用。阱区域441、442 距表面26的深度447适宜在约1.0到5.0微米的范围内，然而较厚或 较薄的层也可被使用。PN或NP结443形成于阱区域401和441之 间，结444形成于阱区域441和402之间以及结445形成于阱区域402 和442之间。阱区域441和442通常充当LDMOS器件40的沟道承 载体区域。产生了结构907。
现在参照图8的制作阶段808，掩模94被移除以及栅结构54-1、54-2、54-3(统称54)被提供。第一栅结构54-1包括栅绝缘体501、栅 导体502以及横向栅介电质垫片503。第二栅结构54-2包括栅绝缘体 511、栅导体512以及横向栅介电质垫片513。第三栅结构54-3包括栅绝缘体521、栅导体522以及横向栅介电质垫片523。栅结构54是 常见的并且因此形成技术在本领域是众所周知的。第一栅结构54-1跨 越PN或NP结443，第二栅结构54-2跨越PN或NP结444以及第三 栅结构54-3跨越PN或NP结445。产生了结构908。
现在参照图9的制作阶段809，有开口部分961、963、965、967、 969和封闭部分962、964、966、968、970、972的掩模96被应用。 注入E(例如，P类型)通过开口部分961、963、965、967、969被施加 以分别形成，(例如，所有P+)漏区31、源区451、源区452、漏区32、 以及源区453。硼是合适的P类型掺杂物的一个非限定性例子，但其 它掺杂也可被使用。这种源区和漏区在约1.0E20到5.0E21cm-3的掺杂 范围内(例如，P+)更适宜以及在约0.1到0.25微米的范围内有相对浅 的深度55更适宜，然而更高或更低的掺杂和更大或更小的深度也可被 使用。结构909产生了。
现在参照图10的制作阶段810，掩模96被移除以及掩模98被应 用。掩模98有开口部分981、983和封闭部分982、984。注入F通过 开口部分981、983被施加以分别形成(例如，所有N+)体接触区域461、 462。磷是合适的掺杂物的一个非限定性例子，但其它掺杂材料也可被 使用。这种体接触区域在1.0E20到5.0E21cm-3的掺杂范围内(例如， N+)更适宜以及在约0.1到0.25微米的范围内有相对浅的深度99更适 宜，虽然更高或更低的掺杂和更大或更小的深度也可被使用。结构910 产生了。除了提供图2中说明的连接33、50、47、51、34、52、48， LDMOS器件40大体上被完成。例如并且不旨在限定，通过在暴露的 SC漏区31、源区451、源区452、漏区32以及源区453以及暴露的 SC体接触区域461、462上形成金属-半导体合金(例如，硅化物)提供 连接33、50、47、51、34、52、48是方便的。附加的钝化层、导体层 以及夹层介电质(未显示)可被提供在表面26上以以常见方式形成与LDMOS器件40内的其它区域和/或位于相同衬底上的其它器件和/或 外部封装连接的任何所期望的连接。
根据第一实施例，提供了一种多栅(53)横向扩散金属氧化物半导 体(LDMOS)器件(40)包括，绝缘体上半导体(SOI)支撑结构(21)，其上 或上方被放置有至少一个大体上对称的内部LDMOS区域(81)以及至 少一个非对称接近边缘LDMOS区域(83)，深槽隔离(DTI)壁，延伸到 所述支撑结构(21)中并且大体上终止所述至少一个接近边缘LDMOS 区域(83)，第一导电类型的漏区(31)，接近所述至少一个非对称接近边 缘LDMOS区域(83)的上表面(26)，以及掺杂SC埋层(BL)区域(86)， 接近所述DTI壁(60)，位于所述至少一个非对称接近边缘LDMOS区 域(83)的一部分下面，并且与所述至少一个非对称接近边缘LDMOS 区域(83)的所述漏区(31)有相反导电类型。根据另一个实施例，所述 至少一个非对称接近边缘LDMOS区域(83)包括，第一导电类型的第 一阱区域和漂移空间(401)，接近并且位于所述漏区(31)下面，第二、 相反导电类型的第二阱区域(411)，位于所述第一阱区域和漂移空间(401)下面，以及其中所述BL区域(86)具有第二导电类型并且位于接 近所述DTI壁(60)的所述第二阱区域(411)下面。根据另一个实施例， 所述至少一个大体上对称的内部LDMOS区域(81)包括，至少一个漏 区(32)，大体上居中放置在第一横向左侧放置的源区(452)和第二横向 右侧放置的源区(453)之间，所述第一源区(452)位于第一体区域(441) 中和所述第二源区(453)位于与所述第一体区域(441)分开的第二体区 域(442)中，第一栅结构(54-2)在所述第一体区域(441)的位于所述第一 源区(452)和所述至少一个漏区(32)之间的至少一个第一部分上延伸， 以及第二栅结构(54-3)在所述第二体区域(442)的位于所述第二源区 (453)和所述至少一个漏区(32)之间的至少一个第二部分上延伸。根据 另一个实施例，所述支撑结构包括在其上是绝缘层(24)的衬底(22)， 在所述绝缘层(24)上是第一SC层(27)以及还包括一个覆盖所述第一 SC层(27)并且有所述上表面（26）的第二SC层(28)。根据另一个实 施例，所述至少一个大体上对称的内部LDMOS区域(81)以及所述至 少一个非对称接近边缘LDMOS区域(83)大体上位于所述第二SC层 (28)中。根据另一个实施例，所述BL区域(86)大体上穿过所述第一 和第二SC层到达所述绝缘层(24)。根据另一个实施例，所述DTI壁 大体上从所述上表面(26)穿到或穿过所述绝缘层(24)。根据另一个实施 例，所述支撑结构包括在其上是绝缘层(24)的衬底(22)，在所述绝缘 层(24)上是第一SC层(27)以及还包括覆盖所述第一SC层(27)的第二 SC层(28)，以及所述第一(401)和第二(411)阱区域大体上位于其中，并 且其中所述BL区域(86)大体上从所述第二阱区域(411)延伸到所述绝 缘层(24)。根据另一个实施例，所述至少一个大体上对称的内部 LDMOS区域(81)有第一漏区(32)，其被横向位于所述第一漏区两侧上 的至少两个源区(452、453)馈送以及所述至少一个非对称接近边缘 LDMOS区域(83)有至少一个第二漏区(31)，其被仅仅横向位于所述第 二漏区(31)的一侧上的至少一个源区(451)馈送。
根据第二实施例，提供了一个LDMOS器件(40)，包括，至少一 个居中放置的LDMOS器件区域(81)，其具有第一源区(453)、第二源 区(452)以及横向位于所述第一源区(453)和所述第二源区(452)之间的 漏区(34)，至少一个周边放置的器件区域(83)，具有周边放置的源区 (451)和位于所述周边放置的源区（451）的横向外侧的周边放置的漏 区(31)，深槽隔离(DTI)区域(60)位于所述至少一个周边放置的器件区 域(83)的横向外侧，以及埋层半导体区域(86)位于所述至少一个周边放 置的器件区域(83)的至少一部分下面，接近所述DTI区域(60)，并且 与所述周边放置的漏区(31)有相反导电类型。根据另一个实施例，所述埋层半导体区域(86)垂直地通过第一阱区域(401)和第二阱区域(411) 与所述周边放置的漏区(31)分开，所述第一阱区域(401)有与所述周边 放置的漏区(31)相同的导电类型以及所述第二阱区域(411)位于所述第 一阱区域下面并且与所述周边放置的漏区(31)有相反导电类型。根据 另一个实施例，所述埋层半导体区域(86)位于所述周边放置的漏区(31)的横向外侧。根据另一个实施例，所述埋层半导体区域(86)与其大体 上通过的半导体区域有相反导电类型。根据另一个实施例，所述埋层 半导体区域(86)有在1E13到5E15cm-3范围内的掺杂浓度。
根据第三实施例，提供了一种形成一个有至少一个居中放置的 LDMOS区域(81)和至少一个周边放置的LDMOS区域(83)的LDMOS 器件(40)的方法，包括，提供在其中有被第一导电类型的第一半导体 层(27)覆盖的介电层(24)的绝缘体上半导体(SOI)结构(21)，在所述第一 半导体层(27)内形成一个第二、相反导电类型的埋层(86)，形成覆盖所 述第一半导体层的第二半导体层(28)，形成大体上在所述第二半导体 层(28)上或内的所述至少一个居中放置(81)的和所述至少一个周边放 置的LDMOS区域(83)，以及在所述第一(27)和第二(28)半导体层内形 成横向限定了所述至少一个周边放置的LDMOS区域(83)和所述埋层(86)并且延伸到所述介电层(24)的深槽隔离(DTI)区域(60)。根据另一个 实施例，所述第一(27)和第二(28)半导体层被外延形成。根据另一个实 施例，所述方法还包括在所述至少一个居中放置的LDMOS区域(81) 内形成第一漏区(32)以及第一(452)和第二源区(453)，其中所述第一漏 区(32)横向放置于所述第一(452)和第二源区(453)之间。根据另一个实 施例，所述方法还包括在所述至少一个周边放置的LDMOS区域(83) 内形成另一个漏区(31)和另一个源区(451)，所述另一个漏区(31)横向放 置于所述另一个源区(451)外侧。根据另一个实施例，形成所述另一个 漏区(31)以及另一个源区(451)包括形成比所述另一个源区(451)横向更 接近所述DTI区域(86)的所述另一个漏区(31)。根据另一个实施例， 在所述至少一个周边放置的LDMOS区域(83)内形成另一个漏区(31) 和另一个源区(451)包括，提供与接近所述DTI区域(86)的所述另一个 漏区(31)有相同导电性的第一阱区域(401)并且在其中形成所述另一个 漏区(31)。
虽然至少一个示例实施例和制作方法在上述详细说明中已经被 提出了，应认识到还存在大量的变化。还应认识到示例实施例或一些 示例实施例仅仅是例子，不旨在以任何方式限定范围、适用性、或本 发明的配置。当然，上述详细描述将给本领域所属技术人员提供一条 便捷的路线图以用于实施本发明的一个实施例。应了解在不脱离权利 要求极其法律等同物所陈述的范围情况下，可以对实施例中所描述的 元素的功能和排列做各种变化。

Claims (20)

1.一种多栅横向扩散金属氧化物半导体LDMOS器件，包括：
绝缘体上半导体SOI支撑结构，其上或其上方被放置有至少一个对称的内部LDMOS区域以及至少一个非对称接近边缘LDMOS区域；
深槽隔离壁，延伸到所述支撑结构中并且终止所述至少一个接近边缘LDMOS区域；
第一导电类型的漏区，接近所述至少一个非对称接近边缘LDMOS区域的上表面；以及
掺杂半导体埋层区域，接近所述深槽隔离壁，位于所述至少一个非对称接近边缘LDMOS区域的一部分下面，并且具有与所述至少一个非对称接近边缘LDMOS区域的所述漏区相反的导电类型。
2.根据权利要求1所述的LDMOS器件，其中所述至少一个非对称接近边缘LDMOS区域包括；
第一导电类型的第一阱区域，接近并且位于所述漏区下面；
第二相反导电类型的第二阱区域，位于所述第一阱区域下面；以及
其中所述埋层区域具有第二导电类型并且位于接近所述深槽隔离壁的所述第二阱区域下面。
3.根据权利要求1所述的LDMOS器件，其中所述至少一个对称的内部LDMOS区域包括：
至少一个漏区，居中放置在横向左侧放置的第一源区和横向右侧放置的第二源区之间，所述第一源区位于第一体区域中和所述第二源区位于与所述第一体区域分开的第二体区域中；
第一栅结构，在所述第一体区域的位于所述第一源区和所述至少一个漏区之间的至少第一部分上延伸；以及
第二栅结构，在所述第二体区域的位于所述第二源区和所述至少一个漏区之间的至少第二部分上延伸。
4.根据权利要求1所述的LDMOS器件，其中所述支撑结构包括在其上是绝缘层的衬底，在所述绝缘层上是第一半导体层以及还包括覆盖所述第一半导体层并且具有所述上表面的第二半导体层。
5.根据权利要求4所述的LDMOS器件，其中所述至少一个对称的内部LDMOS区域以及所述至少一个非对称接近边缘LDMOS区域位于所述第二半导体层中。
6.根据权利要求4所述的LDMOS器件，其中所述埋层区域穿过所述第一和第二半导体层到达所述绝缘层。
7.根据权利要求4所述的LDMOS器件，其中所述深槽隔离壁从所述上表面穿到或穿过所述绝缘层。
8.根据权利要求2所述的LDMOS器件，其中所述支撑结构包括在其上是绝缘层的衬底，在所述绝缘层上是第一半导体层以及还包括覆盖所述第一半导体层的第二半导体层以及所述第一和第二阱区域位于其中，并且其中所述埋层区域从所述第二阱区域延伸到所述绝缘层。
9.根据权利要求1所述的LDMOS器件，其中所述至少一个对称的内部LDMOS区域具有第一漏区，所述第一漏区被横向位于所述第一漏区相对侧上的至少两个源区馈送，以及所述至少一个非对称接近边缘LDMOS区域具有至少一个第二漏区，所述至少一个第二漏区被仅仅横向位于所述第二漏区的一侧上的至少一个源区馈送。
10.一种LDMOS器件，包括：
至少一个居中放置的对称的LDMOS器件区域，具有第一源区、第二源区以及横向位于所述第一源区和所述第二源区之间的漏区；
至少一个非对称周边放置的器件区域，具有周边放置的源区和位于所述周边放置的源区的横向外侧的周边放置的漏区；
深槽隔离区域，位于所述至少一个非对称周边放置的器件区域的横向外侧；以及
埋层半导体区域，位于所述至少一个非对称周边放置的器件区域的至少一部分下面，接近所述深槽隔离区域的侧壁，并且具有与所述周边放置的漏区相反的导电类型。
11.根据权利要求10所述的LDMOS器件，其中所述埋层半导体区域通过第一阱区域以及第二阱区域与所述周边放置的漏区垂直分开，其中所述第一阱区域具有与所述周边放置的漏区相同的导电类型，所述第二阱区域位于所述第一阱区域下面并且具有与所述周边放置的漏区相反的导电类型。
12.根据权利要求10所述的LDMOS器件，其中所述埋层半导体区域位于所述周边放置的漏区的横向外侧。
13.根据权利要求11所述的LDMOS器件，其中所述埋层半导体区域具有与该埋层半导体区域穿过的半导体区域相反的导电类型。
14.根据权利要求10所述的LDMOS器件，其中所述埋层半导体区域具有在1E13到5E15cm-3范围内的掺杂浓度。
15.一种形成具有至少一个居中放置的LDMOS区域和至少一个周边放置的LDMOS区域的LDMOS器件的方法，包括：
提供绝缘体上半导体结构，在所述绝缘体上半导体结构中具有被第一导电类型的第一半导体层覆盖的介电层；
在所述第一半导体层内形成第二相反导电类型的埋层；
形成覆盖所述第一半导体层的第二半导体层；
形成在所述第二半导体层上或内的所述至少一个居中放置的LDMOS区域和所述至少一个周边放置的LDMOS区域；以及
在所述第一和第二半导体层内形成横向限定了所述至少一个周边放置的LDMOS区域的深槽隔离区域，所述深槽隔离区域延伸到所述介电层，所述埋层位于接近所述深槽隔离区域。
16.根据权利要求15所述的方法，其中所述第一和第二半导体层被外延形成。
17.根据权利要求15所述的方法，还包括，在所述至少一个居中放置的LDMOS区域内形成第一漏区以及第一和第二源区，其中所述第一漏区横向放置于所述第一和第二源区之间。
18.根据权利要求15所述的方法，还包括，在所述至少一个周边放置的LDMOS区域内形成另一个漏区和另一个源区，所述另一个漏区横向放置于所述另一个源区外侧。
19.根据权利要求18所述的方法，其中形成所述另一个漏区以及另一个源区包括形成比所述另一个源区横向更接近所述深槽隔离区域的所述另一个漏区。
20.根据权利要求18所述的方法，其中在所述至少一个周边放置的LDMOS区域内形成另一个漏区和另一个源区包括，提供与接近所述深槽隔离区域的所述另一个漏区有相同导电性的第一阱区域并且在其中形成所述另一个漏区。
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