CN106887452A - 在半导体装置中的自调式隔离偏置 - Google Patents

在半导体装置中的自调式隔离偏置 Download PDF

Info

Publication number
CN106887452A
CN106887452A CN201610955317.XA CN201610955317A CN106887452A CN 106887452 A CN106887452 A CN 106887452A CN 201610955317 A CN201610955317 A CN 201610955317A CN 106887452 A CN106887452 A CN 106887452A
Authority
CN
China
Prior art keywords
region
well region
barrier
semiconductor substrate
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610955317.XA
Other languages
English (en)
Other versions
CN106887452B (zh
Inventor
张志宏
丹尼尔·布鲁姆伯格
程序
林欣
杨红凝
左江凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN106887452A publication Critical patent/CN106887452A/zh
Application granted granted Critical
Publication of CN106887452B publication Critical patent/CN106887452B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种装置包含：半导体衬底；掺杂式隔离障壁，该掺杂式隔离障壁被安置在该半导体衬底中以隔离该装置；漏极区，该漏极区被安置在该半导体衬底中且在操作期间将电压施加到该漏极区；以及耗尽阱区，该耗尽阱区被安置在该半导体衬底中且具有与该掺杂式隔离障壁以及该漏极区一样的导电类型。该耗尽阱区被定位在该掺杂式隔离障壁与该漏极区之间以电耦合该掺杂式隔离障壁以及该漏极区，以使得该掺杂式隔离障壁在低于被施加到该漏极区的该电压的电压电平下被偏置。

Description

在半导体装置中的自调式隔离偏置
技术领域
本发明的实施例是关于半导体装置。
背景技术
集成电路(IC)以及其它电子装置常常包含互连场效应晶体管(FET)布置，也被称为金属氧化物半导体(MOS)场效应晶体管(MOSFET)或简称为MOS晶体管或装置。典型的MOS晶体管包含栅极电极以作为控制电极，以及间隔开的源极电极及漏极电极。施加到栅极电极的控制电压控制穿过源极电极与漏极电极之间的可控制导电通道的电流的流动。
功率晶体管装置被设计成耐受存在于功率应用中的高电流以及电压，所述功率应用例如运动控制、安全气囊部署以及汽车燃料喷射器驱动器。一种类型的功率MOS晶体管是横向扩散的金属氧化物半导体(LDMOS)晶体管。在LDMOS装置中，在通道区与漏极区之间提供漂移空间。
LDMOS装置可被设计成在高侧配置中操作，在高侧配置中，所有装置端子相对于衬底电势而发生电平移位。已经将被配置成用于高侧操作的装置应用在直流到直流转换器中的电源开关中，直流到直流转换器具有针对高侧以及低侧的相应LDMOS装置。具备高侧功能的装置被设计成阻止从LDMOS装置的主体区到下伏衬底的直接正向偏置或穿通路径。
LDMOS装置常常在涉及大于40伏的可操作电压的例如汽车应用等应用中使用。常常在LDMOS装置设计中阻止由将此高电压施加到漏极产生的击穿穿过减小表面场(RESURF)结构。RESURF结构被设计成在垂直方向以及横向方向两者上耗尽LDMOS装置的漂移空间，从而减小靠近漂移区处的表面的电场且因此升高装置的关闭状态击穿电压(BVdss)。
一些LDMOS装置具有“双重RESURF”结构。例如，在n通道LDMOS装置中，漂移空间含有上层n型区以及下层p型区，其中n型掩埋隔离层在p型区之下。该结构的双重性质是指耗尽两个区域以及减小相关结区域中的电场。双重RESURF结构通常将漏极电压施加到隔离区以便耗尽n型区以及p型区两者。
然而，在漏极电压下偏置隔离区会增加LDMOS装置的主体与掩埋隔离层之间的场应力。击穿可代替地发生在主体与掩埋隔离层之间，从而限制击穿电压。解决此基于源极/主体的击穿的先前努力已经引入制造挑战，或使装置的静电放电(ESD)以及安全操作区域(SOA)性能降级。
发明内容
根据本发明的一个方面，提供一种装置，包括：半导体衬底；掺杂式隔离障壁，其被安置在所述半导体衬底中以隔离所述装置；漏极区，其被安置在所述半导体衬底中且在操作期间将电压施加到所述漏极区；以及耗尽阱区，其被安置在所述半导体衬底中且具有与所述掺杂式隔离障壁以及所述漏极区一样的导电类型；所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漏极区之间以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
优选地，进一步包括主体区，所述主体区被安置在所述半导体衬底中且在操作期间将通道形成在所述主体区中，所述漏极区环绕所述主体区。
优选地，进一步包括导电活板，所述导电活板由所述半导体衬底支撑且定位在所述耗尽阱区之上，所述导电活板在操作期间被偏置以耗尽所述耗尽阱区。
优选地，进一步包括安置在所述半导体衬底中的漂移区，所述漏极区被安置在所述漂移区中，且电荷载流子在操作期间漂移穿过所述漂移区以到达所述漏极区，所述耗尽阱区被定位在所述漂移区与所述掺杂式隔离障壁之间且与所述漂移区以及所述掺杂式隔离障壁接触。
优选地，所述漂移区与所述耗尽阱区构成所述半导体衬底中的单一阱的相邻部分。
优选地，所述漂移区具有与所述耗尽阱区一样的掺杂剂浓度分布。
优选地，进一步包括被安置在所述半导体衬底中的掩埋阱区，所述掩埋阱区在所述漂移区以及所述耗尽阱区之下且与所述漂移区以及所述耗尽阱区接触，且所述掩埋阱区具有与所述漂移区以及所述耗尽阱区相反的导电类型以耗尽所述漂移区以及所述耗尽阱区。
优选地，所述耗尽阱区包括邻近于所述掺杂式隔离障壁以及所述漂移区的一对外部区段，以及安置在所述外部区段之间的内部区段；且所述内部区段具有比所述对外部区段低的掺杂剂浓度水平。
优选地，所述掺杂式隔离障壁包括环形阱区以及在所述装置区域之下从所述环形阱区延伸的掩埋隔离层；且所述耗尽阱区是环形的且被安置在所述环形阱区的内侧且与所述环形阱区接触。
优选地，进一步包括浮动凹穴阱区，所述浮动凹穴阱区被安置在所述耗尽阱区内且具有与所述耗尽阱区相反的导电类型。
根据本发明的另一方面，提供一种装置，包括：半导体衬底；掺杂式隔离障壁，其被安置在所述半导体衬底中、具有第一导电类型且限定装置区域；主体区，其被安置在所述半导体衬底中、具有第二导电类型，且在操作期间将通道形成在所述主体区中；漂移区，其被安置在所述装置区域内的所述半导体衬底中、具有所述第一导电类型，且电荷载流子在退出所述通道之后在操作期间漂移穿过所述漂移区；漏极区，其被安置在所述漂移区内、被布置在所述主体区的外侧的所述装置区域内、具有所述第一导电类型，且在操作期间将电压施加到所述漏极区；以及耗尽阱区，其被安置在所述半导体衬底中且具有所述第一导电类型；其中所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漂移区之间且与所述掺杂式隔离障壁以及所述漂移区接触以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得跨越所述耗尽阱区的电压降在低于被施加到所述漏极区的所述电压的电压电平下偏置所述掺杂式隔离障壁。
优选地，所述漏极区环绕所述主体区。
优选地，进一步包括导电活板，所述导电活板由所述半导体衬底支撑且定位在所述耗尽阱区之上，所述导电活板在操作期间被偏置以耗尽所述耗尽阱区。
优选地，所述漂移区与所述耗尽阱区构成所述半导体衬底中的单一阱的相邻部分，以使得所述漂移区具有与所述耗尽阱区一样的掺杂剂浓度分布。
优选地，所述耗尽阱区包括邻近于所述掺杂式隔离障壁以及所述漂移区的一对外部区段，以及安置在所述外部区段之间的内部区段；且所述内部区段具有比所述对外部区段低的掺杂剂浓度水平。
优选地，进一步包括浮动凹穴阱区，所述浮动凹穴阱区被安置在所述耗尽阱区内且具有与所述耗尽阱区相反的导电类型。
根据本发明的另一方面，提供一种制造晶体管的方法，所述方法包括：执行第一植入以形成掺杂式隔离障壁的区，所述掺杂式隔离障壁隔离所述晶体管；执行第二植入以形成阱区；以及执行第三植入以形成在操作期间将电压施加到的漏极区，所述第一、第二以及第三植入被配置成植入具有共同导电类型的掺杂剂；其中所述第二植入被配置成使得所述阱区电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
优选地，所述第二植入被配置成使得所述阱区具有被配置为电荷载流子在操作期间漂移穿过以到达所述漏极区的漂移区的第一部分，以及被安置在所述掺杂式隔离障壁的所述区与所述漂移区之间的第二部分。
优选地，除了所述阱区域的部分之外，所述第二植入将掺杂剂提供在整个所述阱区的阱区域中；执行所述第三植入包括经由扩散而将所述第二植入的所述掺杂剂驱动到所述部分中，以使得所述阱区具有较低内部掺杂剂浓度水平以用于耗尽位于所述掺杂式隔离障壁与所述漏极区之间的所述阱区。
优选地，进一步包括执行第四植入以在所述阱区内形成凹穴阱区，所述第四植入被配置成使得所述凹穴阱区与所述阱具有不同导电类型。
附图说明
组件及诸图未必按比例绘制，而是强调说明各种实施例的原理。此外，在图式中，相同的附图标号贯穿不同的视图指代相对应的零件。
图1是根据一个实施例的具有自调式隔离偏置的示例性n通道LDMOS(或NLDMOS)晶体管的横截面示意图。
图2是根据一个实施例的具有自调式隔离偏置的另一示例性n通道LDMOS晶体管的横截面示意图。
图3是根据一个实施例的用以构造具有自调式隔离偏置的n通道LDMOS晶体管的示例性制造序列的流程图。
具体实施方式
描述横向扩散的金属氧化物半导体(LDMOS)以及具有自调式隔离偏置的其它功率晶体管装置以及电子设备的实施例，以及制造此类装置的方法。可使用将隔离区耦合到被施加到漏极区的偏压电压的阱区而将隔离区局部地上升到偏置电压电平。阱区被定位成且另外被配置成耗尽电荷载流子。因此，跨越耗尽阱区维持施加到漏极区的一些偏置电压。因此，偏置电压的仅一部分传递到隔离区上。耗尽阱区因此提供隔离电势的局部偏置或上升。
隔离电势的自我调整以及局部上升避免在原本将建立装置的击穿电压电平的电压电平下偏置隔离区。随着装置主体与隔离区之间存在显著更小的电压应力，可实现高得多的击穿电压电平(例如，BVDSS电平)。
将耗尽阱区合并到装置的外围中而非核心装置区域中。外围位置可为有用的，因为对于大功率装置，装置的外围区域大小是相对可忽略的。另外，通过扩散而非利用金属进行硬接线而将耗尽阱区与漏极连接。因此，整体装置大小可减小。因此，与装置大小相关的性能参数(例如电阻)不会受到不利影响。
耗尽阱区还沿着装置外围保护深沟槽隔离(DTI)区。因为耗尽阱区局部地偏置邻近于DTI区的隔离区，所以在不增加装置覆盖面积的情况下自然地提供针对DTI区的额外击穿保护。
可将漏极区定位在装置核心内以促进电耦合漏极区以及隔离区。在对称布局以及其它布局中，漏极区被配置为环绕内部装置主体(以及源极区)的外部漏极区。外部漏极-内部主体/源极布置允许将耗尽阱区放置在隔离区与漏极区之间。在一些状况下，耗尽阱区是环绕漏极区的漂移区的横向延伸。用以形成漂移区的相同植入可用以形成耗尽阱区以及漂移区两者。
使用耗尽阱区以耦合外部漏极区以及隔离区还不需要将装置主体与隔离区横向隔开。在内部漏极布置中，通过外延层的一部分将主体区与隔离区隔开，在该外延层的一部分中，形成晶体管区(例如)以维持高电压。外延层的该部分不再为必要的。在一些状况下，外延层的部分的宽度大约为4微米。因此，尽管将耗尽阱区合并到装置外围中，但装置覆盖面积可大致保持相同。
实际上，装置覆盖面积可减小。面积节省是因缺乏隔离触点而实现。代替地，经由耗尽阱区建立隔离区的电压。隔离触点不再为必要的。隔离触点的缺乏可与模拟装置结合使用，在模拟装置中，装置外围构成总装置覆盖面积的较大部分。
可使用用以形成装置的漂移区的植入来形成耗尽阱区。也可使用可用的植入来形成其它区。例如，用以耗尽耗尽阱区的掩埋阱区可被配置成形成用以耗尽漂移区的RESURF区。因此，可避免制造成本增加。
针对隔离电势的自我调整的外部漏极布置还适用于在装置制造期间提供较宽的工艺窗口。可另外由掺杂剂浓度水平的偏差以及变化引起的问题得以避免。外部漏极布置为工艺误差提供更大空间。
还避免对装置性能产生不利影响。例如，运用外部漏极布置对隔离电势进行自我调整并不减小漏极区的整体大小。漏极区收集次级电荷载流子的能力并不受妨碍。因此，装置的安全操作区域(SOA)不受影响。电流路径的大小也未减小。要是耗尽阱区位于装置外围中，漂移区的电阻也不受影响。出于这些原因，避免对装置的导通电阻(Rdson)产生不利影响。
图1是根据一个实施例构造的LDMOS装置20的例子的示意性横截面图。在这个实施例中，装置20被配置为n通道装置。装置20可被配置为RESURF晶体管。在这个例子中，装置20具有双重RESURF布置。
装置20包含半导体衬底22，半导体衬底22又可包含若干外延层24。在这个例子中，半导体衬底22包含生长在原始块状衬底26上的单一p型外延层24。在一些状况下，原始衬底26可为重掺杂p型衬底，例如具有多个外延层的p型衬底。衬底22可被衬底接触区(未示出)偏置。装置20可替代地或另外包含形成一个或更多装置区的非外延层。
半导体衬底22的所述层中的任何一或多者可包含硅。在其它实施例中，可使用替代或额外的半导体材料。半导体衬底22的结构、材料以及其它特性可不同于示出的例子。尽管所公开的实施例可用于增加与块状衬底有关的击穿电压，但所公开的实施例不限于块状衬底。例如，半导体衬底22可为绝缘体上硅(SOI)衬底或包含绝缘体上硅(SOI)衬底。半导体衬底22中可包含额外、较少或替代层。例如，可包含任何数目个额外半导体及/或非半导体层。因此，所公开的装置不限于(例如)块状硅衬底或包含外延生长层的衬底，且代替地可被广泛多种其它类型的半导体衬底支撑。
图1中描绘装置20的装置区域28。在这种状况下，装置区域28具有两个镜面侧。例如，装置20可围绕中心区(例如，主体区)横向对称，如下文所描述。在其它状况下，装置20也在另一横向方向上对称。在另外其它状况下，装置20并非横向对称。例如，装置区域20可仅与图1中示出的装置区域20的一侧对应。
装置区域28可由一个或多个装置隔离层或半导体衬底22中的其它区(例如，外延层24)限定。所述区可为掺杂式半导体区及/或未掺杂(例如，电介质)区或包含掺杂式半导体区及/或未掺杂(例如，电介质)区。在这个例子中，装置区域28是由深沟槽隔离(DTI)环29限定。通过深沟槽隔离(DTI)环29将装置区域28中的结构与衬底22的剩余部分横向隔离。
提供掺杂式隔离障壁以供进一步隔离装置20。可沿着装置区域28的外围安置掺杂式隔离障壁。掺杂式隔离障壁可包含沿着装置区域28的外围提供在DTI环29内的若干掺杂式隔离层以及隔离区。掺杂式隔离障壁的所述层以及区可横向及/或以另外的方式环绕装置区域28的剩余部分以供进一步隔离装置20。例如，掺杂式隔离障壁的所述区或层可形成其中安置有装置20的有源组件的隔离槽。隔离槽包含底部以及从底部向上延伸的侧壁。在这个例子中，掺杂式隔离障壁包含限定隔离槽的底部的掩埋隔离层30。掺杂式隔离障壁还包含限定隔离槽的侧壁的环形隔离阱32、34。隔离阱32、34彼此堆叠。隔离阱34与掩埋隔离层30接触以电连接装置20的掺杂式隔离障壁。在其它状况下，单一阱或额外阱可用以限定侧壁。在这个例子中，在p型衬底的情况下，掺杂式隔离障壁的所述区以及层是n型区。
装置20的核心装置区域36在掺杂式隔离障壁内。核心装置区域36可与其中安置有装置20的有源组件的装置区域28的子集对应。在图1的对称例子中，核心装置区域36与从外部端子(例如，如下文所描述的漏极区)向内延伸的区域对应。掩埋隔离层30跨越核心装置区域36的整个横向范围延伸。在这个例子中，核心装置区域36的横向范围是由沿着衬底22的表面40安置的隔离区38限定。隔离区38从DTI区29向内横向延伸。在这种状况下，隔离区38是浅沟槽隔离(STI)区。因此，隔离区38可为环形的以横向环绕核心装置区域36。
装置20可包含若干其它隔离区(例如，STI区)以进一步限定装置20的有源区域。在这个例子中，装置20包含建立装置的导电路径的漂移部分的长度的场隔离区42。可包含额外或替代的隔离区。在其它状况下，装置20包含较少隔离区。例如，装置20可被配置成具有有源漂移布置。
掩埋隔离层30可在半导体衬底22的外延层24生长之前形成在半导体衬底22中。掩埋n型层可因此在核心装置区域36中跨越安置的区且在安置的区之下横向延伸，且稍后形成。掩埋隔离层30可替代地或另外辅助耗尽装置20的漂移区以支持RESURF效应，如下文所描述。
掺杂式隔离障壁的所述层以及区中的一或多者可具有掺杂剂浓度水平及/或以另外的方式被配置成用于高电压(HV)操作(例如，其中装置20的端子相对于半导体衬底22发生电平移位的高侧操作，该半导体衬底22可以接地)。例如，隔离障壁层的较高掺杂剂浓度水平可适用于阻止穿通。任何数目个装置隔离阱、接收器或掩埋层可或可不彼此连接。可将额外、较少或替代的装置隔离层或隔离区提供在半导体衬底22中。
在核心装置区域36内，装置20包含源极区44、漏极区46、其中安置有源极区44的主体区48以及其中安置有漏极区46的漂移区50。在这个例子中，主体区48是形成在衬底22的外延层24中的p型阱。主体区48可经由形成在半导体衬底22中的主体区48的p型阱中或另外形成在p型阱上方的一个或多个重掺杂p型主体接触区或电极52而被偏置。每一接触区52的掺杂剂浓度可在足够的电平下以建立到主体区48的欧姆触点。
源极区44以及漏极区46在图1的横截面中示出的横向维度上彼此横向隔开。可提供任何数目个源极区44或漏极区46。在这个例子中，源极区44以及漏极区46是外延层24的重掺杂n型部分。将重掺杂n型源极区44安置在主体区48内、主体区48上及/或另外在主体区48上方。沿着图1中示出的横向维度将重掺杂n型漏极区46与主体区48隔开。此隔开限定在源极区44与漏极区46之间的装置的导电路径。区44、46或其一部分可在足够电平下具有掺杂剂浓度以建立欧姆接触以用于偏置漏极区46以及源极区44。在此n通道LDMOS配置中，在漏极-源极电压Vds下相对于源极区44偏置漏极区46。
装置20包含形成在半导体衬底22的表面40上或上方的一个或多个栅极结构54。在图1的例子中，装置20可包含一对栅极结构54或单一环形栅极结构54。将栅极结构54安置在源极区44与漏极区46之间。栅极结构54包含多晶硅或位于栅极电介质上或上方的其它导电板。例如，栅极电介质可包含沉积或以另外的方式形成在表面40上的二氧化硅(或氧化硅)。
栅极结构54可包含沿着栅极结构54的横向边缘安置的一个或多个电介质侧壁间隔物56。侧壁间隔物56可覆盖横向边缘以充当用以沿着衬底22的表面阻止硅化物短路的硅化物阻断器。侧壁间隔物56可提供间隔以使栅极结构54的导电组件与源极区44以及核心装置区域36内的其它区或结构分离。在这个例子中，出于对准目的使用侧壁间隔物56中的一者来限定源极区44的边缘。
在图1的例子中，装置20围绕主体区48横向对称。可使主体区48(例如，主体接触区52)居中或以另外的方式在内部安置在核心装置区域36内。在这种状况下，漏极区46以及漂移区50是横向环绕源极区44以及主体区48的环形区。因此，栅极结构54也可环绕源极区44以及主体区48。在其它状况下，装置20可包含安置在主体区48的任一侧上的一对漏极区46。在另外其它状况下，可不使主体区48居中或以另外的方式安置在如示出的漏极区46内或被漏极区46横向环绕。例如，在不对称布局中，漏极区46并非环形。
栅极结构54的配置可变化。例如，栅极结构54可以双栅极指状配置布置，在双栅极指状配置中，两个晶体管被对称地布置成共享同一主体区48。栅极结构54的配置可包含多个导电层(例如，多晶硅板)。栅极结构54的组件、材料以及其它特性可不同于示出的例子。
将STI区42安置在栅极结构54与漏极区46之间以保护栅极结构54免遭施加到漏极区46的高电压。例如，STI区42可被配置成阻止或最小化到栅极结构54的氧化层中的载流子注入(HCI)。将STI区42安置在漂移区50中以形成场漂移结构。其它STI区38沿着核心装置区域36的外围限定有源区域。
若干其它浅沟槽隔离(STI)区可形成在半导体衬底22中的表面40处。在这个实施例中，将STI区58安置在主体接触区52与源极区44之间。可将额外、较少或替代的STI区安置在半导体衬底22中以隔离或分离各种接触区以及在装置20的装置区域28内的其它区。
装置20的导电路径可被配置成在源极区44以及漏极区46处或靠近源极区44以及漏极区46具有一个或多个轻度或中度掺杂的过渡区60(例如，n型轻掺杂漏极区或NLDD区)。每一过渡区60可为结合源极区44或漏极区46形成的扩散区或包含该扩散区。此过渡区可使源极区44耦合到通道区62(其在下文被描述)。在这个例子中，装置20包含邻近于源极区44的NLDD区60。NLDD区60可在如示出的栅极结构54之下横向延伸。
当栅极结构54偏置时，电荷载流子(在这种状况下，为电子；或者为空穴)在一个或多个通道区域或区62中累积。每一通道区62(或其一部分)可形成在主体区48中在栅极结构54之下。在这个例子中，电子的累积会在通道区62中产生从p型主体区48到靠近半导体衬底22的表面40的n型导电层或区域的电荷倒置。一旦足够量的电荷载流子在导电层或区域中累积，电荷载流子就能够穿过通道区62而从源极区44朝向漏极区46流动。
通道区62可包含半导体衬底22中的其它区或区域，其中电荷倒置或累积由于施加到栅极结构54的偏置而发生。电荷载流子还可累积到主体区48之外或超出主体区48。例如，电荷载流子可累积在外延层24的在主体区48与漂移区50之间的区中，以及漂移区50的靠近栅极结构54之下的表面40的累积区或部分中。
在退出通道区62之后，电荷载流子漂移穿过漂移区50而到达漏极区46。漂移区50电耦合漏极区46以及通道区62。漂移区50可被配置成允许电荷载流子在电场之下漂移，该电场是通过施加在漏极区46与源极区44之间的漏极-源极电压建立。在这个例子中，漂移区50是在STI区42之下横向延伸以作为场漂移区的n型阱。
漂移区50可被配置成被耗尽以经由减小表面场(RESURF)效应而减小漂移区50中及/或漂移区50周围的区域中的电场的量值，从而增加击穿沿着装置20的导电路径发生时所处的电压。在这个例子中，漂移区50在横向以及垂直两个方向上都被耗尽。结形成在漂移区50的n型阱与p型外延层24及/或主体区48之间以建立横向RESURF效应。结由于被施加到漏极区46的偏置电压Vds的施加而反向偏置，例如，在源极区44与漏极区46之间。漂移区50还被安置在漂移区50之下的p型掩埋阱区64垂直地耗尽。漂移区50的耗尽允许跨越漂移区50来安置偏置电压的电压差分的一部分，从而降低击穿及/或靠近通道区62出现其它问题的可能性。
通过使掺杂式隔离障壁偏置而提供对装置区域28的外围处或附近的击穿的防护。使掺杂式隔离障壁偏置有助于使装置20与衬底22的剩余部分隔离。然而，掩埋隔离层30以及掺杂式隔离障壁的其它组件在低于漏极至源极偏置电压的电压电平下被偏置。全部漏极-源极偏置电压并未被直接施加到掺杂式隔离障壁。实际上，改为将掺杂式隔离障壁的电势局部地上升到漏极-源极偏置电压的电压电平，以降低主体区48与掺杂式隔离障壁(例如，掩埋隔离层30)之间的电压应力。
通过安置在核心装置区域36之外的半导体衬底22中的耗尽阱区66提供掺杂式隔离障壁的此局部偏置。耗尽阱区66电耦合漏极区46以及掺杂式隔离障壁。因为耗尽阱区66耗尽电荷载流子，所以跨越耗尽阱区产生电压降。电压降在低于被施加到漏极区的电压的电压电平下偏置掺杂式隔离障壁。因此，漏极-源极偏置电压的一部分被耗尽阱区66支持，以使得仅仅偏置电压的一部分到达掺杂式隔离障壁。因此，掺杂式隔离障壁并未电连接到漏极区46。掺杂式隔离障壁改为在低于被施加到漏极区46的电压的电压电平下被偏置。
在这个例子中，耗尽阱区66是在掺杂式隔离障壁的漂移区50与隔离阱32之间延伸且与漂移区50以及隔离阱32接触的n型阱。在其它实施例中，耗尽阱区66可横向邻近于掺杂式隔离障壁的额外及/或替代区或层。
耗尽阱区66可与漂移区50一起形成。在一些状况下，漂移区50与耗尽阱区66构成衬底22的外延层24中的单一阱的邻接部分或其它部分。在图1的例子中，漂移区50可与单一阱的部分对应，电荷载流子漂移穿过该部分以到达漏极区46(例如，在退出通道区62之后)。因此，漂移区50可向外延伸到漏极区46的外部横向边界。耗尽阱区66可从漂移区部分的外部边界向外延伸以到达掺杂式隔离障壁。可使用漂移区50以及耗尽阱区66的其它邻接以及非邻接布置。例如，包含漂移区50以及耗尽阱区66的阱(或其它区)可以是具有由多次植入产生的不同掺杂剂浓度分布的复合区。
单一阱可由单一植入或多个植入形成。在任一状况下，单一阱布置为漂移区50以及耗尽阱区66建立共同的掺杂剂浓度分布。使用相同植入(一或多个)形成漂移区50以及耗尽阱区66。因此，区50、66(或至少其部分)可具有相同掺杂剂浓度分布。图1描绘耗尽阱区66的一个或多个部分具有与漂移区50相同的掺杂剂浓度分布的例子。在这个例子中，耗尽阱区66的外部部分具有与漂移区50相同的掺杂剂浓度分布，如下文所描述。
电压降跨越耗尽阱区66的程度可根据耗尽阱区66耗尽电荷载流子的程度而变化。耗尽阱区66可局部或全部耗尽电荷载流子。耗尽阱区66耗尽电荷载流子的程度可通过装置区域28的外围的一个或多个区、结构及/或其它特性而增强。耗尽程度可在横向及/或垂直两个方向上都增强，其例子在下文描述。
在图1的实施例中，耗尽阱区66的横向耗尽通过耗尽阱区66的掺杂剂植入区域中的一个或多个间隙而增强。在热扩散(例如，一个或多个后植入掺杂剂驱动)之前以及之后都示出耗尽阱区66的横向范围。在热扩散之前，耗尽阱区66具有内部间隙68。耗尽阱区66的掺杂剂的热扩散接着填充间隙68。
该扩散降低耗尽阱区66的内部区段或部分内的掺杂剂浓度水平。因此，耗尽阱区66具有大致与间隙68的位置对应的较轻掺杂内部区段70。内部区段70具有比大致与外部区域72、74对应的一对外部区段低的掺杂剂浓度水平，在外部区域72、74中，植入的掺杂剂在扩散之前滞留。外部区域72、74分别邻近于掺杂式隔离障壁的隔离阱32以及漂移区50。耗尽阱区66的外部区段与间隙68相距足够远而不会损失可观量的掺杂剂以发生扩散。因此，外部区段可保持与漂移区50相同的掺杂剂浓度分布。尽管内部区段70与反向偏置结相距较远，但较低的掺杂剂浓度水平允许内部区段70更加容易地耗尽电荷载流子。因此，可实现耗尽阱区66的较大量或较大程度的耗尽。
间隙68的位置可变化。例如，可将间隙68安置在更接近于隔离阱32的内部位置中。通常，间隙68的内部位置可与可能的掩模偏差结合使用。内部位置允许用于植入以及形成STI区38的掩模发生偏差，且仍提供间隙68的相同完全效应。间隙68的宽度也可变化，包含接近或到达零的宽度。
因此，在一些状况下，掺杂剂植入区域中不存在用于耗尽阱区66的间隙。尽管缺乏间隙，但是耗尽阱区66可在操作期间被充分耗尽以提供局部偏置。例如，耗尽阱区66(以及漂移区50)的掺杂剂浓度水平可足够轻以供耗尽。此耗尽可出于其它原因而增强，如下文所描述。单一、连续掺杂剂植入区域可因此用以形成耗尽阱区66以及漂移区50。
通过p型掩埋阱区76的存在而在图1的例子中的垂直方向上实现耗尽。将掩埋阱区76安置在耗尽阱区66之下且与耗尽阱区66接触。掩埋阱区76具有与耗尽阱区66相反的导电类型(例如，p型)以用于沿着耗尽阱区66的较低边界耗尽耗尽阱区66。
可经由依赖于与用以形成漂移区50以及耗尽阱区66的植入物(例如，n型植入物)相同的掩模的植入物(例如，p型植入物)而形成掩埋阱区76。因此，掩埋阱区76可具有与耗尽阱区66对应的布局，包含与间隙68对应的内部间隙。掩埋阱区64、76可因此构成单一阱的部分。因此，可以与漂移区50被掩埋阱区64耗尽的方式相似的方式从下方耗尽耗尽阱区66。
用以形成掩埋阱区76的植入物还可反向掺杂其中形成耗尽阱区66的区。例如，可设置植入物的离子能量以使得用于掩埋阱区76的p型掺杂剂到达比用于耗尽阱区66的n型掺杂剂更大的深度，但尽管如此，用于掩埋阱区76的p型掺杂剂也存在于耗尽阱区66的深度处。耗尽阱区66的此反向掺杂导致在垂直方向以及横向方向两者上都较大程度地耗尽耗尽阱区66。
还经由被衬底22支撑且被定位在耗尽阱区66之上的导电活板78来增强垂直方向上的耗尽。在操作期间使导电活板78偏置以耗尽耗尽阱区66。在此n通道例子中，可经由互连件79(如图1中示出)而在源极区44的电压电平下或在相对于漏极-源极偏置电压的另一低电压电平下使导电活板78偏置。因此，将电荷载流子(在这种状况下，为电子)推送远离衬底22的表面40，从而从上方耗尽耗尽阱区66。
可选定STI区38的厚度以达成所要量的耗尽。例如，STI区38可具有下降到大约0.1μm到大约0.5μm的范围内的厚度。可选定厚度以使得STI区38仍为栅极结构54提供合适量的保护(例如)以避免到栅极电介质材料中的热载流子注入。
导电活板78还可防护耗尽阱区66免遭存在于衬底22的表面40上方的其它电压。一个或多个金属层可包含安置在耗尽阱区66上方的互连件。导电活板78可跨越表面40横向延伸到一定程度以防护耗尽阱区66免遭承载于那些互连件上的电压。例如，导电活板78可具有匹配于或超过互连件的布局的布局。
导电活板78可包含多晶硅板、一个或多个金属层或另一传导结构。导电活板78可由一个或多个钝化层而与衬底22的表面40隔开。导电活板78还可被一个或多个钝化结构环绕。任何一种或大于一种电介质材料可用于钝化层及/或钝化结构。
掺杂式隔离障壁的局部偏置的过程中涉及的上述区的形成可能不会增加制造装置20的复杂度或成本。例如，如下文结合图3中示出的示例性制造工艺所描述，相同植入可用以形成耗尽阱区66以及漂移区50。相同植入物可用以形成掩埋阱区64以及掩埋阱区76。掩埋阱区64、76可因此具有共同的掺杂剂浓度分布。此外，在图1的例子中，要是n型区与p型区的布局可为相同的，用以形成这些区的n型植入物以及p型植入物就可用相同掩模配置。
将耗尽阱区66以及掩埋阱区76呈现到装置区域28的外围中可能不会引起装置覆盖面积的任何增加。装置区域28的外围与在核心装置区域36之外的装置区域28的部分对应。外围的大小可能不会增加，这是因为耗尽阱区66以及掩埋阱区76有效地替代原本将被呈现以使主体区与掺杂式隔离障壁在内部漏极/外部源极布置中横向分离的间隔。
装置20的外部漏极布置可改为使得能够实现面积节省。如图1中示出，漏极区46的外部位置允许耗尽阱区66电耦合漏极区46以及掺杂式隔离障壁而不必依赖于另一接触以将电压提供到掺杂式隔离障壁。例如，装置20并不包含隔离触点或隔离接触区。此外，所得面积节省对于一些类型的装置(例如模拟装置)可为重要的，对于这些类型的装置，装置外围构成总装置区域28相当大的部分。
图2描绘根据一个实施例的具有局部偏置隔离的装置80。以在许多方面相似于上文结合图1所描述的例子的方式配置装置80。例如，装置80具有由DTI区29限定的装置区域82以及具有掩埋隔离层30以及隔离阱32、34的掺杂式隔离障壁。可如上文结合图1所描述(包括(例如)外部漏极/内部源极/主体布置)来安置、布置以及另外配置装置80的核心装置区域84内的所有区以及结构。除非另外提及，否则可如上文结合图1所描述来配置装置80的结构、组件以及其它要素。
装置80不同于在装置外围中的上述例子，即，装置区域82的在核心装置区域84之外的部分。再次将耗尽阱区86提供在装置外围中以使掺杂式隔离障壁偏置。但在这种状况下，耗尽阱区86具有安置在其中的浮动凹穴阱区88。浮动凹穴阱区88具有与耗尽阱区86相反的导电类型(例如，p型)以增强对耗尽阱区86的耗尽。
浮动凹穴阱区88可被定位成从耗尽阱区86内耗尽耗尽阱区86。例如，浮动凹穴阱区88可被安置在耗尽阱区86的外部以及上部拐角处或靠近外部以及上部拐角。在这个例子中，浮动凹穴阱区88被安置在隔离阱32的内部边界处且与隔离阱32的内部边界邻接。浮动凹穴阱区88还可与STI区38接触且从STI区38向下延伸。
浮动凹穴阱区88的横向以及垂直定位可不同于示出的例子。例如，可用隔离阱32将浮动凹穴阱区88与边界隔开。可将浮动凹穴阱区88朝向漂移区50移位到任何量或程度。沿着垂直方向，可将浮动凹穴阱区88与STI区38隔开。
浮动阱区88的相对大小也可不同于示出的例子。例如，浮动凹穴阱区88延伸穿过耗尽阱区86的深度的程度可变化。在一些状况下，浮动阱区88占据耗尽阱区86的深度的大约一半。浮动阱区88可较厚或较薄。例如，在其中耗尽阱区86具有下降到大约0.5μm到大约1.5μm的范围内的厚度的状况下，浮动阱区88可具有下降到大约0.1μm到大约0.7μm的范围内的厚度。
在图2的例子中，耗尽阱区86的预扩散布局或邻近于耗尽阱区86的掩埋阱区90中不存在间隙。浮动凹穴阱区88的呈现可足以耗尽耗尽阱区86到所要程度。在其它状况下，可通过组合浮动凹穴阱区与植入物中的内部间隙来增强耗尽。
可另外如上文结合图1所描述来配置以及形成耗尽阱区86以及掩埋阱区90。例如，耗尽阱区86可与漂移区50接触以及邻接。相同植入物可用以形成耗尽阱区86以及漂移区。因此，耗尽阱区86可具有与漂移区50相同的掺杂剂浓度分布。
上述装置以简化形式示出。例如，虽然图1以及图2可示意性地描绘欧姆金属层以及金属-用以形成各种电极的一层，但图1以及图2并未示出被配置成用于与电极互连的若干其它金属层。为了容易说明，装置可具有图1以及图2中未示出的用于连接、隔离、钝化以及其它目的若干其它结构或组件。例如，装置可包含若干额外背侧层。
半导体衬底22中的上述半导体区的掺杂剂浓度、厚度以及其它特性可变化。在图1中示出的实施例的一个例子中，上文提及的半导体区可具有以下近似浓度以及厚度：
在其它实施例中，浓度以及厚度可不同。例如，块状衬底26的掺杂剂浓度可显著变化。
各种对称以及不对称布局可用于图1以及图2的装置20、80。例如，当从上方观看时，栅极结构可为U形或拱形(例如，单一横向连接)或环形或圈形(例如，两个横向连接)。在此等状况下，尽管另一横向维度中缺乏对称，但装置20、80的源极区/主体区可仍然被视为在中心或居中。因此，装置20、80可在零个、一个或两个横向维度上横向对称。装置20、80的上述区的布局可显著不同于这些例子。
图3示出用于制造上述装置中的一或多者的示例性方法300。在这个例子中，方法300被配置成制造n通道装置。该装置可以是具有RESURF配置以及针对使掺杂式隔离障壁局部偏置的上述特征中的一或多者的LDMOS装置。用p型块状半导体衬底来制造装置，所述装置的区或层可具有上述n通道例子的导电类型，或替代地用n型衬底来制造装置。方法包含一连串动作，出于说明方便起见，仅仅描绘最重要的动作。
在其它实施例中，动作的次序可变化。例如，可在被配置成形成位于核心装置区域内的区的一个或多个动作之后实施针对形成隔离阱的动作。
方法300可开始于针对一个或多个外延层的生长或其它形成的一个或多个动作。在这个例子中，p型外延层在动作302中生长在p型块状衬底上。在一些状况下，例如，在p型块状衬底被轻掺杂的情况下，动作302可以是任选的，例如，基于减少工艺成本的考虑。在形成外延层期间或之后，掺杂隔离层在动作304中形成。动作304可包含掺杂剂植入或其它掺杂技术。在其它状况下，隔离层在外延层生长之前形成。在一些状况下，方法300接着包含在动作306中p型外延层的生长(例如，进一步生长)。因此，掺杂隔离层变成掩埋掺杂隔离层。
如本文中所描述的装置的隔离区的较低偏置可允许最小化或减小外延层的厚度。因此，方法300可仅仅包含单一外延层。在此等状况下，可在单一外延层形成之前或期间实施动作304。
在图3的例子中，若干STI区以及DTI结构在动作308中形成。STI区可用以限定以及分离在核心装置区域内以及在核心装置区域之外的有源区域。一个或更多STI区还可用以将漏极区与场漂移布置中的栅极结构隔开，如上文所描述。DTI结构可为环形的，从而为装置限定装置区域。在一些状况下，在实施下述植入程序中的一或多者之后实施动作308。
STI区以及DTI结构可经由任何目前已知或下文开发的程序形成。在一些状况下，动作308可包含形成沟槽以及将一种或多种材料沉积(例如，化学气相沉积或CVD)在沟槽中。在一些实施例中，沟槽填充有氧化硅。可沉积额外或替代的材料。
在动作310中，执行植入以形成掺杂式隔离障壁的区。该区可以是沿着掺杂式隔离障壁的侧壁安置的阱区。植入可被配置成形成一个或更多隔离阱，其可彼此垂直地堆叠以限定侧壁。隔离阱可被定位成从掩埋掺杂式隔离层向上延伸，以使得掺杂式隔离障壁成形为隔离槽。可在DTI结构处以及沿着DTI结构安置隔离阱，如上文所描述。可在制造程序中的各个点执行动作310。
在动作312中执行一个或多个掺杂剂植入以形成一个或多个阱区。可形成n通道装置的若干区。每一植入可被配置成形成环形阱区或多个阱区。在一些状况下，阱区可执行多种功能，如上文所描述。例如，动作312的植入被配置成使得阱区具有配置为漂移区的部分以及配置为被安置在掺杂式隔离障壁的区(例如，隔离阱区)与漂移区之间的耗尽阱区的部分。
在图3的例子中，动作312包含在动作314中执行n型植入以及p型植入两者。n型植入被配置成形成漂移区以及耗尽阱区。漂移区以及耗尽阱区可以是单一阱的部分，如上文所描述。耗尽阱区是安置在核心装置区域之外的单一阱的部分。耗尽阱区电耦合漂移区以及掺杂式隔离障壁以支持掺杂式隔离障壁的局部偏置，如上文所描述。
动作314的p型植入可针对形成用以耗尽漂移区以及耗尽阱区的掩埋阱区。p型植入可被配置成使得掩埋阱区与漂移区以及耗尽阱区接触。邻近于漂移区的掩埋阱区充当RESURF区。在一些状况下，动作314的n型植入以及p型植入使用相同掩模。
动作314的n型植入以及p型植入还可包含在动作316中配置植入，以使得耗尽阱区(以及与其接触的掩埋阱区)的植入区域具有内部间隙，如上文所描述。内部间隙被定位成用较低掺杂剂浓度水平来限定耗尽阱区的内部部分以供更容易的耗尽。在存在间隙的情况下，动作314的n型植入以及p型植入可被配置成贯穿阱区的阱区域(阱区域的内部部分除外)提供掺杂剂。动作312可接着包含经由热扩散而将第三植入的掺杂剂驱动到内部部分中，以使得阱区具有较低的内部掺杂剂浓度水平以供其耗尽。
执行若干p型植入程序。在动作318中执行p型植入程序以形成主体区。在一些状况下，执行另一p型植入程序以在耗尽阱区中形成掩埋凹穴阱区。实施这些植入程序的次序可不同于图3中示出的次序。
制造工艺可接着包含在动作322中一起示出的一个或多个程序。所述程序可以各种次序实施。可实施额外或替代的程序。可最初形成栅极以及导电活板结构的一或多个组件。例如，栅极电介质层以及导电板可被沉积以及图案化以形成栅极以及活板结构。可接着在动作324中执行若干植入以形成例如邻近于栅极结构的一个或多个LDD区。在植入用于LDD区的掺杂剂之后，可接着在动作326中沿着每一栅极结构沉积侧壁间隔物。侧壁间隔物及/或栅极结构的其它组件可接着用于源极区的自对准。
在动作328以及330中，分别执行n型以及p型源极/漏极植入以形成装置的各种n型以及p型接触区。源极区以及漏极区可因此形成。还形成n通道装置的p型主体接触区。
可接着在动作332中将若干金属层以及钝化层沉积在衬底上。金属层可被图案化以形成欧姆触点以及电极以及各种互连件，各种互连件包含用以使如上所述的导电活板结构偏置的互连件。
可实施额外、较少或替代的动作。例如，任何数目个外延层可生长在原始块状衬底上。若干动作是任选的，包含(例如)与栅极结构或通道的要素或方面相关的动作，例如形成侧壁间隔物以及LDD区。
上文描述了具有可控制耗尽区(例如，耗尽阱区)的晶体管装置。耗尽区提供漏极偏置电压与装置的隔离区之间的软性电连接(而非硬接线连接)。跨越耗尽区的电压降向隔离区提供自调式差分电势。隔离区上的较低电压通过(例如)缓解核心装置区域(例如，在装置主体之下)内的垂直电场应力而改进装置的垂直结击穿限制。可因此利用RESURF效应(例如，双重RESUR效应)来实现较高的击穿电压电平(例如，BVdss电平)而不牺牲装置大小。例如，可由于隔离区的较低偏置而避免外延层的厚度增加。
由于外部漏极/内部源极布置，可将耗尽区安置在漂移区与隔离区之间。该布置消除运用(例如)其中形成装置区的外延层的冗长区段而将装置主体与隔离环分离的需要。可沿着装置外围安置耗尽区或将耗尽区安置在装置外围内以实现内建式DTI保护。
耗尽区可以是轻掺杂区以使得能够耗尽该区。可通过被衬底支撑在耗尽区上方的导电活板结构(例如，多晶硅活板)来增强耗尽。因此，可从耗尽区上方促进耗尽。导电活板结构还可防护耗尽区免遭在耗尽区上方布设的金属层上存在的其它电势。
尽管结合n-通道LDMOS晶体管描述，但所公开的装置不限于任何特定晶体管配置。所公开装置的局部隔离偏置可用于广泛多种电力电子装置中。例如，所公开装置的特征的应用不限于LDMOS或其它电力MOS装置。局部隔离偏置也不限于任何一种特定类型的RESURF配置。所公开的装置可具有变化的RESURF结构(其包含单一、双重或其它RESURF结构布置)，所述RESURF结构中的每一者可在本文中被称作“RESURF晶体管”。
出于描述方便起见且在无任何预期限制的情况下，描述以及说明具有p型衬底的n通道LDMOS装置。然而，所公开的装置不限于p型衬底，以使得可通过(例如)相反导电类型的半导体区的替代来提供其它类型的装置。因此，例如，在结合图1以及图2所描述的例子中的每一半导体区、层或其它结构可具有与在下文例子中识别的类型相反的导电类型(例如，n型或p型)。
在第一方面中，一种装置包含：半导体衬底；掺杂式隔离障壁，其被安置在所述半导体衬底中以隔离所述装置；漏极区，其被安置在所述半导体衬底中且在操作期间将电压施加到所述漏极区；以及耗尽阱区，其被安置在所述半导体衬底中且具有与所述掺杂式隔离障壁以及所述漏极区共同的导电性类型。所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漏极区之间以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
在第二方面中，一种装置包含：半导体衬底；掺杂式隔离障壁，其被安置在所述半导体衬底中、具有第一导电类型且限定装置区域；主体区，其被安置在所述半导体衬底中、具有第二导电类型，且在操作期间将通道形成在所述主体区中；漂移区，其被安置在所述半导体衬底中在所述装置区域内、具有所述第一导电类型，且电荷载流子在退出所述通道之后在操作期间漂移穿过所述漂移区；漏极区，其被安置在所述漂移区内、被布置在所述装置区域内在所述主体区的外侧、具有所述第一导电类型，且在操作期间将电压施加到所述漏极区；以及耗尽阱区，其被安置在所述半导体衬底中且具有所述第一导电类型。所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漂移区之间且与所述掺杂式隔离障壁以及所述漂移区接触以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得跨越所述耗尽阱区的电压降在低于被施加到所述漏极区的所述电压的电压电平下使所述掺杂式隔离障壁偏置。
在第三方面中，一种制造晶体管的方法包含：执行第一植入以形成掺杂式隔离障壁的区，所述掺杂式隔离障壁隔离所述晶体管；执行第二植入以形成阱区；以及执行第三植入以形成在操作期间将电压施加到的漏极区。所述第一、第二以及第三植入被配置成植入具有共同导电类型的掺杂剂。所述第二植入被配置成使得所述阱区电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
对阱区或具有一定导电类型的半导体的其它掺杂区的提及希望表示该区具有被指示以支持所指示导电类型的类型的净掺杂剂浓度。该区可在其中具有属于另一导电类型的掺杂剂，但此相对掺杂剂的量不足以改变该区的有效或净导电类型。
尽管缺乏金属栅极电极以及氧化物栅极绝缘体，但导电栅极电极被定位在电介质或其它绝缘体之上的半导体装置可被视为MOS装置。因此，可使用术语“金属氧化物半导体”以及缩写“MOS”，但即使此类装置可能不使用金属或氧化物而是使用导电材料的各种组合(例如，金属、合金、硅化物、掺杂式半导体等等)而非简单金属，以及除了氧化物以外的绝缘材料(例如，氮化物、氮氧化物混合物等等)。因此，如本文中所使用，术语MOS以及LDMOS希望包括此类变化形式。
本发明是由所附权利要求书以及其等效物限定，且此章节中的任何内容都不应被视为对那些权利要求的限制。上文结合优选的实施例描述了本发明的另外方面以及优势，且稍后可独立地或以组合形式主张这些方面以及优势。
虽然上文已经参考各种实施例描述了本发明，但应理解，可在不脱离本发明的范围的情况下进行许多改变以及修改。因此，预期先前的详细描述应被看作是说明性而非限制性的，且应理解，希望所附权利要求书(包括所有等效物)限定本发明的精神以及范围。

Claims (10)

1.一种装置，其特征在于，包括：
半导体衬底；
掺杂式隔离障壁，其被安置在所述半导体衬底中以隔离所述装置；
漏极区，其被安置在所述半导体衬底中且在操作期间将电压施加到所述漏极区；以及
耗尽阱区，其被安置在所述半导体衬底中且具有与所述掺杂式隔离障壁以及所述漏极区一样的导电类型；
所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漏极区之间以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
2.根据权利要求1所述的装置，其特征在于，进一步包括主体区，所述主体区被安置在所述半导体衬底中且在操作期间将通道形成在所述主体区中，所述漏极区环绕所述主体区。
3.根据权利要求1所述的装置，其特征在于，进一步包括导电活板，所述导电活板由所述半导体衬底支撑且定位在所述耗尽阱区之上，所述导电活板在操作期间被偏置以耗尽所述耗尽阱区。
4.根据权利要求1所述的装置，其特征在于，进一步包括安置在所述半导体衬底中的漂移区，所述漏极区被安置在所述漂移区中，且电荷载流子在操作期间漂移穿过所述漂移区以到达所述漏极区，所述耗尽阱区被定位在所述漂移区与所述掺杂式隔离障壁之间且与所述漂移区以及所述掺杂式隔离障壁接触。
5.根据权利要求4所述的装置，其特征在于，所述漂移区与所述耗尽阱区构成所述半导体衬底中的单一阱的相邻部分。
6.根据权利要求4所述的装置，其特征在于，所述漂移区具有与所述耗尽阱区一样的掺杂剂浓度分布。
7.根据权利要求4所述的装置，其特征在于，进一步包括被安置在所述半导体衬底中的掩埋阱区，所述掩埋阱区在所述漂移区以及所述耗尽阱区之下且与所述漂移区以及所述耗尽阱区接触，且所述掩埋阱区具有与所述漂移区以及所述耗尽阱区相反的导电类型以耗尽所述漂移区以及所述耗尽阱区。
8.根据权利要求4所述的装置，其特征在于：
所述耗尽阱区包括邻近于所述掺杂式隔离障壁以及所述漂移区的一对外部区段，以及安置在所述外部区段之间的内部区段；且
所述内部区段具有比所述对外部区段低的掺杂剂浓度水平。
9.一种装置，其特征在于，包括：
半导体衬底；
掺杂式隔离障壁，其被安置在所述半导体衬底中、具有第一导电类型且限定装置区域；
主体区，其被安置在所述半导体衬底中、具有第二导电类型，且在操作期间将通道形成在所述主体区中；
漂移区，其被安置在所述装置区域内的所述半导体衬底中、具有所述第一导电类型，且电荷载流子在退出所述通道之后在操作期间漂移穿过所述漂移区；
漏极区，其被安置在所述漂移区内、被布置在所述主体区的外侧的所述装置区域内、具有所述第一导电类型，且在操作期间将电压施加到所述漏极区；以及
耗尽阱区，其被安置在所述半导体衬底中且具有所述第一导电类型；
其中所述耗尽阱区被定位在所述掺杂式隔离障壁与所述漂移区之间且与所述掺杂式隔离障壁以及所述漂移区接触以电耦合所述掺杂式隔离障壁以及所述漏极区，以使得跨越所述耗尽阱区的电压降在低于被施加到所述漏极区的所述电压的电压电平下偏置所述掺杂式隔离障壁。
10.一种制造晶体管的方法，其特征在于，所述方法包括：
执行第一植入以形成掺杂式隔离障壁的区，所述掺杂式隔离障壁隔离所述晶体管；
执行第二植入以形成阱区；以及
执行第三植入以形成在操作期间将电压施加到的漏极区，所述第一、第二以及第三植入被配置成植入具有共同导电类型的掺杂剂；
其中所述第二植入被配置成使得所述阱区电耦合所述掺杂式隔离障壁以及所述漏极区，以使得所述掺杂式隔离障壁在低于被施加到所述漏极区的所述电压的电压电平下被偏置。
CN201610955317.XA 2015-10-29 2016-10-27 在半导体装置中的自调式隔离偏置 Active CN106887452B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/926,500 US9680011B2 (en) 2015-10-29 2015-10-29 Self-adjusted isolation bias in semiconductor devices
US14/926,500 2015-10-29

Publications (2)

Publication Number Publication Date
CN106887452A true CN106887452A (zh) 2017-06-23
CN106887452B CN106887452B (zh) 2021-08-20

Family

ID=58637417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610955317.XA Active CN106887452B (zh) 2015-10-29 2016-10-27 在半导体装置中的自调式隔离偏置

Country Status (2)

Country Link
US (1) US9680011B2 (zh)
CN (1) CN106887452B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148589A (zh) * 2018-08-28 2019-01-04 上海华虹宏力半导体制造有限公司 高压ldmos器件制作工艺方法及高压ldmos器件
TWI808781B (zh) * 2022-06-08 2023-07-11 力晶積成電子製造股份有限公司 靜電放電保護元件

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017173322A1 (en) * 2016-03-31 2017-10-05 Skyworks Solutions, Inc. Body contacts for field-effect transistors
DE102016208668A1 (de) * 2016-05-19 2017-11-23 Ihp Gmbh-Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik MOS-Transistor für strahlentolerante digitale CMOS-Schaltungen
TWI682546B (zh) 2016-05-24 2020-01-11 聯華電子股份有限公司 高壓金屬氧化物半導體電晶體及其製作方法
US10243047B2 (en) * 2016-12-08 2019-03-26 Globalfoundries Inc. Active and passive components with deep trench isolation structures
US10032905B1 (en) * 2017-03-24 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits with high voltage transistors and methods for producing the same
US10629683B2 (en) * 2017-12-29 2020-04-21 Texas Instruments Incorporated High voltage DEMOS transistor with improved threshold voltage matching
TWI659539B (zh) * 2018-06-28 2019-05-11 立錡科技股份有限公司 高壓元件及其製造方法
CN109755174B (zh) * 2019-01-23 2021-04-02 上海华虹宏力半导体制造有限公司 Bcd器件深沟槽隔离方法
US11127856B2 (en) 2019-04-09 2021-09-21 Nxp Usa, Inc. LDMOS with diode coupled isolation ring
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
TWI726515B (zh) * 2019-12-04 2021-05-01 台灣茂矽電子股份有限公司 瞬態電壓抑制二極體結構及其製造方法
CN111370491B (zh) * 2020-04-22 2024-01-19 上海华虹宏力半导体制造有限公司 开关ldmos器件及制造方法
US11532701B2 (en) * 2021-03-11 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure and method for making the semiconductor isolation structure
CN113178519B (zh) * 2021-03-15 2023-04-18 杭州未名信科科技有限公司 一种半导体器件结构及其制造方法、半导体霍尔传感器
CN114373800B (zh) * 2022-03-21 2022-06-21 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110057262A1 (en) * 2009-09-10 2011-03-10 Episil Technologies Inc. Semiconductor device
US20110101425A1 (en) * 2009-10-29 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with increased snapback voltage
US20110241092A1 (en) * 2010-03-30 2011-10-06 Freescale Semiconductor, Inc. Electronic device with capcitively coupled floating buried layer
CN102842576A (zh) * 2011-06-22 2012-12-26 半导体元件工业有限责任公司 半导体装置
US20150270333A1 (en) * 2014-03-18 2015-09-24 Freescale Semiconductor, Inc. Semiconductor Device with Peripheral Breakdown Protection
CN204680675U (zh) * 2014-05-12 2015-09-30 半导体元件工业有限责任公司 半导体器件的结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882023B2 (en) 2002-10-31 2005-04-19 Motorola, Inc. Floating resurf LDMOSFET and method of manufacturing same
WO2010038101A1 (en) * 2008-10-03 2010-04-08 Freescale Semiconductor, Inc. Semiconductor device and electronic device
US8421150B2 (en) * 2011-08-03 2013-04-16 Richtek Technology Corporation R.O.C. High voltage device and manufacturing method thereof
US8541862B2 (en) 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110057262A1 (en) * 2009-09-10 2011-03-10 Episil Technologies Inc. Semiconductor device
US20110101425A1 (en) * 2009-10-29 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with increased snapback voltage
US20110241092A1 (en) * 2010-03-30 2011-10-06 Freescale Semiconductor, Inc. Electronic device with capcitively coupled floating buried layer
CN102842576A (zh) * 2011-06-22 2012-12-26 半导体元件工业有限责任公司 半导体装置
US20150270333A1 (en) * 2014-03-18 2015-09-24 Freescale Semiconductor, Inc. Semiconductor Device with Peripheral Breakdown Protection
CN204680675U (zh) * 2014-05-12 2015-09-30 半导体元件工业有限责任公司 半导体器件的结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148589A (zh) * 2018-08-28 2019-01-04 上海华虹宏力半导体制造有限公司 高压ldmos器件制作工艺方法及高压ldmos器件
TWI808781B (zh) * 2022-06-08 2023-07-11 力晶積成電子製造股份有限公司 靜電放電保護元件

Also Published As

Publication number Publication date
CN106887452B (zh) 2021-08-20
US9680011B2 (en) 2017-06-13
US20170125584A1 (en) 2017-05-04

Similar Documents

Publication Publication Date Title
CN106887452A (zh) 在半导体装置中的自调式隔离偏置
US9640635B2 (en) Reliability in mergeable semiconductor devices
US8652930B2 (en) Semiconductor device with self-biased isolation
US9818863B2 (en) Integrated breakdown protection
US9825169B2 (en) Partial, self-biased isolation in semiconductor devices
US9159803B2 (en) Semiconductor device with HCI protection region
KR101681494B1 (ko) 반도체 장치
US10032904B2 (en) Semiconductor device with non-isolated power transistor with integrated diode protection
US9893164B2 (en) Bipolar transistor device fabrication methods
KR20120081830A (ko) 반도체 장치 및 그 제조 방법
CN106024776A (zh) 具有不同沟道宽度的复合半导体器件
US9941350B1 (en) Semiconductor device isolation via depleted coupling layer
CN107768423A (zh) 具有隔离区的横向扩散金属氧化物半导体场效应晶体管
US20170077219A1 (en) Partially biased isolation in semiconductor devices
EP3142150B1 (en) Partially biased isolation in semiconductor devices
US9831338B1 (en) Alternating source region arrangement
US9614074B1 (en) Partial, self-biased isolation in semiconductor devices
US9054149B2 (en) Semiconductor device with diagonal conduction path
US9401412B2 (en) Methods of fabricating diodes with multiple junctions
KR20110078621A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
TA01 Transfer of patent application right

Effective date of registration: 20171026

Address after: American Texas

Applicant after: NXP America Co Ltd

Address before: texas

Applicant before: Fisical Semiconductor Inc.

TA01 Transfer of patent application right
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant