DE102007007261A1 - Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Bei einer Halbleitervorrichtung mit einem Mehrfachgate-MIS-Transistor mit einem Kanal auf einer Vielzahl von Oberflächen ist eine Gate-Elektrode (24) auf einem Gate-Isolierfilm (23) auf Seitenoberflächen einer inselartigen Halbleiterschicht (21) ausgebildet, die entlang einer gegebenen Richtung auf einem Isolierfilm (12) ausgebildet ist, und sind Source/Drain-Elektroden (27a, 27b) in Kontakt mit der Halbleiterschicht (21) ausgebildet. Die Halbleiterschicht (21) hat eine Vielzahl von Seitenoberflächen entlang der gegebenen Richtung. Alle Winkel, die durch benachbarte Seitenoberflächen ausgebildet sind, sind größer als 90°. Ein Abschnitt senkrecht zu der gegebenen Richtung ist vertikal und horizontal symmetrisch.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem Mehrfachgate-Metall-Isolator-Halbleiter(MIS-)Transistor mit einem Kanal auf einer Vielzahl von Oberflächen und ein Verfahren zum Herstellen desselben.
  • In letzter Zeit zieht ein Mehrfachgate-MISFET mit einer starken Kurzkanaleffektimmunität die Aufmerksamkeit auf sich. Beispiele für den Mehrfachgate-MISFET sind ein Doppelgate-MISFET mit Gates auf sowohl der rechten als auch der linken Oberfläche eines vorstehenden Teilabschnitts (einer Rippe), der als aktiver Bereich dient, ein Dreifachgate-MISFET mit Gates auf drei Oberflächen, d.h. der oberen Oberfläche und der rechten und der linken Oberfläche, und ein MISFET mit Gates überall (GAA = Gate-All-Arround), bei welchem ein Gate die gesamte Rippe bedeckt. Jede Struktur erhöht die vorherrschende Leistung des Gates im Vergleich mit dem herkömmlichen planaren MISFET, um dadurch den Kurzkanaleffekt zu unterdrücken. Ein Verfahren unter Verwendung von Ge als Kanal, um die Kanalbeweglichkeit zu erhöhen, ist auch vorgeschlagen. Eine Kombination von Ge als Material mit hoher Beweglichkeit und irgendeinem dieser Mehrfachgate-MISFETs ist wahrscheinlich gut auf ein Element mit hoher Leistungsfähigkeit und niedrigem Energieverbrauch anwendbar.
  • Der Mehrfachgate-MISFET, wie er oben beschrieben ist, hat normalerweise einen rechteckförmigen Rippenabschnitt und hat daher das Problem, dass eine Konzentration eines elektrischen Felds schnell an Ecken auftritt, und dies führt schnell dazu, dass ein Durchschlag am Gate-Isolierfilm auftritt. Demgemäß ist ein Mehrfachgate-MISFET mit einem polygonalen Kanal mit fünf oder mehr Ecken vorgeschlagen, um jeder Rippenecke einen stumpfen Winkel zuzuteilen und um die Feldkonzentration abzumildern (JP-A 2005-203798 (KOKAI)).
  • Das Verfahren der JP-A 2005-203798 bildet jedoch einen Kanalteil durch selektives epitaxiales Aufwachsen von einem anfänglichen Substrat aus und verwendet eine Facettenoberfläche, die bei dem selektiven epitaxialen Aufwachsen erscheint, so dass der Kanalabschnitt keine vertikale Symmetrie hat. Demgemäß ist der durch dieses Verfahren ausgebildete polygonale Kanal für einen GAA-MISFET mit der höchsten Kurzkanaleffektimmunität ungeeignet. Dies ist deshalb so, weil ein elektrisches Feld nicht vertikal symmetrisch wirkt, und dies macht die Vorrichtung instabil. Ebenso erfordert ein Ausüben einer Spannung auf einen durch dieses Verfahren hergestellten Mehrfachgate-MISFET, um den Stromantrieb zu erhöhen, ein sogenanntes heteroepitaxiales Aufwachsen, welches Kristalle eines Kanalmaterials aufwächst, das unterschiedlich von dem Material eines anfänglichen Substrats ist. Unglücklicherweise wirkt eine Hetero-Schnittstelle mit ungleichem Material, wie diese, als Quelle zur Ausbildung von Defekten und hat somit einen nachteiligen Effekt auf die Zuverlässigkeit und die Leckeigenschaften der Vorrichtung.
    •
  • Andererseits kann ein Mehrfachgate-Ge-MISFET unter Verwendung von Ge als Kanalmaterial allgemein durch Verwenden eines sehr großen Ge-Substrats oder eines Substrats mit Ge auf einem Isolator (GOI = Ge-On-Insulator) als anfängliches Substrat hergestellt werden. Jedoch unterscheidet sich Ge bezüglich der Prozessbedingungen stark von Si, und es ist noch kein Prozess zum Ausbilden einer schmalen Rippe durch Verwenden von Ge etabliert worden. Ebenso macht es ein Ausbilden einer GOI-Schicht auf einem gesamten Substrat mit einem großen Durchmesser sehr schwierig, die Defektdichte zu reduzieren. Ein GOI-Substrat, das somit viele Defekte hat, erhöht den Leckstrom stark.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung zur Verfügung gestellt, die Folgendes aufweist:
    eine Halbleiterschicht, die auf einem Isolierfilm in einer Inselform entlang einer gegebenen Richtung ausgebildet ist und eine Vielzahl von Seitenoberflächen entlang der gegebenen Richtung hat, wobei alle Winkel, die durch benachbarte der Seitenoberflächen ausgebildet sind, größer als 90° sind, und wobei ein Abschnitt der Halbleiterschicht senkrecht zu der gegebenen Richtung vertikal und horizontal symmetrisch ist;
    einen auf einem Bereich auf den Seitenoberflächen ausgebildeten Gate-Isolierfilm, der als Kanal zu verwenden ist;
    eine Gate-Elektrode, die auf den Gate-Isolierfilm ausgebildet ist; und
    Source- und Drain-Elektroden, die in Kontakt mit der Halbleiterschicht ausgebildet sind, wobei die Gate-Elektrode zwischen den Source- und Drain-Elektroden angeordnet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung zur Verfügung gestellt, das Folgendes aufweist:
    Ausbilden einer SiGe-Schicht auf einem Isolierfilm;
    selektives Ätzen der SiGe-Schicht in einer Inselform entlang einer gegebenen Richtung gemäß einem MIS-Transistor-Ausbildungsbereich, um eine Insel-SiGe-Schicht herzustellen;
    Oxidieren der Insel-SiGe-Schicht, um eine Ge-Schicht mit einer Vielzahl von Seitenoberflächen entlang der gegebenen Richtung auszubilden, wobei alle Winkel, die durch benachbarte der Seitenoberflächen ausgebildet sind, größer als 90° sind, und wobei ein Abschnitt der Ge-Schicht senkrecht zu der gegebenen Richtung vertikal und horizontal symmetrisch ist;
    Ausbilden eines Gate-Isolierfilms auf einen Bereich auf den Seitenoberflächen der Ge-Schicht, wobei der Bereich als Kanal zu verwenden ist;
    Ausbilden einer Gate-Elektrode auf den Gate-Isolierfilm; und
    Ausbilden von Source- und Drain-Elektroden in Kontakt mit der Ge-Schicht unter Verwendung der Gate-Elektrode als Maske.
    •
  • Es folgt eine kurze Beschreibung der mehreren Ansichten der Zeichnung.
  • 1 ist eine Draufsicht, die ein Aussehen der Anordnung eines Mehrfachgate-MISFET gemäß dem ersten Ausführungsbeispiel zeigt;
  • 2 ist eine perspektivische Ansicht, die ein Aussehen der Anordnung des Mehrfachgate-MISFET gemäß dem ersten Ausführungsbeispiel zeigt;
  • 3 ist eine Ansicht, die einen Abschnitt entlang einer Linie A-A' in 1 zeigt;
  • 4 ist eine Ansicht, die einen Abschnitt entlang einer Linie B-B' in 1 zeigt;
  • 5A bis 5D sind Schnittansichten, die Herstellungsschritte des Mehrfachgate-MISFET gemäß dem ersten Ausführungsbeispiel zeigen;
  • 6 ist eine Schnittansicht, die ein anderes Beispiel eines anfänglichen Substrats erklärt, das beim ersten Ausführungsbeispiel verwendet wird, und die eine Si/Ge/Si-Stapelstruktur zeigt;
  • 7 ist eine Draufsicht, die der 5B entspricht und einen Zustand zeigt, in welchem eine SiGe-Schicht in eine Inselform ausgebildet ist;
  • 8 ist eine Draufsicht, die eine Modifikation der 7 zeigt;
  • 9 ist eine Draufsicht, die eine Modifikation des ersten Ausführungsbeispiels erklärt und ein Beispiel zeigt, bei welchem eine BOX-Schicht unter einem SiGe-Schicht-Kanal entfernt ist;
  • 10 ist eine Ansicht, die einen Abschnitt entlang einer Linie B-B' in 9 zeigt;
  • 11A und 11B sind Schnittansichten, die andere Herstellungsschritte des Mehrfachgate-MISFET gemäß dem ersten Ausführungsbeispiel zeigen;
  • 12 ist eine Draufsicht, die ein Aussehen der Anordnung eines Mehrfachgate-MISFET gemäß dem zweiten Ausführungsbeispiel zeigt;
  • 13 ist eine Ansicht, die einen Schnitt entlang einer Linie A-A' in 12 zeigt;
  • 14 ist eine Ansicht, die einen Schnitt entlang einer Linie C-C' in 12 zeigt;
  • 15A und 15B sind Schnittansichten, die die Herstellungsschritte des Mehrfachgate-MISFET gemäß dem zweiten Ausführungsbeispiel zeigen; und
  • 16A und 16B sind Schnittansichten, die andere Beispiele der Herstellungsschritte des zweiten Ausführungsbeispiels zeigen.
  • Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügte Zeichnung detailliert erklärt werden.
  • (Erstes Ausführungsbeispiel)
  • Die 1 bis 4 sind Ansichten zum Erklären eines Aussehens der Anordnung des Mehrfachgate-MISFET gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. 1 ist eine Draufsicht, 2 ist eine perspektivische Ansicht, 3 ist eine Schnittansicht entlang einer Linie A-A' in 1 und 4 ist eine Schnittansicht entlang einer Linie B-B' in 4.
  • Ein vergrabener Isolierfilm 12, wie beispielsweise ein Si-Oxidfilm, ist auf einem (100)-Si-Substrat 11 ausgebildet und eine inselartige Ge-Schicht (Halbleiterschicht) 21 ist entlang der <110>-Achsenrichtung auf dem vergrabenen Isolierfilm 12 ausgebildet (1 bis 4). Die Insel (Projektion) der Ge-Schicht 21 ist ein aktiver Bereich für einen Rippen-FET. Die Ge-Schicht 21 hat einen hexagonalen Abschnitt senkrecht zur <110>-Achsenrichtung, so dass alle Winkel, die durch benachbarte Seitenoberflächen ausgebildet sind, größer als 90° sind (2).
  • Ein Gate-Isolierfilm 23 ist auf den Seitenoberflächen der Ge-Schicht 21 ausgebildet, um den zentralen Teil der Ge-Schicht 21 zu umgeben, und eine Gate-Elektrode 24 ist auf dem Gate-Isolierfilm 23 ausgebildet (4). Das bedeutet, dass die Gate-Elektrode 24 auf dem vergrabenen Isolierfilm 12 in einer Richtung senkrecht zu der <110>-Achsenrichtung ausgebildet ist und den zentralen Teil der Ge-Schicht 21 schneidet (1 und 2). Source/Drain-Erweiterungsschichten 25 (25a und 25b) sind durch Dotieren einer Störstelle in die Ge-Schicht 21 durch Verwenden der Gate-Elektrode 24 als Maske ausgebildet (3).
  • Seitenwand-Isolierfilme 26 sind an den Seitenteilen der Gate-Elektrode 24 durch Verwenden der Seitenwand-Rückätztechnik ausgebildet (2 und 3). Die Gate-Elektrode 24 und die Gate-Seitenwand-Isolierfilme 26 werden als Masken verwendet, um Source/Drain-Elektroden 27 (27a und 27b) in Kontakt mit der Ge-Schicht 21 und Erweiterungsschichten 25 auszubilden (2 und 3). Auf diese Weise wird der Mehrfachgate-MISFET hergestellt.
  • Der Kanal des MISFET dieses Ausführungsbeispiels ist aus Ge hergestellt und ein Abschnitt in der Kanalbreitenrichtung (ein Abschnitt, der in einer Richtung senkrecht zu der Kanallängenrichtung geschnitten ist) ist ein Hexagon. Die vier rechten und linken Oberflächen, die in der Kanallängenrichtung angeschaut werden, sind (111)-Oberflächen und die zwei oberen und unteren Oberflächen, die in derselben Richtung angeschaut werden, sind (100)-Oberflächen. Der Gate-Isolierfilm 23 kann aus SiO2 oder einem Isolierfilmmaterial (Isolierfilm mit hohem k) mit einer Dielektrizitätskonstanten, die höher als diejenige von SiO2 ist, sein. Beispiele sind SiON, Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3 und Pr2O3. Materialien, wie beispielsweise Zr-Silikat und Hf-Silikat, die durch Mischen von Metall-Ionen in Siliziumoxid ausgebildet sind, sind auch effektiv, und diese Materialien können auch kombiniert werden.
  • Ein Material, das für einen Transistor jeder Generation nötig ist, kann geeignet als die Gate-Elektrode 24 ausgewählt werden. Beispiele sind Poly-Si, SiGe, Silizid, Germanosilizid und verschiedene Arten von Metallen. Germanid, Germanosilizid oder Silizid können als die Source/Drain-Elektroden 27 verwendet werden. Nimmt man Bezug auf 3, sind die störstellendotierten Halbleiterschichten 25 zwischen den Source/Drain-Elektroden 27 und einem Kanal ausgebildet. Jedoch kann die gesamte Struktur auch aus einem Metall hergestellt sein. Das bedeutet, dass eine sogenannte Metall-Source/Drain-Struktur auch ausgebildet werden kann, ohne die störstellendotierten Halbleiterschichten 25 zwischen den Source/Drain-Elektroden 27 und einem Kanal auszubilden. Die Gate-Seitenwand-Isolierfilme 26 sind vorzugsweise Si-Oxidfilme, Si-Nitridfilme oder gestapelte Filme aus diesen Filmen.
  • Die 5A bis 5D sind schematische Ansichten, die Hauptschritte zum Erklären des Prozesses zum Herstellen der MISFET-Struktur gemäß dem ersten Ausführungsbeispiel zeigen.
  • Wie es in 5A gezeigt ist, ist ein anfängliches Substrat ein Substrat mit SiGe auf einem Isolator (SGOI = SiGe-On-Insulator) oder ein Substrat, das durch epitaxiales Aufwachsen einer Schicht, die SiGe enthält, auf einem Substrat mit Si auf einem Isolator (SOI = Si-On-Insulator) enthält, erhalten wird. Das bedeutet, dass ein vergrabener Isolierfilm 12 auf einem Si-Substrat 11 ausgebildet wird und eine SiGe-Schicht 13 auf dem vergrabenen Isolierfilm 12 ausgebildet wird.
  • Das SGOI-Substrat kann auch durch Verwenden von einer oxidationsinduzierten Ge-Kondensation ausgebildet werden, nachdem SiGe auf dem SOI-Substrat epitaxial aufgewachsen ist (T. Tezuka et al., "A Novel Fabrication Technique of Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction for Sub-100-nm Strained Silicon-on-Insulator MOSFETs", Japanese Journal of Applied Physics, vol. 40, S. 2866–74, 2001). Ein laminiertes SGOI-Substrat kann auch als das SGOI-Substrat verwendet werden. Obwohl das Herstellungsverfahren für das SGOI-Substrat nicht beschränkt ist, ist es erwünscht, dass die Ge-Zusammensetzung in SGOI 50% oder darunter ist, um später eine Rippenverarbeitung durch einen Prozess gleich demjenigen für Si durchzuführen.
  • Wie es in 6 gezeigt ist, ist es auch möglich, eine dreischichtige Struktur, die Si-Schicht 15/SiGe-Schicht 16/Si-Schicht 17 enthält, anstelle der SiGe-Schicht 13 zu verwenden.
  • Wie es in 5B gezeigt ist, wird eine Rippe, die als aktiver Bereich des Mehrfachgate-MISFET dient, auf dem Substrat mit der SiGe-Schicht ausgebildet, wie es oben beschrieben ist. 7 ist eine Draufsicht, die diesen Zustand zeigt. 5B ist eine Schnittansicht entlang einer Linie B-B' in 7. Wie es in 7 gezeigt ist, ist eine inselartige Rippe mit einem rechteckförmigen Parallelepipedteil, der aus der SiGe-Schicht 13 hergestellt ist, entlang der <110>-Achsenrichtung ausgebildet.
  • Die Rippe kann auch durch anisotropes Ätzen ausgebildet werden, nachdem ein Maskenmaterial durch eine normale Fotolithografie oder eine Elektronenlithografie verarbeitet ist. Es ist auch möglich, einen sogenannten Seitenwandtransfer-(SWT-)Prozess zu verwenden, der Seitenwände an einem Dummyelement auf dem Substrat ausbildet und die Seitenwände als Masken für eine Rippenausbildung verwendet (Y. -K. Choi et al., "Sub-20-nm CMOS FinFET Technologies", Technical Digest of International Electron Devices Meeting, S. 421–24, 2001). Das Rippenausbildungsverfahren ist überhaupt nicht beschränkt. Obwohl dieses Ausführungsbeispiel einen MISFET mit einer Rippe offenbart, kann auch ein MISFET mit einer Vielzahl von Rippen hergestellt werden, wie es in 8 gezeigt ist.
  • Dann wird, wie es in 5C gezeigt ist, die SiGe-enthaltende Rippe, die ausgebildet ist, wie es oben beschrieben ist, oxidiert. Obwohl die Oxidationsumgebung keine Umgebung mit 100 Sauerstoff sein muss, muss sie eine trockene Umgebung sein. Die Oxidationstemperatur ist nicht höher als der Schmelzpunkt von SiGe in der Rippe. Die Oxidationstemperatur und der Oxidationsgasteildruck müssen während der Oxidation nicht konstant sein und können geeignet eingestellt werden. Wenn SiGe in einer trockenen Umgebung oxidiert wird, oxidiert Si selektiv und wird Ge in den Eltern- bzw. Ursprungs-Halbleiter kondensiert. Das heißt, dass die gesamte Rippe durch ein Durchführen einer Oxidation in eine Ge-Schicht 21 geändert werden kann, bis Si in der Rippe vollständig verbraucht ist. In diesem Fall wird ein Si-Oxidfilm 22 um die Ge-Schicht 21 ausgebildet.
  • Eine Oxidationsmenge, die zum vollständigen Ändern der Rippe in Ge nötig ist, wird ohne weiteres durch die Ge-Zusammensetzung (x) vor einer Oxidation, die Rippenbreite (Wfin) und die Rippenhöhe (Hfin) bestimmt. Es soll angenommen werden, dass die Rippenform vor einer Oxidation ein vollständiges rechteckförmiges Parallelepiped ist, die Oxidationsrate ungeachtet der ebenen Orientierung konstant ist und keine neue Oberflächenorientierung durch eine Oxidation erscheint. Wenn beispielsweise x = 0,2, Wfin = 50 nm und Hfin = 50 nm, ändert sich die Rippe vollständig in Ge, wenn die Oxidfilmdicke 39 nm oder darüber ist. Jedoch ist der tatsächliche Fall komplizierter als dies, d.h. die Oxidationsrate hängt von einer ebenen Orientierung ab.
  • Ebenso erscheinen während einer oxidationsinduzierten Ge-Kondensation neue Oberflächen (Facetten). Spezifischer erscheinen dann, wenn ein (100)-Substrat verwendet wird und eine Rippe in derselben Richtung wie ein aktiver Bereich eines herkömmlichen planaren MISFET ausgebildet wird, bei welchem die Stromrichtung die <110>-Richtung ist (Rippenseitenoberflächen sind (110)-Oberflächen), (111)-Facetten auf den Rippenseitenoberflächen in dem oxidationsinduzierten Ge-Kondensationsprozess. Diese Facetten bilden einen Schnitt in der Hexagonalen der Kanalbreitenrichtung. Demgemäß entspannt der Mehrfachgate-MISFET dieses Ausführungsbeispiels eine Feldkonzentration an Rippenecken und unterdrückt ein Auftreten eines Durchschlags des Gate-Isolierfilms im Vergleich mit dem herkömmlichen Mehrfachgate-MISFET mit einem rechteckförmigen Abschnitt.
  • Zusätzlich ist die Kanalschnittform in sowohl der vertikalen als auch der horizontalen Richtung symmetrisch. Theoretisch ist diese Kanalschnittform daher für einen GAA-MISFET mit der höchsten Kurzkanaleffektimmunität geeignet. Es ist auch möglich, eine Spannung auf die so hergestellte Ge-Rippenstruktur ohne irgendeine Halbleiter-Heteroschnittstelle auszuüben. Spezifischer kann eine Kompressionsspannung in der Source/Drain-Richtung ausgeübt werden, und dies hat einen großen Effekt zum Erhöhen der Lochbeweglichkeit. Eine Spannung wird bei der Ge-Rippe ausgeübt, weil eine Halbleiterschicht während eines oxidationsinduzierten Ge-Kondensationsprozesses Eigenschaften eines Beibehaltens der lateralen Gitterkonstanten vor der Kondensation hat. Das bedeutet, dass eine Kompressionsspannung auf die kondensierte Ge-Rippe aufgrund dessen ausgeübt wird, dass die Gitterkonstante von SiGe < die Gitterkonstante Ge.
  • Weiterhin ist die (111)-Ebene von Ge eine Ebenenorientierung, die bezüglich Elektronenleitungscharakteristiken am meisten überlegen ist (S. Takagi et al., "Re-Examination of subband structure engineering in ultra-short channel MOSFETs under ballistic carrier transport", VLSI Technology 2003, Digest of Technical Papers, S. 115–16, 2003). Wenn er mit der Verwendung von (110)-Seitenoberflächen verglichen wird, die auf einer normalen Rippe ausgebildet sind, erhöht sich daher der Stromantrieb eines nMISFET wahrscheinlich signifikant (der Treiberstrom eines nMISFET: (111) > (100) > (110), der Treiberstrom eines pMISFET: (110) > (111) > (100)).
  • Wen eine dreidimensionale Struktur wie eine Rippe oxidiert, stoppt die Oxidation bei einer bestimmte Filmdicke unter dem Einfluss einer Spannung, die auf den Oxidfilm wirkt, wenn die Struktur aus Si hergestellt ist. Dieser automatische Oxidationsstoppmechanismus erscheint wahrscheinlich auf natürliche Weise während einer Oxidation von SiGe. Dies macht es wahrscheinlich möglich, eine Oxidation automatisch zu stoppen, wenn die Rippe sich vollständig in Ge geändert hat, indem die Rippendimensionen und die Ge-Zusammensetzung vor der Oxidation richtig eingestellt werden. Dies bedeutet, dass der Oxidationsprozessüberschuss sich im Vergleich zu der Ausbildung von GOI durch eine oxidationsinduzierte Ge-Kondensation auf einer Ebene erhöht.
  • Ebenso wird dann, wenn eine SGI-Schicht durch ein Durchführen einer oxidationsinduzierten Ge-Kondensation in einer Mesastruktur wie einer Rippe ausgebildet wird, die Defektdichte im Vergleich mit einem Fall signifikant kleiner, in welchem eine oxidationsinduzierte Ge-Kondensation auf einem gesamten Substrat durchgeführt wird (T. Tezuka et al., "Dislocation-free relaxed SiGe-on-insulator mesa structures fabricated by high-temperature oxidation", Journal of Applied Physics, vol. 94, S. 7553–59, 2001). Bei diesem Ausführungsbeispiel wird daher die Defektdichte im Vergleich mit einem Fall wahrscheinlich signifikant kleiner, in welchem eine Rippe ausgebildet wird, nachdem GOI auf einem gesamten Substrat ausgebildet ist. Dies reduziert wahrscheinlich den Leckstrom.
  • Nachdem der durch eine oxidationsinduzierte Ge-Kondensation ausgebildete Oxidfilm 22 entfernt ist, wird ein Gate-Isolierfilm 23 ausgebildet, wie es in 5D gezeigt ist. Darauffolgend wird ein Mehrfachgate-Ge-MISFET durch die herkömmlichen Mikro-MISFET-Herstellungsprozesse, wie beispielsweise die Ausbildung einer Gate-Elektrode 24, von Erweiterungsdotierungsschichten 25, von Gate-Seitenwand-Isolierfilmen 26 und von Source/Drain-Elektroden 27, hergestellt. Ein GAA-MISFET kann auch durch Wegätzen der darunterliegenden vergrabenen Oxidfilm-(BOX-)Schicht vor der Ausbildung des Gate-Isolierfilms und durch Bedecken des gesamten Kanals mit einem Gate hergestellt werden.
  • Wie es oben beschrieben ist, kann dieses Ausführungsbeispiel eine Feldkonzentration an Rippenecken entspannen, indem alle Winkel, die durch benachbarte Seitenoberflächen einer Rippe ausgebildet sind, größer als 90° gemacht werden und ein Abschnitt in der Kanalbreitenrichtung sowohl vertikal als auch horizontal symmetrisch gemacht wird. Dies macht es möglich, ein Auftreten eines Durchschlags am Gate-Isolierfilm des Mehrfachgate-MISFET zu unterdrücken und eine Rippenform mit einem vertikal und horizontal symmetrischen Abschnitt in der Kanalbreitenrichtung, die für einen GAA-MISFET geeignet ist, auszubilden.
  • Ebenso wird eine Ge-Rippe durch eine oxidationsinduzierte Ge-Kondensation nach der Ausbildung der Rippe mit der SiGe-Schicht ausgebildet. Dies erniedrigt die Defektdichte signifikant und reduziert den Leckstrom im Vergleich mit einem Fall, in welchem GOI auf einem gesamten Substrat hergestellt wird. Zusätzlich kann deshalb, weil die Ge-Konzentration in der SiGe-Schicht der Rippe vor einer oxidationsinduzierten Ge-Kondensation erniedrigt werden kann, die Rippe durch Verwende eines Prozesses gleich demjenigen für Si hergestellt werden. Weiterhin kann eine Spannung auf die Rippe ausgeübt werden, ohne irgendeine Halbleiter-Heteroschnittstelle einzuführen.
  • Darüber hinaus erhöht die Verwendung des automatischen Oxidationsstoppmechanismus den Oxidationsprozessspielraum einer oxidationsinduzierten Ge-Kondensation. Zusätzlich zu diesen Vorteilen können bei der Struktur, bei welcher die Erweiterungsbereiche aus Si oder SiGe hergestellt sind, heiße Träger bei dem Source-Ende eines pMISFET injiziert werden. Dies erhöht den Antriebsstrom.
  • Es ist zu beachten, dass dieses Ausführungsbeispiel auf der Annahme basiert, dass eine oxidationsinduzierte Ge-Kondensation auf der auf der BOX-Schicht ausgebildeten Rippe durchgeführt wird. Jedoch kann, wie es in den 9 und 10 gezeigt ist, eine oxidationsinduzierte Ge-Kondensation auch durchgeführt werden, nachdem die BOX-Schicht unter dem Kanal weggeätzt ist. 9 ist eine Draufsicht und 10 ist eine Schnittansicht entlang einer Linie B-B' in 9. Die gestrichelte Linie in 10 zeigt eine Ge-Schicht 21 an, die durch eine oxidationsinduzierte Ge-Kondensation ausgebildet ist.
  • In diesem Fall kann ein Gate auch auf der Bodenoberflächenseite der Ge-Schicht 21 ausgebildet werden. Als Folge davon kann ein GRA-MISFET hergestellt werden. Ebenso verschwindet die Schnittstelle der SiGe-Schicht 13 und dem Isolierfilm 12 vollständig, und dies erniedrigt die Möglichkeit signifikant, dass Defekte, wie Fehllokalisierungen, während einer oxidationsinduzierten Ge-Kondensation eingeführt werden. Demgemäß kann der Leckstrom weiter reduziert werden.
  • Weiterhin basiert dieses Ausführungsbeispiel auf der Annahme, dass die obere Oberfläche der Ge-Schicht 21 auch als Kanal verwendet wird, aber es ist auch möglich, nur die Seitenoberflächen außer der oberen und der unteren Oberfläche als Kanal zu verwenden. Beispielsweise wird, wie es in 11A gezeigt ist, eine oxidationsinduzierte Ge-Kondensation durchgeführt, während das Maskenmaterial (z.B. ein Si-Nitridfilm) 18, der bei der Ausbildung der Rippe verwendet wird, auf der oberen Oberfläche der Rippe zurückgelassen wird. Danach wird, wie es in 11B gezeigt ist, ein durch die oxidationsinduzierte Ge-Kondensation ausgebildeter Oxidfilm 22 entfernt und wird ein Gate-Isolierfilm 23 ausgebildet. Dies implementiert einen Mehrfachgate-MISFET, der nur die Seitenoberflächen außer der oberen und der unteren Oberfläche der Ge-Schicht 21 als Kanal verwendet.
  • (Zweites Ausführungsbeispiel)
  • Die 12 bis 14 sind Ansichten zum Erklären eines Aussehens der Anordnung eines Mehrfachgate-MISFET gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. 12 ist eine Draufsicht, 13 ist eine Schnittansicht entlang einer Linie A-A' in 12 und 14 ist eine Schnittansicht entlang einer Linie C-C' in 12. Es ist zu beachten, dass dieselben Bezugszeichen wie in den 1 bis 4 dieselben Teile bezeichnen und eine detaillierte Erklärung davon weggelassen werden wird.
  • Ein Kanal, der aus einer Ge-Schicht 21 hergestellt ist, ein Gate-Isolierfilm 23 und eine Gate-Elektrode 24 sind dieselben wie diejenigen des ersten Ausführungsbeispiels. Dieses Ausführungsbeispiel unterscheidet sich vom ersten Ausführungsbeispiel dadurch, dass Si oder SiGe epitaxial auf Erweiterungsbereiche als stark dotierte Bereiche aufgewachsen wird, die den Kanal und Source/Drain-Elektroden 27 verbinden, und auf den Source/Drain-Elektroden 27, um dadurch eine sogenannte erhöhte Erweiterungsstruktur auszubilden.
  • Das bedeutet, dass Isolierfilme mit dünner Seitenwand 31 an den Seitenoberflächen der Gate-Elektrode 24 und des Gate-Isolierfilms 23 ausgebildet werden. Die Gate-Elektrode 24 und die Seitenwand-Isolierfilme 31 werden als Masken verwendet, um ein epitaxiales Aufwachsen durchzuführen, um dadurch Erweiterungsbereiche auszubilden, die aus einer Si-Schicht 32 und einer SiGe-Schicht 33 auf den zwei Seiten des Kanals hergestellt sind. Die obere Oberflächenposition der Erweiterungsbereiche ist höher als diejenige des Kanals. Die Source/Drain-Elektroden 27 werden derart ausgebildet, dass sie die Erweiterungsbereiche in Sandwichbauweise umgeben. Die Source/Drain-Elektroden 27 sind aus Germanosilizid oder Silizid hergestellt.
  • Die 15A, 15B, 16A und 16B sind schematische Ansichten, die Hauptschritte zum Erklären des Herstellungsprozesses der MISFET-Struktur gemäß dem zweiten Ausführungsbeispiel zeigen.
  • Ein anfängliches Substrat, die Ausbildung einer Rippenform, eine oxidationsinduzierte Ge-Kondensation der Rippe, die Ausbildung eines Gate-Isolierfilms und die Ausbildung einer Gate-Elektrode sind dieselben wie beim ersten Ausführungsbeispiel. Nachdem die Gate-Elektrode ausgebildet ist, werden, wie es in 15A gezeigt ist, Seitenwand-Isolierfilme 31 mit einer Dicke von 1 bis 20 nm auf den Gate-Seitenoberflächen durch den herkömmlichen Seitenwand-Rückätzprozess unter Verwendung einer Filmablagerung und eines anisotropen Ätzens ausgebildet. Das Material der Isolierfilme 31 ist wünschenswerterweise ein Si-Nitridfilm.
  • Danach werden eine Ionenimplantation und ein Aktivierungsaushärten auf geeignete Weise durchgeführt und wird eine Si- oder SiGe-Schicht mit einer Dicke von 1 bis 50 nm selektiv epitaxial aufgewachsen, wie es in 15B gezeigt ist. Selbst dann, wenn Si epitaxial aufgewachsen wird, tritt eine Zwischendiffusion zwischen einer epitaxial aufgewachsenen Si-Schicht 32 und der darunterliegenden Ge-Schicht auf. Daher wird eine SiGe-Schicht 33 mit einer Dicke von einigen nm in der epitaxialen Schnittstelle ausgebildet. Ein Aushärten kann auch nach dem epitaxialen Aufwachsen durchgeführt werden, um die Interdiffusion bzw. Zwischendiffusion zwischen Si und Ge zu fördern.
  • Wie es in 16A gezeigt ist, ist es in dem in 15A gezeigten Schritt auch möglich, den Erweiterungsbereich wegzuätzen, um die Erweiterungsbereichsoberfläche von der Kanaloberfläche nach unten zu drücken. Durch selektives epitaxiales Aufwachsen von Si oder SiGe danach kann die angehobene Erweiterungsstruktur implementiert werden, wie es in 16B gezeigt ist.
  • Da der Erweiterungsbereich aus SiGe (Si) hergestellt wird und der Kanal aus Ge hergestellt wird, wie es oben beschrieben ist, kann eine Energielücke (ein Bandoffset bzw. Bandversatz) im Valenzband zwischen der Erweiterung und dem Kanal erzeugt werden. Spezifischer ist die Energie des Valenzbandrands von Ge im Kanal niedriger als diejenige von SiGe im Erweiterungsbereich. In einem pMISFET werden daher heiße Träger an dem Source-Ende injiziert und dies erhöht die Trägerinjektionsgeschwindigkeit im Vergleich mit einem Fall, in welchem der Erweiterungsbereich auch aus Ge hergestellt ist. Als Folge davon erhöht sich der Treiberstrom. Der Effekt eines Erhöhens des Treiberstroms durch eine Injektion von heißen Trägern unter Verwendung des Source-Ende-Bandversatzes, wie er oben beschrieben ist, ist bereits bekannt (T. Mizuno et al., "High velocity electron injection MOSFETs for ballistic transistors using SiGE/strained-Si heterojunction source structures", VLSI Technology 2004, Digest of Technical Papers, S. 202–3, 2004).
  • Ebenso ist die Bandlücke von SiGe (Si) größer als diejenige von Ge. Dies reduziert den Leckstrom der durch eine Band-zu-Band-Tunnelung am Drain-Ende verursacht wird, welche aus einem Material mit schmaler Bandlücke resultieren kann, wie beispielsweise Ge, oder durch intrinsische Träger. Es ist zu beachten, dass ein Mehrfachgate-Ge-MISFET auch durch geeignetes Durchführen einer Ionenimplantation, einer Aktivierungsaushärtung und einer Gate-Seitenwandausbildung wiederum nach dem selektiven epitaxialen Aufwachsen von Si darauffolgendes Durchführen des herkömmlichen Source/Drain-Ausbildungsprozesses ausgebildet werden kann.
  • Gleich dem ersten Ausführungsbeispiel basiert dieses Ausführungsbeispiel auf der Annahme, dass eine oxidationsinduzierte Ge-Kondensation auf der Rippe durchgeführt wird, die auf der BOX-Schicht ausgebildet ist. Jedoch kann, wie es in den 9 und 10 gezeigt ist, eine oxidationsinduzierte Ge-Kondensation auch durchgeführt werden, nachdem die BOX-Schicht unter dem Kanal weggeätzt ist. Weiterhin basiert dieses Ausführungsbeispiel auf der Annahme, dass die obere Oberfläche der Ge-Schicht 21 auch als Kanal verwendet wird. Jedoch ist es, wie es in den 11A und 11B gezeigt ist, auch möglich, das Maskenmaterial, das bei der Ausbildung der Rippe verwendet wird, auf der oberen Oberfläche der Rippe zurückzulassen, um dadurch nur die Seitenoberflächen als Kanal zu verwenden.
  • (Modifikationen)
  • Es ist zu beachten, dass die vorliegende Erfindung nicht auf die obigen Ausführungsbeispiele beschränkt ist.
  • Jedes Ausführungsbeispiel hat eine sogenannte MOS-Struktur unter Verwendung eines Oxidfilms als Gate-Isolierfilm erklärt. Jedoch ist die vorliegende Erfindung auch auf eine MIS-Struktur unter Verwendung eines Isolierfilms, der ein anderer als ein Oxidfilm ist, als ein Gate-Isolierfilm anwendbar. Eine Halbleiterschicht ist nicht notwendigerweise auf Ge beschränkt, und es ist möglich, verschiedene Arten von Halbleitermaterialien zu verwenden.
  • Ebenso ist die Halbleiterausbildungsrichtung nicht notwendigerweise auf die <110>-Achsenrichtung beschränkt. Ein Ausbilden einer Halbleiterschicht entlang der <110>-Achsenrichtung ist effektiv, weil die Seitenoberflächen, außer der oberen und der unteren Oberfläche, in (111)-Oberflächen durch eine oxidationsinduzierte Ge-Kondensation geändert werden können. Jedoch müssen diese Seitenoberflächen nicht immer (111)-Oberflächen sein. Der Punkt ist derjenige, dass die Winkel, die durch benachbarte Seitenoberflächen ausgebildet sind, nur größer als 90° sein dürfen. Zusätzlich können die durch benachbarte Seitenoberflächen der Halbleiterschicht ausgebildeten Ecken auch etwas abgerundet sein.
  • Weiterhin ist das darunterliegende Substrat des vergrabenen Isolierfilms nicht notwendigerweise auf ein Einkristall-Si-Substrat beschränkt, und es ist möglich, verschiedene Arten von Halbleitersubstraten zu verwenden.
  • Zusätzliche Vorteile und Modifikationen werden Fachleuten auf dem Gebiet ohne weiteres einfallen. Daher ist die Erfindung in ihren breiteren Aspekten nicht auf die spezifischen Details und repräsentativen Ausführungsbeispiele, die hierin gezeigt und beschrieben sind, beschränkt. Demgemäß können verschiedene Modifikationen durchgeführt werden, ohne vom Sinngehalt oder Schutzumfang des allgemeinen erfinderischen Konzepts abzuweichen, wie es durch die beigefügten Ansprüche und ihre Äquivalente definiert ist.

Claims (20)

  1. Halbleitervorrichtung, dadurch gekennzeichnet, dass sie Folgendes aufweist: eine Halbleiterschicht (21), die in einer Inselform entlang einer gegebenen Richtung aus einem Isolierfilm (12) ausgebildet ist und eine Vielzahl von Seitenoberflächen entlang der gegebenen Richtung hat, wobei alle Winkel, die durch benachbarte der Seitenoberflächen ausgebildet sind, größer als 90° sind und wobei ein Abschnitt der Halbleiterschicht (21) senkrecht zu der gegebenen Richtung vertikal und horizontal symmetrisch ist; einen auf einem Bereich auf den Seitenoberflächen ausgebildeten Gate-Isolierfilm (23), der als Kanal zu verwenden ist; eine auf dem Gate-Isolierfilm ausgebildete Gate-Elektrode (24); und Source- und Drain-Elektroden (27a, 27b), die in Kontakt mit der Halbleiterschicht (21) ausgebildet sind, wobei die Gate-Elektrode (21) zwischen den Source- und Drain-Elektroden (27a, 27b) angeordnet ist.
  2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Gate-Isolierfilm (23) und die Gate-Elektrode (24) auf allen Seitenoberflächen ausgebildet sind, um einen Teilabschnitt der Halbleiterschicht (21) zu umgeben.
  3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterschicht (21) aus Ge hergestellt ist.
  4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Kanal der Halbleiterschicht (21) aus Ge hergestellt ist und eine Erweiterungsschicht (25a, 25b), die aus einem Material hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Si und SiGe besteht, zwischen jeder der Source- und Drain-Elektroden (27a, 27b) und dem Kanal ausgebildet ist.
  5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Kanal der Halbleiterschicht (21) aus Ge hergestellt ist und die Source- und Drain-Elektroden (27a, 27b) aus einem Material hergestellt sind, das aus der Gruppe ausgewählt ist, die aus Germanid, Germanosilizid und Silizid besteht, und in Kontakt mit dem Kanal ausgebildet ist.
  6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Isolierfilm (12) auf einem (100)-Einkristall-Halbleitersubstrat (11) ausgebildet ist und die Halbleiterschicht (21) entlang einer <110>-Achsenrichtung des Substrats (11) ausgebildet ist.
  7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass vier der Seitenoberflächen (111)-Oberflächen sind.
  8. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Abschnitt der Halbleiterschicht (21), der senkrecht zu der gegebenen Richtung ist, ein Hexagon ist.
  9. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrode (24) auf den Isolierfilm (12) entlang einer Richtung ausgebildet ist, die die gegebene Richtung schneidet.
  10. Halbleitervorrichtung, dadurch gekennzeichnet, dass sie Folgendes aufweist: ein (100)-Substrat (11); einen auf dem Substrat (11) ausgebildeten vergrabenen Isolierfilm (12); eine Halbleiterschicht (21), die auf dem vergrabenen Isolierfilm (12) in einer Inselform entlang einer <110>-Achsenrichtung des Substrats (11) ausgebildet ist und eine Vielzahl von Seitenoberflächen entlang der <110>-Achsenrichtung hat, wobei alle Winkel, die durch benachbarte der Seitenoberflächen ausgebildet sind, größer als 90° ist und wobei ein Abschnitt der Halbleiterschicht (21) senkrecht zu der <110>-Achsenrichtung ein Hexagon ist, das vertikal und horizontal symmetrisch ist; einen auf einem Bereich auf den Seitenoberflächen ausgebildeten Gate-Isolierfilm (23), der als Kanal zu verwenden ist, um einen Teilabschnitt der Halbleiterschicht (21) zu umgeben; eine Gate-Elektrode (24), die auf dem Gate-Isolierfilm (23) ausgebildet ist, um einen Teilabschnitt der Halbleiterschicht (21) zu umgeben; und Source- und Drain-Elektroden (27a, 27b), die in Kontakt mit der Halbleiterschicht (21) ausgebildet sind, um den Kanal der Halbleiterschicht (21) in Sandwichbauweise zu umgeben, der durch die Gate-Elektrode (24) umgeben ist.
  11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Gate-Isolierfilm (23) und die Gate-Elektrode (24) auf allen Seitenoberflächen entlang der <110>-Achsenrichtung ausgebildet sind, um einen Teilabschnitt der Halbleiterschicht (21) zu umgeben.
  12. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Halbleiterschicht (21) aus Ge hergestellt ist.
  13. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Kanal der Halbleiterschicht (21) aus Ge hergestellt ist und eine Erweiterungsschicht, die aus einem Material hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Si und SiGe besteht, zwischen jeder Source- und Drain-Elektroden (27a, 27b) und dem Kanal ausgebildet ist.
  14. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Kanal der Halbleiterschicht (21) aus Ge hergestellt ist und die Source- und Drain-Elektroden (27a, 27b) aus einem Material hergestellt sind, das aus der Gruppe ausgewählt ist, die aus Germanid, Germanosilizid und Silizid besteht, und in Kontakt mit dem Kanalbereich ausgebildet ist.
  15. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass vier der Seitenoberflächen entlang der <110>-Achsenrichtung der Halbleiterschicht (21) (111)-Oberflächen sind.
  16. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Gate-Elektrode (24) auf dem Isolierfilm (12) entlang einer Richtung ausgebildet ist, die die <110>-Achsenrichtung schneidet.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung, dadurch gekennzeichnet, dass es Folgendes aufweist: Ausbilden einer SiGe-Schicht (13) auf einem Isolierfilm (12); selektives Ätzen der SiGe-Schicht (13) in einer Inselform entlang einer gegebenen Richtung gemäß einem MIS-Transistor-Ausbildungsbereich, um eine Insel-SiGe-Schicht herzustellen; Oxidieren der Insel-SiGe-Schicht (21), um eine Ge-Schicht auszubilden, die eine Vielzahl von Seitenoberflächen entlang der gegebenen Richtung hat, wobei alle Winkel, die durch benachbarte der Seitenoberflächen ausgebildet sind, größer als 90° sind, und wobei ein Abschnitt der Ge-Schicht (21) senkrecht zu der gegebenen Richtung vertikal und horizontal symmetrisch ist; Ausbilden eines Gate-Isolierfilms (23) auf einem Bereich auf den Seitenoberflächen der Ge-Schicht (21), wobei der Bereich als Kanal zu verwenden ist; Ausbilden einer Gate-Elektrode (24) auf den Gate-Isolierfilm (23); und Ausbilden von Source- und Drain-Elektroden (27a, 27b) in Kontakt mit der Ge-Schicht (21) durch Verwenden der Gate-Elektrode (24) als Maske.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass der Isolierfilm (12) auf einem (100)-Einkristall-Halbleitersubstrat (11) ausgebildet wird und die SiGe-Schicht (13) in einer Inselform entlang einer <110>-Achsenrichtung des Substrats (11) geätzt wird.
  19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass ein Abschnitt der Ge-Schicht (21), der senkrecht zu der <110>-Achsenrichtung ist, ein Hexagon ist, und vier der Seitenoberflächen entlang der <110>-Achsenrichtung der Ge-Schicht (21) (111)-Oberflächen sind.
  20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass vor einer Ausbildung der Source- und Drain-Elektroden (27a, 27b) eine SiGe-Schicht (33) in einem Bereich benachbart zu dem Kanal durch epitaxiales Aufwachsen und Aushärten eines Materials ausgebildet wird, das aus der Gruppe ausgewählt ist, die aus Si und SiGe besteht, indem die Gate-Elektrode (24) als Maske verwendet wird.
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