CN111653578A - 薄膜晶体管阵列基板及其制备方法、显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种薄膜晶体管阵列基板及其制备方法、显示面板和显示装置。薄膜晶体管阵列基板包括层叠设置的半导体层、栅极层和源漏极层，且所述半导体层与所述栅极层之间、以及所述栅极层和所述源漏极层之间分别通过绝缘层相间隔，所述半导体层包括源极区、漏极区和位于所述源极区和漏极区之间的沟道区，所述沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm。本发明公开的薄膜晶体管阵列基板具有较高的电性一致性和稳定性，并且能有效降低显示面板和显示装置的残影现象，提高显示效果。

Description

薄膜晶体管阵列基板及其制备方法、显示面板和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种薄膜晶体管阵列基板及其制备方法、显示面板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)显示可具有视角宽、驱动电压低、响应速度快、发光色彩丰富、可实现大面积柔性显示等优点，是目前被广泛关注的显示技术之一。其中有源矩阵有机发光二极管(Active Matrix Organic LightEmitting Diode，AMOLED)显示技术是起源于OLED的一种显示技术，其具有自发光、功耗低、可实现更大尺寸化等特点，在显示技术领域得到了高度重视。
然而，当(AM)OLED显示面板的不同区域像素电路工作在不同亮度画面显示一段时间后，切换到相同灰阶时，不同区域亮度会产生差异，即表现为残影不良，严重影响视觉效果。
发明内容
为了解决上述技术问题，本发明提供一种能减轻残影现象的薄膜晶体管(ThinFilm Transistor，TFT)阵列基板及其制备方法、显示面板和显示装置。
本发明第一方面提供一种TFT阵列基板，其包括层叠设置的半导体层、栅极层和源漏极层，且半导体层与栅极层之间、以及栅极层和源漏极层之间分别通过绝缘层相间隔，半导体层包括源极区、漏极区和位于源极区和漏极区之间的沟道区，沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm，栅极层包括栅极，栅极与沟道区对应设置，源漏极层包括相间隔设置的源极和漏极，源极与源极区电连接，漏极与漏极区电连接。
在本发明第一方面的任一实施方式中，掺杂深度可以为3nm～15nm。
在本发明第一方面的任一实施方式中，沟道区的P型杂质掺杂浓度可以为3×1011cm-2～2×1012cm-2，或5×1011cm-2～1×1012cm-2。
在本发明第一方面的任一实施方式中，P型杂质可选自铟、BF、BF2中的一种或多种，优选BF2。
在本发明第一方面的任一实施方式中，半导体层可以为多晶硅(Ploy Silicon，P-Si)膜层。
在本发明第一方面的任一实施方式中，多晶硅膜层的氢含量可以为0.01％～3％，或0.01％～2％；和/或，多晶硅膜层中多晶硅的颗粒粒径可以为0.2μm～0.4μm，或0.2μm～0.3μm。
在本发明第一方面的任一实施方式中，TFT阵列基板可包括依次层叠设置的半导体层、栅极绝缘层、栅极层、内部绝缘层和源漏极层；
优选地，栅极绝缘层可包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种。
本发明第二方面提供一种TFT阵列基板的制造方法，其包括以下步骤：
形成半导体层，半导体层包括源极区、漏极区和位于源极区和漏极区之间的沟道区，沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm；
形成栅极层，栅极层包括栅极，栅极与沟道区对应设置；
形成源漏极层，源漏极层包括相间隔设置的源极和漏极，源极与源极区电连接，漏极与漏极区电连接；
其中，半导体层与栅极层之间、以及栅极层和源漏极层之间分别通过绝缘层相间隔。
本发明第三方面提供一种显示面板，其包括如本发明第一方面的TFT阵列基板或如本发明第二方面的方法制造的TFT阵列基板。
本发明第四方面提供一种显示装置，其包括如本发明第三方面的显示面板。
令人惊奇地发现，本发明通过在TFT阵列基板的半导体层的沟道区掺杂分子量≥25的P型杂质，且控制掺杂深度为1nm～20nm，能使TFT阵列基板中的不同TFT之间具有较高的电性一致性和稳定性。因此，采用该TFT阵列基板能有效降低显示面板和显示装置的残影现象，改善显示的均一性，从而提高显示效果。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据附图获得其他的附图。
图1为本发明实施例提供的一种TFT阵列基板的结构示意图。
图2为本发明实施例提供的一种TFT阵列基板制备方法中形成初始半导体层的步骤图。
图3为本发明实施例提供的一种TFT阵列基板制备方法中初始半导体层掺杂P型杂质的步骤图。
图4为本发明实施例提供的一种TFT阵列基板制备方法中形成掺杂有P型杂质的初始半导体层的步骤图。
图5为本发明实施例提供的一种TFT阵列基板制备方法中形成栅极层的步骤图。
图6为本发明实施例提供的一种TFT阵列基板制备方法中形成半导体层的步骤图。
图7为本发明实施例提供的一种TFT阵列基板制备方法中形成内部绝缘层和过孔的步骤图。
图8为本发明实施例提供的一种TFT阵列基板制备方法中形成源漏极层的步骤图。
图9为本发明实施例提供的一种显示面板的结构示意图。
图10为本发明实施例提供的一种显示装置的结构示意图。
图11为实施例1的显示面板的显示效果示意图。
图12为对比例1的显示面板的显示效果示意图。
具体实施方式
为了使本发明的发明目的、技术方案和有益技术效果更加清晰，以下结合实施例对本发明进行进一步详细说明。应当理解的是，本说明书中描述的实施例仅仅是为了解释本发明，并非为了限定本发明。
为了简便，本文仅明确地公开了一些数值范围。然而，任意下限可以与任何上限组合形成未明确记载的范围；以及任意下限可以与其它下限组合形成未明确记载的范围，同样任意上限可以与任意其它上限组合形成未明确记载的范围。此外，尽管未明确记载，但是范围端点间的每个点或单个数值都包含在该范围内。因而，每个点或单个数值可以作为自身的下限或上限与任意其它点或单个数值组合或与其它下限或上限组合形成未明确记载的范围。
在本文的描述中，需要说明的是，除非另有说明，“多种”的含义是两种以上；术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本文的限制。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本发明的上述发明内容并不意欲描述本发明中的每个公开的实施方式或每种实现方式。如下描述更具体地举例说明示例性实施方式。在整篇申请中的多处，通过一系列实施例提供了指导，这些实施例可以以各种组合形式使用。在各个实例中，列举仅作为代表性组，不应解释为穷举。
薄膜晶体管(TFT)阵列基板中的各个TFT可以“主动地”对(AM)OLED显示器件的各个独立的像素进行控制，达到显示的目的。发明人发现，(AM)OLED显示器件的显示不均较大程度上是由于TFT阵列基板的TFT特性差异所引起。对于因工艺导致的TFT电性不均引起的显示不均(mura)，可通过Demura功能解决，但Demura无法改善因显示过程中引起的残影不良。
发明人进一步研究发现，可以通过优化TFT的沟道掺杂来降低(AM)OLED显示器件的残影不良(如短期残影)现象。
因此，本发明第一方面的实施方式提供一种薄膜晶体管(TFT)。该薄膜晶体管为P型沟道TFT，其包括层叠设置的半导体层、栅极层和源漏极层，且半导体层与栅极层之间、以及栅极层和源漏极层之间分别通过绝缘层相间隔，半导体层包括源极区、漏极区和位于源极区和漏极区之间的沟道区，沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm，栅极层包括栅极，栅极与沟道区对应设置，源漏极层包括相间隔设置的源极和漏极，源极与源极区电连接，漏极与漏极区电连接。
发明人经锐意研究发现，通过在TFT的半导体层的沟道区掺杂分子量≥25的P型杂质，且控制掺杂深度为1nm～20nm，能使TFT阵列基板中的TFT具有较高的电性(例如阈值电压、亚阈值摆幅等)一致性和稳定性。因此，采用该TFT阵列基板能有效降低显示面板和显示装置的残影现象，改善显示的均一性，从而提高显示效果。
在一些实施方式中，TFT可以是顶栅型TFT。图1示出作为一个示例的顶栅型TFT100。参照图1，该TFT 100包括依次层叠设置的半导体层10、栅极绝缘层41、栅极层20、内部绝缘层42和源漏极层30。半导体层10包括源极区11、漏极区12和位于源极区11和漏极区12之间的沟道区13。沟道区13掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm。栅极层20包括栅极21，栅极21与沟道区13对应设置。源漏极层30包括相间隔设置的源极31和漏极32，源极31与源极区11电连接，漏极32与漏极区12电连接。
在任意的实施方式中，沟道区13掺杂P型杂质的掺杂深度可以为2nm～18nm、3nm～15nm、4nm～12nm、或5nm～10nm。通过调控沟道区13的掺杂深度，能有效提高不同TFT的电性一致性和稳定性，从而使得(AM)OLED由不同灰阶向同一灰阶切换时的发光亮度基本一致，减轻短期残影现象。其中可选地，沟道区13的厚度例如为40nm～55nm，如45nm。
需要说明的是，沟道区13中P型杂质的掺杂深度在1nm～20nm，P型杂质主要掺杂于沟道区13的表面层131，但并不排除在沟道区13大于20nm的深度范围内存在少数的P型杂质，而是在沟道区13大于20nm的深度范围内的P型杂质含量基本上接近非掺杂的状态。
在任意的实施方式中，沟道区13的P型杂质掺杂浓度可以为3×1011cm-2～2×1012cm-2，或5×1011cm-2～1×1012cm-2。P型杂质在沟道区13的掺杂浓度在适当范围内，能改善TFT的电子运输特性，提高TFT阵列基板100的稳定性，有利于减轻短期残影现象，提高显示效果。
沟道区13的掺杂通常采用离子注入工艺。然而，由于受到离子注入设备和工艺的限制，导致常用的P型杂质B的注入深度(以B的峰值浓度计)难以得到有效控制。即使在较低的注入能量(10keV)下，B的注入深度仍较深(约36nm)。业界将沟道区13的掺杂改为在如栅极绝缘层41成膜之后进行，可以一定程度上控制B在多晶硅层中的掺杂分布(包括注入深度)，但是这样将会给栅极绝缘层41带来无法避免的损伤，影响显示效果和器件寿命。
为了更好地控制P型杂质在沟道区13的掺杂分布(包括掺杂深度)，在本发明任意的实施方式中，P型杂质的分子量≥25，≥29，或≥45。例如，P型杂质的分子量可以为25～200，29～120，29～85，或45～50。作为示例，P型杂质可选自铟、BF、BF2中的一种或多种，进一步可选自BF、BF2中的一种或多种，更进一步可选自BF2。
发明人的锐意研究发现，采用适当的P型杂质，有利于控制其在沟道区13中的掺杂分布(例如掺杂深度)。尤其是，使用含F的P型杂质进行沟道掺杂，能形成更稳定的Si-F键来修复沟道区13的Si悬挂键，由此进一步提高TFT的稳定性，从而进一步减轻短期残影现象。
在任意的实施方式中，半导体层10可包括非晶硅(a-Si)、P-Si中的一种或多种。进一步地，半导体层10可以为多晶硅膜层。更进一步地，半导体层10可以为低温多晶硅(LTPS)膜层。采用合适的半导体层10，能改善TFT的稳定性，有利于改善显示器件的短期残影。
本发明的TFT阵列基板中，当半导体层10为多晶硅膜层时，通过控制P-Si的颗粒大小、氢含量等，能进一步提高TFT的稳定性。
可选地，多晶硅膜层中多晶硅的颗粒粒径为0.2μm～0.4μm，或0.2μm～0.3μm。
可选地，多晶硅膜层的氢含量(原子百分数)为0.01％～3％，0.01％～2％，0.1％～3％，0.1％～2％，或0.05％～1.5％。
本发明的TFT阵列基板中，介于半导体层10和栅极层20之间的绝缘层(即栅极绝缘层41)选用适当的膜质成分，有利于提高TFT的稳定性。作为示例，栅极绝缘层41可包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种。进一步地，栅极绝缘层41包括硅氧化物，或者栅极绝缘层41是硅氧化物膜层。
本发明的TFT阵列基板中，栅极层20可采用本领域已知的栅极材料。作为示例，栅极层20可包括钛、钼、金、铂、铝、镍、铜、以及它们的两种以上的合金中的一种或多种。进一步地，栅极层20可以是两种以上的金属层和/或合金层的复合层。
本发明的TFT阵列基板中，源漏极层30可采用本领域已知的栅极材料。作为示例，源漏极层30可包括钛、钼、金、铂、铝、镍、铜、以及它们的两种以上的合金中的一种或多种。进一步地，源漏极层30可以是两种以上的金属层和/或合金层的复合层。
本发明的TFT阵列基板中，内部绝缘层42可采用本领域已知的绝缘材料。作为示例，内部绝缘层42可包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种。或者，内部绝缘层42可以为包括硅氧化物层、硅氮化物层和硅基氮氧化物层中的两种以上的复合层。
接下来提供一种TFT阵列基板的制造方法。根据该方法能制造得到上述的TFT阵列基板。该TFT阵列基板的制造方法可包括形成半导体层的步骤S100、形成栅极层的步骤S200、以及形成源漏极层S300的步骤。下面结合图2至图8，对TFT阵列基板的制造方法进行详细说明。
在S100包括：S110，在衬底50上形成初始半导体层10’。衬底50可以是玻璃衬底。初始半导体层10’可以是P-Si层。
形成初始半导体层10’的步骤可采用本领域已知的方法和设备进行。例如，可采用等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)获得非晶硅层；之后在400℃～500℃(如450℃)的条件下进行去氢处理，以调控氢含量；再通过准分子激光退火法(excimer laser annealing，ELA)使非晶硅结晶，形成P-Si膜；然后对P-Si膜刻蚀形成多晶硅图案(如以光刻胶为掩膜，采用干法刻蚀)，得到P-Si层。优选地，在ELA工序之前，还可以采用HF、臭氧对非晶硅层进行清洗。通过清洗可以去除表面颗粒，同时在非晶硅层表面形成SiO，有利于后续的ELA工序。
在一些实施方式中，在形成初始半导体层10’之前，还可以在衬底50上形成缓冲层60，之后将初始半导体层10’形成于缓冲层60上。例如图2所示。缓冲层60可以是硅氧化物层、硅氮化物层、或者硅氧化物层和硅氮化物层的复合层。可采用本领域已知的方法和设备形成缓冲层60。例如化学气相沉积(CVD)法，再如PECVD法。
S120，对初始半导体层10’进行P型杂质掺杂。
在S120，P型杂质可以如本文所述。可采用离子注入工艺将P型杂质注入初始半导体层10’(如图3所示)。离子注入的能量可以为5keV～20keV，或8keV～15keV，或10keV～12keV。离子注入的剂量可以为3×1011cm-2～2×1012cm-2，或5×1011cm-2～1×1012cm-2。离子注入的气源例如是BF3。S120，P型杂质基本上是掺杂于初始半导体层10’的表面层131’(如图4所示)。也即，S120使得在半导体层10的沟道区13，P型杂质主要掺杂于表面层131。
接下来，先形成栅极层20，即实施S200。
S200包括：S210，在掺杂有P型杂质的初始半导体层10’上形成栅极绝缘层41。可采用本领域已知的方法和设备形成栅极绝缘层41。例如化学气相沉积(CVD)法，再如PECVD法。
S220，形成栅极层20。可采用本领域已知的方法和设备形成栅极膜，例如物理气相沉积(physical vapor deposition，PVD)法，进一步例如溅射法。再将栅极膜图案化，形成栅极层20(如图5所示)。
可选地，在S210之前，还包括对初始半导体层10’的清洗步骤。具体可采用臭氧、HF进行清洗，以除去初始半导体层10’表面的氧化层，并且平面化该初始半导体层10’。
接下来，继续完成半导体层10的制备。即S130，以栅极层20为掩膜，对初始半导体层10’的两侧部分进行P型杂质掺杂，分别形成源极区11和漏极区12，获得半导体层10(如图6所示)。在S130，P型杂质可选自铟、B、BF2等，例如B。可采用离子注入工艺将P型杂质注入初始半导体层10’。离子注入的剂量可以为5×1014cm-2～2×1015cm-2。离子注入的能量可以为10keV～40keV。离子注入的气源例如是BF3。
接下来，在栅极层20上形成内部绝缘层42。可采用本领域已知的方法和设备形成内部绝缘层42。例如化学气相沉积(CVD)法，再如PECVD法。
然后在内部绝缘层42和栅极绝缘层41上形成对应于源极区11和漏极区12的过孔33(如图7所示)。可采用本领域已知的方法和设备形成所述过孔33。例如以光刻胶为掩膜，采用干法刻蚀形成过孔33。
接下来，形成源漏极层30，即实施S300。可采用本领域已知的方法和设备形成源漏极膜，例如物理气相沉积(physical vapor deposition，PVD)法，进一步例如溅射法。源漏极膜伸入过孔33内分别与源极区11和漏极区12电连接。再将源漏极膜图案化，形成源漏极层30(如图8所示)。
可选地，还可以进一步在源漏极层30上依次形成平坦化层70、电极层和像素定义层80(如图9所示)。
可选地，TFT阵列基板还可进一步包括存储电容区域90。如图9所示，存储电容区域90包括第一电极91和第二电极92，其中第一电极91和第二电极92之间通过电容介质层422相间隔。作为示例，第一电极91和第二电极92可分别独立地包括钛、钼、金、铂、铝、镍、铜、以及它们的两种以上的合金中的一种或多种。电容介质层422可包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种，例如硅氮化物。
可选地，第一电极91可位于栅极层20。通过对栅极膜图案化，得到栅极21的同时形成第一电极91。第二电极92可采用本领域已知的方法和设备形成。例如采用物理气相沉积(physical vapor deposition，PVD)法(例如溅射法)形成电极膜层，再将电极膜层图案化，形成第二电极92。
内部绝缘层42可包括层间绝缘层421和电容介质层422，其中，层间绝缘层421和电容介质层422将栅极层20和源漏极层30相隔离，并且电容介质层422将第一电极91和第二电极92相隔离，层间绝缘层421将第二电极92和源漏极层30相隔离。层间绝缘层421可包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种。进一步地，层间绝缘层421可以为包括硅氧化物层、硅氮化物层和硅基氮氧化物层中的两种以上的复合层。电容介质层422可以如前文所述。
本发明的TFT阵列基板的技术特征也适用于本发明的制造方法中，在此不再赘述。
本发明还提供一种显示面板，其包括本发明任意一种TFT阵列基板。
本发明的显示面板由于采用本发明的TFT阵列基板，因而其残影现象较小，显示均一性较好。
图9示出作为一个示例的显示面板1。参照图9，显示面板1包括TFT阵列基板100、位于TFT阵列基板100上的有机发光显示模块200和位于有机发光显示模块200上的封装层300。TFT阵列基板100可以是本文描述的任意一种TFT阵列基板。
有机发光显示模块200依次包括第一电极层210、有机薄膜层220和第二电极层230，有机薄膜层220至少包括发光层。发光层可包含本领域已知的有机发光材料。进一步地，有机发光材料可包括主体材料和客体材料。
可以理解的是，有机薄膜层220还可以包括其它功能层。例如，电子注入层、电子传输层、空穴阻挡层、电子阻挡层、空穴传输层、空穴注入层等。各功能层的均可采用本领域已知的材料。
本发明还提供一种显示装置，其包括本发明任意一种显示面板。
本发明的显示装置由于采用本发明的显示面板，即其包含本发明的TFT阵列基板，因而其显示的残影不良现象较小，显示效果较好。
显示装置的示例可以是手机、平板电脑、智能学习机等。
图10示出作为一个示例的显示装置2。该显示装置可以是手机。
接下来结合具体实施例对本发明的TFT阵列基板进行进一步地说明。
实施例1
OLED显示面板，其包括TFT阵列基板和位于TFT阵列基板上的有机发光显示模块。有机发光显示模块依次包括阴极层、电子注入层、电子传输层、空穴阻挡层、发光层、电子阻挡层、空穴传输层、空穴注入层、阳极层和盖帽层。TFT阵列基板包括依次层叠设置的衬底、缓冲层、半导体层(P-Si层)、栅极绝缘层、栅极层、内部绝缘层和源漏极层。半导体层包括源极区、漏极区和位于源极区和漏极区之间的沟道区，沟道区靠近栅极层的表面层掺杂有BF2，且掺杂深度为10nm。栅极层包括栅极，栅极与沟道区对应设置。源漏极层包括相间隔设置的源极和漏极，源极与源极区电连接，漏极与漏极区电连接。其中，掺杂BF2的离子注入能量为10keV，注入剂量为8×1011cm-2。TFT阵列基板还包括存储电容。
对比例1
与实施例1的显示面板类似，区别在于，沟道区的P型杂质为B。
实施例1和对比例1的由不同亮度画面切换至同一灰阶的显示效果分别如图11和图12所示。由图11可以看出，采用本发明的TFT阵列基板，显示面板的显示效果较好，无明显残影不良。而由图12可以看出，对比例1的显示面板发生明显的残影现象。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种薄膜晶体管阵列基板，其特征在于，包括层叠设置的半导体层、栅极层和源漏极层，且所述半导体层与所述栅极层之间、以及所述栅极层和所述源漏极层之间分别通过绝缘层相间隔，
所述半导体层包括源极区、漏极区和位于所述源极区和漏极区之间的沟道区，所述沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm，
所述栅极层包括栅极，所述栅极与所述沟道区对应设置，
所述源漏极层包括相间隔设置的源极和漏极，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述掺杂深度为3nm～15nm。
3.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述沟道区的P型杂质掺杂浓度为3×1011cm-2～2×1012cm-2，或5×1011cm-2～1×1012cm-2。
4.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述P型杂质选自铟、BF、BF2中的一种或多种，优选BF2。
5.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述半导体层为多晶硅膜层。
6.根据权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述多晶硅膜层的氢含量为0.01％～3％，或0.01％～2％；和/或，
所述多晶硅膜层中多晶硅的颗粒粒径为0.2μm～0.4μm，或0.2μm～0.3μm。
7.根据权利要求1-6任一项所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括依次层叠设置的半导体层、栅极绝缘层、栅极层、内部绝缘层和源漏极层；
优选地，所述栅极绝缘层包括硅氧化物、硅氮化物和硅基氮氧化物中的一种或多种。
8.一种薄膜晶体管阵列基板的制造方法，其特征在于，包括以下步骤：
形成半导体层，所述半导体层包括源极区、漏极区和位于所述源极区和漏极区之间的沟道区，所述沟道区掺杂有分子量≥25的P型杂质，且掺杂深度为1nm～20nm；
形成栅极层，所述栅极层包括栅极，所述栅极与所述沟道区对应设置；
形成源漏极层，所述源漏极层包括相间隔设置的源极和漏极，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接；
其中，所述半导体层与所述栅极层之间、以及所述栅极层和所述源漏极层之间分别通过绝缘层相间隔。
9.一种显示面板，其特征在于，包括如权利要求1-7所述的薄膜晶体管阵列基板或如权利要求8所述方法制造的薄膜晶体管阵列基板。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
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