KR100444654B1 - 반도체장치및그의제조방법 - Google Patents

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Abstract

단채널 효과를 억제하면서 채널 길이가 짧은 미세한 반도체장치를 실현한다. 채널 형성 영역(103)에 대하여 채널 방향에 대략 평행하게 선형 패턴 또는 도트 패턴 형상을 갖는 불순물 영역(104)을 형성한다. 이 불순물 영역(104)이 드레인측 공핍층의 넓어짐을 억제하여 펀치스루 현상을 방지하고, 또한 협채널 효과를 일으켜 단채널 효과에 의한 스레시홀드 전압의 저하를 완화할 수 있다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and fabrication method of the same}
본 발명은, SOI(Silicon-On-Insulator) 구조를 가지는 절연 게이트형 반도체장치, 특히 절연 게이트형 전계효과 트랜지스터(이후, 간단히 'IG-FET'라고 약칭한다)의 구성 및 그의 제조방법에 관한 것이다.
SOI 구조를 가진 절연 게이트형 반도체장치로서는 SOS(Silicon-On-Sapphire) 기판이나 SIMOX(Separation-by-Implanted Oxygen) 기판 등의 위에 형성된 반도체장치를 들 수 있다.
특히, 채널 길이가 0.35 ㎛ 이하(특히 0.1 ㎛ 이하)의 미세 소자를 제조하는 경우에 효과를 발휘하는 기술이다. 따라서, 본 발명은 IG-FET를 집적화 하여 구성된 IC, VLSI, ULSI 등의 각종 반도체 집적화 회로에 응용하는 것이 가능하다.
또한, 본 명세서에서의 "반도체장치"라고 하는 말은 "반도체를 이용하여 활용되는 장치"를 의미하고 있고, IG-FET와 같은 반도체 소자는 물론이고, 반도체 소자를 집적화한 집적화 회로, 나아가서는, 그 집적회로를 조립한 전자장치까지를 "반도체장치"의 범주에 포함하는 것으로 한다. 또한, 본 명세서에서는 설명의 편의상 필요에 따라 반도체 소자, 집적화 회로, 전자장치 등의 말을 적절히 사용하기로 한다.
근년, VLSI 등의 집적화 회로는 점점 미세화 되어 가는 경향에 있고, 배선의 폭도 0.35∼0.1 ㎛ 또는 그 이하, 더욱이, 0.01 ㎛ 이하라는 디프(deep) 서브미크론 범위의 가공 치수가 요구되어 가고 있다.
이와 동시에 저소비전력화가 요구되고, CMOS형 IC의 저소비전력 특성이 필요 불가결한 구성으로 되고 있다. 이와 같은 CMOS형 IC를 미세화하면 N형 FET와 P형 FET 사이에서 발생하는 래치업(latch-up) 현상이 문제가 되지만, 이것을 해결한 것이 SOI 구조의 IG-FET이다.
또한, SOI 구조의 IG-FET에서는, 기판과 소자가 완전히 절연되기 때문에, 여기에 생기는 기생용량을 대폭 저감할 수 있게 되고, 고속동작성도 추구할 수 있다.
이상과 같이, SOI 구조를 갖는 반도체장치는 차세대의 고속 소자로서 극히 주목되고 있고, 앞으로 점점 수요가 높아질 것으로 예상된다.
이와 같은 반도체 소자의 미세화는 스케일링 룰(scaling rule)을 따라 진행되어 가고 있고, 미세화가 집적화 회로의 특성 향상을 초래하는 것은 일반적으로 알려져 있다. 그러나, 서브미크론 영역의 미세 가공이 되면, 단순하게는 스케일링 룰에 따르지 않는 문제가 생기게 된다.
이와 같은 문제로서 단채널 효과라는 현상이 대표적으로 알려져 있다. 단채널 효과라는 것은 게이트 전극의 선폭이 짧아지는, 즉, 채널 형성 영역이 짧아짐에 따라 채널 형성 영역의 전하가 게이트 전극뿐만 아니라 소스/드레인 영역의 공핍층(空乏層) 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문에 일어나는 현상이다.
이러한 모양을 간략화 하여 도 3에 나타낸다. 도 3은 SIMOX 기판 상에 형성된 종래의 반도체장치로서, 부호 301은 실리콘 기판, 부호 302는 산소 주입에 의해 형성된 매립 산화막층을 나타낸다. 매립 산화막층(302) 위에는 결정 반도체(단결정 실리콘 층)가 배치되어 있고, 이것을 이용하여 소스 영역(303), 드레인 영역(304), 채널 영역(305), 게이트 전극(306)이 형성되어 있다. 또한, 부호 307로 나타낸 점선은 드레인 전압(Vd)이 작을 때에 형성되는 공핍층을 나타내고 있다.
통상, 채널 영역(305)을 통해 흐르는 전류는 게이트 전압(Vg)만으로 제어된다. 이 경우, 부호 307로 나타내는 바와 같이 채널 영역(305) 근방의 공핍층은 채널에 대략 평행하게 되며, 균일한 전계가 형성된다.
그러나, 드레인 전압(Vd)이 높아지면, 드레인 영역(304) 근방의 공핍층이 채널 영역(305), 소스 영역(303)쪽으로 넓어지며, 부호 308로 표시되는 실선으로 나타내는 바와 같이, 드레인 공핍층의 전하나 전계가 소스 영역(303), 채널 영역(305) 근방의 공핍층으로 영향을 미치게 된다. 즉, 온(on) 전류가 복잡한 전계 분포에 의해 변화하고, 게이트 전압(Vg)만으로 제어하는 것이 곤란한 상황이 되는 것이다.
여기서, 단채널 효과가 생기는 경우에 있어서의 채널 형성 영역 주변의 에너지 상태를 도 4를 이용하여 설명한다. 도 4에서 실선으로 나타내는 상태도는 드레인 전압이 0 V일 때의 소스 영역(401), 채널 형성 영역(402), 드레인 영역(403)의 에너지 밴드도이다.
이 상태에서 충분히 큰 드레인 전압(Vd)이 인가되면, 도 4에서 점선으로 나타내는 것과 같은 상태로 변화한다. 즉, 드레인 전압(Vd)에 의해 형성된 드레인 영역(403)의 공핍층 전하나 전계가 소스 영역(401) 및 채널 형성 영역(402)의 공핍층 전하에 영향을 미치고, 에너지(전위) 상태는 소스 영역(401)으로부터 드레인 영역(403)에 걸쳐 연속적으로 변화하게 된다.
그리고, 이와 같은 단채널 효과가 반도체 소자, 예를 들어, IG-FET에 미치는 영향으로서는, 스레시홀드 전압(Vth)의 저하나 펀치스루(punch-through)에 의한 소자 내압(耐壓)의 저하 등의 형상이 잘 알려져 있다. 또한, 펀치스루 현상에 의해드레인 전류에 대한 게이트 전압의 영향이 저하하면 서브스레시홀드 특성이 나쁘게 되는 것도 알려져 있다.
먼저, 스레시홀드 전압의 저하는 N채널형 FET에 대해서도 P채널형 FET에 대하서도 마찬가지로 보이는 현상이다. 또한, 이 저하의 정도는 드레인 전압에 의존할 뿐만 아니라 기판 불순물 농도, 소스/드레인 확산층 깊이, 게이트 산화막 두께, 기판 바이어스 전압 등의 각종 파라미터에 의존한다.
스레시홀드 전압의 저하는 소비전력을 작게 한다는 의미에서는 바람직한 것이지만, 일반적으로는 집적회로의 구동 전압이 작아지므로 주파수 특성이 높아지지 않는 결점이 문제가 되어 버린다.
또한, 채널 길이가 짧아지면 드레인측의 공핍측이 소스측의 공핍층과 이어지는 상태를 형성하여 소스 근방의 확산 전위를 낮추기 때문에 채널이 형성되어 있지 않아도 소스/드레인 사이에 전류가 흐르게 된다. 이것이 펀치스루라고 불리는 현상이다.
펀치스루 현상이 생기면 포화 영역에서도 드레인 전류가 포화하지 않게 되기 때문에 드레인 전압의 증가에 따라 대전류가 흐르게 되며, 소스/드레인 사이의 소자 내압이 대폭 저하하는 것이 문제로 되어 있었다.
또한, 펀치스루 현상에 기인한 서브스레시홀드 특성의 열화(劣化)라는 것은 서브스레시홀드 계수(S값)가 커지는, 즉, FET의 스위칭 특성이 열화 하는 것을 의미하고 있다. 여기서 서브스레시홀드 특성에 미치는 단채널 효과의 영향을 도 5에 나타낸다.
도 5는 횡축에 게이트 전압(Vg), 종축에 드레인 전류(Id)의 대수를 취한 그래프로서, 부호 501의 영역에서의 기울기(서브스레시홀드 특성)의 역수가 S값이다. 이 도 5에서는 채널 길이를 서서히 짧게 하였을 때의 특성의 변화를 비교하고 있고, 화살표의 방향으로 향하여 채널 길이는 짧게 되어 있다.
그 결과, 채널 길이가 짧아지게 됨에 따라 특성의 기울기가 작아진다. 즉, S값이 커지는 경향에 있는 것을 확인할 수 있다. 이것은 채널 길이가 짧아짐에 따라 FET의 스위칭 특성이 열화 하는 것을 의미한다.
이상 설명한 바와 같은 단채널 효과를 억제하는 수단으로서 여러 가지 기술이 제안되고 있다. 예를 들어, 매립 산화막으로 기판과 소자를 절연하는 타입의 SOI 구조(접합 기술이나 이온 주입 기술을 이용한 것 등)에서는, 매립 산화막의 막 두께를 얇게 하는 것이 단채널 효과의 억제에 효과적이라는 것이 보고되어 있다. 그러나, 이것만으로는 충분한 해결까지는 이르지 못하였다.
또한, 채널 길이가 0.1 ㎛ 정도로 극히 짧은 SOI 구조의 반도체장치는 채널 영역에서의 불순물 원소의 존재 확률이 극히 작다(1개 내지 수 개)라는 특징을 갖고 있고, 실온에서도 전자의 이동속도가 통상보다도 빨라지는 현상(속도 오버슈트(overshoot) 효과)이 확인되고 있다(K. Ohuchi et al. Jpn. J. Appl. Phys. Vol. 35, pp. 960(1996)).
또한, 그 효과를 이용하여 고속동작성을 향상시킨 고속 반도체장치도 발표되고 있다. 그러나, 그와 같은 고속 반도체장치에서는 전술한 바와 같은 단채널 효과에 의한 펀치스루 현상과 그에 따른 내압의 열화라는 제반 문제는 해결되지 않는것이 현재 상황이다.
또한, 단채널 효과에 의한 스레시홀드 전압의 저하를 억제하기 위한 수단으로서는, 채널 형성 영역 전체에 균일하게 도전성을 부여하는 분순물 원소를 첨가하고, 그 첨가량으로 스레시홀드 전압을 제어하는 방법이 채용되고 있다. 그러나, 이 방법에서는 첨가한 불순물이 캐리어를 산란시키는 원인이 되므로 캐리어의 이동도를 저하시키는 것이 문제로 되었다.
또한, SOI 기판의 모기판(mother substrate)이 되는 단결정 실리콘 기판의 제조방법에는, 극히 산소 함유량이 낮은 FZ법과 응력 완화 및 휨 방지를 위해 어느 정도의 산소를 함유시킨 CZ법으로 형성된 것이 있다. 통상, 메모리 IC와 로직 IC용에는 CZ법에 의한 단결정 실리콘 기판이 이용된다.
그러나, CZ법으로 형성된 단결정 실리콘 기판은 산소 함유량이 감소함에 따라 열이력(熱履歷) 등에 의한 휨(warp) 양이 증가하는 특징이 있고, 역으로 휨 양을 충분히 저감하는 레벨까지 산소 함유량을 올리면(통상, 1∼2 ×1018원자/cm3정도), 산소 원자가 캐리어의 이동을 막아버리는 것과 같은 일이 일어날 수 있다.
현재 상황의 반도체 산업에서는, 극한까지 집적화된 반도체 집적회로가 요구되고 있고, 개개의 반도체 소자의 미세화를 어디까지 추구할 수 있는가가 열쇠가 되고 있다. 그러나, 디프 서브미크론 영역의 미세 패턴을 형성하는 기술이 개발되었다고 해도 전술한 바와 같은 단채널 효과의 문제가 소자의 미세화를 방해하는 치명적인 장해가 되고 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 반도체소자의 미세화에 따른 단채널 효과를 효과적으로 억제하기 위한 기술을 제공하는 것이다. 그리고, 단채널 효과에 의해 실현이 곤란하였던 디프 서브미크론 영역의 미세 소자를 형성 가능하게 하는 것을 과제로 한다.
도 1은 채널 형성 영역의 구성을 나타내는 도면.
도 2는 도 1A∼도 1C의 채널 형성 영역의 구성을 나타내는 도면.
도 3은 종래의 반도체장치를 설명하기 위한 도면.
도 4는 단채널 효과의 채널 형성 영역의 에너지 상태를 나타내는 도면.
도 5는 종래의 반도체장치의 특성을 설명하기 위한 도면.
도 6은 채널 형성 영역의 에너지 상태를 나타내는 도면.
도 7은 실시예 1의 절연 게이트형 전계효과 트랜지스터 제조공정을 나타내는 도면.
도 8은 실시예 1의 절연 게이트형 전계효과 트랜지스터 제조공정을 나타내는 도면.
도 9는 실시예 1의 불순물 영역의 형상 및 배치를 설명하기 위한 도면.
도 10은 실시예 1의 채널 방향의 배향을 나타내는 도면.
도 11은 실시예 1의 채널 형성 영역의 구성을 나타내는 도면.
도 12는 실시예 1의 채널 형성 영역의 에너지 상태를 나타내는 도면.
도 13은 실시예 2의 열산화막/실리콘 계면의 불순물의 편석 상태를 설명하기위한 도면.
도 14는 실시예 2의 불순물 영역의 제조공정을 나타내는 도면.
도 15는 실시예 3의 채널 형성 영역의 구성을 나타내는 도면.
도 16은 실시예 4의 채널 형성 영역의 구성을 나타내는 도면.
도 17은 실시예 5의 채널 형성 영역의 구성을 나타내는 도면.
도 18은 실시예 7의 반도체장치의 구성을 나타내는 도면.
도 19는 실시예 7의 반도체장치의 구성을 나타내는 도면.
도 20은 실시예 8의 반도체장치의 구성을 나타내는 도면.
도 21은 실시예 9의 반도체장치의 구성을 나타내는 도면.
도 22는 실시예 11의 반도체장치의 구성 및 채널 형성 영역에서의 에너지 상태를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
101 소스 영역 102 드레인 영역
103 채널 형성 영역 104 불순물 영역
105 실리콘 기판 106 매립 산화막
본 발명의 일 양태의 구성은, 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과, 상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역으로 향하여 넓어지는 공핍층을 피닝(pinning)하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지며, 그 불순물 영역에는 전자의 이동을 막는 방향으로 에너지 밴드를 시프트(shift)시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 다른 양태의 구성은, 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과, 상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역으로 향하여 넓어지는 공핍층을 피닝하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지며, 그 불순물 영역에는 정공(正孔)의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 또 다른 양태의 구성은, 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과, 불순물 원소의 첨가에 이해 소정의 스레시홀드 전압으로 제어하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지며, 그 불순물 영역에는 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 또 다른 양태의 구성은, 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과, 불순물 원소의 첨가에 의해 소정의 스레시홀드 전압으로 제어하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지며, 그 불순물 영역에는 정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 또 다른 양태의 구성은, 절연성 기판 또는 절연층 상에 결정 반도체를 형성하는 공정과, 그 결정 반도체를 이용하여 소스 영역, 드레인 영역및 채널 형성 영역을 형성하는 공정과, 그 채널 형성 영역에서 인위적이고 국부적으로 불순물 영역을 형성하는 공정과, 상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치의 제조방법에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과 상기 불순물 영역으로 구성되며, 상기 불순물 영역에는 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 인위적이고 국부적으로 첨가되어 있는 것을 특징으로 한다.
또한, 본 발명의 또 다른 양태의 구성은, 절연성 기판 또는 절연층 상에 결정 반도체를 형성하는 공정과, 그 결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과, 그 채널 형성 영역에서 인위적이고 국부적으로 불순물 영역을 형성하는 공정과, 상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 SOI 구조로 구성되는 절연 게이트형 반도체장치의 제조방법에 있어서, 상기 채널 형성 영역은 캐리어 이동 영역과 상기 불순물 영역으로 구성되며, 상기 불순물 영역에는 정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 인위적이고 국부적으로 첨가되어 있는 것을 특징으로 한다.
본 발명의 요지는 채널 형성 영역에 대하여 인위적이고 국부적으로 형성한 불순물 영역에 의해 드레인 영역으로부터 채널 형성 영역으로 향하여 넓어지는 공핍층을 효과적으로 억제하여, 단채널 효과에 의해 일어나는 펀치스루 현상, 서브스레시홀드 특성의 열화, 내압의 열화 등의 제반 문제를 방지하는데 있다.
또한, 본 출원인은, 마치 채널 형성 영역에 불순물 영역의 핀을 형성하는 것과 비슷하기 때문에 본 발명에 의한 디바이스를 피닝(pinning)형 반도체장치라고 부르고 있다. 또한, 본 명세서에서 "피닝"이라는 것은 "억제"를 의미하고, "피닝한다"라는 것은 "억제한다"라는 의미로 사용하고 있다.
즉, 채널 형성 영역에 대하여 국부적으로 불순물 영역을 형성하고, 그 영역을 에너지 장벽으로서 이용하는 것이다. 그리고, 불순물 영역을 에너지 장벽으로서 이용하는 것으로 드레인 영역 측의 공핍층이 채널 형성 영역 측으로 넓어지는 것을 에너지적으로 억제하고, 그것에 의해 채널 형성 영역에 형성되는 전계가 게이트 전압만으로 제어되도록 한다.
이와 같은 불순물 원소를 첨가하여 형성된 불순물 영역은 채널 형성 영역의 에너지 밴드를 시프트시키고, 스레시홀드 전압을 정부(正負)중의 어느 한 방향으로 이동시킬 수 있다. 따라서, 해당 불순물 원소의 첨가 농도는 적어도 스레시홀드 전압의 제어가 가능한 농도(대표적으로는 1 ×1017∼1 ×1020원자/cm3, 바람직하게는, 1 ×1018∼1 ×1019원자/cm3)로 한다.
상기한 불순물 영역에서 스레시홀드 전압을 제어하기 위해서는 기판의 불순물 농도(전형적인 단결정 실리콘 기판에서는 약 1 ×1015원자/cm3)의 적어도 100배 정도의 농도가 필요하기 때문에 1 ×1017원자/cm3이 하한으로 된다. 또한, 1 ×1020원자/cm3을 넘으면 장치의 부담이 커지므로 바람직하지 않다.
본 발명은 상기 구성을 이루기 위해 불순물 영역을 형성하는 불순물 원소로서 캐리어가 되는 전자 또는 정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소를 이용하고 있다. N채널형 FET에서 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소로서는 13족 원소(대표적으로는 붕소)를 이용하고, P채널형 FET에서 정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소로서는 15족 원소(대표적으로는 인 또는 비소)를 이용하면 좋다.
이 경우, 첨가된 불순물 원소는 높은 에너지 장벽을 형성한다. 예를 들어, N채널형 FET에 대하여 P형을 부여하는 불순물 원소인 붕소(B)를 첨가한 경우에는, 도 6A에서 나타내는 상태이었던 채널 형성 영역의 에너지 밴드를 도 6B에 나타내는 상태로 하고, 페르미 준위(Fermi level)(Ef)를 시프트시킴으로써 장벽(△E)(확산 전위차 또는 빌트인(built-in) 전위차라고 불린다)을 형성한다. 도 6B의 상태에서의 빌트인 전위차는 N채널형 FET의 다수의 캐리어인 전자의 이동을 막는 에너지 장벽으로서 기능한다.
물론, 이 경우, 페르미 준위를 시프트시키는 것은 결과적으로 채널 형성 영역의 에너지 밴드를 시프트시키는 것임에 틀림없다. 또한, 본 발명의 특징인 볼순물 영역은 다른 영역에 대하여 역도전성을 가지며, 저항치는 낮지만 에너지적으로는 충분히 장벽이 된다.
마찬가지로, P채널형 FET에 대하여 N형을 부여하는 불순물 원소인 인(P) 또는 비소(As)를 첨가한 경우에는, 도 6C에 나타내는 상태이었던 채널 형성 영역의에너지 밴드가 도 6D에 나타내는 상태가 된다. 도 6D의 상태에서의 빌트인 전위차는 P채널형 FET의 다수의 캐리어인 정공의 이동을 막는 에너지 장벽으로서 기능한다.
또한, 본 발명에서, "캐리어 이동 영역"이 진성(眞性) 또는 실질적으로 진성인 것은 SOI 구조의 반도체장치에 특별히 주목할 특징이다. 또한, 본 명세서에서, "진성 영역"이라는 것은, 예를 들어, 사파이어 기판 상에 에피택셜 성장시킨 단결정 실리콘 층과 같은 불순물 원소를 함유하지 않는 영역, 또는 N형이나 P형을 부여하는 불순물 원소 및 탄소, 질소, 산소라는 불순물 원소를 의도적으로 첨가하지 않는 영역을 나타낸다.
또한, "실질적으로 진성"이라는 것은, 결정 반도체(본 명세서에서는 단결정 실리콘을 대표적인 예로 한다)중에서, 의도적으로 N형이나 P형은 부여하는 불순물 원소를 첨가하지 않아도 생기는 도전형을 상쇄한 영역, 또는 스레시홀드 제어가 가능한 범위에서 소스 및 드레인 영역과 동일한 도전형을 나타내는 영역을 나타낸다.
또한, 실질적으로 진성인 영역에서, 결정 반도체(결정 실리콘)의 표면 근방에서의 일 도전성을 부여하는 불순물 원소(인 또는 붕소)의 농도는 5 ×1015원자/cm3이하(바람직하게는 5 ×1014원자/cm3이하)이고, 산소 농도는 2 ×1018원자/cm3이하(바람직하게는 1 ×1017원자/cm3이하)이다.
또한, 여기서 말하는 "결정 반도체의 표면 근방"이란 디바이스 소자로서 기능할 수 있는 영역을 가리키며, SOI 기판의 단결정 실리콘 층, 혹은 적어도 캐리어이동 영역(반전층)을 포함한 영역을 가리킨다. 또한, 본 발명의 특징인 불순물 영역에는 불순물 원소가 대량으로 함유되어 있어 당연하므로 상기 불순물 농도의 범위에 맞지 않는 것은 말할 필요도 없다.
또한, 본 명세서에서는 결정 반도체로서 단결정 실리콘을 대표적인 예로 하지만, 이 단결정 실리콘이란 현재의 IC, LSI 레벨에서 일반적으로 이용되고 있는 수준의 단결정 실리콘은 물론, 고수준의 단결정 실리콘(궁극적으로는 우주공간에서 제조된 것과 같은 이상(理想) 상태의 단결정 실리콘)도 그 범주에 포함되는 것으로 한다.
또한, SOI 구조는 대별하여 2 종류가 있는데, 그 중 하나는 SOS 기판으로 대표되는 것과 같이 절연성 기판 상에 단결정 실리콘 층을 성장시킨 구조이다. 또 하나는 SIMOX 기판이나 웨이퍼 접합 SOI로 대표되는 것과 같이 단결정 실리콘 기판 중에 절연층을 형성시킨 구조이다. 특히 SIMOX 기판은 1986년 이후 SOI 구조의 주요한 형성기술이 되고 있다.
본 발명은 SOI 구조의 제조방법에 관계없이 SOI 기판 전반에 활용할 수 있다. 즉, 반도체장치를 제조할 때 어떤 방법으로 SOI 기판을 제조할 것인지 혹은 어떤 방법으로 단결정 실리콘을 얻을 것인지는 제조자가 적절히 결정할 수 있다.
여기서, SIMOX 기판 상에 형성된 N채널형 반도체장치에 대하여 본 발명을 적용한 경우에 대하여 도 1을 이용하여 설명한다.
도 1A에 나타내는 것은 본 발명의 IG-FET의 소스 영역, 드레인 영역 및 채널 형성 영역을 상방에서 보았을 때의 상태의 모식도이다. 또한, 부호 101은 소스 영역, 부호 102는 드레인 영역, 부호 103은 채널 형성 영역을 나타낸다.
그리고, 본 발명의 특징은 채널 형성 영역(103)내에 인위적이고 국부적으로 불순물 영역(104)이 형성되어 있는 점이다. 여기서는 불순물 영역(104)을 선형 패턴 형상으로 형성한 경우를 예로 하지만, 불순물 영역은 도트 패턴 형상으로 형성하는 것도 가능하다.
또한, 불순물 영역(104)을 채널 방향(소스-드레인 사이를 연결하는 방향 또는 캐리어 이동 방향)에 대략 평행한 선형 패턴 형상으로 설치한 경우, 불순물 영역(104)이 측벽이 되어 캐리어의 이동을 규정하는 에너지적인 레일을 구성하기 때문에 캐리어끼리의 충돌에 의한 산란의 발생 확률이 저감되어 이동도가 향상한다는 이점이 생기므로 바람직하다.
또한, 본 출원인은 캐리어가 이동하는 경로, 즉, 불순물 영역(104)과 불순물 영역(104) 사이의 영역을 포텐셜 슬릿 영역 또는 레인(lane) 영역이라고 부른다.
여기서는 채널 형성 영역(103)의 한쪽 끝으로부터 다른 쪽 끝으로 향하여(예를 들어, 소스 영역(101)으로부터 드레인 영역(102)으로 향하여) 채널 방향에 대략 평행하게 선형 패턴 형상을 가지는 불순물 영역(104)을 형성한 경우에 대한 설명을 한다. 또한, 첨가하는 불순물로서 붕소를 이용한 경우를 예로 한다.
전술한 바와 같이, 붕소를 첨가하는 것으로 다수의 캐리어인 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시킨 불순물 영역(104)은 전자의 이동에 대하여 에너지적으로 충분히 큰 장벽이 되는 빌트인 전위차를 형성한다. 따라서, 불순물 영역(104)을 캐리어(여기서는 전자)가 이동하는 일은 없다.
특히, 도 1A에 나타내는 바와 같이 드레인 영역(102)과 채널 형성 영역(103)의 접합부는 가장 전계의 변화가 심한 영역이므로, 이 위치에 불순물 영역(104)을 배치해 두는 것이 바람직하다. 또한, 게이트 전압에 의한 전계가 드레인 영역(102)내에도 미치는 경우는 드레인 영역(102) 내부에 걸쳐 불순물 영역(104)이 걸리도록 하면 좋다. 역으로 소스 영역(101) 내부에는 불순물 영역(104)이 파고 들어가지 않도록 하는 것이 바람직하다.
또한, 본 발명은 0.35 ㎛ 이하(특히, 0.1 ㎛ 이하), 더욱이는 0.01 ㎛ 이하라는 디프 서브미크론 영역의 미세 가공을 필요로 하는 미세 소자를 형성할 때에 극히 효과적이다. 따라서, 채널 형성 영역의 길이(채널 길이 또는 소스/드레인간 거리)도 0.01∼0.35 ㎛라는 짧은 것이 되기 때문에, 불순물 영역은 더욱 미세한 패턴을 자르지 않으면 안된다.
예를 들어, 선형 패턴 형상의 불순물 영역을 형성할 때에 레지스트 마스크를 이용하는 경우에는 레지스트 마스크에 개공(開孔)을 설치하는 패터닝은 해상도의 문제 때문에 통상의 노광법을 이용할 수 없다. 이와 같은 경우에 있어서는, KrF나 ArF 등의 엑시머 레이저를 이용한 노광법, 전자(빔) 묘화법, FIB(Focussed Ion Beam)법 등의 기술을 이용하여 행하는 것으로 디프 서브미크론 영역의 미세 패턴을 실현하면 좋다.
또한, 불순물 영역은 패터닝에 의해 인위적으로 배열하여 형성되므로, 도 1A와 같은 배치뿐만 아니라 임의의 여러 가지 배치로 하는 것이 가능하다.
다음에, 도 1A에 나타내는 소스 영역(101)/채널 형성 영역(103)/드레인 영역(102)의 구성을 가지는 절연 게이트형 반도체장치(IG-FET)를 구동시켰을 때에 어떻게 하여 단채널 효과가 억제되는지를 이하에 설명한다.
먼저, 도 1A를 A-A'에서 자른 단면도를 도 1B에 나타낸다. 부호 105는 실리콘 기판, 부호 106은 매립 산화막을 나타낸다. 불순물 영역(104)은 소스 영역(101)과 드레인 영역(102)을 잇도록 하여 형성되어 있으므로, A-A'에서 자른 단면에서는 도 1B와 같이 불순물 영역(104)이 나타난다.
또한, 도 1A를 B-B'에서 자른 단면도를 도 1C에 나타낸다. 도 1C는 채널 방향에 수직으로 채널 형성 영역(103)을 절단한 단면을 나타내고 있는 것으로 된다.
이때, 어떤 불순물 영역(104)의 폭은 Wpi,n으로 나타내어지고, 그 불순물 영역 사이의 간격(포텐셜 슬릿 영역의 폭)은 Wpa,m으로 나타내어진다. 여기서, n, m은 채널 형성 영역(103)내에서 Wpi,n이 n번째의 불순물 영역의 폭이고, Wpa,m이 m번째의 포텐셜 슬릿 영역(캐리어 이동 경로)인 것을 의미한다.
여기까지의 설명은 단지 구조에 대한 설명이었지만, 다음에 그의 동작에 대하여 설명한다. 여기서 도 2A에 나타내는 것은 본 발명의 IG-FET의 채널 형성 영역(103)에만 주목한 모식도이다.
우선, 도 1B에 나타내는 것과 같은 구조를 갖는 반도체장치에 대하여 게이트 전압, 드레인 전압을 인가한 경우에는, 도 2A에 나타내는 것과 같은 상태에서 소스측 공핍층(201), 채널측 공핍층(202), 드레인측 공핍층(203)이 형성된다. 즉, 드레인측 공핍층(203)은 불순물 영역(204)이 장벽이 되어 소스측으로의 넓어짐을 방지한 형(形)이 된다. 또한, 부호 205는 매립 산화막의 일부를 나타낸다.
도 1B에서는 이해하기 어렵지만 불순물 영역(204)은 도 1A에 나타내는 바와 같이 배치되어 있고, 채널 방향에서 보면 도 1C와 같은 상태로 배치되어 있다. 따라서, 채널 형성 영역(103)을 막는 격자 형상의 필터로 드레인측 공핍층(203)의 넓어짐을 억제하고 있는 모델로 생각하면 이해하기 쉽다.
따라서, 본 발명에 의한 구조의 반도체장치에 있어서는, 도 2A에 나타내는 바와 같이 공핍층이 실질적으로 상호 간섭하는 일없이 분단된다. 즉, 소스측 공핍층(201), 채널측 공핍층(202)이 드레인측 공핍층(203)의 영향을 받지 않고 분포하는 것으로 되므로, 에너지 상태는 도 2B에 나타낸 상태가 된다.
즉, 도 4에 나타낸 종래의 에너지 상태도와 달리, 채널 영역의 에너지 상태는 거의 게이트 전압에 의한 전계만으로 제어되므로, 채널측 공핍층(202)은 채널 영역에 대하여 대략 평행한 형상을 갖는다. 따라서, 단채널 효과 특유의 펀치스루 현상과 같은 문제가 없고, 드레인 내압이 높은 반도체장치를 제조할 수 있다.
또한, 도 2A에 나타내는 바와 같이, 본 발명에 있어서는 드레인 전압이 높아진 상태에서도 공핍층이 차지하는 체적이 도 3에 나타낸 바와 같은 종래의 것과 비교하여 감소하기 때문에, 종래 보다도 공핍층 전하가 작고 공핍층 용량이 작은 특징이 있다. 여기서, S값을 산출하는 식은 다음의 식으로 나타내어진다.
[수식 1]
S = d(Vg)/d(logId)
즉, 전술한 바와 같이, 도 5에 나타내는 그래프에서 부호 501로 나타내는 영역에서의 기울기의 역수를 나타내고 있는 것을 알 수 있다. 또한, 수식 1은 근사적으로 다음의 식과 같이 나타낼 수 있다.
[수식 2]
S ≒ ln10·(kT/q){1+(Cd+Cit)/Cox}
상기 수식 2에서, k는 볼츠만(Boltzmann) 상수, T는 절대온도, q는 전자의 전하량, Cd는 공핍층 용량, Cit는 계면 준위의 등가 용량, Cox는 게이트 산화막 용량이다. 따라서, 본 발명에 의하면 공핍층 용량(Cd)이 종래 보다도 충분히 작아지므로 S값을 85 mV/decade 이하(바람직하게는 70 mV/decade 이하)의 작은 값으로 할 수 있다. 즉, 우수한 서브스레시홀드 특성을 얻을 수 있는 것이다.
또한, 본 발명이 지향하는 것은 공핍층 용량(Cd) 및 계면 준위의 등가 용량(Cit)을 0에 가능한 한 가깝게 하는 것이다. 즉, Cd = Cit = 0이 되는 이상(理想) 상태에서의 S값(60 mV/decade)에 가깝게 하는데 있다.
또한, 채널 형성 영역이 도 1C에 나타내는 구조로 되어 있는 것은 단채널 효과에 의한 스레시홀드 전압의 저하를 완화하는 점에서 매우 중요하다. 왜냐하면, 도 1C에 나타내는 구조가 의도적으로 협채널 효과를 낳기 때문에 필요한 구성이기 때문이다.
이 협채널 효과라는 것은 원래 벌크 실리콘 상에 형성한 MOSFET에서 확인되고 있는 현상으로서, 채널 폭이 좁아졌을 때 소자 분리 필드 산화막의 버즈비크(bird's beak)나 채널 스톱퍼로부터의 불순물 확산의 영향 등을 받아서 스레시홀드 전압이 증가한다는 현상이다.
본 발명의 구성이 되는 사상의 하나는, 채널 형성 영역에 인위적으로 불순물영역을 형성·배치하는 것으로 의도적으로 협채널 효과를 발생시키는 것이다. 그리고, 본 발명의 구성은 불순물 영역간의 거리(도 1C에서의 Wpa,m에 상당한다)를 30∼3000 Å(바람직하게는 30∼1000 Å)의 범위에서 정밀하게 제어하는 것으로 스레시홀드 전압의 제어를 행한다는 사상에 기초하고 있다.
예를 들어, 도 1C에 나타내는 바와 같이 어떤 단면에 주목하면, 채널 형성 영역의 폭(W)은 불순물 영역(104)에 의해 분단되며, 실질적으로 좁은 채널 폭(Wpa,m)을 갖는 복수의 채널 형성 영역의 집합체로 간주할 수 있다.
즉, 그 복수의 좁은 채널 폭(Wpa,m)을 갖는 영역 각각에서 협채널 효과가 얻어진다고 생각된다. 미시적으로 보면 도 1A에 나타내는 바와 같이 채널 형성 영역 전체에 이와 같은 협채널 효과가 얻어지는 영역이 존재하므로, 전체적으로도 협채널 효과가 얻어지며, 스레시홀드 전압이 증가한다고 생각된다.
따라서, 채널 길이로 짧아지는 것으로 단채널 효과에 의해 스레시홀드 전압이 저하하였다 하여도, 이상의 이유에 의해 협채널 효과에 의해 스레시홀드 전압을 의도적으로 증가시켜 스레시홀드 제어를 행할 수 있으므로, 결과적으로 스레시홀드 전압의 변화를 완화하는 것이 가능하다.
이상의 구성으로 이루어지는 본 발명에서, 이하에 기재하는 실시예로 상세한 설명을 하기로 한다. 또한, 앞으로 기재하는 실시예는 본 발명의 구성의 일례를 나타내는 것으로, 반도체장치 제조자의 필요에 따라 여러 가지 응용을 실시하는 것이 가능하다.
따라서, 특허청구범위에 기재된 사항은 이하에 기재하는 실시예 이외의 응용이라도 본 발명의 구성으로 이룰 수 있는 모든 발명을 포함하는 것으로 간주된다.
[실시예 1]
본 발명을 이용하여 SIMOX 기판 상에 절연 게이트형 전계효과 트랜지스터를 형성하는 예를 도 7∼도 12를 이용하여 설명한다. 또한, 본 실시예에서는, N채널형 FET와 P채널형 FET를 상보적으로 조합시킨 CMOS 회로를 형성하는 경우의 예에 대하여 설명한다.
먼저, 약한 N형 또는 P형 도전성을 갖는 단결정 실리콘 기판(701)을 준비한다. 그리고, 1 ×1018원자/cm2정도의 도즈량으로 산소 이온을 주입하고, 800∼1300 ℃의 범위 내에서 가열처리를 행하는 것으로 매립 산화막(702)을 형성한다. 그리하여, 두께 0.05∼0.5 ㎛의 매립 산화막(702)과 두께 100∼2000 Å(바람직하게는 200∼600 Å)의 단결정 실리콘 층(703)을 얻는다.
이때, SOI 기술의 가장 큰 특징의 하나는 얻어진 단결정 실리콘 층(703)에 함유되는 불순물 원소(모체가 되는 단결정 실리콘 기판(701)에 미리 함유되어 있는 것)는 1개 내지 수 개 정도로 거의 전무에 가깝고, 극히 고순도의 진성 또는 실질적으로 진성인 단결정 실리콘 층이 얻어지는 점이다.
또한, 물론 매립 산화막(702)의 막 두께나 단결정 실리콘 층(703)의 막 두께는 본 실시예에서 나타내는 범위의 값에 한정되는 것은 아니고, 필요에 따라 적절히 조절하는 것은 가능하다. SIMOX 기판에 관한 상세한 설명은, 예를 들어, 丸善株式會社, 志村史夫著, 반도체 실리콘 결정 공학, 평성5년 9월 30일 발행, 217 페이지 이하를 참조하면 된다.
그리하여 도 7A에 나타내는 바와 같은 SIMOX 기판이 얻어진다. 물론, SIMOX 기판이 아니고, 웨이퍼 접합 기술을 이용하여 형성한 SOI 기판, 사파이어 기판과 같은 절연성 기판 상에 단결정 실리콘 층을 성장시킨 SOS 기판, 다공질 실리콘의 산화를 이용한 FIPOS(Full Isolation by Porous Oxidized Silicon) 기판 등, 그 밖의 타입의 SOI 기판을 이용하여도 상관없다.
도 7A의 상태가 얻어진 후, 열산화 처리를 실시함으로써 얇은 열산화막(도시하지 않음)을 형성하고, 그 위에 질화규소막으로 된 마스크 패턴(704, 705)을 형성한다. 그 때, 마스크 패턴(704)은 나중의 N채널형 FET 상에, 그리고, 마스크 패턴(705)은 나중의 P채널형 FET 상에 배치한다.
그리고, 그 상태에서 1000∼1200℃ 정도의 고온에서 열산화를 행하고, 소자분리를 위해 필드 산화막(706)을 형성한다. 그리하여, N채널형 FET의 활성층이 되는 영역(707)과 P채널형 FET의 활성층이 되는 영역(708)을 얻는다.
그리하여 도 7B에 나타내는 상태가 얻어진 후, 마스크 패턴(704, 705) 및 열산화막(도시하지 않음)을 제거한다. 그리고, P(인)을 첨가하여 N채널형 FET의 소스 영역(709), 드레인 영역(710)을 형성하고, 또한, B(붕소)를 첨가하여 P채널형 FET의 소스 영역(711), 드레인 영역(712)을 형성한다.
이때, 인 및 붕소는 레지스트 마스크를 이용하여 나누어 주입하면 된다. 또한, 이때에 불순물을 첨가하지 않은 영역은 진성 또는 실질적으로 진성인 영역이며, N채널형 FET의 채널 형성 영역(713), P채널형 FET의 채널 형성 영역(714)을 구성한다.(도 7C)
이상과 같이, 채널 형성 영역을 진성 또는 실질적으로 진성인 영역으로 한 경우, 반도체장치의 활성층은 N채널형 FET를 예로 하면, N+(소스 영역) - I(채널 형성 영역) - N+(드레인 영역)과 같은 구성이 된다. 여기서, N+는 강한 N형을 나타내는 것을 의미하고, I는 진성 또는 실질적으로 진성인 것을 의미한다.
이와 같은 구성 외에도, 예를 들어, N+(소스 영역) - N-(채널 형성 영역) - N+(드레인 영역), P+(소스 영역) - P-(채널 형성 영역) - P+(드레인 영역)과 같은 구성을 채용하는 것도 가능하다. 또한, N-는 극히 약한 N형을, P-는 극히 약한 P형을 나타내는 것을 의미한다.
이와 같은 구성은 이동도가 향상하는 이점을 가지는 반면, 내압이 저하하는 결점이 문제가 되었다. 그러나, 본 발명을 이용하는 것으로 높은 내압 특성을 갖는 반도체장치를 제조하는 것이 가능하기 때문에, 높은 이동도와 높은 내압을 동시에 만족시킬 수 있다.
다음에, 도 7C에 나타내는 상태가 얻어진 후, 도 7D에 나타내는 바와 같이 N채널형 FET의 채널 형성 영역(713)에 대해서는 붕소(B)를, P채널형 FET의 채널 형성 영역(714)에 대해서는 인(P) 또는 비소(As)를 첨가하여, 공핍층의 스톱퍼가 되는 불순물 영역(715, 716)을 형성한다. 본 실시예에서는 불순물 원소로서 산소를 이용하고, 첨가하는 영역(715, 716)은 패터닝에 의해 레지스트 마스크(도시하지 않음)에 개구를 형성하여 선택적으로 설계한다.
또한, 불순물 영역(715, 716)은 극히 미세한 가공치수로 형성할 필요가 있기때문에 정교한 리소그래피 기술을 필요로 한다. 이를 위해서는, 전자 빔을 이용하는 기술(전자 묘화법), 이온 빔을 이용하는 기술(FIB법), 엑시머 레이저를 이용하는 기술 등을 이용하여 선형 패턴 형상의 노광을 행하면 좋다. 또한, 미세한 불순물 영역(715, 716)을 정밀하게 형성하기 위해서는, 이온 주입법을 이용하여 불순물 원소를 첨가하는 것이 바람직하다.
또한, 불순물 영역(715, 716)에 첨가한 불순물 원소는 노(furnace) 어닐, 레이저 어닐, 램프 어닐 등으로 활성화하는 것이 바람직하다. 단, 열 확산을 적극적으로 억제하도록 주의한다. 예를 들어, 노 어닐의 경우에는 500∼800℃(바람직하게는 600∼700℃) 정도에서 행하는 것으로 불순물의 열 확산을 억제하면서 충분한 활성화를 행할 수 있다.
또한, 이온 주입 시에 기판을 가열하는 것으로 주입과 동시에 불순물 원소를 활성화하여도 좋다. 또한, 이온 주입 시의 RF 파워를 올리는 것으로 주입 시점에서의 불순물 원소의 활성화 효율이 향상한다. 이들 단독으로 효과를 이용하여 활성화하여도 되지만, 상술한 어닐 공정과 조합시켜 활성화하여도 좋다.
또한, 이때 각 포텐셜 슬릿 영역의 폭(Wpa,m)은 30∼3000 Å(바람직하게는 30∼1000 Å)의 범위 내로 제어한다. 또한, 모든 간격(Wpa,m)은 ±20% 이내(바람직하게는 ±5% 이내)에 들도록 제어한다. 이 포텐셜 슬릿 영역의 폭(Wpa,m)은 협채널 효과에 직접적으로 영향을 주므로 정밀하게 제어하는 것이 중요한 것이다.
또한, 포텐셜 슬릿 영역의 폭의 하한인 30 Å 이라는 값은 양자(量子) 효과가 일어나지 않는 한계치로서 정한다. 본 발명에서는 포텐션 슬릿 영역의 폭을 양자 효과가 생기지 않는, 또는 나타나지 않는 범위 내에서 제어하도록 주의한다.
따라서, 도 1A에 나타내는 상면도와 같이 배치된 불순물 영역(715, 716)은 포텐셜 슬릿 영역의 폭(Wpa,m)이 모두 같은 상태로 형성된다. 이 때문에, 스레시홀드 전압의 불균일(협채널 효과의 불균일에 기인한다)이나 발열의 불균일(포텐셜 슬릿 영역을 흐르는 전류 밀도의 불균일에 기인한다)을 효과적으로 억제할 수 있다.
또한, 반도체장치의 내압(耐壓)을 효과적으로 향상시키기 위해서는, 도 7D에 나타내는 바와 같이 불순물 영역(715, 716)을 드레인 영역(710, 712)에 파고 들어가도록 배치하는 것이 유효하다. 그 때, 소스 영역(709, 711)으로 파고 들어가도록 배치하여도 또는 배치하지 않아도 좋지만, 파고 들어가지 않는 쪽이 바람직하다(본 실시예에서는 채널 형성 영역의 경계를 명확히 하기 위해 소스 영역(709, 711)에도 불순물 영역(715, 716)이 파고 들어가는 경우를 예로 한다).
또한, 채널 형성 영역(713, 714)과 소스/드레인 영역의 사이(709, 710) 또는 (711, 712)에 LDD 영역을 설치하는 구성으로 하는 경우에는, LDD 영역 내부에까지 또는 LDD 영역을 넘어 드레인 영역(710, 712) 내부에까지 걸쳐 불순물 영역(715, 716)을 형성하는 것이 바람직하다. 이상과 같은 구성은 반도체장치의 내압을 더욱 향상시키기 때문에 유효하다.
도 7D에 나타내는 바와 같은 상태가 얻어진 후, 800∼1200℃ 정도의 온도범위에 의한 열산화 처리를 행하여 100∼500 Å의 열산화막(717, 718)을 형성한다. 이 열산화 처리에 의해 형성된 얇은 열산화막(717, 718)은 그 대로 게이트 절연막으로서 기능한다. 또한, 활성층/게이트 절연막의 계면은 계면 준위가 작은 앙호한 것이 된다.
또한, 상기 열산화 공정을 할로겐 분위기에서 행하는 것도 바람직하다. 그 경우, 불순물 영역(715, 716)과 포텐셜 슬릿 영역의 계면에 편석(偏析)한 Ni(니켈), Cu(구리) 등의 중금속을 게터링하여 제거할 수 있다.
이들 중금속은 단결정 실리콘의 형성과정 등에서 내부에 적지 않게 잔류하는 것으로, 캐리어의 재결합 중심이 되어 이동도를 저하시킬 우려가 있다. 따라서, 열산화 공정을 할로겐 분위기에서 행하면 할로겐 원소(예를 들어, 염소, 불소 등)에 의한 금속원소의 게터링 효과를 기대할 수 있다.
또한, 채널 형성 영역(713, 714)의 상방에서 열산화막(717, 718) 상에 게이트 전극으로서 폴리실리콘 막(719, 720)을 형성한다. 게이트 전극(719, 720)은 성막 단계에서 미리 불순물 원소를 첨가해 두어 도전성을 갖게 하면 좋다. 그리하여, 도 8A에 나타내는 상태가 얻어진다.
그 후, 도 8B에 나타내는 바와 같이, 게이트 전극(719, 720)을 덮도록 질화규소막을 3000 Å의 두께로 성막하고, 에치백(etch-back)법을 이용하여 게이트 전극(719, 720)의 측면에만 측벽(721, 722)을 잔존시킨다. 이때, 소스 영역(709, 711)/드레인 영역(710, 712)의 게이트 절연막(717, 718)은 동시에 제거된다.
다음에, 이 상태에서 전면(全面)에 스퍼터법에 의해 티탄막(도시하지 않음)을 성막하고, 가열, 레이저 어닐, 램프 어닐 등의 수단에 의한 실리사이드 형성을 행한다. 이 공정에 의해, N채널형 FET의 소스 영역(709) 및 드레인 영역(710)의표면 및 게이트 전극(719)의 표면에는 티탄 실리사이드 층(723∼725)이 형성된다.
또한, 동시에 P채널형 FET의 소스 영역(711) 및 드레인 영역(712)의 표면 및 게이트 전극(720)의 표면에는 티탄 실리사이드 층(726∼728)이 형성된다.(도 8B)
티탄 실리사이드 층(723∼728)은 극히 저항률이 낮으므로, 후에 형성하는 배선과의 오믹 접촉(ohmic contact)을 확보하는데 바람직하다.
실리사이드 형성이 종료한 후, 층간절연막으로서 질화규소막(729)을 성막하고, 콘택트 홀을 형성하여 N채널형 FET의 소스 전극(730), P채널형 FET의 소스 전극(731) 및 N/P채널형 FET 겸용의 드레인 전극(732)을 형성한다. 그리하여, 도 8C에 나타내는 바와 같은 CMOS 구조의 IG-FET가 완성된다.
도 8C에 나타내는 구조의 CMOS 회로는 단채널 효과를 문제로 하지 않고 미세화 할 수 있으므로, 집적도가 극히 높은 집적화 회로를 구성하는 것이 가능하다.
또한, 본 실시예에서는 싱글 게이트형의 IG-FET를 예로 하고 있지만, SOI 구조이므로 활성층의 상면 및 하면에 채널을 형성하는 이중 게이트형 FET를 제조하는 경우에도 본 발명을 적용할 수 있다. 물론, 파워 MOSFET, MESFET, MISFET 등에 적용할 수도 있다.
또한, 본 실시예에서는 IG-FET의 채널 형성 영역에 선형 패턴 형상으로 불순물 영역을 형성하는 것에 특징이 있지만, 선형 패턴의 형성에는 어떤 범위의 조건을 만족시킬 필요가 있다. 그에 대하여 도 9를 이용하여 이하에 기재한다.
도 9에서, 부호 901은 채널 형성 영역의 일부를 나타내고 있다. 채널 폭은 W이다. 여기서, 채널 폭(W)중에 선형 패턴(902)이 차지하고 있는 폭을 Wpi로 정의한다. Wpi의 값으로서는, 예를 들어, 10∼100 Å이면 충분하다. 또한, 개개의 선형 패턴(902)의 폭을 Wpi,1, Wpi,2, ....., Wpi,n, ....., Wpi,N으로 하면, Wpi는 다음 식으로 나타내어진다.
[수식 3]
W p i- SUM from { {n }=1} to N W p i,n
단, 본 발명의 구성을 달성하기 위해서는 채널 형성 영역의 단부 이외의 영역에 불순물 영역이 적어도 하나 형성되어 있을 필요가 있으므로, N은 1 이상의 정수(整數)이다.
또한, 채널 폭(W)중에 포텐셜 슬릿 영역(캐리어가 이동하는 경로)(903)이 차지하고 있는 폭을 Wpa로 정의한다. Wpa의 값으로서는, 양자 효과가 나타나지 않는 레벨, 즉, 30∼3000 Å(바람직하게는 30∼1000 Å)으로 한다. 본 발명에서는, Wpa를 채널 길이(0.01∼0.35 ㎛)의 1/3∼1/1 정도로 하는 것으로, Vth,n 및 Vth,p를 0∼±0.3 V의 범위로 조절할 수 있다. 또한, 개개의 포텐셜 슬릿 영역(903)을 Wpa,1, Wpa,2, ......, Wpa,m, ......., Wpa,M으로 하면, Wpa는 다음의 식으로 나타내어진다.
[수식 4]
W p a- SUM from { {m }=1} to M W p a,m
단, 전술한 바와 같이, 채널 형성 영역의 단부 이외의 영역에 불순물 영역이 적어도 하나 형성되어 있으므로, 채널 형성 영역은 적어도 2분되어 M은 2 이상의 정수가 된다.
즉, 전체 채널 폭(W)은 W = Wpi + Wpa, 그리고 N + M은 3 이상이라는 관계가 성립한다. 그리고, W와 Wpi, W와 Wpa, Wpi와 Wpa의 관계는 동시에 이하의 조건을 만족하는 것이 바람직하다.
Wpi / W = 0.1∼0.9
Wpa / W = 0.1∼0.9
Wpi / Wpa = 1/9∼9
이들 수식이 의미하는 것은 Wpa / W 및 Wpi / W가 0 또는 1이어서는 안된다는 것이다. 예를 들어, Wpa / W = 0 (Wpi / W = 1과 같은 의미)의 경우, 도 9B에 나타내는 바와 같이 채널 형성 영역을 완전히 불순물 영역에서 막아버리므로 전류가 흐르는 경로가 존재하지 않는 상태가 된다.
역으로, Wpa / W = 1 (Wpi / W = 0과 같은 의미)의 경우, 도 9C에 나타내는 바와 같이 채널 형성 영역에 불순물 영역이 전혀 존재하지 않으므로, 드레인측 공핍층의 넓어짐을 억제할 수 없다.
이상의 이유에 의해, Wpa / W 및 Wpi / W의 관계식은 0.1 내지 0.9(바람직하게는 0.2 내지 0.8)의 범위에 들어가고, 또한 동시에 Wpi / Wpa = 1/9 내지 9를 만족하는 것이 바람직하다.
또한, 본 발명에서 선형 패턴 형상을 갖는 불순물 영역을 도 1A에 나타내는 바와 같이 배치하는 것은 FET의 성능을 나타내는 대표적인 파라미터인 이동도의 향상에 대하여 매우 큰 의미가 있다. 그 이유에 대하여 이하에 설명한다.
이동도는 반도체(본 실시예에서는 실리콘 기판)중의 캐리어의 산란에 의해정해지지만, 실리콘 기판에서의 산란은 격자 산란과 불순물 산란으로 대별된다. 격자 산란은 실리콘 기판중의 불순물 농도가 낮고, 비교적 고온에서 지배적이며, 불순물 산란은 불순물 농도가 높고, 비교적 저온에서 지배적이다. 이들이 서로 영향을 미쳐 형성되는 전체적인 이동도 μ는 다음 식으로 나타내어진다.
[수식 5]
μ = (1/μl + 1/μi)-1
이 수식 5에 나타내는 식은 전체적인 이동도 μ가 격자 산란의 영향을 받은 경우의 이동도 μ1 (l은 lattice를 의미한다)의 역수 및 불순물 산란의 영향을 받은 경우의 이동도 μi(i는 impurity를 의미한다)의 역수의 합에 반비례하는 것을 의미한다.
여기서, 격자 산란에서는 드리프트 전계가 그 만큼 강하지 않으면 음향 포논(phonon)이 중요한 역할을 하며, 그 때의 이동도 μl 은 다음 식과 같이 온도의 -3/2승에 비례한다. 따라서, 캐리어의 유효 질량(m*)과 온도(T)로 정해진다.
[수식 6]
μl ∝ (m*)-5/2T-3/2
또한, 불순물 산란에 의한 이동도 μi 는 다음 식과 같이 온도의 3/2승에 비례하고, 이온화한 불순물의 농도(Ni)에 역비례한다. 즉, 이온화한 불순물의 농도(Ni)를 조절하는 것으로 변화시킬 수 있다.
[수식 7]
μi ∝ (m*)-1/2Ni-1T-3/2
이들의 식에 의하면, 종래와 같이 채널 형성 영역 전체에 불순물을 첨가하는 채널 도핑에서는 불순물 산란의 영향을 받아서 이동도를 얻을 수 없다. 그러나, 본 발명에서는 국부적으로 불순물 영역을 형성하고 있으므로, 포텐셜 슬릿 영역(Wpa의 폭을 갖는 영역)에는 불순물이 첨가되지 않는다.
즉, 논리적으로는 수식 7에서 이온화한 불순물의 농도(Ni)를 한정하지 않고 0에 가깝게 하는 것을 의미하기 때문에, 이동도 μi 는 한정 없이 무한대에 가까워지게 된다. 즉, 수식 5에서 1/μi의 항을 무시할 수 있는 정도로까지 불순물을 감소시키는 것을 의미하므로, 전체의 이동도 μ는 한없이 이동도 μl에 근접해 간다.
또한, 캐리어의 유효 질량(m*)을 작게 하는 것으로 이동도 μl 을 더욱 크게 하는 것도 논리적으로는 가능하다. 이것은 극저온의 영역에서 캐리어(특히 전자의 경우)의 유효 질량이 결정 축의 축 방위에 의존하여 변화하는 현상을 이용하는 것으로 이룰 수 있다.
문헌에 의하면, 소스/드레인 사이를 연결하는 채널 방향(캐리어가 이동하는 방향)이 단결정 실리콘의 <100> 축방향과 일치하도록 구성하였을 때, 최소의 유효 질량을 얻을 수 있다.
예를 들어, 도 10에 나타내는 바와 같이, (100)면을 갖는 단결정 실리콘 기판(1001) 상에 소스 영역(1002), 채널 형성 영역(1003), 드레인 영역(1004)이 형성되어 있는 것으로 한다. 이때, 채널 방향(1005)을 [100]으로 한 경우와 같은 때가이에 상당한다. 단, 이 예는 4°K라는 극저온 영역에서의 결과이다.
또한, 결정격자 사이를 캐리어가 잘 빠져나갈 수 있도록, 채널 방향 및 불순물 영역(707)의 축방향(배열방향)과, 결정격자의 축방향을 대략 평행(축방향의 어긋남을 ±10°이내로 한다)하게 하는 것이 바람직하다. 단결정이라면 실리콘 원자는 규칙 바르게 배열하고 있으므로, 결정격자의 배열방향에 평행하게 이동하는 캐리어는 격자 산란의 영향을 거의 받지 않게 된다.
예를 들어, 단결정 실리콘 기판에서 상기와 같은 방향에서의 회전축을 0°로 하면, 그 외에도 90°, 189°, 270°의 회전축의 경우에서 동일한 효과를 얻을 수 있다.
이상과 같이, 채널 형성 영역을 이동하는 캐리어는 채널 형성 영역 내에 존재하는 불순물 영역 이외의 영역을 지난다. 이 모양을 도 11의 모식도를 이용하여 간단히 설명한다.
도 11A에서, 부호 1101로 표시되는 것은 채널 형성 영역이다. 즉, 도 11A는 채널 형성 영역을 우측 상방에서 비스듬히 본 도면이다. 본 실시예를 실시한 채널 형성 영역에는 입체적으로는 도 11A와 같이 불순물 영역(1102)이 형성되어 있다.
도 11A의 화살표(1103)는 캐리어(전자 또는 정공)의 진행방향을 나타내는 것이다. 도 11A에 나타내는 바와 같이 채널 형성 영역(1101)내에는 복수의 불순물 영역(1102)이 배치되어 있고, 캐리어는 그들 불순물 영역(1102) 이외의 영역을 통과한다.
캐리어의 진행방향을 채널 형성 영역(1101)의 상방에서 보면 도 11B와 같이보인다. 도 11B는 도 11A에서 ACEF로 표시되는 면을 본 도면이다. 도 11B에 나타내는 바와 같이, 캐리어가 불순물 영역(1102)을 피하여, 불순물 산란이 없는 영역을 이동한다.
즉, 대부분의 캐리어는 화살표로 나타내는 바와 같이 불순물 영역(1102)의 사이를 지나 소스/드레인 사이를 이동한다. 물론, 불순물 영역이 도트 패턴 형상으로 설치되어 있는 것과 같은 경우에는, 불순물 영역을 피하도록 지그재그로 이동하는 경우도 포함된다.
또한, 도 11C에 나타내는 것은 채널 형성 영역(1101)을 측면에서 본 도면이다. 또한, 도 11C는 도 11A에서 ABCD로 나타내어지는 면을 본 도면이다. 또한, 부호 1103으로 나타내는 것은 화살표이며, 지면(紙面)으로 향하여 앞 방향으로 화살표 끝이 향하고 있는 것을 나타내고 있다. 이 도면도 캐리어가 불순물 영역(1102)의 사이를 이동하는 것을 나타내고 있다.
또한, 선형 패턴 형상을 갖는 불순물 영역에 끼워진 영역(포텐셜 슬릿 영역)에서의 에너지 상태(전위 상태)를 모식적으로 나타낸 분포도는 도 12A와 같이 되어 있다고 생각된다.
도 12A에서, 부호 1201, 1202로 나타내는 영역은 불순물 영역의 에너지 상태를 나타내고 있고, 에너지적으로 높은 장벽으로 되어 있다. 그래서, 불순물 영역으로부터 멀어짐에 따라 서서히 에너지적으로 낮은 영역(1203)이 된다. 즉, 채널 영역을 이동하는 캐리어(여기서는 전자를 예로 든다)는 부호 1203으로 나타내는 에너지 상태가 낮은 영역을 우선적으로 이동하고, 부호 1201, 1202로 표시되는 에너지 장벽(불순물 영역)은 벽과 같은 역할을 한다.
여기서, 채널 영역을 이동하는 캐리어(전자)의 이미지를 모식적으로 도 12B에 나타낸다. 모양으로는, 채널 영역을 이동하는 캐리어(1200)는 도 12B에 나타내는 바와 같이 마치 빗물받이 속을 굴러가는 구체(球體)처럼 그의 방향성이 규정되며, 소스 영역으로부터 드레인 영역으로 향하여 거의 최단 거리를 이동한다.
본 출원인은 도 12A와 같은 에너지 분포를 전기적인 슬릿으로서 포착하여 포텐셜 슬릿 영역이라고 부른다. 또한, 도 12B와 같은 모델로부터 레인을 굴러가는 구체를 묘사하여 레인 영역이라고도 부르는 일이 있다.
또한, 도 12B에 나타내는 바와 같이, 채널 형성 영역에는 도 12A에 나타낸 바와 같은 포텐셜 슬릿 영역이 복수 개 병렬로 배열되어 구성되어 있지만, 부호 1201, 1202로 나타내는 영역을 넘는 일이 없기 때문에, 인접하는 포텐셜 슬릿 영역과의 사이에서 캐리어의 이동은 행해지지 않는다.
이상의 이유에 의해 캐리어가 다른 캐리어와 충돌하는 확률은 대폭적으로 감소하기 때문에 이동도가 대폭 향상한다. 즉, 본 발명의 구성은 불순물 산란을 저감할 뿐만 아니라 캐리어끼리의 자기(自己)충돌에 의한 산란도 저감하는 것으로 대폭적인 이동도 향상을 실현할 수 있다.
이와 같이 종래에는 항상 악영향을 미친다고 되어 온 에너지 장벽(결정입계 등)을 역으로 의도적으로 형성하여 이용한다는 본 발명의 발상은 대단히 새로운 것이다.
[실시예 2]
본 발명에서, 채널 형성 영역에 불순물 영역을 형성하는 수단으로서 불순물의 편석 작용을 이용한 방법을 취할 수도 있다. 본 실시예에서는, 그와 같은 예로서 열산화막 근방에서의 붕소(B) 및 인(P)의 편석을 이용한 방법에 대하여 도 13 및 도 14를 이용하여 설명한다.
본 실시예는 그 때에 불순물 영역의 주변(포텐셜 슬릿 영역)에 함유되어 있던 불순물 원소(붕소 또는 인)가 불순물 영역에 편석하는 현상을 이용한 기술이다. 여기서, 열산화 공정에 의해 열산화막/실리콘 계면 근방의 붕소 또는 인의 농도가 어떤 분포를 나타내는가를 도 13을 이용하여 설명한다.
도 13에 나타내는 바와 같이, Si중에 존재하는 첨가 이온(B, P)은 산화막이 형성되면 재분포한다. 이것은, 실리콘(Si)중 및 열산화막(SiOx)중에서 첨가 이온의 용해도와 확산 속도가 다르기 때문에 일어나는 현상이다. Si중에서의 불순물의 용해도를 [C]Si로 하고, SiOx중에서의 용해도를 [C]SiOx로 할 때, 평형편석계수 m은 다음 식으로 정의된다.
m = [C]Si / [C]SiOx
이때, Si/SiOx계면 근방의 불순물의 편석은 m의 값에 지배된다. 통상, Si중에서의 불순물의 확산계수가 충분히 큰 것으로 하여, m<1의 경우, Si중의 불순물은 SiOx중에 넣어진다(도 13A). 또한, m>1의 경우, SiOx가 불순물을 배척하고, 그 결과로서 Si/SiOx계면 근방의 불순물 농도가 증대한다(도 13B).
문헌 값에 의하면, 붕소의 m의 값은 0.3 정도이고, 인의 m의 값은 10 정도이다. 따라서, 본 실시예에서의 열산화 공정 후의 붕소의 농도 분포는 도 13A와 같이 되고, 열산화막 중에 붕소가 넣어지며, 불순물 영역의 측면(Si/SiOx계면 근방)에서의 붕소 농도는 극히 미량인 상태가 된다. 또한, 역으로 형성된 열산화물 중에는 다량의 붕소가 함유된다.
이와 같은 열산화막 중에의 붕소의 취입현상은 이미 알려져 있었지만, 본 발명과 같이 에너지 장벽(불순물 영역)을 형성하기 위하여 이 현상을 이용하는 발상은 완전히 새로운 것이다.
또한, 도 13B에 나타내는 바와 같이, 불순물 원소로서 인을 이용한 경우에는 열산화막과 실리콘의 계면에 편석(파일업)한다. 이 현상도 또한, P채널형 FET에 불순물 영역을 형성할 때에 활용할 수 있다.
다음으로, 실제로 불순물 영역을 형성하는 예에 대하여 도 14를 이용하여 설명한다. 도 14A에 나타내는 것은 SOI 기판의 단결정 실리콘 층의 도면이다. 부호 1401은 절연층이고, 부호 1402가 단결정 실리콘 층이다. SOI 기판으로서는, SOS 기판, SIMOX 기판, FIPOS 기판 등을 이용할 수 있다.
그리고, 전자 빔법, FIB법, 엑시머 레이저법 등의 미세 리소그래피 기술을 이용하여 불순물 영역을 형성하기 위한 레지스트 패턴(1403)을 채널 형성 영역 상에 배치한다.
도 14A에 나타내는 상태가 얻어진 후, Ar(아르곤)을 이온 주입법에 의해 첨가한다(도 14B). 또한, 본 실시예에서는 Ar을 이용하지만, He(헬륨), Ne(네온) 등의 희가스를 주입하는 것이라도 좋다.
이 이온 주입의 목적은 단결정 실리콘 층(1402)에 대하여 손상을 주는 것에 있기 때문에, 전기적으로 활성인 원소를 이용한다. 왜냐하면, 본 실시예에서 개시하는 방법은 단결정 실리콘을 열산화 하였을 때에 손상을 받은 영역이 우선적으로 산화되는 성질을 이용하는 것이기 때문이다.
따라서, 도 14B에서 Ar가 첨가된 영역(1404)은 다른 영역에 비하여 손상을 받은, 결정배열이 흐트러진 영역이 된다.
다음으로, 레지스트 패턴(1403)을 제거한 후, 도 14C에 나타내는 바와 같이, 800∼1200℃의 온도범위에서 가열처리를 행한다. 본 실시예에서는, 1000℃, 60분의 처리 중, 최초의 30분을 산화성 분위기에서 처리하고, 나머지 시간을 질소(N2) 90%, 산소(O2) 9%, 염화수소(HCL) 1%의 할로겐 분위기로 전환하여 처리를 계속하는 구성으로 한다.
즉, 최초의 30분간은 열산화를 위한 가열처리이고, 나중의 30분은 할로겐 원소에 의한 금속원소의 게터링 효과를 겨냥한 가열처리이다. 후자의 가열처리를 질소 함유량이 많은 분위기에서 행하는 것은 단결정 실리콘 층(1402)이 과도하게 산화되는 것을 방지하기 위함이다.
그리하여, 도 14C에 나타내는 바와 같이, 단결정 실리콘 층(1402)에는 열산화막(1405)이 형성된다. 그리고, 동시에, 영역(1404)이 우선적으로 산화반응이 진행하여 단결정 실리콘 층(1402)의 내부까지 침입한 불순물 영역(이 경우, 산화실리콘으로 이루어진다)(1406)이 형성된다. 또한, 도 14C에서는 불순물 영역(1406)이 아래쪽의 절연층(1401)에까지 달하여 있지 않지만, Ar의 주입조건에 따라 절연층에 달하도록 하는 경우도 있을 수 있다.
또한, 본 실시예에서는, 예를 들어, 전자 빔이나 집속 이온 빔을 직접 단결정 실리콘 층(1402)에 조사(照射)하여 손상을 주어도 실시할 수 있다.
이상과 같이 하여 형성된 불순물 영역(1406)은 산화되는 과정에서, 주위의 포텐셜 슬릿 영역에 함유되는 불순물 원소를 편석시킨다. 따라서, 미리 채널 형성 영역에 대하여 일 도전성을 부여하는 불순물 원소를 첨가해두면, 불순물 영역(1406)의 내부에 편석하거나(붕소의 경우), 혹은 불순물 영역(1406)의 측면에 편석한다(인의 경우). 따라서, N채널형 FET의 제조 시에는 붕소를 산화물 중에 편석시키고, P채널형 FET의 제조 시에는 산화물 측면에 인을 편석시키는 것으로, 실시예 1에 나타낸 것과 같은 본 발명의 구성을 얻는 것이 가능하다.
또한, 본 실시예에서는, 할로겐 원소에 의한 금속원소의 게터링 효과와 인과 붕소의 열산화막으로의 편석 현상을 함께 이용하는 구성으로 하고 있으므로, 진성 또는 실질적으로 진성의 캐리어 이동 영역(특히, 불순물 영역(1406)의 주변)(1407)에는 불순물 산란의 원인이나 재결합 중심이 되는 불순물 원소가 존재하지 않는 구성이 된다.
이것은 앞에서도 설명한 바와 같이 수식 5에서 μ1 이 커지는 것에 상당하므로, 전체 이동도 μ는 이상적으로 μ = μl에 근접해 간다. 즉, 실질적으로 격자산란만으로 정해지는 극히 큰 이동도를 실현할 수 있는 것을 나타낸다. 이상에 의해, 본 실시예에 따르면, 극히 높은 이동도를 갖는 반도체장치를 제조하는 것이 가능하게 된다.
[실시예 3]
본 실시예에서는, 채널 형성 영역에 형성하는 불순물 영역의 형상을 도트 패턴 형상으로 하는 경우의 예를 나타낸다. 설명은 도 15를 이용하여 한다. 또한, 설명의 편의상, 도 1과 같은 부호를 병용한다.
도 15에 나타내는 반도체장치의 구조는 도 1에서 선형 패턴 형상을 갖는 불순물 영역을 도트 패턴 형상으로 치환한 것이다. 먼저, 도 1과 다른 것은 도 15A에 나타내는 바와 같이 불순물 영역(1501)이 배치되는 점이다.
또한, 도 15A를 A-A'에서 절단한 단면은 도 15B에 나타내는 바와 같이 되고, B-B'에서 절단한 단면은 도 15C에 나타내는 바와 같이 된다.
또한, 본 실시예에서는, 도트 패턴 형상의 불순물 영역의 예로서 원형의 불순물 영역을 기재하고 있지만, 타원형, 정방형, 장방형 등이라도 상관없다.
도트 패턴 형상으로 불순물 영역을 형성한 경우, 실시예 1에 나타낸 영역과 같은 역할은 없어지지만, 캐리어가 이동할 수 있는 실효 채널 면적은 선상의 경우보다 증가하므로, 반도체장치에서 흐르는 전류량을 늘릴 수 있다.
[실시예 4]
실시예 1 및 실시예 3에서는 불순물 영역의 형상으로서 선형 패턴 형상의 경우와 도트 패턴 형상의 경우를 가장 단순한 형상으로 설명하였다. 본 실시예에서는, 불순물 영역의 형상의 여러 가지 변형에 대하여 설명한다.
도 16A에 나타내는 형상은 선형 패턴 형상의 다른 변형이다. 도 16A에 나타내는 구조는 본 발명에서 드레인 영역 측으로부터 채널 형성 영역 측으로 넓어지는 공핍층을 피닝(억제)하는 효과를 보다 확실하게 하여, 단채널 효과에 기인하는 펀치스루 현상을 방지하는 것을 제 1로 한 구조이다.
도 16A에서, 불순물 영역(1601)의 특징은, 상방에서 본 경우에 선형 패턴 형상의 불순물 영역의 측면에 대하여 요철부(1602)를 부여한 형으로 되어 있고, 소위 생선뼈 형상으로 되어 있는 것이다. 즉, 측면의 요철부(1602)가 공핍층의 넓어짐을 효과적으로 억제하는 것이다.
또한, 도 16A의 구성을 더욱 발전시켜 피닝 효과를 보다 확실한 것으로 한 예가 도 16B에 나타내는 구성이다. 즉, 서로 맞물린 생선뼈 형상으로 하는 것으로 공핍층에 대한 대향 면적을 늘려, 공핍층의 넓어짐을 효과적으로 방지할 수 있다.
이때, 도 16B에 나타내는 바와 같이, 어떤 요철부(1602)(생선뼈의 뼈에 상당하는 부분)가 인의 불순물 영역의 요철부와 서로 겹쳐지도록 형성하는 것이 바람직하다(부호 1603으로 표시되는 영역).
단, 이 구조로 한 경우, 캐리어가 부호 1604로 나타낸 점선을 따라 이동하기 때문에, 이동거리가 길어지는 것을 피할 수 없다. 그리고, 이동거리가 길어진다는 것은 그 만큼 캐리어의 산란 확률이 증가하여 이동도를 저하시키는 요인이 될 수 있다.
그러나, 본 발명이 효과를 발휘하는 극히 미세한 반도체장치에서는, 채널 형성 영역이 진성 또는 실질적으로 진성인 이상, 다소 이동거리가 길어지더라도 불순물 산란의 영향은 크게 변화하지 않는다고 생각된다. 그 보다도 미세화에 수반하는 단채널 효과(특히 펀치스루 현상)의 영향을 억제하는 것이 중요하다고 할 수 있다.
또한, 어떤 하나의 불순물 영역에 주목한 경우, 인접하는 요철부 끼리의 사이의 거리(도면에서 Lpa로 표시되는 거리)도 제어가 필요하다. 즉, 피닝 효과를 높이기 위해서는 거리(Lpa)를 짧게 하고, 이동도 향상에 중점을 두면 거리(Lpa)를 길게 하는 것이 바람직하다. 본 발명에서는, 거리(Lpa)를 70∼3000 Å(바람직하게는 100∼1000 Å)의 범위에서 제어한다.
또한, 도 16B에 나타낸 구조로 하는 경우, 불순물 영역 이외의 캐리어 이동 영역(포텐셜 슬릿 영역)(1605)의 폭 및 길이가 캐리어의 이동도에 영향을 준다.
또한, 본 발명은 선형 패턴뿐만 아니라 도트 패턴 형상의 불순물 영역을 형성하는 경우에서도 여러 가지 변형을 채용할 수 있다. 예를 들어, 도 16C에 나타내는 바와 같이 불순물 영역(1606)이 교대로 배치된 구성으로 할 수 있다.
이 경우, 도트 패턴 형상의 불순물 영역(1606) 사이의 간격을 인접하는 열로 보충하는 구성이 되므로, 공핍층의 넓어짐을 억제하는 효과가 강하게 된다. 또한, 이 경우도 캐리어의 이동경로는 점선(1607)으로 나타내는 바와 같이 되지만, 전술한 바와 같이 소자가 미세하게 되면 그다지 문제가 되지는 않는다.
또한, 도 16D에 나타내는 바와 같이, 도트 패턴 형상의 불순물 영역(1608)을 채널 방향에 장축이 수직한 타원형 또는 장방형으로 할 수도 있다. 도 16D에 나타내는 구성은 공핍층의 억제를 가장 중점 과제로 하였을 때에 유효한 구성이라고 말할 수 있다.
이상과 같이, 단채널 효과에 기인하는 펀치스루 현상을 효과적으로 방지하기 위해서는 불순물 영역의 형상을 연구하면 좋다. 불순물 영역은 인위적으로 형성되므로, 형상도 제조자가 자유롭게 설계할 수 있다.
특히, 본 실시예에서 나타낸 바와 같은 도 16A∼도 16D에 나타낸 형상은 채널 길이가 0.1 ㎛ 이하라는 극히 미세한 반도체장치를 형성하는 경우에 효과적이다. 왜냐하면, 그와 같은 미세 소자가 되면, 펀치스루 현상에 의한 내압의 저하가 치명적인 문제가 되기 때문에, 이동도의 향상보다도 내압의 향상에 중점을 두어야 하기 때문이다.
[실시예 5]
본 실시예에서는 본 발명의 불순물 영역을 형성할 때에 실시예 4와는 다른 연구를 실시한 예를 나타낸다. 본 실시예의 설명은 도 17을 이용하여 한다.
도 17A에 나타내는 것은 불순물 영역(1701)의 총계의 폭(Wpi)을 소스 영역(1702) 근방과 드레인 영역(1703) 근방에서 변화시킨 예이다. 구체적으로는, 드레인 영역(1703) 근방에 근접함에 따라 서서히 Wpi가 증가해 가는 구성으로 한다.
도 17A와 같은 구성으로 하면, 단채널 효과에 수반하는 펀치스루 현상의 원인이 되는 드레인 영역측의 공핍층의 넓어짐을 효과적으로 억제할 수 있다. 또한, 소스 영역측에서는 포텐셜 슬릿 영역(1704)의 총계의 폭(Wpa)이 충분히 넓으므로 캐리어의 이동이 원활하게 행하여진다.
또한, 이 구성은 도 17A와 같은 구성에 한정되지 않고, 예를 들어, 도 17B와 같이 생선뼈 형상을 갖는 불순물 영역(1705)의 요철부(1706)의 길이를 드레인 영역(1707)에 근접함에 따라 길게 하는 구성으로 하여도 달성할 수 있다.
또한, 도 17C에 나타내는 바와 같이, 드레인 영역(1708) 근방에서 불순물 영역(1709)을 구성하는 불순물 원소의 농도를 높게 하는 구성으로 하는 것도 가능하다. 이 경우, 도 17C에 나타내는 바와 같이, 상방에서 본 경우에는 소스 영역(1710)으로부터 드레인 영역(1708)에 걸쳐 불순물 영역(1709)이 선형 패턴으로 형성되어 있다.
도 17D는 불순물 영역(1709)내의 불순물 원소 농도의 변화를 나타낸 그래프로서, 횡축은 거리를 나타내고, 종축은 농도를 나타낸다. 그리고, 불순물 영역(1709)을 구성하는 불순물 원소의 농도는 소스 영역(1710) 근방에서의 농도보다도 드레인 영역(1708) 근방에서의 농도 쪽이 높은 구성으로 할 수 있다(도 17D).
도 17D에 도시한 바와 같이, 소스 영역(1710) 근방의 농도 프로파일과 드레인 영역(1708) 근방의 농도 프로파일을 다르게 하는데는 불순물 영역(1709)을 형성할 때 첨가하는 불순물 원소의 농도를 조절하면 된다.
즉, 불순물 원소의 농도 프로파일은 도 17D에 나타내는 것과 같은 형상에 구애될 필요는 없고, 제조자의 필요에 따라 적절히 불순물 첨가 공정을 조절하여 농도 프로파일을 결정하면 된다.
이상과 같이, 본 실시예에 나타낸 것과 같은 구성은 소스 영역 및 드레인 영역의 위치가 특정되어 있는 경우에 유효하며, 예를 들어, 액정표시장치의 화소를구동하는 반도체장치와 같이 소스/드레인이 충전·방전에 따라 역전하는 것과 같은 경우에는 반드시 유효하다고는 말할 수 없다. 액정 표시장치에 이용하는 경우에는, 주변 구동회로를 구성하는 인버터 회로 등과 같이 소스/드레인이 특정되는 용도에 이용해야 한다고 말할 수 있다.
또한, 본 실시예에서는 불순물 영역의 형상으로서 채널 방향으로 대략 평행한 선형 패턴 형상을 갖는 구성으로 하는 예를 나타냈지만, 본 실시예의 구성을 도트 패턴 형상으로 불순물 영역에 적용하는 것은 용이하다. 따라서, 본 실시예는 일례를 나타내는 것일 뿐으로, 여러 가지 생각할 수 있는 다른 예는 제조자의 필요에 따라 적절히 이루어지는 것이라고 생각한다.
[실시예 6]
본 발명의 특징은 채널 형성 영역에 대하여 인위적이고 국부적으로 불순물 영역을 설치하는 점에 있지만, 채널 형성 영역에 국부적으로 첨가된 불순물 원소(탄소, 질소, 산소로부터 선택된 1 종류 또는 복수 종류의 원소)는 수소 어닐 처리를 실시한 저탄소 실리콘 기판을 이용하는 경우에 유효한 효과를 나타낸다.
종래 예에서 접한 바와 같이, 통상의 LSI 회로를 구성하는 반도체장치(사이리스터를 제외)는 CZ법으로 형성된 실리콘 기판을 이용하고 있고, 응력 완화를 위하여 소정 양의 산소가 실리콘 기판 중에 함유되어 있다. 그러나, 최근에는 산화막 내압의 향상, 미소 결함의 저감의 요구가 강해지고, 수소 분위기에서의 어닐에 의해 표면층 5 ㎛ 정도까지의 산소 농도를 1×1017원자/cm3이하로까지 내린 기판이많이 이용되고 있다.
그 반면, 이와 같은 저산소 처리를 실시한 실리콘 기판은 기판 표면층이 응력에 대하여 대단히 취약해져, 반도체장치의 제조 프로세스의 과정에서 크랙이나 휨이 발생하는 원인도 되고 마는 가능성이 있다.
그러나, 본 발명에 저산소 처리를 실시한 실리콘 기판을 이용하면 채널 형성 영역에 형성된 불순물 영역에 응력이 집중하게 되므로, 불순물 영역이 결정 반도체에 발생하는 응력을 완화하는 완충 영역으로서의 기능을 가지게 된다.
이 응력을 완화하는 완충 영역으로 기능한다는 효과는 본 발명에서의 불순물 영역의 특필할만한 효과중의 하나이다. 또한, 이 효과는 불순물 원소로서 산소를 사용한 경우에 특히 현저하다.
따라서, 저산소 처리를 실시한 실리콘 기판을 이용하여 반도체장치를 제조할 때에 제조 프로세스 과정에서 발생하는 응력에 의한 영향을 완화할 수 있으므로 제조수율이 대폭적으로 향상한다.
또한, 이와 같은 실리콘 기판은 산화막 내압의 향상, 미소 결함의 저감의 효과 이외에 불순물 산란에 대한 캐리어의 영향이 저감한다는 효과도 기대할 수 있다. 즉, 산소를 저감하는 것은 포텐셜 슬릿 영역을 진성 또는 실질적으로 진성인 영역에 더욱 근접시키는 것을 의미하고 있으므로 캐리어의 이동도를 극히 높은 것으로 할 수 있다.
[실시예 7]
본 실시예에서는, 본 발명을 이용한 반도체장치(반도체소자)로 구성되는 집적화 회로(본 명세서에서는 반도체장치의 범주에 포함된다)에 대하여 몇 개의 예를 들어 설명한다. 설명에는 도 18 및 도 19를 이용한다.
도 18A에 나타내는 것은 N채널형 FET와 P채널형 FET를 2층으로 적층하여 구성한 스택드(stacked)형 CMOS 회로에 본 발명을 적용한 경우의 예이다. 일반적으로는 동작 성능의 문제로, P채널형 FET가 하층 측에 형성되는 일이 많다. 본 실시예도 하층 측을 P채널형 FET로 하고 있다.
도 18A에서, 하층은 통상의 IC 기술로 형성된 P채널형 FET이고, 부호 1801은 N형 실리콘 기판, 부호 1802는 필드 산화막, 부호 1803, 1804는 각각 소스 영역 및 드레인 영역을 나타낸다. 본 실시예에서는, 저농도 불순물 영역(드레인 영역측의 것이 LDD 영역이라고 불린다)(1805, 1806)을 설치하는 구성으로 한다.
또한, 부호 1807은 도전성을 갖는 폴리실리콘으로 된 게이트 전극이고, 그 바로 아래에는 본 발명의 특징인 불순물 영역(1808)이 배치되어 있다. 또한, 도 18A에서는 불순물 영역(1808)의 한쪽 끝이 저농도 불순물 영역(1806)의 내부에 있고, 다른쪽 끝은 LDD 영역(1805)을 넘어 드레인 영역(1804)의 내부에 있다.
상층에는 SOI 기술을 이용하여 N채널형 FET가 형성되어 있다. N채널형 FET의 활성층이 되는 단결정 실리콘 층은 공지의 웨이퍼 접합기술을 이용하는 것으로 얻어진다. 따라서, 부호 1809로 나타내어진 층간절연막은 하층의 FET를 덮는 층간절연막과, 접합하는 웨이퍼의 열산화막의 적층막으로 구성되고, 접합면(점선으로 나타냄)을 포함하고 있다.
그리고, 공지의 FET 기술을 이용하여 소스 영역(1810), 채널 형성 영역(1811), 드레인 영역(1812)을 형성한다. 여기서도 채널 형성 영역(1811)을 끼워 넣도록 저농도 불순물 영역(1813, 1814)이 배치된다. 또한, 채널 형성 영역(1811)에 대해서는 본 발명인 불순물 영역(1815)을 배치한다.
또한, 게이트 전극(1816)을 덮도록 층간절연막(1817)이 성막되고, 배선(1818, 1819, 1820)이 형성된다. 또한, 배선(1818)은 P채널형 FET의 드레인 영역(1804)과 N채널형 FET의 드레인 영역(1812)에 공통의 배선이 된다.
이상 설명한 구조로 된 도 18A에 나타내는 스택드형 CMOS 회로는 소자의 점유면적을 저감할 수 있기 때문에, VLSI나 ULSI 회로를 구성할 때에 집적도를 향상시킬 수 있다.
또한, 본 발명을 적용하는 것으로 내압 특성을 손상시킴 없이 고속동작성을 추구할 수 있으므로, 주파수 특성이 우수한 CMOS 회로를 구성하는 것이 가능하게 된다.
다음에, 도 18B에 나타내는 것은 CMOS 회로와 바이폴라(bipolar) 트랜지스터를 복합한 Bi-CMOS 회로에 본 발명을 적용한 예이다. 여기서는 하층이 바이폴라 트랜지스터이고 상층이 SOI 구조의 반도체장치로 구성되는 CMOS 회로이다.
도 18B에서, 부호 1821은 P-형 실리콘 기판이고, 부호 1822는 매립 N+ 영역, 부호 1823은 에피택셜 성장에 의해 성장된 p 웰(well)이며, 매립 N+ 영역(1822)상의 p 웰은 N형으로 도핑되어 콜렉터로서 기능하는 n 웰(1824)로 되어 있다. 또한, 부호 1825는 매립 N+ 영역(1822)으로부터의 인출 전극이 되는 Deep N+ 영역이다.또한, 부호 1826은 통상의 선택적 산화법으로 형성된 필드 산화막이다.
바이폴라 트랜지스터를 구성하는 n 웰(1824)에는 활성 베이스가 되는 p-형 영역(1827)이 먼저 형성되고, 이어서 외부 베이스가 되는 p+ 영역(1828), 에미터 영역이 되는 n+ 영역(1829)이 배치된다.
이상의 구성으로 된 바이폴라 트랜지스터의 상방에는 웨이퍼 접합 기술을 이용하여 얻어진 단결정 실리콘 층을 횔성층으로 하는 SOI 구조의 CMOS 회로가 구성되어 있다. 부호 1830으로 나타내는 층간절연막이 접합면(점선으로 나타냄)을 포함하고 있다. CMOS 회로의 상세한 설명은 실시예 1에서 충분히 설명하였으므로 여기서는 생략한다.
도 18B에서는, N채널형 FET의 불순물 영역(1831), P채널형 FET의 불순물 영역(1832) 모두, 소스 영역(1833, 1834)에는 들어가지 않고 드레인 영역(1835, 1836)에만 들어가는 배치로 한다.
그리고, 상층의 CMOS 회로와 하층의 바이폴라 트랜지스터를 배선(1837, 1838)으로 접속하여 Bi-CMOS 구조를 실현할 수 있다.
이와 같이 하여 구성되는 Bi-CMOS 회로는 바이폴라 트랜지스터의 고속동작성과 CMOS 회로의 저소비전력성을 유효하게 병용하기 위한 회로 구성이다. 또한, 본 실시예와 같이 CMOS 회로와 바이폴라 트랜지스터를 적층화하는 3차원 구조로 하는 것으로, 종래의 문제이었던 점유면적의 크기를 대폭적으로 작게 하는 것이 가능하다.
다음에, 도 19A에 나타내는 것은 SOI 기술을 이용하여 제조한 DRAM(Dynamic Random Access Memory)에 본 발명을 적용한 예이다. DRAM이라는 것은 기억하는 정보를 전하로서 콘덴서에 축적하는 형식의 메모리이다. 콘덴서에의 정보로서의 전하의 출입은 콘덴서에 직렬로 접속된 반도체장치(전계효과 트랜지스터)에 의해 제어된다. 여기서는 스택드(stacked) 커패시터형 DRAM에 대하여 설명한다.
도 19A에서, 부호 1901은 실리콘 기판, 부호 1902는 실리콘 기판(1901)과 그 위에 설치되는 용량 축적용 전극(1903)을 분리하는 절연막이다. 용량 축적용 전극(1903)의 상방에는 고(高)유전율 재료로 된 절연막(1904)을 사이에 두고 용량 전극(1905)이 설치되어 있다. 본 실시예에서는 절연막(1904)으로서 Ta2O5를 이용하지만, 그 외에도 Si3N4등을 이용할 수 있다.
이와 같은 구조에 의해 용량 축적용 전극(1903)과 용량 전극(1905) 사이에는 대용량의 커패시터가 형성된다. 도 19A에 나타내는 적층 구조에서, 하층은 완전히 용량을 축적하는 영역으로서 활용하고 있는 점이 특징이다. 그리고, 그 용량에 축적하는 전하의 출입은 SOI 기술을 이용하여 상층부에 형성된 IG-FET에 의해 이루어진다.
본 실시예에서는, 상층에 배치하는 데이터 신호 제어용 반도체장치로서, LDD 영역을 구비한 N채널형 FET를 이용하고 있다. 활성층이 되는 단결정 실리콘 층은 웨이퍼 접합 기술을 이용하여 얻어지지만, 레이저 또는 전자 빔에 의한 폴리실리콘(또는 비정질 실리콘)의 재결정화 기술을 이용하여도 좋다. 또한, 도면중의 점선으로 나타내는 것은 접합 계면이다.
단결정 실리콘 층으로 된 활성층은 소스 영역(1906), 드레인 영역(1907)으로 구성되며, 채널 형성 영역에는 본 발명의 불순물 영역(1908)기 배치되어 있다. 또한, 불순물 영역(1908)은 LDD 영역(1909)을 통과하여 드레인 영역(1907)의 내부에까지 들어가도록 설치되어 있다.
비트(bit) 선(1910)에서 보내져 온 데이터 신호는 워드(word) 선(1911)의 전압을 제어함으로써 드레인 전극(1912)에 전달된다. 그리고, 그 신호는 상층의 드레인 전극(1912)과 하층의 용량 전극(1905)을 접속하는 매립 플러그(1913)를 통하여 하층의 커패시터(용량)에 축적된다.
DRAM의 특징은 1개의 메모리를 구성하는 소자수가 IG-FET와 커패시터만으로 매우 적으므로, 고집적밀도의 대규모 메모리를 구성하는데 적합한 것이다. 또한, 제조비용도 낮게 억제되므로, 현재 가장 대량으로 사용되고 있는 회로라고 말할 수 있다.
다음으로, 본 발명을 이용하여 제조한 FET를 SRAM(Static Random Access Memory)에 적용한 예를 설명한다. 설명에는 도 19B를 이용하는 것으로 한다.
SRAM은 플립플롭 등의 쌍안정 회로를 기억소자에 이용한 메모리로서, 쌍안정 회로의 ON-OFF 혹은 OFF-ON의 2안정 상태에 대응하여 2진 정보 값(0 또는 1)을 기억하는 것이다. 전압의 공급이 있는 한 기억이 유지되는 점에서 유리하다.
기억회로는 NMOS 회로나 CMOS 회로로 구성된다. 도 19B에 나타내는 SRAM 회로는 CMOS 회로를 조합시킨 셀(cell)의 단면도이다. 또한, 맨 아래 층에 배치된 2개의 FET는 모두 P채널형 FET이며, 중간층의 2개의 FET는 모두 N채널형 FET이다. 따라서, 설명은 기본적으로 도면으로 향하여 우측의 상하 FET로 구성된 CMOS 회로를 중심으로 설명한다.
도 19B에서, N형 실리콘 기판(1914)에는 P형 웰로 된 소스 영역(1915), 드레인 영역(1916)이 형성되며, 게이트 절연막(1917)을 사이에 두고 게이트 전극(1918)이 배치된다. 도면으로 향하여 좌측에 배치되는 소자는 필드 산화막(1919)으로 분리되어 있다.
또한, 부호 1920으로 나타내는 것은 본 발명의 불순물 영역이다. 여기서는 불순물 영역이 드레인 영역(1916)에만 들어가는 배치로 하고, 소스 영역(1915)에는 불순물 영역이 들어가지 않도록 구성한다.
중간층의 N채널형 FET의 활성층은 SOI 기술의 하나인 레이저(또는 전자) 빔 재결정화법을 이용하여 형성한다. 이 기술은 평탄화된 층간절연막(1921) 상에 폴리실리콘 또는 비정질 실리콘을 형성하고, 그것을 레이저 빔이나 전자 빔 등으로 용융시켜 재결정화 시키는 것이다.
물론, 웨이퍼 접합 기술 등의 SOI 기술을 이용하여도 상관없지만, 본 실시예에서는 재결정화법을 이용함으로써 중간층의 N채널형 FET의 드레인 영역(1922)을 직접 P채널형 FET의 드레인 영역(1916)과 접속하는 구성으로 하고 있다.
상기 수단에 의해 얻어진 활성층(단결정 실리콘 층)에는 공지의 TFT 기술을 이용하여 소스 영역(1923), 드레인 영역(1922)이 설치되며, 게이트 절연막(1924)을 사이에 두고 게이트 전극(1925)이 배치되어 있다. 그 게이트 전극(1925)의 바로아래(채널 형성 영역)에는 본 발명의 불순물 영역(1926)이 드레인 영역(1922)에만 들어가는 구성으로 설치되어 있다.
N채널형 FET의 게이트 전극(1925)은 도전성을 부여하여 폴리실리콘으로 형성되지만, 게이트 전극(1925)의 형성과 동시에 동일 재료로 접속 배선(1927)을 형성한다. 이 접속 배선(1927)은 우측의 CMOS 회로의 출력신호를 좌측의 CMOS 회로의 게이트 전극(1928, 1929)으로 전달하기 위한 배선이다. 또한, 도 19B에서, 점선으로 나타낸 것은 도면상에는 기재되어 있지 않지만 접속 배선(1927)과 게이트 전극(1928, 1929)이 전기적으로 접속되어 있는 것을 나타내고 있다.
그리고, 최상층에는 전달 게이트로서 기능하는 N채널형 FET가 배치된다. 이 FET의 활성층은 웨이퍼 접합 기술을 이용하여 얻어진 단결정 실리콘 층이다. 단결정 실리콘 층은 섬 형상으로 가공된 후, 소스 영역(1930), 드레인 영역(1931), 본 발명의 불순물 영역(1932)이 형성되어 활성층이 된다.
이 전달 게이트가 되는 N채널형 FET의 드레인 영역(1931)은 접속 전극(1933)을 통하여 중간층에 설치된 접속 배선(1927)과 전기적으로 접속되어 있다. 그리고, 워드 선(1934)에 전압을 인가하는 것으로 비트 선(1935)으로부터의 데이터 신호를 CMOS 회로에 전달한다.
이상 설명한 것과 같은 구성으로 된 CMOS형 SRAM은 동작 마진(margin)이 넓고, 데이터 보유 전류가 극히 적다는 장점이 있고, 저전압의 배터리-백업용에 사용되는 일이 많다. 또한, SRAM은 고속동작이 가능하여 신뢰성이 높고 시스템에의 조립이 용이한 것 등의 특징도 있다.
이상과 같이, 본 실시예에서 설명한 Bi-CMOS 화로와 SRAM 회로 등의 반도체장치는 본 발명을 적용하는 것으로 단채널 효과를 방지하면서 미세화 할 수 있으므로 신뢰성(높은 내압 특성 등)과 고속동작 특성을 동시에 추구하는 것이 가능하게 된다. 즉, 앞으로 필요로 되는 시스템·온·칩 구상을 염두에 둔 초고집적화 회로를 실현하기 위해, 본 발명은 매우 큰 효과를 발휘하는 기술이라고 말할 수 있다.
[실시예 8]
본 실시예에서는, 본 발명을 이용한 반도체장치를 제품(전자장치)에 조립한 경우의 일례를 나타낸다. 여기서는, 노트북형 퍼스널 컴퓨터에 조립된 IC 회로를 예로서 설명한다. 설명은 도 20을 이용하여 한다
도 20에서, 부호 3001은 본체, 3002는 덮개부, 3003은 키보드, 3004는 화상표시부를 나타내며, 본체(3001)내에는 각종 집적회로(3005)가 조립되어 있다.
집적회로(3005)를 꺼내어 보면, 외부는 패키지(3011)로 덮여지고 내부의 반도체 칩은 수지 등으로 보호되어 있다. 또한, 내부의 반도체 칩은 리드(3012)에 의해 외부와 접속된다. 통상, 중심으로 하는 집적회로(IC 칩)(3005)는 겉보기에는 흑색의 패키지(3011)와 리드(3012) 밖에 보이지 않으므로 완전히 블랙박스로 되어 있다.
그 패키지(3011)로 보호된 반도체 칩을 꺼내어 보면, 예를 들어, 다음과 같은 구성으로 되어 있다. 먼저, 기판(3013) 상에는 연산부(프로세서)(3014)와 메모리부(3015)가 배치되어 있다. 또한, 부호 3016은 반도체소자와 리드(3012)를 접속하는 본딩(bonding)부이다.
연산부(3014)와 메모리부(3015)는 CMOS 회로, Bi-CMOS 회로, DRAM 회로, SRAM 회로 등, 그 외에도 각종 회로를 이용하여 구성되어 있다. 본 실시예에서 나타낸 도 20과 같은 구성은 동일 기판 상에 연산부(3014)와 메모리부(3015)가 배치되어 있는 것에 특징이 있다. 이것은 소위 시스템·온·칩(시스템 IC)이라고 불리는 구성이다.
이와 같이 연산부(3014)와 메모리부(3015)가 인접한 구성으로 하면, 연산부(3014)와 메모리부(3015) 사이에서의 데이터의 교환이 대단히 고속으로 행하여지게 되기 때문에, 동작속도가 빠른 회로를 형성하는 것이 가능하다.
또한, 원칩(one chip) 상에 필요한 회로를 모두 집적화 하는 것도 가능하므로, 제조비용을 대폭 저감하는 것도 기대할 수 있다. 또한, 배치면적을 줄임으로써 제품의 소형화를 도모할 수도 있다. 실시예 7에서 설명한 바와 같이, SOI 기술은 3차원적인 집적화 회로를 구성할 수 있으므로, 금후, 집적도는 점점 고밀도로 됨에 틀림없다.
아울러, 본 발명을 이용하면 단채널 효과를 문제로 하지 않고 IG-FET, 나아가서는 집적화 회로의 미세화를 행할 수 있으므로, 상기와 같은 원칩화를 실현하는 것으로, 반도체장치인 응용 전자장치의 소형화, 휴대화를 기대할 수 있다.
[실시예 9]
본 실시예에서는, 본 발명을 적용한 IG-FET 및 그것을 조합하여 구성되는 집적화 회로를 조립한 전자장치의 예를 나타낸다. 또한, 전술한 바와 같이 본 명세서에서는 편의상, IG-FET, 집적화 회로, 전자장치 등으로 기재하고 있지만, 기본적으로는 모두 반도체를 이용하여 제조되는 장치이므로 "반도체장치"의 범주에 포함되는 것으로 한다.
본 발명을 적용할 수 있는 반도체장치(전자장치)로서는, 일반적으로 IC 회로를 필요로 하는 반도체장치 모두가 포함된다. 따라서, 적용범위는 극히 넓고 일상의 대부분의 경우에서 사용되는 장치가 포함된다.
구체적으로는, 예를 들어, 액정 표시장치, EL 표시장치, CL 표시장치라고 하는 액티브형의 전기광학장치 및 TV 카메라, 퍼스널 컴퓨터, 자동차 네비게이션 시스템, TV 프로젝션 장치, 비디오 카메라, 휴대형 정보 단말장치 등을 들 수 있다. 휴대형 정보 단말장치로서는 휴대 전화기나 모바일 컴퓨터라고 하는 반도체장치가 포함된다. 이상에 열거한 바와 같은 반도체장치로서 대표적인 예를 도 21을 이용하여 간단히 설명한다.
도 21A는 TV 카메라로서, 본체(2001), 카메라부(2002), 표시장치(2003), 조작 스위치(2004)로 구성된다. 본 발명은 장치 내부에 조립되는 집적화 회로(2005)에 적용할 수 있다.
도 21B는 자동차 네비게이션 시스템으로서, 본체(2101), 표시장치(2102), 조작 버튼(2103), 안테나(2104)로 구성된다. 본 발명은 장치 내부에 조립되는 집적화 회로(2105)에 적용할 수 있다. 또한, 표시장치(2102)는 모니터로서 이용되지만 지도의 표시가 주된 목적이므로 해상도의 허용 범위는 비교적 넓다고 말할 수 있다.
도 21C는 휴대형 정보 단말장치(본 실시예에서는 휴대 전화기)로서, 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 버튼(2305), 안테나(2306)로 구성된다. 본 발명은 장치 내부에 조립되는 집적화 회로(2307)에 적용할 수 있다.
도 21C에 나타내는 휴대 전화기는 고주파 동작을 필요로 하는 반도체장치이므로 극히 고속의 동작 특성이 요구된다. 그래서, 본 발명을 적용하는 것으로 내압을 손상하지 않고 고속 동작하는 집적화 회로를 제조할 수 있다.
도 21D는 비디오 카메라로서, 본체(2401), 표시장치(2402), 접안부(2403), 조작 버튼(2404), 테이프 홀더(2405)로 구성된다. 본 발명은 장치 내부에 조립되는 집적화 회로(2406)에 적용할 수 있다. 표시장치(2402)에 비추어진 촬영 화상은 접안부(2403)를 통하여 실시간으로 볼 수 있으므로, 사용자는 화상을 보면서 촬영이 가능하게 된다.
이상과 같이, 본 발명의 응용범위는 극히 넓고, 반도체 집적화 회로를 갖는 각종 반도체장치(전자장치를 포함)에 대하여 적용하는 것이 가능하다.
[실시예 10]
본 발명에 의한 반도체장치의 전기적 특성은 매우 우수한 것으로서, 이것을 이용하여 구성한 집적화 회로는 높은 주파수 특성을 실현할 수 있다. 본 실시예에서는 본 발명을 이용한 반도체장치의 성능에 관한 예를 나타낸다.
본 발명을 이용하여 형성된 반도체소자 단체(單體)의 디바이스 특성(IG-FET의 전류-전압 특성)은 매우 우수한 것이 되며, N채널형 FET의 스레시홀드 전압(Vth,n)은 0.3∼3.0 V, P채널형 FET의 스레시홀드 전압(Vth,p)은 3.0∼0.3 V의 범위(대표적으로는 0∼±0.3 V의 범위)로서 필요로 하는 구동전압에 맞추어 조절할 수 있다. 또한, S값은 60∼85 mV/decade 또는 60∼70 mV/decade의 극히 우수한 서브스레시홀드 특성이 얻어진다.
또한, 실시예 1에서 설명한 바와 같은 이유에 의해 높은 이동도(1000 cm2/Vs 이상)를 얻을 수 있다. 이동도를 계산식으로 구하는 경우, 이동도는 채널 폭(W)에 반비례하므로 주의가 필요하다. 본 발명을 실시하는 경우, 채널 형성 영역에서는 불순물 영역에 의해 적지 않게 채널 폭이 좁게 되어 있으므로, 실측 채널 폭(Wpa)을 대입하지 않으면 실제의 이동도는 얻어지지 않는다.
이상과 같은 우수한 전기적 특성을 달성할 수 있는 본 발명의 반도체장치로 집적화 회로를 구성하면, 극히 양호한 주파수 특성을 얻을 수 있다. 예를 들어, 본 발명의 반도체장치를 이용하여 9단의 링 오실레이터를 구성하면, 3.3 V의 구동전압으로 2∼10 GHz의 주파수 특성을 실현할 수 있다.
또한, 예를 들어, 고주파 전자기기인 휴대 전화기 등과 같이 높은 고주파 특성을 필요로 하는 전자기기에 대해서도 본 발명은 유효하다. 휴대 전화기의 입력부 등에 이용되는 집적화 회로는 I/O 회로나 MUX/DMUX 회로 등에서 처럼 2 GHz 정도(2.4 GHz)의 주파수 특성을 필요로 하는 것이지만, 본 발명은 그와 같은 고주파 집적화 회로에 대해서도 충분히 대응할 수 있다.
[실시예 11]
본 실시예에서는, 단결정 실리콘 층(활성층)의 하지(下地)가 되는 절연층(또는 절연 기판)에 피닝을 위한 불순물 영역과 동일한 원소를 첨가하는 구성을 나타낸다. 또한, 본 실시예의 구성은 도 1 및 도 15에 나타낸 어느 구성에 대해서도 적용 가능하다.
또한, 본 실시예에서는 N형 반도체장치를 예로 하고, 상기 불순물 영역을 붕소의 첨가에 의해 형성하는 경우를 나타낸다. 물론, P형 반도체장치의 경우, 인(또는 비소)을 첨가하면 된다.
먼저, 도 22A에 나타내는 것은 채널 형성 영역을 채널 방향에 수직한 면에서 절단한 단면도이다. 즉, 동작 시에 캐리어(전자 또는 정공)는 지면(紙面)으로 향하여 수직인 방향으로 이동하게 된다.
도 22A에서 부호 11은 기판, 부호 12는 절연층(여기서는 산화막)이며, 그 위에 활성층으로서 기능하는 단결정 실리콘 층(13)이 설치되어 있다. 그리고, 단결정 실리콘 층(13)에는 국부적으로 붕소가 첨가되며, 피닝을 위한 불순물 영역(14)과 채널 형성 영역(15)이 형성되어 있다.
이때, 본 실시예의 특징은 절연층(12)의 적어도 표면 근방에 붕소가 함유되어 있다는데 있다. 이와 같은 구조의 제조방법은 SOI 구조의 제조공정에 따라 여러 가지이지만, 이하에 웨이퍼 접합 SOI의 경우에 대해서 간단히 설명한다.
웨이퍼 접합 SOI의 경우, 먼저, 열산화막을 형성한 실리콘 기판(제1 기판)과 그것을 지지하는 실리콘 기판(제2 기판)을 준비한다. 이때, 제1 기판 상에 열산화막을 형성할 때에 열산화 공정을 붕소를 함유하는 분위기에서 행한다. 이렇게 함으로써 열산화막 중에는 붕소가 첨가된다.
그리하여, 제1 기판과 제2 기판을 준비한 후, 공지의 수법에 의해 양 기판을 접합하고, 제1 기판을 뒷면 측으로부터 소정의 위치까지 에치백(연마)함으로써 SOI 구조를 얻을 수 있다.
그렇게 하여 SOI 구조가 얻어진 후, 이온 주입 등에 의해 붕소를 국부적으로 첨가하여 피닝을 위한 불순물 영역을 형성하면 도 22A에 나타내는 바와 같은 구조를 얻을 수 있다.
여기서, 도 22A의 에너지 상태를 모식적으로 나타내면 도 22B와 같이 된다. 도 22B에서, 부호 20은 에너지 장벽이 낮은 영역이며, 채널 형성 영역(15)으로서 기능하는 영역이다.
또한, 피닝을 위한 불순물 영역(14) 및 그 근방은 에너지 장벽이 높은 영역(21)을 형성한다. 또한, 부호 22로 나타내는 것은 단결정 실리콘 층(13)과 절연층(12)의 계면이다. 이와 같이, 계면(22) 근방에서 의도적으로 높은 에너지 장벽을 형성하는 점이 본 실시예의 특징이다.
실시예 1에서 설명한 바와 같이, 불순물 영역(14)은 에너지적으로 높은 장벽을 형성하고, 그 근방에도 불순물의 스며듬에 의해 높은 장벽이 형성된다. 이것은 붕소를 함유한 절연층(12)에서도 마찬가지이며, 단결정 실리콘 층(13)과 절연층(12)의 계면(22) 근방의 에너지 장벽도 당연히 높아진다.
이상에 의해, 도 22B에 나타낸 바와 같은 형상에 에너지 장벽이 높은 영역(21)이 형성되며, 그 이외의 영역, 즉, 에너지 장벽이 낮은 영역(20)을 캐리어가 이동하는 구성이 된다.
또한, 활성층의 에너지 분포를 도 22C에 나타낸다. 도 22C는 횡축에 채널 폭 방향(채널을 가로지르는 방향)에서의 거리, 종축에 상대적 에너지를 취한 에너지 분포도이다.
또한, 도 22B의 에너지 상태의 모식도와 도 22C의 에너지 분포도는 서로 대응하도록 기재되어 있다. 즉, 도 22B의 에너지 장벽이 낮은 영역(20)의 에너지 상태는 도 22C의 캐리어 이동 영역의 에너지 상태에 대응한다.
이때, 에너지 장벽이 낮은 영역(20)의 내부(특히 불순물 영역(14)으로부터 가장 먼 부분)에서는 상대적 에너지가 가장 작아진다(a에 상당한다). 또한, 불순물 영역(14) 근방 또는 계면(22) 근방(부호 21로 나타내는 영역)은 b에 상당하는 큰 상대적 에너지를 가진다.
본 발명의 경우, 상대적 에너지(a)에 대하여 상대적 에너지(b)를 3배 이상(바람직하게는 10배 이상)으로 하는 것이 바람직하다. 이와 같이 함으로써 캐리어가 영역(20)을 우선적으로 이동하는 구성이 된다.
또한, 계면(22) 근방에서는 높은 에너지 장벽이 형성되므로, 계면(22) 근방에서 이동하는 캐리어가 없어진다. 이 때문에, 하지가 되는 절연층(12)의 표면 근방에서 생기는 캐리어의 표면 산란을 막을 수 있다.
또한, 본 실시예에서는 웨이퍼 접합 SOI를 예로서 들었지만, 도 22A에 나타내는 구조까지 얻어지면 본 실시예의 효과는 얻어진다. 즉, 다른 수단으로 제조된 SOI 구조에서도 본 발명을 적용하는 것이 가능하다.
[실시예 12]
실시예 11에 나타낸 구성은 매립 채널형으로 구동하는 반도체장치에 대해서도 적용할 수 있다. 또한, 실시예 11에서는 N형 반도체장치에 적용하는 경우의 예에 대하여 나타냈지만, P형 반도체장치에 적용하는 것은 용이하다. 또한, N형 및 P형 반도체장치를 상보적으로 조합시킨 CMOS 구조에 적용할 수도 있다.
또한, 경우에 따라서는 N형 반도체장치와 P형 반도체장치가 혼재하는 기판 상에서, N형 반도체장치에만(또는 P형 반도체장치에만) 실시예 11에 나타낸 구성을 적용할 수도 있다.
또한, 본 발명을 SOI 구조의 반도체장치에 적용하고 있으므로, 종래의 벌크 실리콘 기판으로 제작한 집적화 회로보다도 10% 이상이나 빠른 동작 특성을 가지며, 70% 이하의 소비전력으로 구동할 수 있는 집적화 회로를 구성할 수 있다.
본 발명을 이용함으로써 채널 길이가 짧아진 경우에 생기는 단채널 효과를 방지하는 것이 가능하게 된다. 구체적으로는, 먼저, 드레인측 공핍층이 소스 영역과 채널 형성 영역 아래로 넓어지는 것을 채널 형성 영역에 국부적으로 형성한 불순물 영역으로 차단하여, 채널 형성 영역의 에너지(전위) 상태에 드레인 전압이 영향을 주지 않는 구성으로 한다. 이것에 의해, 펀치스루 현상이나 서브스레시홀드 특성의 열화를 방지하는 것이 가능하게 된다. 또한, 동시에 높은 드레인 내압을 실현할 수 있다.
또한, 단채널 효과의 특징의 하나인 스레시홀드 전압의 저하를 협채널 효과에 의한 스레시홀드 전압의 증가에 의해 보상할 수 있다. 이 협채널 효과는 채널형성 영역에 국부적으로 불순물 영역을 형성한다는 본 발명의 구성에 의해 인위적으로 이룰 수 있는 효과이다.
이상과 같이, 본 발명을 이용함으로써 채널 길이가 극히 짧은 디프(deep) 서브미크론 영역을 가지는 반도체장치에 있어서도 단채널 효과를 일으키지 않고 동작시킬 수 있다. 따라서, 본 발명의 반도체장치를 이용함으로써 매우 고밀도로 집적화된 집적화 회로를 구성할 수 있다.
또한, 본 발명에서는 채널 형성 영역에 에너지적으로 슬릿 형상의 레인(lane) 영역을 형성함으로써 캐리어 이동 방향을 규정하여, 캐리어끼리의 자기충돌에 의한 산란을 감소시키는 것이 가능하게 된다.
즉, 캐리어의 이동도 저하를 초래하는 윈인이 되는 불순물 산란, 격자 산란, 캐리어끼리의 자기충돌에 의한 산란이 대폭 감소되어, 이동도가 크게 향상한다. 즉, IG-FET로 대표되는 반도체장치의 성능 향상을 더 한층 기대할 수 있다.

Claims (73)

  1. 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 SOI 구조를 가지는 절연 게이트형 반도체장치로서,
    상기 채널 형성 영역이 캐리어 이동 영역과,
    상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역으로 향하여 넓어지는 공핍층을 피닝(pinning)하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지며,
    상기 불순물 영역에는 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  2. 단결정 반도체 기판과, 그 단결정 반도체 기판 상의 절연층과, 그 절연층 상의 결정 반도체와, 그 결정 반도체에 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 포함하고, 상기 소스 영역과 드레인 영역 각각이 제1 불순물을 함유하는 SOI 구조를 가지는 절연 게이트형 반도체장치로서,
    상기 채널 형성 영역이 다수의 캐리어 이동 영역과,
    상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역으로 향하여 넓어지는 공핍층을 피닝하기 위해 인위적이고 국부적으로 형성된 다수의 불순물 영역을 가지며,
    상기 불순물 영역들에는 정공(正孔)의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 제2 불순물이 첨가되어 있고,
    상기 제2 불순물이 상기 제1 불순물과 반대의 도전성을 가지는 것을 특징으로 하는 절연 게이트형 반도제장치.
  3. 절연성 기판 또는 절연층 상에 형성된 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 SOI 구조를 가지는 절연 게이트형 반도체장치로서,
    상기 채널 형성 영역이 캐리어 이동 영역과,
    전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소의 첨가에 의해 스레시홀드 전압을 소정 값으로 제어하기 위해 인위적이고 국부적으로 형성된 불순물 영역을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  4. 단결정 반도체 기판과, 그 단결정 반도체 기판 상의 절연층과, 그 절연층 상의 결정 반도체와, 그 결정 반도체에 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 그 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 포함하고, 상기 소스 영역과 드레인 영역 각각이 제1 불순물을 함유하는 SOI 구조를 가지는 절연 게이트형 반도체장치로서,
    상기 채널 형성 영역이 다수의 캐리어 이동 영역과,
    정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 제2 불순물의 첨가에 의해 스레시홀드 전압을 소정의 값으로 제어하기 위해 인위적이고 국부적으로 형성된 다수의 불순물 영역을 가지며,
    상기 제2 불순물이 상기 제1 불순물과 반대의 도전성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 불순물 원소가 상기 채널 형성 영역 내에서 국부적으로 빌트인(built-in) 전위차를 형성하기 위한 원소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  6. 제 1 항 또는 제 3 항에 있어서, 상기 불순물 원소가 13족 원소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  7. 제 6 항에 있어서, 상기 불순물 원소가 붕소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  8. 제 2 항 또는 제 4 항에 있어서, 상기 제2 불순물이 15족 원소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  9. 제 8 항에 있어서, 상기 제2 불순물이 인 또는 비소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  10. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 캐리어 이동 영역이 진성 영역 또는 실질적으로 진성인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치.
  11. 제 10 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면 근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 2 ×1018원자/cm3이하인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치.
  12. 제 10 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면 근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 1 ×1017원자/cm3이하인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치.
  13. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 채널 형성 영역의 폭을 W,상기 불순물 영역들의 총계 폭을 Wpi, 상기 불순물 영역들 사이의 영역들의 총계 폭을 Wpa라고 할 때, 상기 W, Wpi 및 Wpa의 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계가 성립되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  14. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 채널 방향에 수직인 방향으로 상기 채널 형성 영역을 절단한 적어도 하나의 단면에서, 상기 채널 형성 영역이 상기 불순물 영역에 의해 구획된 다수의 채널 형성 영역의 집합체로 실질적으로 간주되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  15. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 구동 시에 상기 채널 형성 영역에서 생기는 단채널 효과에 의해 야기되는 스레시홀드 전압의 저하가 상기 불순물 영역을 이용함으로써 얻어지는 협채널 효과에 의해 야기되는 스레시홀드 전압의 증가에 의해 보상되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  16. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 불순물 영역이 상기 결정 반도체에 발생하는 응력을 완화하는 완충 영역으로서의 기능을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  17. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 캐리어 이동 영역의 총계폭이 30∼3000 Å의 범위 내인 것을 특징으로 하는 절연 게이트형 반도체장치.
  18. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 불순물 영역이 도트 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  19. 제 1 항 내지 제 4 항 중의 한 항에 있어서, 상기 불순물 영역이 채널 방향에 대략 평행한 선형 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  20. 제 3 항 또는 제 4 항에 있어서, 상기 스레시홀드 전압이 상기 캐리어 이동 영역의 폭을 제어함으로써 제어되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  21. SOI 구조를 가지는 절연 게이트형 반도체장치의 제조방법으로서,
    절연성 기판 또는 절연층 상에 결정 반도체를 형성하는 공정,
    상기 결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정,
    상기 채널 형성 영역에 인위적이고 국부적으로 불순물 영역을 형성하는 공정, 및
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을포함하고,
    상기 채널 형성 영역은 캐리어 이동 영역과 상기 불순물 영역으로 구성되며,
    상기 불순물 영역에는 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 인위적이고 국부적으로 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  22. SOI 구조를 가지는 절연 게이트형 반도체장치의 제조방법으로서,
    절연성 기판 또는 절연층 상에 결정 반도체를 형성하는 공정,
    상기 결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정,
    상기 채널 형성 영역에 인위적이고 국부적으로 불순물 영역을 형성하는 공정, 및
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 포함하고,
    상기 채널 형성 영역은 캐리어 이동 영역과 상기 불순물 영역으로 구성되며,
    상기 불순물 영역에는 정공의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소가 인위적이고 국부적으로 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  23. 제 21 항 또는 제 22 항에 있어서, 상기 불순물 원소가 상기 채널 형성 영역내에서 국부적으로 빌트인 전위차를 형성하기 위한 원소인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  24. 제 21 항에 있어서, 상기 불순물 원소가 13족 원소인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  25. 제 24 항에 있어서, 상기 13족 원소가 붕소인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  26. 제 22 항에 있어서, 상기 불순물 원소가 15족 원소인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  27. 제 26 항에 있어서, 상기 15족 원소가 인 또는 비소인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  28. 제 21 항 또는 제 22 항에 있어서, 상기 캐리어 이동 영역이 진성 영역 또는 실질적으로 진성인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  29. 제 28 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 2 ×1018원자/cm3이하인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  30. 제 28 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면 근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 1 ×1017원자/cm3이하인 영역인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  31. 제 21 항 또는 제 22 항에 있어서, 상기 채널 형성 영역의 폭을 W, 상기 불순물 영역들의 총계 폭을 Wpi, 상기 불순물 영역들 사이의 영역들의 총계 폭을 Wpa라고 할 때, 상기 W, Wpi 및 Wpa의 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계가 성립되는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  32. 제 21 항 또는 제 22 항에 있어서, 채널 방향에 수직인 방향으로 상기 채널 형성 영역을 절단한 적어도 하나의 단면에서, 상기 채널 형성 영역이 상기 불순물 영역에 의해 구획된 다수의 채널 형성 영역의 집합체로 실질적으로 간주되는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  33. 제 21 항 또는 제 22 항에 있어서, 상기 불순물 영역이 상기 결정 반도체에 발생하는 응력을 완화하는 완충 영역으로서의 기능을 갖는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  34. 제 21 항 또는 제 22 항에 있어서, 상기 캐리어 이동 영역의 폭이 30∼3000 Å의 범위 내인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  35. 제 21 항 또는 제 22 항에 있어서, 상기 불순물 영역이 도트 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  36. 제 21 항 또는 제 22 항에 있어서, 상기 불순물 영역이 채널 방향에 평행한 선형 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  37. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서, 상기 불순물 영역 내의 불순물 농도가 1 ×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 절연 게이트형 반도체장치.
  38. 제 21 항 또는 제 22 항에 있어서, 상기 불순물 영역 내의 불순물 농도가 1×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 절연 게이트형 반도체장치의 제조방법.
  39. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서, 상기 반도체장치가, 액정 표시장치, EL 표시장치, CL 표시장치, TV 카메라, 퍼스널 컴퓨터, 자동차 네비게이션 장치, TV 프로젝션 장치, 비디오 카메라, 및 휴대 전화기와 모바일 컴퓨터를 포함한 휴대형 정보 단말장치로 이루어진 군으로부터 선택된 적어도 하나의 전자장치에 결합되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  40. 제 1 항 또는 제 3 항에 있어서, 상기 불순물 영역 내의 상기 불순물 원소의 농도가 1 ×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 절연 게이트형 반도체장치.
  41. 제 2 항 또는 제 4 항에 있어서, 상기 제2 불순물이 상기 채널 형성 영역 내에서 국부적으로 빌트인 전위차를 형성하기 위한 원소인 것을 특징으로 하는 절연 게이트형 반도체장치.
  42. 제 2 항 또는 제 4 항에 있어서, 상기 불순물 영역 내의 상기 제2 불순물의 농도가 1 ×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 절연 게이트형 반도체장치.
  43. 단결정 반도체 기판과, 그 단결정 반도체 기판 상의 절연층과, 그 절연층 상의 단결정 반도체층과, 그 단결정 반도체층에 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과, 게이트 절연막을 사이에 두고 그 채널 형성 영역 위에 형성된 게이트 전극을 포함하고, 상기 소스 영역과 드레인 영역 각각이 제1 불순물을 함유하는 SOI 구조를 가지는 절연 게이트형 반도체장치로서,
    상기 채널 형성 영역이 다수의 캐리어 이동 영역과, 제2 불순물을 각각 포함하는 다수의 불순물 영역을 가지며,
    상기 제2 불순물이 상기 제1 불순물과 반대의 도전성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  44. 제 43 항에 있어서, 상기 절연 게이트형 반도체장치가 n형 절연 게이트형 전계효과 트랜지스터이고, 상기 제1 불순물이 n형 불순물인 반면, 상기 제2 불순물은 p형 불순물인 것을 특징으로 하는 절연 게이트형 반도체장치.
  45. 제 43 항에 있어서, 상기 절연 게이트형 반도체장치가 n형 절연 게이트형 전계효과 트랜지스터이고, 상기 제1 불순물이 인을 포함하는 반면, 상기 제2 불순물은 붕소를 포함하는 것을 특징으로 하는 절연 게이트형 반도체장치.
  46. 제 43 항에 있어서, 상기 절연 게이트형 반도체장치가 p형 절연 게이트형 전계효과 트랜지스터이고, 상기 제1 불순물이 p형 불순물인 반면, 상기 제2 불순물은 n형 불순물인 것을 특징으로 하는 절연 게이트형 반도체장치.
  47. 제 43 항에 있어서, 상기 절연 게이트형 반도체장치가 p형 절연 게이트형 전계효과 트랜지스터이고, 상기 제1 불순물이 붕소를 포함하는 반면, 상기 제2 불순물은 인괴 비소로 이루어진 군으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 절연 게이트형 반도체장치.
  48. 제 43 항에 있어서, 상기 다수의 불순물 영역 내의 상기 제2 불순물의 농도가 1 ×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 절연 게이트형 반도체장치.
  49. 제 43 항에 있어서, 상기 채널 형성 영역의 폭을 W, 상기 불순물 영역들의 총계 폭을 Wpi, 상기 불순물 영역들 사이의 영역들의 총계 폭을 Wpa라고 할 때, 상기 W, Wpi 및 Wpa의 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계가 성립되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  50. 제 43 항에 있어서, 상기 다수의 캐리어 이동 영역의 총계 폭이 30∼3000 Å의 범위 내인 것을 특징으로 하는 절연 게이트형 반도체장치.
  51. 제 43 항에 있어서, 상기 다수의 불순물 영역들 각각이 도트 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  52. 제 43 항에 있어서, 상기 다수의 불순물 영역들 각각이 채널 방향에 평행한 선형 패턴을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  53. 제 43 항에 있어서, 상기 반도체장치가, 액정 표시장치, EL 표시장치, CL 표시장치, TV 카메라, 퍼스널 컴퓨터, 자동차 네비게이션 장치, TV 프로젝션 장치, 비디오 카메라, 및 휴대 전화기와 모바일 컴퓨터를 포함한 휴대형 정보 단말장치로 이루어진 군으로부터 선택된 적어도 하나의 전자장치에 결합되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  54. CMOS 회로와, 그 CMOS 회로내의 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 포함하는 집적회로에 있어서,
    상기 n채널형 전계효과 트랜지스터가, 절연 표면상에 형성된 결정 반도체와, 그 결정 반도체내의 소스 영역, 드레인 영역 및 채널 형성 영역과, 게이트 절연막과, 상기 채널 형성 영역 위에 형성된 게이트 전극을 포함하고,
    상기 채널 형성 영역이 다수의 캐리어 이동 영역과, 상기 드레인 영역으로부터 상기 채널 형성 영역 및 상기 소스 영역 쪽으로 형성되는 공핍층의 피닝을 위해 국부적으로 형성된 다수의 불순물 영역을 포함하고,
    상기 불순물 영역들 각각이, 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소를 포함하는 것을 특징으로 하는 집적회로.
  55. 메모리 회로와, 그 메모리 회로내의 전계효과 트랜지스터를 포함하는 집적회로에 있어서,
    상기 전계효과 트랜지스터가, 결정 반도체와, 그 결정 반도체내의 소스 영역, 드레인 영역 및 채널 형성 영역과, 게이트 절연막과, 상기 채널 형성 영역 위에 형성된 게이트 전극을 포함하고,
    상기 채널 형성 영역이 다수의 캐리어 이동 영역과, 상기 드레인 영역으로부터 상기 채널 형성 영역 및 상기 소스 영역 쪽으로 형성되는 공핍층의 피닝을 위해 국부적으로 형성된 다수의 불순물 영역을 포함하고,
    상기 불순물 영역들 각각이, 전자의 이동을 막는 방향으로 에너지 밴드를 시프트시키는 불순물 원소를 포함하는 것을 특징으로 하는 집적회로.
  56. 제 54 항 또는 제 55 항에 있어서, 상기 불순물 원소가 상기 채널 형성 영역 내에서 국부적으로 빌트인 전위차를 형성하기 위한 원소인 것을 특징으로 하는 집적회로.
  57. 제 54 항에 있어서, 상기 불순물 원소가 15족 원소인 것을 특징으로 하는 집적회로.
  58. 제 54 항에 있어서, 상기 캐리어 이동 영역이 진성 영역 또는 실질적으로 진성인 영역인 것을 특징으로 하는 집적회로.
  59. 제 54 항 또는 제 55 항에 있어서, 상기 채널 형성 영역의 폭을 W, 상기 불순물 영역들의 총계 폭을 Wpi, 상기 불순물 영역들 사이의 영역들의 총계 폭을 Wpa라고 할 때, 상기 W, Wpi 및 Wpa의 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계가 성립되는 것을 특징으로 하는 집적회로.
  60. 제 54 항 또는 제 55 항에 있어서, 채널 방향에 수직인 방향으로 상기 채널 형성 영역을 절단한 적어도 하나의 단면에서, 상기 채널 형성 영역이 상기 불순물 영역에 의해 구획된 다수의 채널 형성 영역의 집합체로 실질적으로 간주되는 것을 특징으로 하는 집적회로.
  61. 제 54 항 또는 제 55 항에 있어서, 구동 시에 상기 채널 형성 영역에서 생기는 단채널 효과에 의해 야기되는 스레시홀드 전압의 저하가 상기 불순물 영역을 이용함으로써 얻어지는 협채널 효과에 의해 야기되는 스레시홀드 전압의 증가에 의해 보상되는 것을 특징으로 하는 집적회로.
  62. 제 54 항 또는 제 55 항에 있어서, 상기 불순물 영역이 상기 결정 반도체에 발생하는 응력을 완화하는 완충 영역으로서의 기능을 가지는 것을 특징으로 하는 집적회로.
  63. 제 54 항 또는 제 55 항에 있어서, 상기 캐리어 이동 영역의 총계 폭이 30∼3000 Å의 범위 내인 것을 특징으로 하는 집적회로.
  64. 제 54 항 또는 제 55 항에 있어서, 상기 불순물 영역이 도트 패턴을 가지는 것을 특징으로 하는 집적회로.
  65. 제 54 항 또는 제 55 항에 있어서, 상기 불순물 영역이 채널 방향에 대략 평행한 선형 패턴을 가지는 것을 특징으로 하는 집적회로.
  66. 제 54 항 또는 제 55 항에 있어서, 상기 스레시홀드 전압이 상기 캐리어 이동 영역의 폭을 제어함으로써 제어되는 것을 특징으로 하는 집적회로.
  67. 제 54 항 또는 제 55 항에 있어서, 상기 불순물 영역 내의 상기 불순물 원소의 농도가 1 ×1017∼1 ×1020원자/cm3인 것을 특징으로 하는 집적회로.
  68. 제 54 항 또는 제 55 항에 있어서, 상기 집적회로가, 액정 표시장치, EL 표시장치, CL 표시장치, TV 카메라, 퍼스널 컴퓨터, 자동차 네비게이션 장치, TV 프로젝션 장치, 비디오 카메라, 및 휴대 전화기와 모바일 컴퓨터를 포함한 휴대형 정보 단말장치로 이루어진 군으로부터 선택된 적어도 하나의 전자장치에 결합되는 것을 특징으로 하는 집적회로.
  69. 제 55 항에 있어서, 상기 불순물 원소가 15족 원소인 것을 특징으로 하는 집적회로.
  70. 제 69 항에 있어서, 상기 불순물 원소가 인 또는 비소인 것을 특징으로 하는 집적회로.
  71. 제 55 항에 있어서, 상기 캐리어 이동 영역이 진성 영역 또는 실질적으로 진성인 영역인 것을 특징으로 하는 집적회로.
  72. 제 71 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면 근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 2 ×1018원자/cm3이하인 영역인 것을 특징으로 하는 집적회로.
  73. 제 71 항에 있어서, 상기 실질적으로 진성인 영역은, 상기 결정 반도체 표면 근방에 있어서의 상기 결정 반도체에 일 도전형을 부여하는 불순물 원소의 농도가 5 ×1015원자/cm3이하이고 산소 농도가 1 ×1017원자/cm3이하인 영역인 것을 특징으로 하는 집적회로.
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