JPH1093100A - 半導体装置およびその作製方法 - Google Patents
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Abstract
い微細な半導体装置を実現する。 【解決手段】 チャネル形成領域103に対してチャネ
ル方向と概略平行に線状パターン形状またはドットパタ
ーン形状を有する不純物領域104を形成する。この不
純物領域104がドレイン側空乏層の広がりを抑えてパ
ンチスルー現象を防止し、かつ、狭チャネル効果を起こ
して短チャネル効果によるしきい値電圧の低下を緩和す
ることが可能となる。
Description
SOI(Silicon-On-Insulator)構造を有する絶縁ゲイ
ト型半導体装置、特に絶縁ゲイト型電界効果トランジス
タ(以後、単にIG−FETと略記する)の構成および
その作製方法に関する。SOI構造を有する絶縁ゲイト
型半導体装置としてはSOS(Silicon-On-Sapphire )
基板やSIMOX(Separation-by-Implanted Oxygen)
基板などの上に形成された半導体装置を挙げることがで
きる。
0.1 μm以下)の微細素子を作製する場合において効果
を発揮する技術である。従って、本発明はIG−FET
を集積化して構成されたIC、VLSI、ULSIなど
の様々な半導体集積化回路に応用することが可能であ
る。
という言葉は「半導体を利用して活用される装置」を意
味しており、IG−FETの様な半導体素子は言うに及
ばず、半導体素子を集積化した集積化回路、さらにはそ
の集積化回路を組み込んだ電子機器までを「半導体装
置」の範疇に含めるものとする。なお、本明細書中では
説明の便宜上、必要に応じて半導体素子、集積化回路、
電子機器等の言葉を使い分けることとする。
微細化の一途を辿る傾向にあり、配線の幅も0.35〜0.1
μm以下、さらには 0.01 μm以下といったディープサ
ブミクロン領域の加工寸法が要求される様になってきて
いる。
になり、CMOS形ICの低消費電力特性が必要不可欠
な構成となりつつある。この様なCMOS形ICを微細
化するとN型FETとP型FETとの間で発生するラッ
チアップ現象が問題となるが、それを解決したのがSO
I構造のIG−FETである。
め、そこに生じる寄生容量を大幅の低減することが可能
となり、高速動作性も追及することができる。
置は次世代の高速素子として極めて注目されており、今
後、益々需要が高まると予想される。
グ則に従って進められてきており、微細化が集積化回路
の特性向上をもたらすことは一般的に知られていた。し
かしながら、サブミクロン領域の微細加工となると単純
にはスケーリング則に従わない問題が生じる様になる。
現象が代表的に知られている。短チャネル効果とは、ゲ
イト電極の線幅が短くなる、即ちチャネル形成領域が短
くなるにつれて、チャネル形成領域の電荷がゲイト電圧
だけでなく、ソース/ドレイン領域の空乏層電荷や電界
および電位分布の影響を大きく受ける様になるために引
き起こされる現象である。
SIMOX基板上に形成された従来の半導体装置であ
り、301はシリコン基板、302は酸素注入により形
成した埋め込み酸化膜層である。埋め込み酸化膜層30
2の上には結晶半導体(単結晶シリコン層)が配置され
ており、それを利用してソース領域303、ドレイン領
域304、チャネル領域305、ゲイト電極306であ
る。また、307で示される点線はドレイン電圧Vdが
小さい時に形成される空乏層を表している。
ゲイト電圧Vgのみで制御される。この場合、307で
示される様に、チャネル領域305近傍の空乏層はチャ
ネルに概略平行となり、均一な電界が形成される。
ドレイン領域304近傍の空乏層がチャネル領域30
5、ソース領域303の方へと広がり、308で示され
る実線で表される様に、ドレイン空乏層の電荷や電界が
ソース領域303、チャネル領域305近傍の空乏層へ
と影響を及ぼす様になる。即ち、オン電流が複雑な電界
分布により変化し、ゲイト電圧Vgのみで制御すること
が困難な状況となるのである。
けるチャネル形成領域周辺のエネルギー状態を図4を用
いて説明する。図4において実線で示す状態図はドレイ
ン電圧が0Vの時のソース領域401、チャネル形成領
域402、ドレイン領域403のエネルギーバンド図で
ある。
Vdが印加されると、図4において点線で示す様な状態
へと変化する。即ち、ドレイン電圧Vdにより形成され
たドレイン領域403の空乏層電荷や電界が、ソースお
よびチャネル領域401、402の空乏層電荷に影響を
与え、エネルギー(電位)状態はソース領域401から
ドレイン領域403にかけて連続的に変化する様にな
る。
体素子、例えばIG−FETに与える影響としてはしき
い値電圧(Vth)の低下やパンチスルーによる素子耐圧
の低下等の現象がよく知られている。また、パンチスル
ー現象によってドレイン電流に対するゲイト電圧の影響
が低下するとサブスレッショルド特性が悪くなることも
知られている。
FETに対してもPチャネル型FETに対しても同様に
見られる現象である。また、この低下の度合いはドレイ
ン電圧に依存するばかりでなく、基板不純物濃度、ソー
ス/ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイア
ス等の様々なパラメータに依存する。
るといった意味では望ましいことであるが、一般的には
集積回路の駆動電圧が小さくなることで周波数特性が高
くならないといったデメリットが問題となってしまう。
の空乏層がソース側の空乏層と繋がる状態を形成してソ
ース近傍の拡散電位を下げるためチャネルが形成されて
いなくてもソース/ドレイン間に電流が流れる様にな
る。これがパンチスルーと呼ばれる現象である。
ドレイン電流が飽和しなくなるためドレイン電圧の増加
に伴って大電流が流れる様になり、ソース/ドレイン間
の素子耐圧が大幅に低下することが問題となっていた。
ショルド特性の劣化とはサブスレッショルド係数(S
値)が大きくなる、即ちFETのスイッチング特性が劣
化することを意味している。ここでサブスレッショルド
特性に及ぼす短チャネル効果の影響を図5に示す。
イン電流Idの対数をとったグラフであり、201の領
域における傾き(サブスレッショルド特性)の逆数がS
値である。この図5ではチャネル長を徐々に短くした時
の特性の変化を比較しており、矢印の方向に向かってチ
ャネル長は短くなっている。
特性の傾きが小さくなる、即ちS値が大きくなる傾向に
あることが確認できる。このことは、チャネル長が短く
なるに従ってFETのスイッチング特性が劣化すること
を意味する。
る手段として様々な技術が提案されてきている。例え
ば、埋め込み酸化膜で基板と素子とを絶縁するタイプの
SOI構造(貼り合わせ技術やイオン注入技術を利用し
たもの等)では、埋め込み酸化膜の膜厚を薄くすること
が短チャネル効果の抑制に効果的であることが報告され
ている。しかし、これだけでは十分な解決までには至ら
なかった。
短いSOI構造の半導体装置は、チャネル領域における
不純物元素の存在確率が極めて小さい(1個乃至数個)
という特徴を有しており、室温でも電子の移動速度が通
常よりも速くなる現象(速度オーバーシュート効果)が
確認されている。(K.Ohuchi et al.,Jpn.J.Appl.Phys.
35, 960(1996). )。
向上させた高速半導体装置も発表されている。しかしな
がら、その様な高速半導体装置においては、前述の様な
短チャネル効果によるパンチスルー現象とそれに伴う耐
圧の劣化といった諸問題は解決されていないのが現状で
ある。
の低下を抑制するための手段としては、チャネル形成領
域全体に均一に一導電性を付与する不純物元素を添加し
て、その添加量でもってしきい値電圧を制御する方法が
採られてきた。しかし、この方法では添加した不純物が
キャリアを散乱させる原因となるのでキャリアの移動度
を低下させてしまうことが問題となっていた。
となる単結晶シリコン基板の作製方法には、極めて酸素
含有量の低いFZ法と、応力緩和および反り防止のため
にある程度の酸素を含有させたCZ法で形成されたもの
がある。通常、メモリICやロジックIC用にはCZ法
による単結晶シリコン基板が用いられる。
ン基板は酸素含有量が減少するに従って熱履歴などによ
る反り量が増加する特徴があり、逆に反り量を十分低減
しうるレベルまで酸素含有量を上げる(通常、 1〜2 ×
1018atoms/cm3 程度)と、酸素原子がキャリアの移動を
妨げてしまう様なことが起こりうる。
いては、極限まで集積化された半導体集積回路が求めら
れており、個々の半導体素子の微細化をどこまで追求で
きるかが鍵となっている。しかし、ディープサブミクロ
ン領域のファインパターンを形成する技術が開発された
としても、前述の様な短チャネル効果の問題が素子の微
細化を阻む致命的な障害となっていた。
であり、半導体素子の微細化に伴う短チャネル効果を効
果的に抑制するための技術を開示するものである。そし
て、短チャネル効果によって実現が困難であったディー
プサブミクロン領域の微細素子を形成可能とすることを
課題とする。
の構成は、絶縁性基板または絶縁層上に形成された結晶
半導体を利用して形成されたソース領域、ドレイン領域
およびチャネル形成領域と、前記チャネル形成領域上に
形成されたゲイト絶縁膜およびゲイト電極と、を少なく
とも有するSOI構造で構成される絶縁ゲイト型半導体
装置であって、前記チャネル形成領域はキャリアが移動
する領域と、前記ドレイン領域より前記チャネル形成領
域およびソース領域に向かって広がる空乏層をピニング
するために人為的かつ局部的に形成された不純物領域
と、を有し、前記不純物領域には電子の移動を妨げる方
向にエネルギーバンドをシフトさせる不純物元素が添加
されていることを特徴とする。
は絶縁層上に形成された結晶半導体を利用して形成され
たソース領域、ドレイン領域およびチャネル形成領域
と、前記チャネル形成領域上に形成されたゲイト絶縁膜
およびゲイト電極と、を少なくとも有するSOI構造で
構成される絶縁ゲイト型半導体装置であって、前記チャ
ネル形成領域はキャリアが移動する領域と、前記ドレイ
ン領域より前記チャネル形成領域およびソース領域に向
かって広がる空乏層をピニングするために人為的かつ局
部的に形成された不純物領域と、を有し、前記不純物領
域には正孔の移動を妨げる方向にエネルギーバンドをシ
フトさせる不純物元素が添加されていることを特徴とす
る。
は絶縁層上に形成された結晶半導体を利用して形成され
たソース領域、ドレイン領域およびチャネル形成領域
と、前記チャネル形成領域上に形成されたゲイト絶縁膜
およびゲイト電極と、を少なくとも有するSOI構造で
構成される絶縁ゲイト型半導体装置であって、前記チャ
ネル形成領域はキャリアが移動する領域と、不純物元素
の添加により所定のしきい値電圧に制御するために人為
的かつ局部的に形成された不純物領域と、を有し、前記
不純物領域には電子の移動を妨げる方向にエネルギーバ
ンドをシフトさせる不純物元素が添加されていることを
特徴とする。
は絶縁層上に形成された結晶半導体を利用して形成され
たソース領域、ドレイン領域およびチャネル形成領域
と、前記チャネル形成領域上に形成されたゲイト絶縁膜
およびゲイト電極と、を少なくとも有するSOI構造で
構成される絶縁ゲイト型半導体装置であって、前記チャ
ネル形成領域はキャリアが移動する領域と、不純物元素
の添加により所定のしきい値電圧に制御するために人為
的かつ局部的に形成された不純物領域と、を有し、前記
不純物領域には正孔の移動を妨げる方向にエネルギーバ
ンドをシフトさせる不純物元素が添加されていることを
特徴とする。
は絶縁層上に結晶半導体を形成する工程と、前記結晶半
導体を利用してソース領域、ドレイン領域およびチャネ
ル形成領域とを形成する工程と、前記チャネル形成領域
において人為的かつ局部的に不純物領域を形成する工程
と、前記チャネル形成領域上にゲイト絶縁膜およびゲイ
ト電極とを形成する工程と、を少なくとも有するSOI
構造で構成される絶縁ゲイト型半導体装置の作製方法に
おいて、前記チャネル形成領域はキャリアが移動する領
域と前記不純物領域とで構成され、前記不純物領域には
電子の移動を妨げる方向にエネルギーバンドをシフトさ
せる不純物元素が人為的かつ局部的に添加されているこ
とを特徴とする。
は絶縁層上に結晶半導体を形成する工程と、前記結晶半
導体を利用してソース領域、ドレイン領域およびチャネ
ル形成領域とを形成する工程と、前記チャネル形成領域
において人為的かつ局部的に不純物領域を形成する工程
と、前記チャネル形成領域上にゲイト絶縁膜およびゲイ
ト電極とを形成する工程と、を少なくとも有するSOI
構造で構成される絶縁ゲイト型半導体装置の作製方法に
おいて、前記チャネル形成領域はキャリアが移動する領
域と前記不純物領域とで構成され、前記不純物領域には
正孔の移動を妨げる方向にエネルギーバンドをシフトさ
せる不純物元素が人為的かつ局部的に添加されているこ
とを特徴とする。
て人為的かつ局部的に形成した不純物領域により、ドレ
イン領域からチャネル形成領域に向かって広がる空乏層
を効果的に抑制し、短チャネル効果によって引き起こさ
れるパンチスルー現象、サブスレッショルド特性の劣
化、耐圧の劣化などの諸問題を防止することにある。
域に不純物領域のピンを形成することに似ていることか
ら、本発明によるデバイスをピニング型半導体装置と呼
んでいる。なお、本明細書中において「ピニング」とは
「抑止」を意味しており、「ピニングする」とは「抑止
する」という意味で用いている。
不純物領域を形成し、その領域をエネルギー的な障壁と
して利用するものである。そして、不純物領域をエネル
ギー的な障壁として利用することでドレイン領域側の空
乏層がチャネル形成領域側へ広がるのをエネルギー的に
抑止し、それによってチャネル形成領域に形成される電
界がゲイト電圧のみによって制御される様にする。
を形成する不純物元素としてキャリアとなる電子または
正孔の移動を妨げる方向にエネルギーバンドをシフトさ
せる不純物元素を用いている。Nチャネル型FETにお
いて電子の移動を妨げる方向にエネルギーバンドをシフ
トさせる不純物元素としては13族の元素(代表的には
ボロン)を用い、Pチャネル型FETにおいて正孔の移
動を妨げる方向にエネルギーバンドをシフトさせる不純
物元素としては15族の元素(代表的にはリンまたは砒
素)を用いれば良い。
ネルギー障壁を形成する。例えば、Nチャネル型FET
に対してP型を付与する不純物元素であるボロン(B)
を添加した場合には、図6(A)で示す状態であったチ
ャネル形成領域のエネルギーバンドを図6(B)に示す
状態とし、フェルミレベル(Ef)をシフトさせること
で障壁ΔE(拡散電位差またはビルトイン電位差と呼ば
れる)を形成する。図6(B)の状態におけるビルトイ
ン電位差は、Nチャネル型FETの多数キャリアである
電子の移動を妨げるエネルギー障壁として機能する。
せることは結果的にチャネル形成領域のエネルギーバン
ドをシフトさせることに他ならない。また、本発明の特
徴である不純物領域は逆導電性を有し、抵抗値は低いも
ののエネルギー的には十分障壁となる。
を付与する不純物元素であるリン(P)または砒素(A
s)を添加した場合には、図6(C)に示す状態であっ
たチャネル形成領域のエネルギーバンドが図6(D)に
示す状態となる。図6(D)の状態におけるビルトイン
電位差は、Pチャネル型FETの多数キャリアである正
孔の移動を妨げるエネルギー障壁として機能する。
る領域」が真性または実質的に真性であることはSOI
構造の半導体装置に特有の注目すべき特徴である。な
お、本明細書において真性な領域とは、例えばサファイ
ア基板上にエピタキシャル成長させた単結晶シリコン層
の様な不純物元素を含有しない領域、またはN型やP型
を付与する不純物元素および炭素、窒素、酸素といった
不純物元素を意図的に添加しない領域を指している。
明細書では単結晶シリコンを代表例とする)中におい
て、意図的にN型やP型を付与する不純物元素を添加し
なくても生ずる導電型を相殺した領域、又はしきい値制
御が可能な範囲においてソースおよびドレイン領域と同
一導電型を呈する領域を指している。
半導体(結晶シリコン)表面近傍における一導電性を付
与する不純物元素(リンまたはボロン)の濃度は 5×10
15atoms/cm3 以下(好ましくは 5×1014atoms/cm3 以
下)であり、酸素濃度は 2×1018atoms/cm3 以下(好ま
しくは 1×1017atoms/cm3 以下)である。
デバイス素子として機能しうる領域を指しており、SO
I基板の単結晶シリコン層、もしくは、少なくともキャ
リアが移動する領域(反転層)を含む領域を指す。ま
た、本発明の特徴である不純物領域には不純物元素が大
量に含まれていて当然であるので、上記不純物濃度の範
囲に当てはまらないことは言うまでもない。
して単結晶シリコンを代表例とするが、この単結晶シリ
コンとは現在のIC、LSIレベルで一般的に用いられ
ている水準の単結晶シリコンは勿論のこと、さらに高水
準の単結晶シリコン(究極的には宇宙空間で作製された
様な理想状態の単結晶シリコン)もその範疇に含まれる
ものとする。
り、一つはSOS基板に代表される様に絶縁性基板上に
単結晶シリコン層を成長させた構造である。もう一つは
SIMOX基板やウェーハ接合SOIに代表される様に
単結晶シリコン基板中に絶縁層を形成させた構造であ
る。特にSIMOX基板は1986年以降SOI構造の主要
な形成技術となっている。
く、SOI基板全般に活用することができる。即ち、半
導体装置を作製する際に、どの様な方法でSOI基板を
作製するか、もしくはどの様な方法で単結晶シリコン層
を得るかは、作製者が適宜決定することができる。
れたNチャネル型の半導体装置に対して本発明を適用し
た場合について図1を用いて説明する。
Tのソース領域、ドレイン領域およびチャネル形成領域
を上面から見た時の状態の模式図である。なお、101
がソース領域、102がドレイン領域、103がチャネ
ル形成領域である。
103内に人為的かつ局部的に不純物領域104が形成
されている点である。ここでは不純物領域104を線状
パターン形状に形成した場合を例とするが、不純物領域
はドットパターン状に設けることも可能である。
(ソース−ドレイン間を結ぶ方向またはキャリアが移動
する方向)と概略平行な線状パターン形状に設けた場
合、不純物領域が側壁となってキャリアの移動を規定す
るエネルギー的なレールを構成するため、キャリア同士
の衝突による散乱の発生確率が低減されて移動度が向上
するといった利点が生まれるので望ましい。
ス、即ち不純物領域と不純物領域との間の領域をポテン
シャルスリット領域又はレーン領域と呼んでいる。
から他端に向かって(例えば、ソース領域101からド
レイン領域102に向かって)チャネル方向と概略平行
に線状パターン形状を有する不純物領域104を形成し
た場合についての説明を行う。また、添加する不純物と
してボロンを用いた場合を例とする。
キャリアである電子の移動を妨げる方向にエネルギーバ
ンドをシフトさせられた不純物領域104は、電子の移
動に対してエネルギー的に十分大きな障壁となるビルト
イン電位差を形成する。従って、不純物領域104をキ
ャリア(ここでは電子)が移動することはない。
102とチャネル形成領域103との接合部は最も電界
の変化の激しい領域であるので、この位置に不純物領域
104を配置しておくことが望ましい。また、ゲイト電
極による電界がドレイン領域102内にもおよぶ場合は
ドレイン領域102内部に渡って不純物領域104がか
かる様にすると良い。逆にソース領域101内部には不
純物領域104が入り込まない様にするのが好ましい。
1 μm以下)、さらには0.01μm以下といったディープ
サブミクロン領域の微細加工を必要とする微細素子を形
成する際に極めて効果的である。従って、チャネル形成
領域の長さ(チャネル長またはソース/ドレイン間距
離)も0.01〜0.35μmといった短いものとなるため、不
純物領域はさらに細かいパターンを切らなければならな
い。
成する際にレジストマスクを利用する場合にはレジスト
マスクに開孔を設けるパターニングは解像度の問題から
通常の露光法を用いることができない。その様な場合に
おいては、KrFやArF等のエキシマレーザーを用い
た露光法、電子(ビーム)描画法、 FIB(Focussed Ion
Beam )法等の技術を用いて行うことでディープサブミ
クロン領域の微細パターンを実現すれば良い。
為的に配列して形成されるので、図1(A)の様な配置
だけでなく、任意の様々な配置とすることが可能であ
る。
ネル形成領域/ドレイン領域の構成を有する絶縁ゲイト
型半導体装置(IG−FET)を駆動させた際に、どの
様にして短チャネル効果が抑制されるかを以下に説明す
る。
図を図1(B)に示す。105はシリコン基板、106
は埋め込み酸化膜である。不純物領域104はソース領
域101とドレイン領域102とを繋ぐ様にして形成さ
れているので、A−A’で切った断面では図1(B)の
様に不純物領域104が現れる。
図を図1(C)に示す。図1(C)はチャネル方向と垂
直にチャネル形成領域103を切断した断面を表してい
ることになる。
i,nで表され、その不純物領域間の間隔(ポテンシャル
スリット領域の幅)はwpa,mで表される。ここでn、m
はチャネル形成領域103内において、wpi,nがn番目
の不純物領域の幅であり、wpa,mがm番目のポテンシャ
ルスリット領域(キャリアの移動するパス)であること
を意味している。
であったが、次にその効果についての説明を行う。ここ
で図2(A)に示すのは、本発明のIG−FETのチャ
ネル形成領域のみに着目した模式図である。
半導体装置に対してゲイト電圧、ドレイン電圧を印加し
た場合には、図2(A)に示す様な状態でソース側空乏
層201、チャネル側空乏層202、ドレイン側空乏層
203が形成される。即ち、ドレイン側空乏層203は
不純物領域204が障壁となってソース側への広がりを
防止された形となる。なお、205は埋め込み酸化膜の
一部である。
04は図1(A)に示す様に配置されており、チャネル
方向から見ると図1(C)の様な状態で配置されてい
る。従って、チャネル形成領域103を塞ぐ格子状のフ
ィルターでドレイン側空乏層の広がりを抑えているとい
うモデルで考えれば理解しやすい。
おいては、図2(A)に示す様に空乏層が実質的に相互
に干渉することなく分断される。即ち、ソース側空乏層
201、チャネル側空乏層202が、ドレイン側空乏層
203の影響を受けないで分布することになるので、エ
ネルギー状態は図2(B)に示す状態となる。
図と異なり、チャネル領域のエネルギー状態は殆どゲイ
ト電圧による電界のみに制御されるので、チャネル領域
に対して概略平行な形状を有する。従って、短チャネル
効果特有のパンチスルー現象の様な問題がなく、ドレイ
ン耐圧の高い半導体装置を作製することができる。
おいてはドレイン電圧が高くなった状態においても空乏
層の占める体積が図3に示した様な従来のものと比べて
減少しているため、従来よりも空乏層電荷が小さく、空
乏層容量が小さい特徴がある。ここで、S値を導出する
式は次式で表される。
いて501で示される領域における傾きの逆数を表して
いることが判る。また、数3の式は近似的に次式の様に
表すことができる。
絶対温度、qは電荷量、Cd は空乏層容量、Citは界面
準位の等価容量、Coxはゲイト酸化膜容量である。従っ
て、本発明によれば空乏層容量Cd が従来よりも十分小
さくなるので、S値を85mV/decade 以下(好ましくは70
mV/decade 以下)の小さな値とすることができる、即ち
優れたサブスレッショルド特性を得ることができるので
ある。
量Cd および界面準位の等価容量Citを0に可能な限り
近づけることである。即ち、Cd =Cit=0となる理想
状態におけるS値(60mV/decade )に近づけることにあ
る。
す構造となっていることは短チャネル効果によるしきい
値電圧の低下を緩和する上で非常に重要である。なぜな
らば、図1(C)に示す構造が意図的に狭チャネル効果
を生み出すために必要な構成だからである。
コン上に形成したMOSFETで確認されている現象で
あり、チャネル幅が狭くなった時に素子を分離するフィ
ールド酸化膜のバーズビークやチャネルストッパーの不
純物拡散の影響等を受けてしきい値電圧が増加するとい
う現象である。
ル形成領域に人為的に不純物領域を形成・配置すること
で意図的に狭チャネル効果を生じさせることである。そ
して、本発明の構成は不純物領域間の距離(図1(C)
におけるwpa,mに相当する)を30〜3000Å( 好ましくは
30〜1000Å) の範囲で精密に制御することでしきい値電
圧の制御を行うという思想に基づいている。
着目すると、チャネル形成領域の幅Wは不純物領域10
4によって分断され、実質的に狭いチャネル幅wpa,mを
持つ複数のチャネル形成領域の集合体と見なすことがで
きる。
有する領域において狭チャネル効果が得られると考えら
れる。マクロ的に見ると図1(A)に示す様にチャネル
形成領域全体にこの様な狭チャネル効果が得られる領域
が存在するので、全体的にも狭チャネル効果が得られ、
しきい値電圧が増加すると考えられる。
ャネル効果によってしきい値電圧が低下したとしても、
以上の理由により狭チャネル効果によってしきい値電圧
を意図的に増加させてしきい値制御を行うことができる
ので、結果的にしきい値電圧の変化を緩和することが可
能となる。
記載する実施例でもって詳細な説明を行うこととする。
また、これより記載する実施例は、本発明の構成の一例
を示すものであり、半導体装置作製者の必要に応じて様
々な応用を実施することが可能である。
は、以下に記載する実施例以外の応用であっても、本発
明の構成をもってなしうる全ての発明をも包含するもの
と考える。
イト型電界効果トランジスタを形成する例を図7を用い
て説明する。なお、本実施例ではNチャネル型FETと
PチャネルFETとを相補的に組み合わせたCMOS回
路を形成する場合の例について説明する。
単結晶シリコン基板701を用意する。そして、 1×10
18atoms/cm2 程度のドーズ量で酸素イオンを注入し、80
0 〜1300℃の範囲内で加熱処理を行うことで埋め込み酸
化膜702を形成する。こうして、厚さ0.05〜0.5 μm
の埋め込み酸化膜702と厚さ100 〜2000Å(好ましく
は、200 〜600 Å)の単結晶シリコン層703を得る。
つは、得られた単結晶シリコン層703に含まれる不純
物元素(母体となる単結晶シリコン基板701に予め含
まれてしまうもの)は1個乃至数個程度と殆ど皆無に等
しく、極めて高純度の真性または実質的に真性な単結晶
シリコン層が得られる点である。
単結晶シリコン層703の膜厚は本実施例で示す範囲の
値に限定されるものではなく、必要に応じて適宜調節す
ることは可能である。SIMOX基板に関する詳細な説
明は、例えば、丸善株式会社,志村史夫著,半導体シリ
コン結晶工学,平成5年9月30日発行,P217以下
を参照すると良い。
基板が得られる。勿論、SIMOX基板ではなく、ウェ
ーハ貼り合わせ技術を用いて形成したSOI基板、サフ
ァイア基板の様な絶縁性基板上に単結晶シリコン層を成
長させたSOS基板、多孔質シリコンの酸化を利用した
FIPOS(Full Isolation by Porous Oxidized Sili
con )基板等、他のタイプのSOI基板を用いても構わ
ない。
理を施すことにより図示しない薄い熱酸化膜を形成し、
その上に窒化珪素膜でなるマスクパターン704、70
5を形成する。その際、マスクパターン704は後のN
チャネル型FET上に、マスクパターン705は後のP
チャネル型FET上に配置する。
温で熱酸化を行い、素子分離のためにフィールド酸化膜
706を形成する。こうして、Nチャネル型FETの活
性層となる領域707とPチャネル型FETの活性層と
なる領域708を得る。
ら、マスクパターン704、705および図示しない熱
酸化膜を除去する。そして、P(リン)を添加してNチ
ャネル型FETのソース領域709、ドレイン領域71
0を形成し、さらにB(ボロン)を添加してPチャネル
型FETのソース領域711、ドレイン領域712を形
成する。
クを用いて打ち分ければ良い。また、この際に不純物を
添加しない領域は真性または実質的に真性な領域であ
り、Nチャネル型FETのチャネル形成領域713、P
チャネル型FETのチャネル形成領域714を構成す
る。(図7(C))
は実質的に真性な領域とした場合、半導体装置の活性層
は、Nチャネル型FETを例にすると、N+ (ソース領
域)−I(チャネル形成領域)−N+ (ドレイン領域)
の様な構成となる。ここで、N+ は強いN型を示すこと
を意味しており、Iは真性または実質的に真性であるこ
とを意味している。
ス領域)−N--(チャネル形成領域)−N+ (ドレイン
領域)、P+ (ソース領域)−P--(チャネル形成領
域)−P+ (ドレイン領域)の様な構成を採ることも可
能である。なお、N--は極弱いN型を、P--は極弱いP
型を示すことを意味している。
有する反面、耐圧が低下する欠点が問題となっていた。
しかしながら、本発明を利用することで高い耐圧特性を
有する半導体装置を作製することが可能であるため、高
い移動度と高い耐圧とを同時に満たすことができる。
ら、図7(D)に示す様に、Nチャネル型FETのチャ
ネル形成領域713に対してはボロン(B)を、Pチャ
ネル型FETのチャネル形成領域714に対してはリン
(P)または砒素(As)を添加し、空乏層のストッパ
ーとなる不純物領域715、716を形成する。本実施
例では不純物元素として酸素を用い、添加する領域71
5、716はパターニングにより図示しないレジストマ
スクに開孔を設けて選択的に設計する。
微細な加工寸法で形成する必要があるため精巧なリソグ
ラフィ技術を必要とする。そのためには、電子ビームを
用いる技術(電子描画法)、イオンビームを用いる技術
(FIB 法) 、エキシマレーザーを用いる技術等を用いて
線状パターン形状の露光を行えば良い。
幅(wpa,m)は30〜3000Å( 好ましくは30〜1000Å) の
範囲内に制御する。また、全ての間隔(wpa,m)は±20
%以内(好ましくは±5 %以内)に納まる様に制御す
る。このポテンシャルスリット領域の幅(wpa,m)は狭
チャネル効果に直接的に影響を与えるので精密に制御す
ることが重要なのである。
限界である30Åという値は量子効果が起こらない限界値
として定めている。本発明ではポテンシャルスリット領
域の幅を量子効果の生じない又は現れない範囲内で制御
する様に注意している。
置された不純物領域715、716はポテンシャルスリ
ット領域の幅(wpa,m)が全て揃った状態で形成され
る。そのため、しきい値電圧のバラツキ(狭チャネル効
果のバラツキに起因する)や発熱のバラツキ(ポテンシ
ャルスリット領域を流れる電流密度のバラツキに起因す
る)を効果的に抑制することができる。
せるためには図7(D)に示す様に不純物領域715、
716をドレイン領域710、712に入り込む様に配
置することが有効である。その際、ソース領域は入り込
む様に配置してもしなくても良いが入り込まない方が好
ましい(本実施例ではチャネル形成領域の境界を明確に
するためソース領域にも不純物領域が入り込む場合を例
とする)。
ン領域間にLDD領域を設ける構成とする場合には、L
DD領域内部にまで、又はLDD領域を超えてドレイン
領域内部にまで渡って不純物領域を形成することが好ま
しい。以上の様な構成は、半導体装置の耐圧をより向上
させるために有効である。
800 〜1200℃程度の温度範囲による熱酸化処理を行い10
0 〜500 Åの熱酸化膜717、718を形成する。この
熱酸化処理により形成された薄い熱酸化膜717、71
8はそのままゲイト絶縁膜として機能する。また、活性
層/ゲイト絶縁膜界面は界面準位の少ない良好なものと
なる。
行うことも好ましい。その場合、不純物領域715、7
16とポテンシャルスリット領域との界面に偏析したN
i(ニッケル)、Cu(銅)などの重金属をゲッタリン
グ除去することができる。
等において内部に少なからず残留するものであり、キャ
リアの再結合中心となって移動度を低下させてしまう恐
れがある。従って、熱酸化工程をハロゲン雰囲気で行え
ばハロゲン元素(例えば、塩素、弗素など)による金属
元素のゲッタリング効果を期待することができる。
の上方において熱酸化膜717、718上にゲイト電極
としてポリシリコン膜719、720を形成する。ゲイ
ト電極719、720は成膜する段階で予め不純物元素
を添加しておいて導電性を持たせれば良い。こうして図
8(A)に示す状態が得られる。
極719、720を覆う様にして窒化珪素膜を3000Åの
厚さに成膜し、エッチバック法を用いてゲイト電極71
9、720の側面のみにサイドウォール721、722
を残存させる。この際、ソース/ドレイン領域のゲイト
絶縁膜は同時に除去される。
図示しないチタン膜を成膜し、加熱、レーザーアニー
ル、ランプアニールなど手段のよるシリサイド形成を行
う。この工程により、Nチャネル型FETのソース領域
709およびドレイン領域710の表面ならびにゲイト
電極719の表面にはチタンシリサイド723〜725
が形成される。
領域711およびドレイン領域712の表面ならびにゲ
イト電極720の表面にはチタンシリサイド726〜7
28が形成される。
低抵抗であるので、後に形成する配線とのオーミック接
触を確保する上で好ましい。(図8(B))
として窒化珪素膜729を成膜し、コンタクトホールを
形成してNチャネル型FETのソース電極730、Pチ
ャネル型FETのソース電極731およびN/Pチャネ
ル型FET兼用のドレイン電極732を形成する。こう
して図8(C)に示す様なCMOS構造のIG−FET
が完成する。
発明のより短チャネル効果を問題としないで微細化する
ことができるので、極めて集積度の高い集積化回路を構
成することが可能である。
G−FETを例としているが、SOI構造であるので活
性層の上面および下面にチャネルを形成するダブルゲイ
ト型FETを作製する場合にも本発明を適用できる。勿
論、パワーMOSFET、MESFET、MISFET
等に適用することもできる。
ル形成領域に線状パターン状に不純物領域を形成するこ
とに特徴があるが、線状パターンの形成にはある範囲の
条件を満たす必要がある。そのことについて、図9を用
いて以下に記載する。
の一部を示している。チャネル幅はWである。ここで、
チャネル幅Wの内、線状パターン902が占有している
幅をWpiと定義する。Wpiの値としては例えば10〜100
Åもあれば十分である。また、任意の線状パターン90
2の幅をWpi,1、Wpi,2、Wpi,3・・・Wpi,nとする
と、Wpiは次式で表される。
ャネル形成領域の端部以外の領域に、不純物領域が少な
くとも一つ形成されている必要があるのでnは1以上の
整数である。
リット領域(キャリアの移動するパス)903が占有し
ている幅をWpaと定義する。Wpaの値としては量子効果
の現れないレベル、即ち30〜3000Å(好ましくは30〜10
00Å)とする。本発明ではWpaをチャネル長(0.01〜0.
35μm)の1/3 〜1/1 程度とすることでVth,nおよびV
th,pを 0〜±0.3 Vの範囲に調節することができる。ま
た、任意のポテンシャルスリット領域903をWpa,1、
Wpa,2、Wpa,3・・・Wpa,mとすると、Wpaは次式で表
される。
以外の領域に不純物領域が少なくとも一つ形成されてい
るので、チャネル形成領域は少なくとも2分されてmは
2以上の整数となる。
かつ、n+mは3以上という関係が成り立っている。そ
して、WとWpi、WとWpaおよびWpiとWpaとの関係
は、同時に以下の条件を満たすことが望ましい。 Wpi/W=0.1 〜0.9 Wpa/W=0.1 〜0.9 Wpi/Wpa=1/9 〜9
WまたはWpi/Wが0または1であってはならないとい
う事である。例えば、Wpa/W=0(Wpi/W=1と同
義)の場合、図9(B)に示す様にチャネル形成領域を
完全に不純物領域で塞いでしまうので電流の流れるパス
が存在しない状態となる。
の場合、図9(C)に示す様にチャネル形成領域に不純
物領域が全く存在しないのでドレイン側空乏層の広がり
を抑えることができない。
Wの関係式は0.1 〜0.9 (好ましくは0.2 〜0.8 )の範
囲に収まり、また、同時にWpi/Wpa=1/9 〜9 を満た
すことが望ましい。
有する不純物領域を図1(A)に示す様に配置すること
はFETの性能を示す代表的なパラメータである移動度
の向上に対して非常に大きな意味がある。その理由につ
いて以下に説明する。
板)中のキャリアの散乱によって決まるが、シリコン基
板における散乱は格子散乱と不純物散乱とに大別され
る。格子散乱はシリコン基板中の不純物濃度が低く、比
較的高温で支配的であり、不純物散乱は不純物濃度が高
く、比較的低温で支配的である。これらが影響し合って
形成される全体的な移動度μは次式で表される。
μが、格子散乱の影響を受けた場合の移動度μl ( lは
lattice を意味する) の逆数および不純物散乱の影響を
受けた場合の移動度μi ( iはimpurityを意味する) の
逆数の和に反比例することを意味している。
ほど強くなければ音響フォノンが重要な役割を果たし、
その時の移動度μl は、次式の様に温度の-3/2乗に比例
する。従って、キャリアの有効質量(m*)と温度
(T)で決まってしまう。
式の様に温度の3/2 乗に比例し、イオン化した不純物の
濃度Ni に逆比例する。即ち、イオン化した不純物の濃
度Ni を調節することで変化させることができる。
形成領域全体に不純物を添加するチャネルドープでは不
純物散乱の影響を受けて移動度を稼ぐことができない。
しかしながら、本発明では局部的に不純物領域を形成し
ているので、ポテンシャルスリット領域(Wpaの幅を持
つ領域) には不純物が添加されない。
た不純物の濃度Ni を限りなく0に近づけることを意味
するため、移動度μi は限りなく無限大に近づいていく
ことになる。即ち、数5において1/μi の項を無視す
ることができる程度にまで不純物を減少させることを意
味するので全体の移動度μは限りなく移動度μl に近づ
いていく。
くすることで移動度μl をさらに大きくすることも理論
的には可能である。これは極低温の領域において、キャ
リア(特に電子の場合)の有効質量が結晶軸の軸方位に
依存して変化する現象を利用することで成しうる。
チャネル方向(キャリアの移動する方向)が単結晶シリ
コンの<100>軸方向と一致する様に構成した時、最
小の有効質量を得ることができる。
を有する単結晶シリコン基板1001上にソース領域1
002、チャネル形成領域1003、ドレイン領域10
04が形成されているとする。この時、チャネル方向1
005を[100]とした場合の様な時がこれに相当す
る。但し、この例は4°Kという極低温領域における結
果である。
抜けて行ける様に、チャネル方向および不純物領域70
7の軸方向(配列方向)と、結晶格子の軸方向とを概略
平行(軸方向のずれを±10°以内に収める)にさせるこ
とが望ましい。単結晶ならばシリコン原子は規則正しく
配列しているので、結晶格子の配列方向と平行に移動す
るキャリアは格子散乱の影響を殆ど受けないで済む。
の様な方向における回転軸を0°とすると、他にも90
°、180°、270°の回転軸の場合において同様の
効果を得ることができる。
キャリアはチャネル形成領域内に存在する不純物領域以
外の領域を通る。この様子を図11の模式図を用いて簡
単に説明する。
るのはチャネル形成領域である。即ち、図11(A)は
チャネル形成領域を右斜め上方から見た図である。本実
施例を実施したチャネル形成領域は、立体的には図11
(A)の様に不純物領域1102が形成されている。
キャリア(電子または正孔)の進行方向を示すものであ
る。図11(A)に示す様にチャネル形成領域1101
内には複数の不純物領域1102が配置されており、キ
ャリアはそれら不純物領域1102以外の領域を通過す
る。
101の上面から見ると図11(B)の様に見える。図
11(B)は図11(A)において、ACEFで表され
る面を見た図である。図11(B)に示される様に、キ
ャリアが不純物領域1102を避け、不純物散乱のない
領域を移動する。
に、不純物領域1102の間を通ってソース/ドレイン
間を移動する。勿論、不純物領域がドットパターン形状
に設けれている様な場合には、不純物領域を避ける様に
してジグザグに移動する場合も含まれる。
形成領域1101を側面から見た図である。なお、図1
1(C)は図11(A)において、ABCDで表される
面を見た図である。また、1103で示されるのは矢印
であり、紙面に向かって手前方向に矢先が向いているこ
とを示している。この図もキャリアが不純物領域110
2の間を移動することを示している。
域に挟まれた領域(ポテンシャルスリット領域)におけ
るエネルギー状態(電位状態)を模式的に表した分布図
は図12(A)の様になっていると考えられる。
2で示される領域は不純物領域のエネルギー状態を示し
ており、エネルギー的に高い障壁となっている。そし
て、不純物領域から離れるに従って徐々にエネルギー的
に低い領域1203となる。即ち、チャネル領域を移動
するキャリア(ここでは電子を例にとる)は1203で
示されるエネルギー状態の低い領域を優先的に移動し、
1201、1202で示されるエネルギー障壁(不純物
領域)は壁の様な役割を果たす。
(電子)のイメージを模式的に図12(B)で表す。イ
メージ的には、チャネル領域を移動するキャリア120
0は図12(B)に表す様にまるで雨樋の中を転がる球
体の様にその方向性が規定され、ソース領域からドレイ
ン領域に向かってほぼ最短距離を移動する。
分布を電気的なスリットとして捉えてポテンシャルスリ
ット領域と呼んでいる。また、図12(B)の様なモデ
ルからレーンを転がる球体をイメージしてレーン領域と
も呼ぶことがある。
形成領域には図12(A)に示した様なポテンシャルス
リット領域が複数並列に配置されて構成されているが、
1201、1202で示される領域を越えることがない
ため、隣接するポテンシャルスリット領域との間におい
てキャリアの移動は行われない。
と衝突する確率は大幅に減少するため、移動度が大幅に
向上する。即ち、本発明の構成は不純物散乱を低減する
のみならず、キャリア同士の自己衝突による散乱をも低
減することで大幅な移動度の向上を実現することができ
る。
すとされてきたエネルギー障壁(グレインバンダリーな
ど)を逆に意図的に形成して利用するという本発明の発
想は非常に新しいものである。
成領域に不純物領域を形成する手段として、不純物の偏
析作用を利用した方法をとることもできる。本実施例で
は、その様な例として熱酸化膜近傍におけるボロン
(B)およびリン(P)の偏析を利用した方法について
図13、図14を用いて説明する。
テンシャルスリット領域)に含有されていた不純物元素
(ボロンまたはリン)が不純物領域に偏析する現象を利
用した技術である。ここで、熱酸化工程により熱酸化膜
/シリコン界面近傍のボロンまたはリンの濃度がどの様
な分布を示すかを図13を用いて説明する。
オン(B、P)は酸化膜が形成されると再分布する。こ
れは、シリコン(Si)中および熱酸化膜( SiOx )中に
おいて添加イオンの溶解度と拡散速度が異なるために起
こる現象である。不純物のSi中における溶解度を [C]
Siとし、 SiOx 中における溶解度を [C] SiOxとする
時、平衡偏析係数mは次式で定義される。 m= [C] Si/ [C] SiOx
はmの値に支配される。通常、Si中における不純物の拡
散係数が十分大きいとして、m<1の場合、Si中の不純
物はSiOx 中に取り込まれる(図13(A))。また、
m>1の場合、SiO x が不純物を排斥し、その結果とし
てSi/SiOx 界面近傍の不純物濃度が増大する(図13
(B))。
度であり、リンのmの値は10程度である。従って、本実
施例における熱酸化工程後のボロンの濃度分布は図13
(A)の様になり、熱酸化膜中にボロンが取り込まれ、
不純物領域の側面(Si/SiOx界面近傍)におけるボロン
濃度は極めて微量な状態となる。また、逆に形成された
熱酸化物中には多量のボロンが含有される。
象は既に知られていたが、本発明の様にエネルギー障壁
(不純物領域)を形成するためにこの現象を利用する発
想は全く新しいものである。
素としてリンを用いた場合には熱酸化膜とシリコンとの
界面に偏析(パイルアップ)する。この現象もまた、P
チャネル型FETに不純物領域を形成する際に活用する
ことができる。
いて図14を用いて説明する。図14(A)に示すのは
SOI基板の単結晶シリコン層のみを拡大した図であ
る。1401は絶縁層であり、1402が単結晶シリコ
ン層である。SOI基板としては、SOS基板、SIM
OX基板、FIPOS基板等を用いることができる。
マレーザー法などの微細リソグラフィ技術を利用して不
純物領域を形成するためのレジストパターン1403を
チャネル形成領域上に配置する。
r(アルゴン)をイオン注入法により添加する。なお、
本実施例ではArを用いるが、He(ヘリウム)、Ne
(ネオン)等の希ガスを注入するのであっても良い。
(図14(B))
層に対してダメージを与えることにあるため、電気的に
不活性な元素を用いる。なぜならば、本実施例で開示す
る方法は、単結晶シリコンを熱酸化した際にダメージを
受けた領域が優先的に酸化される性質を利用するものだ
からである。
された領域1404は、他の領域に比べてダメージを受
けた、結晶配列の乱れた領域となる。
た後、図14(C)に示す様に、800 〜1200℃の温度範
囲で加熱処理を行う。本実施例では、1000℃60min の処
理の内、最初の30分を酸化性雰囲気で処理し、残りの時
間を窒素(N2 )90%、酸素(O2 )9%、塩化水素
(HCl)1%のハロゲン雰囲気に切り換えて処理を続
ける構成とする。
処理であり、後の30分間はハロゲン元素による金属元素
のゲッタリング効果を狙った加熱処理である。後者の加
熱処理を窒素含有量の多い雰囲気で行うのは、単結晶シ
リコン層が過剰に酸化されるのを防止するためである。
シリコン層には熱酸化膜1405が形成される。そして
同時に領域1404が優先的に酸化反応が進行して、単
結晶シリコン層内部のまで侵入した不純物領域(この場
合、酸化シリコンで成る)1406が形成される。な
お、図14(C)では不純物領域1406が下方の絶縁
層1401にまで達していないが、Arの注入条件によ
って絶縁層に達する様にする場合もあり得る。
束イオンビームを直接単結晶シリコン層に照射してダメ
ージを与えても実施することができる。
06は酸化される過程において、周囲のポテンシャルス
リット領域に含有される不純物元素を偏析させる。従っ
て、予めチャネル形成領域に対して一導電性を付与する
不純物元素を添加しておけば、不純物領域1406の内
部に偏析するか(ボロンの場合)、もしくは不純物領域
1406の側面に偏析する(リンの場合)。従って、N
チャネル型FETの作製に際しては、ボロンを酸化物中
に偏析させ、Pチャネル型FETの作製に際しては酸化
物側面にリンを偏析させることで、実施例1に示した様
な本発明の構成を得ることが可能となる。
属元素のゲッタリング効果と、リンやボロンの熱酸化膜
への偏析現象を共に利用する構成としてあるので、真性
または実質的に真性な、キャリアが移動する領域(特
に、不純物領域1406の周辺)1407には、不純物
散乱の原因や再結合中心となる不純物元素が存在しない
構成となる。
てμi が大きくなることに相当するので、全体の移動度
μは理想的にμ=μl に近づいていく。即ち、実質的に
格子散乱のみで決まる極めて大きな移動度を実現しうる
ことを示す。以上により、本実施例に従えば、極めて高
い移動度を有する半導体装置を作製することが可能とな
る。
領域に形成する不純物領域の形状をドットパターン状と
する場合の例を示す。説明は図15を用いて行う。な
お、説明の便宜上、図1と同じ符号を併用する。
おいて線状パターン形状を有する不純物領域をドットパ
ターン形状に置き換えたものである。まず、図1と異な
るのは図15(A)に示す様に不純物領域1501が配
置される点である。
断面は図15(B)に示す様になり、B−B’で切断し
た断面は図15(C)に示す様になる。
純物領域の例として円形の不純物領域を記載している
が、楕円形、正方形、長方形などであっても構わない。
場合、実施例1に示したレーン領域の様な役割はなくな
るが、キャリアの移動しうる実効チャネル面積は増加す
るので半導体装置に流せる電流量を増やすことができ
る。
は、不純物領域の形状として線状パターン形状の場合と
ドットパターン形状の場合とを最も単純な形状で説明し
た。本実施例では、不純物領域の形状の様々なバリエー
ションについて説明する。
状の他のバリエーションである。図16(A)に示す構
造は、本発明においてドレイン領域側からチャネル形成
領域側へと広がる空乏層をピニング(抑止)する効果を
より確実にし、短チャネル効果に起因するパンチスルー
現象を防止することを第一とした構造である。
1の特徴は、上面から見た場合に線状パターン形状の不
純物領域の側面に対して凹凸部1602を付与した形と
なっており、いわゆるフィッシュボーン形状となってい
ることである。即ち、側面の凹凸部1602が空乏層の
広がりを効果的に抑止するのである。
せて、よりピニング効果を確実なものとした例が図16
(B)に示す構成である。即ち、交互にかみ合ったフィ
ッシュボーン形状とすることで空乏層に対する対向面積
を増やし、空乏層の広がりを効果的に防止することがで
きる。
凸部(フィッシュボーンの骨に相当する部分)が、隣の
不純物領域の凹凸部と交互に重なり合う様に形成するこ
とが望ましい(1603で示される領域)。
1604で示される破線の沿って移動するため移動距離
が長くなることを避けられない。そして、移動距離が長
くなるということは、その分キャリアの散乱確率が増加
して移動度を低下させる要因となりかねない。
細な半導体装置においては、チャネル形成領域が真性ま
たは実質的に真性である以上、多少移動距離が長くなっ
ても不純物散乱の影響は大きく変化しないと考えられ
る。それよりも微細化にともなう短チャネル効果(特に
パンチスルー現象)の影響を抑制することの方が重要で
あると言える。
合、隣接する凹凸部同士の間の距離(図中、Lpaで表さ
れる距離)も制御が必要である。即ち、ピニング効果を
高めるためには距離Lpaを短くし、移動度向上に重きを
置くなら距離Lpaを長くすることが好ましい。本発明で
は距離Lpaを70〜3000Å(好ましくは100 〜1000Å)の
範囲で制御する。
合、不純物領域以外のキャリアが移動する領域(ポテン
シャルスリット領域)1605の幅および長さがキャリ
アの移動度に影響する。
ドットパターン状の不純物領域を形成する場合において
も様々なバリエーションを採りうる。例えば、図16
(C)に示す様に不純物領域1606が交互に配置され
た構成とすることができる。
1606間の隙間を隣接する列で補う構成となるので、
空乏層の広がりを抑止する効果が強くなる。また、この
場合もキャリアの移動経路は破線1607で示す様にな
るが、前述の様に素子が微細になればさほど問題とはな
らない。
ターン形状の不純物領域1608をチャネル方向と垂直
な楕円形または長方形とすることもできる。図16
(D)に示す構成は空乏層の抑止を最重点課題とした時
に有効な構成であると言える。
ンチスルー現象を効果的に防止するためには、不純物領
域の形状を工夫すれば良い。不純物領域は人為的に形成
されるので形状も作製者の自由に設計できる。
〜図16(D)に示した形状は、チャネル長が0.1 μm
以下といった様な極めて微細な半導体装置を形成する場
合に効果的である。なぜならば、その様な微細素子とな
るとパンチスルー現象による耐圧の低下が致命的な問題
となるため、移動度の向上よりも耐圧の向上に重きを置
くべきだからである。
物領域を形成する際に実施例4とは異なる工夫を施した
例を示す。本実施例の説明は図17を用いて行なう。
01の幅(Wpi)をソース領域1702近傍とドレイン
領域1703近傍とで変化させた例である。具体的に
は、ドレイン領域1703近傍に近づくに従い、徐々に
Wpiが増加していく様な構成とする。
ネル効果に伴うパンチスルー現象の原因となるドレイン
領域側の空乏層の広がりを効果的に抑制することができ
る。また、ソース領域側においてはポテンシャルスリッ
ト領域1704の幅(Wpa)が十分に広いのでキャリア
の移動がスムーズに行なわれる。
以外に限らず、例えば図17(B)の様にフィッシュボ
ーン形状を有する不純物領域1705の凹凸部1706
の長さを、ドレイン領域1707に近づくにつれて長く
する様な構成としても達成することができる。
領域1708近傍において不純物領域1609を構成す
る不純物元素の濃度を高くする構成とすることも可能で
ある。この場合、図17(C)に示す様に、上面から見
た場合にはソース領域1710からドレイン領域170
8に渡って不純物領域1709が形成されている。
純物元素の濃度は、ソース領域1710近傍における濃
度よりもドレイン領域1708近傍における濃度の方が
高い構成とすることができる。(図17(D))
内の不純物元素濃度の変化を表したグラフであり、横軸
は距離、縦軸は濃度を表している。図17(D)に示し
た様に、ソース領域1711近傍の濃度プロファイルと
ドレイン領域1712近傍の濃度プロファイルを異なる
様にするには、不純物領域1709を形成する際に添加
する不純物元素の濃度を調節すれば良い。
17(D)に示す様な形状にこだわる必要はなく、作製
者の必要に応じて適宜不純物添加工程を調節して濃度プ
ロファイルを決定すれば良い。
ソース領域およびドレイン領域の位置が特定されている
場合において有効であり、例えば液晶表示装置の画素を
駆動する半導体装置の様にソース/ドレインが充放電に
応じて逆転する様な場合には必ずしも有効とは言えな
い。液晶表示装置に用いる場合には、周辺駆動回路を構
成するインバータ回路などの様にソース/ドレインが特
定される用途に用いるべきであると言える。
てチャネル方向に概略平行な線状パターン形状を有する
構成とする例を示したが、本実施例の構成をドットパタ
ーン形状に不純物領域に適用することは容易である。従
って、本実施例は一例を示すのみであって、他の様々な
考えうる例は作製者の必要に応じて適宜なされるもので
あると考える。
領域に対して人為的かつ局部的に不純物領域を設ける点
にあるが、チャネル形成領域に局部的に添加された不純
物元素(炭素、窒素、酸素から選ばれた一種または複数
種類の元素)は、水素アニール処理を施した低酸素シリ
コン基板を用いる場合に有効な効果を示す。
構成する半導体装置(サイリスタを除く)はCZ法で形
成されたシリコン基板を用いており、応力緩和のために
所定量の酸素がシリコン基板中に含まれている。しか
し、最近ではの酸化膜耐圧の向上、微小欠陥の低減の要
求が強まり、水素雰囲気でのアニールによって表面層5
μm位までの酸素濃度を 1×1017atoms/cm3 以下にまで
下げた基板が多く用いられている。
リコン基板は基板表面層が応力に対して非常に脆くなっ
てしまい、半導体装置の製造プロセスの過程でクラック
や反りが発生する原因ともなってしまう可能性がある。
たシリコン基板を用いるとチャネル形成領域に形成され
た不純物領域に応力が集中する様になるので、不純物領
域が結晶半導体に発生する応力を緩和する緩衝領域とし
ての機能を有することになる。
るという効果は、本発明における不純物領域の特筆すべ
き効果の一つである。なお、この効果は不純物元素とし
て酸素を用いた場合において特に顕著である。
を用いて半導体装置を作製する際に製造プロセス過程に
おいて発生する応力による影響を緩和することができる
ので、製造歩留りが大幅に向上する。
の向上、微小欠陥の低減の効果以外に、キャリアの不純
物散乱の影響が低減するといった効果も期待できる。即
ち、酸素を低減することはポテンシャルスリット領域を
より真性または実質的に真性な領域に近づけることを意
味しているので、キャリアの移動度を極めて高いものと
しうる。
した半導体装置(半導体素子)で構成される集積化回路
(本明細書では半導体装置の範疇に含まれる)につい
て、いくつかの例を挙げて説明する。説明には図18お
よび図19を用いる。
ETとPチャネル型FETとを二階建てに積層して構成
したスタックト型CMOS回路に本発明を適用した場合
の例である。一般的には動作性能の問題からPチャネル
型FETが下層側に形成されることが多い。本実施例も
下層側をPチャネル型FETとしている。
技術で形成されたPチャネル型FETであり、1801
はN型シリコン基板、1802はフィールド酸化膜、1
803、1804はそれぞれソース領域およびドレイン
領域である。本実施例では、低濃度不純物領域(ドレイ
ン領域側はLDD領域と呼ばれる)1805、1806
を設ける構成とする。
コンでなるゲイト電極であり、その直下には本発明の特
徴である不純物領域1808が配置されている。なお、
図18(A)では不純物領域1808の一端は低濃度不
純物領域1806の内部にあり、他端はLDD領域18
05を超えてドレイン領域1804の内部にある。
FETが形成されている。Nチャネル型FETの活性層
となる単結晶シリコン層は公知のウェハーの貼り合わせ
技術を利用することで得られる。従って、1809で示
される層間絶縁膜は下層のFETを覆う層間絶縁膜と、
接合するウェハーの熱酸膜との積層膜で構成され、接合
面(点線で示される)を含んでいる。
領域1810、チャネル形成領域1811、ドレイン領
域1812を形成する。ここでもチャネル形成領域18
11を挟み込む様に低濃度不純物領域1813、181
4が配置される。また、チャネル形成領域1811対し
ては本発明である不純物領域1815を配置する。
絶縁膜1817が成膜され、配線1818、1819、
1820が形成される。なお、配線1818はPチャネ
ル型FETのドレイン領域1804とNチャネル型FE
Tのドレイン領域1812とに共通の配線となる。
すスタックト型CMOS回路は素子の占有面積を低減す
ることができるため、VLSIやULSI回路を構成す
る際に集積度を向上させることができる。
ることなく高速動作性を追及することができるので、周
波数特性の優れたCMOS回路を構成することが可能と
なる。
回路とバイポーラトランジスタとを複合したBi−CM
OS回路に本発明を適用した例である。ここでは、下層
がバイポーラトランジスタであり、上層がSOI構造の
半導体装置で構成されるCMOS回路である。
リコン基板であり、1822は埋め込みN+ 領域、18
23はエピタキシャル成長により形成されたpウェルで
あり、埋め込みN+ 領域1822上のpウェルはN型に
ドーピングされてコレクタとして機能するnウェル18
24となっている。また、1825は埋め込みN+ 領域
1822からの取り出し電極となるDeepN+ 領域であ
る。また、1826は通常の選択酸化法で形成されたフ
ィールド酸化膜である。
ル1824には活性ベースとなるp- 領域1827がま
ず形成され、次いで外部ベースとなるp+ 領域182
8、エミッタ領域となるn+ 領域1829が配置され
る。
の上方にはウェハー貼り合わせ技術を用いて得られた単
結晶シリコン層を活性層とする、SOI構造のCMOS
回路が構成されている。1830で示される層間絶縁膜
が接合面(点線で示される)を含んでいる。ここでは、
CMOS回路の詳細な説明は実施例1で十分に述べたの
でここでは省略する。
不純物領域1831、Pチャネル型FETの不純物領域
1832共に、ソース領域1833、1834には入り
込まず、ドレイン領域1835、1836のみに入り込
む様な配置とする。
ポーラトランジスタとを配線1837、1838で接続
してBi−CMOS構造を実現することができる。
路はバイポーラトランジスタの高速動作性とCMOS回
路の低消費電力性を有効に併用するための回路構成であ
る。また、本実施例の様に、CMOS回路とバイポーラ
トランジスタを積層化する三次元構造とすることで、従
来の問題であった占有面積の大きさを大幅に小さくする
ことが可能である。
術を用いて作製したDRAM(Dynamic Rondom Access
Memory)に本発明を適用した例である。DRAMとは記
憶する情報を電荷としてコンデンサに蓄える形式のメモ
リである。コンデンサへの情報としての電荷の出し入れ
は、コンデンサに直列に接続された半導体装置(電界効
果トランジスタ)によって制御される。ここでは、スタ
ックトキャパシタ型のDRAMについて説明する。
ン基板、1902は、シリコン基板1901とその上に
設けられる容量蓄積用電極1903とを分離する絶縁膜
である。容量蓄積用電極1903の上方には高誘電率材
料でなる絶縁膜1904を介して容量電極1905が設
けられている。本実施例では絶縁膜1904としてTa2
O5 を用いるが、他にもSi3N4 などを用いることがで
きる。
903と容量電極1905との間には大容量のキャパシ
タが形成される。図19(A)に示す積層構造におい
て、下層は完全に容量を蓄積する領域として活用してい
る点が特徴である。そして、その容量に蓄積する電荷の
出し入れはSOI技術を用いて上層部に形成されたIG
−FETによって成される。
御用に半導体装置として、LDD領域を設けたNチャネ
ル型FETを用いている。活性層となる単結晶シリコン
層はウェハー貼り合わせ技術を用いて得られるが、レー
ザー又は電子ビームによるポリシリコン(又はアモルフ
ァスシリコン)の再結晶化技術を用いても良い。なお、
図中の点線で示されるのは貼り合わせの接合界面であ
る。
域1906、ドレイン領域1907で構成され、チャネ
ル形成領域には本発明の不純物領域1908が配置され
ている。なお、不純物領域1908はLDD領域190
9を突き抜けてドレイン領域1907の内部にまで入り
込む様にして設けられている。
号は、ワード線1911の電圧を制御することでドレイ
ン電極1912に伝えられる。そして、その信号は上層
のドレイン電極1912と下層の容量電極1905とを
接続する埋め込みプラグ1913を介して下層にキャパ
シタ(容量)に蓄積される。
素子数がIG−FETとキャパシタだけで非常に少ない
ので、高集積密度の大規模メモリを構成するのに適して
いることである。また、製造コストも低く抑えられるの
で、現在最も大量に使用されている回路であると言え
る。
SRAM(Static Rondom Access Memory )に適用した
例について説明する。説明には図19(B)を用いるこ
ととする。
路を記憶素子に用いたメモリであって、双安定回路のO
N−OFFあるいはOFF−ONの2安定状態に対応し
て2進情報値(0または1)を記憶するものである。電
源の供給がある限り記憶が保持される点で有利である。
構成される。図19(B)に示すSRAMの回路はCM
OS回路を組み合わせたセルの断面図である。なお、最
下層に配置された2つのFETはどちらもPチャネル型
FETであり、中層の2つのFETはどちらもNチャネ
ル型FETである。従って、説明は基本的に図面に向か
って右側の上下FETで構成されたCMOS回路を中心
に説明する。
1914にはP型ウェルでなるソース領域1915ドレ
イン領域1916が形成され、ゲイト絶縁膜1917を
介してゲイト電極1918が配置される。図面に向かっ
て左右に配置される素子はフィールド酸化膜1919で
分離されている。
純物領域である。ここではドレイン領域にのみ入り込む
様な配置とし、ソース領域には不純物領域が入り込まな
い様に構成する。
I技術の一つであるレーザー(又は電子)ビーム再結晶
化法を用いて形成する。この技術は、平坦化された層間
絶縁膜1921上にポリシリコン又はアモルファスシリ
コンを形成して、それをレーザービームや電子ビーム等
で溶融させて再結晶化させるものである。
技術を用いても構わないのであるが、本実施例では再結
晶化法を用いることで、中層のNチャネル型FETのド
レイン領域1922を直接Pチャネル型FETのドレイ
ン領域1916と接続する構成としている。
シリコン層)には公知のTFT技術を用いてソース領域
1923ドレイン領域1922が設けられ、ゲイト絶縁
膜1924を介してゲイト電極1925が配置されてい
る。そのゲイト電極1925の直下(チャネル形成領
域)には本発明の不純物領域1926がドレイン領域1
922のみに入り込む様な構成で設けられている。
は導電性を付与してポリシコンで形成されるが、ゲイト
電極1925の形成と同時に同じ材料で接続配線192
7を形成する。この接続配線1927は右側のCMOS
回路の出力信号を、左側のCMOS回路のゲイト電極1
928、1929へと伝えるための配線である。なお、
図19(B)において、点線で示したのは図面上では記
載されないが接続配線1927と各ゲイト電極192
8、1929とが電気的に接続されていることを示して
いる。
して機能するNチャネル型FETが配置される。このF
ETの活性層はウェハー貼り合わせ技術を用いて得られ
た単結晶シリコン層である。単結晶シリコン層は島状に
加工された後、ソース領域1930、ドレイン領域19
31、本発明の不純物領域1932を形成されて活性層
となる。
型FETのドレイン領域1931は接続電極1933を
介して中層に設けられた接続配線1927と電気的に接
続されている。そして、ワード線1934に電圧を印加
することでビット線1935からのデータ信号をCMO
S回路へと伝達する。
RAMは動作マージンが広い、データ保持電流が極めて
少ないといった長所があり、低電圧のバッテリーバック
アップ用に用いられることが多い。また、SRAMは、
高速動作が可能で、信頼性が高くシステムへの組む込み
が容易なことなどの特徴もある。
MOS回路やSRAM回路等の半導体装置は、本発明を
適用することで短チャネル効果を防止しつつ微細化する
ことができるので、信頼性(高耐圧特性等)と高速動作
特性を同時に追及することが可能となる。即ち、この先
必要となるシステム・オン・チップ構想を念頭に置いた
超高集積化回路を実現するために、本発明は絶大な効果
を発揮する技術であると言える。
した半導体装置を製品(電子機器)に組み込んだ場合の
一例を示す。ここでは、ノート型パソコンに組み込まれ
たIC回路を例にとって説明する。説明は図20を用い
て行う。
2はフタ部、3003はキーボード、3004は画像表
示部であり、本体3001内には様々な集積回路300
5が組み込まれている。
部はパッケージ3011で覆われて内部の半導体チップ
は樹脂等で保護されている。また、内部の半導体チップ
はリード3012によって外部と接続される。通常、目
にする集積回路(ICチップ)3005は、外目には黒
色のパッケージ3011とリード3012しか見えない
ので完全にブラックボックスとなっている。
体チップを取り出して見ると、例えば次の様な構成とな
っている。まず、基板3013上には演算部(プロセッ
サー)3014とメモリ部3015が配置されている。
なお、3016は半導体素子とリード3012とを接続
するボンディング部である。
OS回路、Bi−CMOS回路、DRAM回路、SRA
M回路など、他にも様々な回路を用いて構成されてい
る。本実施例で示した図20の様な構成は、同一基板上
に演算部3014とメモリ部3015が配置されている
ことに特徴がある。これは、いわゆるシステム・オン・
チップ(システムIC)と呼ばれる構想である。
5とが隣接した構成とすると、演算部3014とメモリ
部3015との間のデータのやりとりが非常に高速で行
われる様になるため、動作速度の速い回路を形成するこ
とが可能となる。
積化することも可能であるので、製造コストを大幅に低
減することも期待できる。さらには、配置面積を減らす
ことで製品の小型化を図ることもできる。実施例7で説
明した様に、SOI技術は三次元的な集積化回路を構成
することができるので、今後、集積度は益々高密度とな
るに違いない。
果を問題とせずにIG−FET、さらには集積化回路の
微細化を行うことができるので、上記の様なワンチップ
化を実現することで半導体装置である応用電子機器のさ
らなる小型化、携帯化が期待できる。
したIG−FETおよびそれを組み合わせて構成される
集積化回路を組み込んだ電子機器の例を示す。なお、前
述の様に本明細書中では便宜上、IG−FET、集積化
回路、電子機器等と記載しているが、基本的には全て半
導体を利用して作製される装置であるので「半導体装
置」の範疇に含まれているものとする。
器)としては、一般的にIC回路を必要とする半導体装
置全てが含まれる。従って、適用範囲は極めて広く日常
の殆どの場面で使用される装置が含まれる。
示装置、CL表示装置といったアクティブタイプの電気
光学装置およびTVカメラ、パーソナルコンピュータ、
カーナビゲーション、TVプロジェクション、ビデオカ
メラ、携帯情報端末機器等が挙げられる。携帯情報端末
機器としては、携帯電話やモバイル(モービル)コンピ
ュータといった半導体装置が含まれる。以上に挙げた様
な半導体装置として代表的な例を図21を用いて簡単に
説明する。
001、カメラ部2002、表示装置2003、操作ス
イッチ2004で構成される。本発明は装置内部に組み
込まれる集積化回路2005に適用することができる。
り、本体2101、表示装置2102、操作ボタン21
03、アンテナ2104で構成される。本発明は装置内
部に組み込まれる集積化回路2105に適用することが
できる。なお、表示装置2102はモニターとして利用
されるが、地図の表示が主な目的なので解像度の許容範
囲は比較的広いと言える。
例では携帯電話)であり、本体2301、音声出力部2
302、音声入力部2303、表示装置2304、操作
ボタン2305、アンテナ2306で構成される。本発
明は装置内部に組み込まれる集積化回路2307に適用
することができる。
動作を必要とする半導体装置であるので、極めて高速な
動作特性を要求される。そこで本発明を適用することで
耐圧を損ねることなく高速動作する集積化回路を組み込
むことができる。
2401、表示装置2402、接眼部2403、操作ボ
タン2404、テープホルダー2405で構成される。
本発明は装置内部に組み込まれる集積化回路2406に
適用することができる。表示装置2402に映し出され
た撮影画像は接眼部2403を通してリアルタイムに見
ることができるので、使用者は画像を見ながらの撮影が
可能となる。
く、半導体集積化回路を有する様々な半導体装置(電子
機器を含む)に対して適用することが可能である。
電気特性は非常に優れたものであり、これを用いて構成
した集積化回路は高い周波数特性を実現しうる。本実施
例では、本発明を利用した半導体装置の性能に関する例
を示す。
体のデバイス特性(IG−FETの電流−電圧特性)は
非常に優れたものとなり、Nチャネル型FETのしきい
値電圧Vth,nは-0.3〜3.0 V、Pチャネル型FETのし
きい値電圧Vth,pは-3.0〜0.3 Vの範囲(代表的には 0
〜±0.3 Vの範囲)で必要とする駆動電圧に合わせて調
節できる。また、S値は60〜85mV/decade 、ともすれば
60〜70mV/decade の極めて優れたサブスレッショルド特
性が得られる。
高い移動度(1000cm2/Vs以上)を得ることができる。移
動度を計算式で求める場合、移動度はチャネル幅Wに反
比例するので注意が必要である。本発明を実施する場
合、チャネル形成領域においては不純物領域によって少
なからずチャネル幅が狭くなっているので、実測チャネ
ル幅Wpaを代入しなければ実際の移動度は得られない。
明の半導体装置で集積化回路を構成すると、極めて良好
な周波数特性を得ることができる。例えば、本発明の半
導体装置を用いて9段のリングオシレータを構成する
と、3.3 Vの駆動電圧で2〜10GHzの周波数特性を
実現しうる。
電話などの様に高い周波数特性を必要とする電子機器に
対しても本発明は有効である。携帯電話の入力部等に用
いられる集積化回路は、I/O 回路やMUX/DMUX回路等に様
に2GHz程度(2.4 GHz)の周波数特性を必要とす
るのであるが、本発明はその様な高周波集積化回路に対
しても十分に対応することができる。
適用しているので、従来のバルクシリコン基板に作製し
た集積化回路よりも、10%以上も速い動作特性を有
し、70%以下の消費電力で駆動しうる集積化回路を構
成できる。
くなった場合に生じる短チャネル効果を防止することが
可能となる。具体的には、まずドレイン側空乏層がソー
ス領域やチャネル形成領域下に広がるのを、チャネル形
成領域に局部的に形成した不純物領域で遮り、チャネル
形成領域のエネルギー(電位)状態にドレイン電圧が影
響しない構成とする。これによりパンチスルー現象やサ
ブスレッショルド特性の劣化を防止することが可能とな
る。また、同時に高いドレイン耐圧を実現することがで
きる。
しきい値電圧の低下を狭チャネル効果によるしきい値電
圧の増加によって抑制することができる。この狭チャネ
ル効果は、チャネル形成領域に局部的に不純物領域を形
成するという本発明の構成によって人為的に成しうる効
果である。
ネル長の極めて短いディープサブミクロン領域における
半導体装置においても、短チャネル効果を引き起こすこ
となく動作させることができる。従って、本発明の半導
体装置を利用することで非常に高密度に集積化された集
積化回路を構成することができる。
ルギー的にスリット状のレーン領域を形成することでキ
ャリアの移動方向を規定し、キャリア同士の自己衝突に
よる散乱を低減することが可能である。
なる不純物散乱、格子散乱、キャリア同士の自己衝突に
よる散乱が大幅に低減され、移動度が大きく向上する。
即ち、IG−FETに代表される半導体装置のより一層
の性能向上が望める。
す図。
の図。
す図。
工程を示す図。
工程を示す図。
ための図。
す図。
Claims (36)
- 【請求項1】絶縁性基板または絶縁層上に形成された結
晶半導体を利用して形成されたソース領域、ドレイン領
域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドレイン領域より前記チャネル形成領域およびソー
ス領域に向かって広がる空乏層をピニングするために人
為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域には電子の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が添加されているこ
とを特徴とする絶縁ゲイト型半導体装置。 - 【請求項2】絶縁性基板または絶縁層上に形成された結
晶半導体を利用して形成されたソース領域、ドレイン領
域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドレイン領域より前記チャネル形成領域およびソー
ス領域に向かって広がる空乏層をピニングするために人
為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域には正孔の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が添加されているこ
とを特徴とする絶縁ゲイト型半導体装置。 - 【請求項3】絶縁性基板または絶縁層上に形成された結
晶半導体を利用して形成されたソース領域、ドレイン領
域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
ために人為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域には電子の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が添加されているこ
とを特徴とする絶縁ゲイト型半導体装置。 - 【請求項4】絶縁性基板または絶縁層上に形成された結
晶半導体を利用して形成されたソース領域、ドレイン領
域およびチャネル形成領域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
ために人為的かつ局部的に形成された不純物領域と、 を有し、 前記不純物領域には正孔の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が添加されているこ
とを特徴とする絶縁ゲイト型半導体装置。 - 【請求項5】請求項1乃至請求項4において、前記不純
物元素とは前記チャネル形成領域内において局部的にビ
ルトイン電位差を形成するための元素であることを特徴
とする絶縁ゲイト型半導体装置。 - 【請求項6】請求項1または請求項3において、前記不
純物元素とは13族の元素であることを特徴とする絶縁
ゲイト型半導体装置。 - 【請求項7】請求項6において、前記13族の元素とは
ボロンであることを特徴とする絶縁ゲイト型半導体装
置。 - 【請求項8】請求項2または請求項4において、前記不
純物元素とは15族の元素であることを特徴とする絶縁
ゲイト型半導体装置。 - 【請求項9】請求項8において、前記15族の元素とは
リンまたは砒素であることを特徴とする絶縁ゲイト型半
導体装置。 - 【請求項10】請求項1乃至請求項4において、前記キ
ャリアが移動する領域は真性または実質的に真性な領域
であることを特徴とする半導体装置。 - 【請求項11】請求項10において、実質的に真性な領
域であるとは前記結晶半導体表面近傍における一導電性
を付与する不純物元素の濃度が 5×1015atoms/cm3 以下
であり、酸素濃度が 2×1018atoms/cm3 以下であること
を特徴とする半導体装置。 - 【請求項12】請求項10において、実質的に真性な領
域であるとは前記結晶半導体表面近傍における一導電性
を付与する不純物元素の濃度が 5×1015atoms/cm3 以下
であり、酸素濃度が 1×1017atoms/cm3 以下であること
を特徴とする半導体装置。 - 【請求項13】請求項1乃至請求項4において、前記チ
ャネル形成領域の幅Wに対して前記不純物領域および前
記不純物領域間の幅が占有する割合をそれぞれWpi、W
paとする時、前記W、WpiおよびWpaとの間には、Wpi
/W=0.1 〜0.9 、Wpa/W=0.1 〜0.9 、Wpi/Wpa
=1/9 〜9 の関係式が成り立つことを特徴とする絶縁ゲ
イト型半導体装置。 - 【請求項14】請求項1乃至請求項4において、前記チ
ャネル形成領域のチャネル方向に垂直な少なくとも一断
面は、実質的に前記不純物領域により区切られた複数の
チャネル形成領域の集合体と見なせることを特徴とする
絶縁ゲイト型半導体装置。 - 【請求項15】請求項1乃至請求項4において、前記チ
ャネル形成領域において駆動時に生じる短チャネル効果
に伴うしきい値電圧の低下は、前記不純物領域を利用す
ることで得られる狭チャネル効果に伴うしきい値電圧の
増加により緩和されることを特徴とする絶縁ゲイト型半
導体装置。 - 【請求項16】請求項1乃至請求項4において、前記不
純物領域は前記結晶半導体に発生する応力を緩和する緩
衝領域としての機能を有することを特徴とする絶縁ゲイ
ト型半導体装置。 - 【請求項17】請求項1乃至請求項4において、前記キ
ャリアが移動する領域の幅は30〜3000Åの範囲で制御さ
れることを特徴とする半導体装置。 - 【請求項18】請求項1乃至請求項4において、前記不
純物領域はドットパターン形状を有していることを特徴
とする絶縁ゲイト型半導体装置。 - 【請求項19】請求項1乃至請求項4において、前記不
純物領域はチャネル方向と概略平行に形成された線状パ
ターンであることを特徴とする絶縁ゲイト型半導体装
置。 - 【請求項20】請求項3または請求項4において、しき
い値電圧の制御は前記キャリアが移動する領域の幅を制
御することで行われることを特徴とする半導体装置。 - 【請求項21】絶縁性基板または絶縁層上に結晶半導体
を形成する工程と、 前記結晶半導体を利用してソース領域、ドレイン領域お
よびチャネル形成領域とを形成する工程と、 前記チャネル形成領域において人為的かつ局部的に不純
物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
極とを形成する工程と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置の作製方法において、 前記チャネル形成領域はキャリアが移動する領域と前記
不純物領域とで構成され、 前記不純物領域には電子の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が人為的かつ局部的
に添加されていることを特徴とする絶縁ゲイト型半導体
装置の作製方法。 - 【請求項22】絶縁性基板または絶縁層上に結晶半導体
を形成する工程と、 前記結晶半導体を利用してソース領域、ドレイン領域お
よびチャネル形成領域とを形成する工程と、 前記チャネル形成領域において人為的かつ局部的に不純
物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
極とを形成する工程と、 を少なくとも有するSOI構造で構成される絶縁ゲイト
型半導体装置の作製方法において、 前記チャネル形成領域はキャリアが移動する領域と前記
不純物領域とで構成され、 前記不純物領域には正孔の移動を妨げる方向にエネルギ
ーバンドをシフトさせる不純物元素が人為的かつ局部的
に添加されていることを特徴とする絶縁ゲイト型半導体
装置の作製方法。 - 【請求項23】請求項21または請求項22において、
前記不純物元素とは前記チャネル形成領域内において局
部的にビルトイン電位差を形成するための元素であるこ
とを特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項24】請求項21において、前記不純物元素と
は13族の元素であることを特徴とする絶縁ゲイト型半
導体装置の作製方法。 - 【請求項25】請求項24において、前記13族の元素
とはボロンであることを特徴とする絶縁ゲイト型半導体
装置の作製方法。 - 【請求項26】請求項22において、前記不純物元素と
は15族の元素であることを特徴とする絶縁ゲイト型半
導体装置の作製方法。 - 【請求項27】請求項26において、前記15族の元素
とはリンまたは砒素であることを特徴とする絶縁ゲイト
型半導体装置の作製方法。 - 【請求項28】請求項21または請求項22において、
前記キャリアが移動する領域は真性または実質的に真性
な領域であることを特徴とする半導体装置の作製方法。 - 【請求項29】請求項28において、実質的に真性な領
域であるとは前記結晶半導体表面近傍における一導電性
を付与する不純物元素の濃度が 5×1015atoms/cm3 以下
であり、酸素濃度が 2×1018atoms/cm3 以下であること
を特徴とする半導体装置の作製方法。 - 【請求項30】請求項28において、実質的に真性な領
域であるとは前記結晶半導体表面近傍における一導電性
を付与する不純物元素の濃度が 5×1015atoms/cm3 以下
であり、酸素濃度が 1×1017atoms/cm3 以下であること
を特徴とする半導体装置の作製方法。 - 【請求項31】請求項21または請求項22において、
前記チャネル形成領域の幅Wに対して前記不純物領域お
よび前記不純物領域間の幅が占有する割合をそれぞれW
pi、Wpaとする時、前記W、WpiおよびWpaとの間に
は、Wpi/W=0.1 〜0.9 、Wpa/W=0.1 〜0.9 、W
pi/Wpa=1/9 〜9 の関係式が成り立つことを特徴とす
る絶縁ゲイト型半導体装置の作製方法。 - 【請求項32】請求項21または請求項22において、
前記チャネル形成領域のチャネル方向に垂直な少なくと
も一断面は、実質的に前記不純物領域により区切られた
複数のチャネル形成領域の集合体と見なせることを特徴
とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項33】請求項21または請求項22において、
前記不純物領域は前記結晶半導体に発生する応力を緩和
する緩衝領域としての機能を有することを特徴とする絶
縁ゲイト型半導体装置の作製方法。 - 【請求項34】請求項21または請求項22において、
前記キャリアが移動する領域の幅は30〜3000Åの範囲で
制御されることを特徴とする半導体装置の作製方法。 - 【請求項35】請求項21または請求項22において、
前記不純物領域はドットパターン形状を有していること
を特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項36】請求項21または請求項22において、
前記不純物領域はチャネル方向と概略平行に形成された
線状パターンであることを特徴とする絶縁ゲイト型半導
体装置の作製方法。
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