JP7351307B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP7351307B2
JP7351307B2 JP2020547642A JP2020547642A JP7351307B2 JP 7351307 B2 JP7351307 B2 JP 7351307B2 JP 2020547642 A JP2020547642 A JP 2020547642A JP 2020547642 A JP2020547642 A JP 2020547642A JP 7351307 B2 JP7351307 B2 JP 7351307B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
transistor
gate electrode
local wiring
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020547642A
Other languages
English (en)
Other versions
JPWO2020065732A1 (ja
Inventor
セルゲイ ピデイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2020065732A1 publication Critical patent/JPWO2020065732A1/ja
Application granted granted Critical
Publication of JP7351307B2 publication Critical patent/JP7351307B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）とよばれる素子が知られている。ＣＦＥＴでは、ｎチャネルＦＥＴとｐチャネルＦＥＴとが基板上に積層される。ＣＦＥＴは半導体装置の微細化に好適である。
米国特許第８２１６９０２号明細書 米国特許出願公開第２０１７／００４０３２１号明細書 米国特許第９８３７４１４号明細書 米国特許第９１２９８２９号明細書 特開２０１８－２６５６５号公報 特開２０１３－３７７４３号公報
Ryckaert J. et al. 2018 Symposium on VLSI Technology Digest of Technical Papers P141 A. Mocuta et al. 2018 Symposium on VLSI Technology Digest of Technical Papers P147
しかしながら、ＣＦＥＴだけでは、近時の半導体装置の更なる微細化の要請に十分に応えることができない。
本発明の目的は、より微細化することができる半導体装置及びその製造方法を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板の上方に形成され、第１の半導体層と第２の半導体層を有する第１のトランジスタと、前記第１のトランジスタの上方に形成され、第３の半導体層と第４の半導体層を有する第２のトランジスタと、前記基板の上方に形成され、第５の半導体層と第６の半導体層を有する第３のトランジスタと、前記第３のトランジスタの上方に形成され、第７の半導体層と第８の半導体層を有する第４のトランジスタと、を有し、前記第１のトランジスタは、前記第１の半導体層に形成された第１導電型の第１のソース領域と、前記第２の半導体層に形成された前記第１導電型の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間に位置する第１のゲート電極と、を有し、前記第２のトランジスタは、前記第１の半導体層及び前記第２の半導体層の一方の上方に位置し、前記第１の半導体層及び前記第２の半導体層と分離する前記第３の半導体層に形成された第２導電型の第２のソース領域と、前記第１の半導体層及び前記第２の半導体層の他方の上方に位置し、前記第１の半導体層及び前記第２の半導体層と分離する前記第４の半導体層に形成された前記第２導電型の第２のドレイン領域と、前記第１のゲート電極の上方であって、前記第２のソース領域と前記第２のドレイン領域との間に位置する第２のゲート電極と、を有し、前記第３のトランジスタは、前記第５の半導体層に形成された第３導電型の第３のソース領域と、前記第６の半導体層に形成された前記第３導電型の第３のドレイン領域と、前記第３のソース領域と前記第３のドレイン領域との間に位置する第３のゲート電極と、を有し、前記第４のトランジスタは、前記第５の半導体層及び前記第６の半導体層の一方の上方に位置し、前記第５の半導体層及び前記第６の半導体層と分離する前記第７の半導体層に形成された第４導電型の第４のソース領域と、前記第５の半導体層及び前記第６の半導体層の他方の上方に位置し、前記第５の半導体層及び前記第６の半導体層と分離する前記第８の半導体層に形成された前記第４導電型の第４のドレイン領域と、前記第３のゲート電極の上方であって、前記第４のソース領域と前記第４のドレイン領域との間に位置する第４のゲート電極と、を有し、前記第１導電型及び前記第２導電型は互いに異なり、前記第３導電型及び前記第４導電型は互いに同一であり、前記第１のゲート電極及び前記第２のゲート電極が一体化され、前記第３のゲート電極及び前記第４のゲート電極が一体化されている。
開示の技術によれば、半導体装置をより微細化することができる。
図１Ａは、第１の実施形態に係る半導体装置における電極及び半導体層のレイアウトを示す模式図（その１）である。 図１Ｂは、第１の実施形態に係る半導体装置における電極及び半導体層のレイアウトを示す模式図（その２）である。 図２Ａは、第１の実施形態に係る半導体装置の構成を示す断面図（その１）である。 図２Ｂは、第１の実施形態に係る半導体装置の構成を示す断面図（その２）である。 図３は、第１の実施形態に係る半導体装置の構成を示す断面図である。 図４Ａは、第２の実施形態に係る半導体装置の構成を示す断面図（その１）である。 図４Ｂは、第２の実施形態に係る半導体装置の構成を示す断面図（その２）である。 図５Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図５Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図６Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図６Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図７Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図７Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図８Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図８Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図９Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図９Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１０Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１０Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１１Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図１１Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図１２Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図１２Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。 図１３Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１７）である。 図１３Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１８）である。 図１４Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１９）である。 図１４Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２０）である。 図１５Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２１）である。 図１５Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２２）である。 図１６Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２３）である。 図１６Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２４）である。 図１７Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２５）である。 図１７Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２６）である。 図１８Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２７）である。 図１８Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２８）である。 図１９Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２９）である。 図１９Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３０）である。 図２０Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３１）である。 図２０Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３２）である。 図２１Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３３）である。 図２１Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３４）である。 図２２Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３５）である。 図２２Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３６）である。 図２３Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３７）である。 図２３Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３８）である。 図２４Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３９）である。 図２４Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４０）である。 図２５Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４１）である。 図２５Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４２）である。 図２６Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４３）である。 図２６Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４４）である。 図２７Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４５）である。 図２７Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４６）である。 図２８Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４７）である。 図２８Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４８）である。 図２９Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４９）である。 図２９Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５０）である。 図３０Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５１）である。 図３０Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５２）である。 図３１は、第２の実施形態に係る半導体装置の製造方法の途中の工程を示す斜視図である。 図３２Ａは、第３の実施形態に係る半導体装置の構成を示す断面図（その１）である。 図３２Ｂは、第３の実施形態に係る半導体装置の構成を示す断面図（その２）である。 図３３Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図３３Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図３４Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図３４Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図３５Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図３５Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図３６Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図３６Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図３７Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図３７Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図３８Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図３８Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図３９Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図３９Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図４０Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図４０Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。 図４１Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１７）である。 図４１Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１８）である。 図４２Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その１９）である。 図４２Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２０）である。 図４３Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２１）である。 図４３Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２２）である。 図４４Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２３）である。 図４４Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２４）である。 図４５Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２５）である。 図４５Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２６）である。 図４６Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２７）である。 図４６Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図（その２８）である。 図４７は、ＳＲＡＭの一般的な構成を示す回路図である。 図４８は、カラムスイッチ回路の回路構成を示す回路図である。 図４９は、カラムデコーダの４対のビット線対に対応する部分の回路構成を示す回路図である。 図５０は、ＡＮＤ回路の回路構成を示す回路図である。 図５１は、第４の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その１）である。 図５２は、第４の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その２）である。 図５３は、第４の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その３）である。 図５４は、第４の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その１）である。 図５５は、第４の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その２）である。 図５６は、第４の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その３）である。 図５７は、第４の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その４）である。 図５８は、第４の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その１）である。 図５９は、第４の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その２）である。 図６０は、第４の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その３）である。 図６１は、第５の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その１）である。 図６２は、第５の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その２）である。 図６３は、第５の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その３）である。 図６４は、第５の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その４）である。 図６５は、第５の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その１）である。 図６６は、第５の実施形態において、ＡＮＤ回路及びカラムスイッチ回路を示す断面図（その２）である。 図６７は、第５の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その１）である。 図６８は、第５の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その２）である。 図６９は、第５の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その３）である。 図７０は、第５の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図（その４）である。 図７１は、第６の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図である。 図７２は、ＡＮＤ回路及びカラムスイッチ回路を示す断面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、ｎチャネル電界効果トランジスタをｎＦＥＴ、ｐチャネル電界効果トランジスタをｐＦＥＴということがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。
（第１の実施形態）
先ず、第１の実施形態に係る半導体装置について説明する。図１Ａ及び図１Ｂは、第１の実施形態に係る半導体装置における電極及び半導体層のレイアウトを示す模式図である。図２Ａ及び図２Ｂは、第１の実施形態に係る半導体装置の構成を示す断面図である。図３は、第１の実施形態に係る半導体装置の構成を示す断面図である。図２Ａは、図１Ａ中のＩ－Ｉ線に沿った断面図に相当し、図２Ｂは、図１Ｂ中のＩ－Ｉ線に沿った断面図に相当する。図３は、図１Ａ中のＩＩ－ＩＩ線に沿った断面図に相当する。
図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図３に示すように、第１の実施形態に係る半導体装置では、シリコン（Ｓｉ）基板等の半導体基板１０１の表面に素子分離領域１０２が形成されている。素子分離領域１０２により、例えば４つの素子活性領域１０ａ、１０ｂ、１０ｃ及び１０ｄが画定されている。
素子活性領域１０ａでは、半導体基板１０１上に積層トランジスタ構造１９０ａが形成されている。積層トランジスタ構造１９０ａは、半導体基板１０１上に形成されたゲート構造１９１を含む。ゲート構造１９１は、例えば、ゲート電極１５６、複数のナノワイヤ１５８、ゲート絶縁膜１５５、スペーサ１５７及びサイドウォール１１５を含む。ゲート電極１５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ１５８は、Ｘ方向でゲート電極１５６を貫通し、Ｙ方向及びＺ方向に配列する。ゲート絶縁膜１５５は、ゲート電極１５６とナノワイヤ１５８との間に形成されている。Ｘ方向にて、ゲート電極１５６及びゲート絶縁膜１５５がナノワイヤ１５８の両端から後退するようにして形成されており、この後退した部分にスペーサ１５７が形成されている。ゲート電極１５６の側面上にゲート絶縁膜１５５を介してサイドウォール１１５が形成されている。
例えば、ゲート電極１５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜１５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ１５８にはシリコン等を用いることができる。例えば、スペーサ１５７及びサイドウォール１１５には、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、Ｚ方向に配列するナノワイヤ１５８の層数は４であり、素子活性領域１０ａでは、半導体基板１０１側の２層のナノワイヤ１５８の端部に接する２つのｐ型半導体層１３１ｐが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２層のナノワイヤ１５８の端部に接する２つのｎ型半導体層１４１ｎが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。Ｘ方向にて、ｎ型半導体層１４１ｎはｐ型半導体層１３１ｐより小さい。ｐ型半導体層１３１ｐとｎ型半導体層１４１ｎとの間に絶縁膜１３２が形成されている。例えば、ｐ型半導体層１３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層１４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜１３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、図１Ａ及び図３に示すように、Ｚ方向の層数が４のナノワイヤ１５８の群が、Ｙ方向に沿って４つ配列されている。各ナノワイヤ１５８の群は、それぞれ素子分離領域１０２から上面が露出した半導体基板１０１上に配置されている。複数の露出した半導体基板１０１の部分の間には、それぞれ素子分離領域１０２が形成されている。なお、ナノワイヤ１５８の群の、Ｙ方向の配列数は４に限定されず、例えば１～３であっても良いし、５以上であっても良い。また、Ｚ方向のナノワイヤ１５８の層数は４に限定されず、例えば、ｐ型半導体層１３１ｐの間に配置されるナノワイヤ１５８が１層または３層以上、ｎ型半導体層１４１ｎの間に配置されるナノワイヤ１５８が１層または３層以上であっても良い。また、ｐ型半導体層１３１ｐ及びｎ型半導体層１４１ｎにおいて、それぞれの間に配置されるナノワイヤ１５８の層数が異なっていても良い。これらのナノワイヤ１５８の配置の変更は、素子活性領域１０ａだけでなく素子活性領域１０ｂ～ｄに適用しても良く、また、他の実施形態に適用しても良い。
このように、積層トランジスタ構造１９０ａは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｐ型半導体層１３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型半導体層１３１ｐがソース領域として機能し、他方のｐ型半導体層１３１ｐがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。積層トランジスタ構造１９０ａは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｎ型半導体層１４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型半導体層１４１ｎがソース領域として機能し、他方のｎ型半導体層１４１ｎがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。
素子活性領域１０ｂでは、半導体基板１０１上に積層トランジスタ構造１９０ｂが形成されている。積層トランジスタ構造１９０ｂは、積層トランジスタ構造１９０ａと同様に、ゲート構造１９１を含む。また、素子活性領域１０ｂでは、半導体基板１０１側の２層のナノワイヤ１５８の端部に接する２つのｎ型半導体層１３１ｎが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２層のナノワイヤ１５８の端部に接する２つのｐ型半導体層１４１ｐが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。Ｘ方向にて、ｐ型半導体層１４１ｐはｎ型半導体層１３１ｎより小さい。ｎ型半導体層１３１ｎとｐ型半導体層１４１ｐとの間に絶縁膜１３２が形成されている。例えば、ｎ型半導体層１３１ｎはｎ型Ｓｉ層であり、ｐ型半導体層１４１ｐはｐ型ＳｉＧｅ層である。
このように、積層トランジスタ構造１９０ｂは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｎ型半導体層１３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型半導体層１３１ｎがソース領域として機能し、他方のｎ型半導体層１３１ｎがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。積層トランジスタ構造１９０ｂは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｐ型半導体層１４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型半導体層１４１ｐがソース領域として機能し、他方のｐ型半導体層１４１ｐがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。
素子活性領域１０ｃでは、半導体基板１０１上に積層トランジスタ構造１９０ｃが形成されている。積層トランジスタ構造１９０ｃは、積層トランジスタ構造１９０ａと同様に、ゲート構造１９１を含む。また、素子活性領域１０ｃでは、半導体基板１０１側の２層のナノワイヤ１５８の端部に接する２つのｎ型半導体層１３１ｎが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２層のナノワイヤ１５８の端部に接する２つのｎ型半導体層１４１ｎが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。Ｘ方向にて、ｎ型半導体層１４１ｎはｎ型半導体層１３１ｎより小さい。ｎ型半導体層１３１ｎとｎ型半導体層１４１ｎとの間に絶縁膜１３２が形成されている。
このように、積層トランジスタ構造１９０ｃは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｎ型半導体層１３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型半導体層１３１ｎがソース領域として機能し、他方のｎ型半導体層１３１ｎがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。積層トランジスタ構造１９０ｃは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｎ型半導体層１４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型半導体層１４１ｎがソース領域として機能し、他方のｎ型半導体層１４１ｎがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。
素子活性領域１０ｄでは、半導体基板１０１上に積層トランジスタ構造１９０ｄが形成されている。積層トランジスタ構造１９０ｄは、積層トランジスタ構造１９０ａと同様に、ゲート構造１９１を含む。また、素子活性領域１０ｄでは、半導体基板１０１側の２層のナノワイヤ１５８の端部に接する２つのｐ型半導体層１３１ｐが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２層のナノワイヤ１５８の端部に接する２つのｐ型半導体層１４１ｐが、Ｘ方向でゲート構造１９１を挟むようにして形成されている。Ｘ方向にて、ｐ型半導体層１４１ｐはｐ型半導体層１３１ｐより小さい。ｐ型半導体層１３１ｐとｐ型半導体層１４１ｐとの間に絶縁膜１３２が形成されている。
このように、積層トランジスタ構造１９０ｄは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｐ型半導体層１３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型半導体層１３１ｐがソース領域として機能し、他方のｐ型半導体層１３１ｐがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。積層トランジスタ構造１９０ｄは、ゲート電極１５６、ナノワイヤ１５８、ゲート絶縁膜１５５及びｐ型半導体層１４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型半導体層１４１ｐがソース領域として機能し、他方のｐ型半導体層１４１ｐがドレイン領域として機能し、ナノワイヤ１５８がチャネルとして機能する。なお、各積層トランジスタ構造１９０ａ～ｄにおける各半導体層の材料として、Ｓｉ層の代わりにＳｉＧｅ層を用いても良い。また、ＳｉＧｅ層の代わりにＳｉ層を用いても良い。これは他の実施形態においても同様である。
第１の実施形態に係る半導体装置は、これら積層トランジスタ構造１９０ａ～１９０ｄを覆う層間絶縁膜１６２を含む。層間絶縁膜１６２は、複数の絶縁膜が積層されたものであっても良い。素子活性領域１０ａでは、層間絶縁膜１６２及び絶縁膜１３２にｐ型半導体層１３１ｐに達する開口部１７１が形成され、層間絶縁膜１６２にｎ型半導体層１４１ｎに達する開口部１７２が形成されている。素子活性領域１０ｂでは、層間絶縁膜１６２及び絶縁膜１３２にｎ型半導体層１３１ｎに達する開口部１７３が形成され、層間絶縁膜１６２にｐ型半導体層１４１ｐに達する開口部１７４が形成されている。素子活性領域１０ｃでは、層間絶縁膜１６２及び絶縁膜１３２にｎ型半導体層１３１ｎに達する開口部１７３が形成され、層間絶縁膜１６２にｎ型半導体層１４１ｎに達する開口部１７２が形成されている。素子活性領域１０ｄでは、層間絶縁膜１６２及び絶縁膜１３２にｐ型半導体層１３１ｐに達する開口部１７１が形成され、層間絶縁膜１６２にｐ型半導体層１４１ｐに達する開口部１７４が形成されている。開口部１７１内に導電膜１８１が形成され、開口部１７２内に導電膜１８２が形成され、開口部１７３内に導電膜１８３が形成され、開口部１７４内に導電膜１８４が形成されている。
また、素子活性領域１０ａ～１０ｄにおいて、層間絶縁膜１６２にゲート電極１５６に達する開口部１７５が形成され、開口部１７５内に導電膜１８５が形成されている。
例えば、層間絶縁膜１６２には、シリコン酸化物、シリコン窒化物、シリコン炭化物又はシリコン酸窒化物等を用いることができる。例えば、導電膜１８１～１８５には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
第１の実施形態に係る半導体装置では、積層トランジスタ構造１９０ａがｐＦＥＴ及びその上のｎＦＥＴを含み、積層トランジスタ構造１９０ｂがｎＦＥＴ及びその上のｐＦＥＴを含み、これらはＣＦＥＴの一例である。第１の実施形態に係る半導体装置は、これらＣＦＥＴの他に、ｎＦＥＴ及びその上のｎＦＥＴを含む積層トランジスタ構造１９０ｃ並びにｐＦＥＴ及びその上のｐＦＥＴを含む積層トランジスタ構造１９０ｄを有する。従って、第１の実施形態によれば、従来、平面視で異なる位置に設けられる導電型が同一の２つのトランジスタを、平面視で重ね合わせることができ、半導体装置を微細化することができる。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。第２の実施形態は、第１の実施形態と同様に、ｐＦＥＴ上にｎＦＥＴが形成された素子活性領域、ｎＦＥＴ上にｐＦＥＴが形成された素子活性領域、ｎＦＥＴ上にｎＦＥＴが形成された素子活性領域、ｐＦＥＴ上にｐＦＥＴが形成された素子活性領域を含む。図４Ａ及び図４Ｂは、第２の実施形態に係る半導体装置の構成を示す断面図である。
図４Ａ及び図４Ｂに示すように、第２の実施形態に係る半導体装置では、シリコン（Ｓｉ）基板等の半導体基板２０１の表面に素子分離領域（図示せず）が形成されており、素子分離領域により、例えば４つの素子活性領域２０ａ、２０ｂ、２０ｃ及び２０ｄが画定されている。
素子活性領域２０ａでは、半導体基板２０１上に積層トランジスタ構造２９０ａが形成されている。積層トランジスタ構造２９０ａは、半導体基板２０１上に形成されたゲート構造２９１を含む。ゲート構造２９１は、ゲート電極２５６、複数のナノワイヤ２５８、ゲート絶縁膜２５５及びサイドウォール２１５を含む。ゲート電極２５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ２５８は、Ｘ方向でゲート電極２５６を貫通し、Ｙ方向及びＺ方向に配列する。ゲート絶縁膜２５５は、ゲート電極２５６とナノワイヤ２５８との間に形成されている。ゲート電極２５６の側面上にゲート絶縁膜２５５を介してサイドウォール２１５が形成されている。
例えば、ゲート電極２５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜２５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ２５８にはシリコン等を用いることができる。例えば、サイドウォール２１５には、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、Ｚ方向に配列するナノワイヤ２５８の層数は４であり、素子活性領域２０ａでは、半導体基板２０１側の２層のナノワイヤ２５８の端部に接する２つのｐ型ＳｉＧｅ層２３１ｐが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｐ型ＳｉＧｅ層２３１ｐの表面に酸化膜２３２が形成されている。また、半導体基板２０１から離間する側の２層のナノワイヤ２５８の端部に接する２つのｎ型Ｓｉ層２４１ｎが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｎ型Ｓｉ層２４１ｎの表面に酸化膜２４２が形成されている。Ｘ方向にて、ｎ型Ｓｉ層２４１ｎはｐ型ＳｉＧｅ層２３１ｐより小さい。
このように、積層トランジスタ構造２９０ａは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｐ型ＳｉＧｅ層２３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型ＳｉＧｅ層２３１ｐがソース領域として機能し、他方のｐ型ＳｉＧｅ層２３１ｐがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。積層トランジスタ構造２９０ａは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｎ型Ｓｉ層２４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型Ｓｉ層２４１ｎがソース領域として機能し、他方のｎ型Ｓｉ層２４１ｎがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。
素子活性領域２０ｂでは、半導体基板２０１上に積層トランジスタ構造２９０ｂが形成されている。積層トランジスタ構造２９０ｂは、積層トランジスタ構造２９０ａと同様に、ゲート構造２９１を含む。また、素子活性領域２０ｂでは、半導体基板２０１側の２層のナノワイヤ１５８の端部に接する２つのｎ型Ｓｉ層２３１ｎが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｎ型Ｓｉ層２３１ｎの表面に酸化膜２３４が形成されている。また、半導体基板２０１から離間する側の２層のナノワイヤ２５８の端部に接する２つのｐ型ＳｉＧｅ層２４１ｐが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。Ｘ方向にて、ｐ型ＳｉＧｅ層２４１ｐはｎ型Ｓｉ層２３１ｎより小さい。
このように、積層トランジスタ構造２９０ｂは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｎ型Ｓｉ層２３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型Ｓｉ層２３１ｎがソース領域として機能し、他方のｎ型Ｓｉ層２３１ｎがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。積層トランジスタ構造２９０ｂは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｐ型ＳｉＧｅ層２４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型ＳｉＧｅ層２４１ｐがソース領域として機能し、他方のｐ型ＳｉＧｅ層２４１ｐがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。
素子活性領域２０ｃでは、半導体基板２０１上に積層トランジスタ構造２９０ｃが形成されている。積層トランジスタ構造２９０ｃは、積層トランジスタ構造２９０ａと同様に、ゲート構造２９１を含む。また、素子活性領域２０ｃでは、半導体基板２０１側の２層のナノワイヤ１５８の端部に接する２つのｎ型Ｓｉ層２３１ｎが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｎ型Ｓｉ層２３１ｎの表面に酸化膜２３４が形成されている。また、半導体基板２０１から離間する側の２層のナノワイヤ２５８の端部に接する２つのｎ型Ｓｉ層２４１ｎが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｎ型Ｓｉ層２４１ｎの表面に酸化膜２４２が形成されている。Ｘ方向にて、ｎ型Ｓｉ層２４１ｎはｎ型Ｓｉ層２３１ｎより小さい。
このように、積層トランジスタ構造２９０ｃは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｎ型Ｓｉ層２３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型Ｓｉ層２３１ｎがソース領域として機能し、他方のｎ型Ｓｉ層２３１ｎがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。積層トランジスタ構造２９０ｃは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｎ型Ｓｉ層２４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型Ｓｉ層２４１ｎがソース領域として機能し、他方のｎ型Ｓｉ層２４１ｎがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。
素子活性領域２０ｄでは、半導体基板２０１上に積層トランジスタ構造２９０ｄが形成されている。積層トランジスタ構造２９０ｄは、積層トランジスタ構造２９０ａと同様に、ゲート構造２９１を含む。また、素子活性領域２０ｄでは、半導体基板２０１側の２層のナノワイヤ１５８の端部に接する２つのｐ型ＳｉＧｅ層２３１ｐが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。ｐ型ＳｉＧｅ層２３１ｐの表面に酸化膜２３２が形成されている。また、半導体基板２０１から離間する側の２層のナノワイヤ２５８の端部に接する２つのｐ型ＳｉＧｅ層２４１ｐが、Ｘ方向でゲート構造２９１を挟むようにして形成されている。Ｘ方向にて、ｐ型ＳｉＧｅ層２４１ｐはｐ型ＳｉＧｅ層２３１ｐより小さい。
このように、積層トランジスタ構造２９０ｄは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｐ型ＳｉＧｅ層２３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型ＳｉＧｅ層２３１ｐがソース領域として機能し、他方のｐ型ＳｉＧｅ層２３１ｐがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。積層トランジスタ構造２９０ｄは、ゲート電極２５６、ナノワイヤ２５８、ゲート絶縁膜２５５及びｐ型ＳｉＧｅ層２４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型ＳｉＧｅ層２４１ｐがソース領域として機能し、他方のｐ型ＳｉＧｅ層２４１ｐがドレイン領域として機能し、ナノワイヤ２５８がチャネルとして機能する。
積層トランジスタ構造２９０ａ～２９０ｄの間に層間絶縁膜２６１が形成されている。また、積層トランジスタ構造２９０ａ～２９０ｄを覆う層間絶縁膜２６２が層間絶縁膜２６１上に形成されている。層間絶縁膜２６２、層間絶縁膜２６１並びに酸化膜２３２、２３４及び２４２に、開口部２７１～２７４が形成されている。開口部２７１はｐ型ＳｉＧｅ層２３１ｐに達し、開口部２７２はｎ型Ｓｉ層２４１ｎに達し、開口部２７３はｎ型Ｓｉ層２３１ｎに達し、開口部２７４はｐ型ＳｉＧｅ層２４１ｐに達する。開口部２７１内に導電膜２８１が形成され、開口部２７２内に導電膜２８２が形成され、開口部２７３内に導電膜２８３が形成され、開口部２７４内に導電膜２８４が形成されている。
また、素子活性領域２０ａ～２０ｄにおいて、層間絶縁膜２６２にゲート電極２５６に達する開口部（図示せず）が形成され、この開口部内に導電膜（図示せず）が形成されている。
例えば、層間絶縁膜２６１、２６２には、シリコン酸化物、シリコン窒化物、シリコン炭化物又はシリコン酸窒化物等を用いることができる。例えば、導電膜２８１～２８４には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
第２の実施形態に係る半導体装置では、積層トランジスタ構造２９０ａがｐＦＥＴ及びその上のｎＦＥＴを含み、積層トランジスタ構造２９０ｂがｎＦＥＴ及びその上のｐＦＥＴを含み、これらはＣＦＥＴの一例である。第２の実施形態に係る半導体装置は、これらＣＦＥＴの他に、ｎＦＥＴ及びその上のｎＦＥＴを含む積層トランジスタ構造２９０ｃ並びにｐＦＥＴ及びその上のｐＦＥＴを含む積層トランジスタ構造２９０ｄを有する。従って、第２の実施形態によれば、従来、平面視で異なる位置に設けられる導電型が同一の２つのトランジスタを、平面視で重ね合わせることができ、半導体装置を微細化することができる。
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図５Ａ及び図５Ｂ～図３０Ａ及び図３０Ｂは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。図３１は、第２の実施形態に係る半導体装置の製造方法の途中の工程を示す斜視図である。
先ず、半導体基板２０１の表面に素子分離領域２０２を形成する（図３１参照）。次いで、図５Ａ及び図５Ｂに示すように、半導体基板２０１上にＳｉＧｅ膜２０３、Ｓｉ膜２０４、ＳｉＧｅ膜２０５、Ｓｉ膜２０６、ＳｉＧｅ膜２０７、Ｓｉ膜２０８、ＳｉＧｅ膜２０９及びＳｉ膜２１０を形成する。各ＳｉＧｅ膜及びＳｉ膜は、例えば、エピタキシャル成長法により形成する。続いて、各ＳｉＧｅ膜及びＳｉ膜の積層をエッチングして、半導体基板２０１から突出した板状にパターニングする。その後、Ｓｉ膜２１０上に犠牲膜２１１、シリコン酸化膜２１２、シリコン窒化膜２１３及びシリコン酸化膜２１４を形成する。これらの膜は、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成することができる。犠牲膜２１１は、例えば多結晶シリコン膜である。なお、犠牲膜２１１の形成後であってシリコン酸化膜２１２の形成前に、犠牲膜２１１の上面で平坦化処理が行われても良い。
続いて、図６Ａ及び図６Ｂに示すように、フォトリソグラフィ及びエッチングにより、素子活性領域２０ａ～２０ｄのそれぞれにおいて、シリコン酸化膜２１４、シリコン窒化膜２１３及びシリコン酸化膜２１２をパターニングしてダミーゲート構造２１７を形成する。
次いで、図７Ａ及び図７Ｂに示すように、ダミーゲート構造２１７の側面上にサイドウォール２１５を形成する。サイドウォール２１５は、例えばシリコン窒化膜の形成及びエッチバックにより形成することができる。
その後、図８Ａ及び図８Ｂに示すように、シリコン酸化膜２１４及びサイドウォール２１５をマスクとしたエッチングにより、Ｓｉ膜２１０、ＳｉＧｅ膜２０９、Ｓｉ膜２０８、ＳｉＧｅ膜２０７、Ｓｉ膜２０６、ＳｉＧｅ膜２０５、Ｓｉ膜２０４及びＳｉＧｅ膜２０３をパターニングして半導体積層構造２１８を形成する。図３１中の二点鎖線で示す部分が図８Ａ中の素子活性領域２０ａの断面図に相当する。
続いて、図８Ａ及び図８Ｂに示す積層体を覆うシリコン酸化膜２２１を形成し、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により、サイドウォール２１５が露出するまでシリコン酸化膜２２１を研磨する。この結果、図９Ａ及び図９Ｂに示すように、平坦化されたシリコン酸化膜２２１により、図８Ａ及び図８Ｂに示す積層体の間の空間が埋められる。シリコン酸化膜２２１は、例えばＣＶＤ法により形成することができる。
次いで、図１０Ａ及び図１０Ｂに示すように、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により、シリコン酸化膜２２１を薄化する。例えば、シリコン酸化膜２２１の上面は、ＳｉＧｅ膜２０７の上面と下面との間に位置させる。シリコン酸化膜２２１の薄化の際に、シリコン酸化膜２１４が除去される。
その後、図１１Ａ及び図１１Ｂに示すように、各積層体の上面及び側面上、並びにシリコン酸化膜２２１の上面上にシリコン窒化膜２２２を形成する。シリコン窒化膜２２２は、例えばＣＶＤ法により形成することができる。
続いて、図１２Ａ及び図１２Ｂに示すように、素子活性領域２０ｂ及び２０ｃにレジストマスク２２３を形成し、素子活性領域２０ａ及び２０ｄにおいて、シリコン窒化膜２２２をエッチバックする。この結果、素子活性領域２０ａ及び２０ｄにおいて、積層体の側面上にサイドウォール２２４が形成される。
次いで、図１３Ａ及び図１３Ｂに示すように、素子活性領域２０ａ及び２０ｄにおいて、シリコン酸化膜２２１を除去する。
その後、図１４Ａ及び図１４Ｂに示すように、レジストマスク２２３を除去し、素子活性領域２０ａ及び２０ｄにおいて、ＳｉＧｅ膜２０３、Ｓｉ膜２０４、ＳｉＧｅ膜２０５及びＳｉ膜２０６の側面上にｐ型ＳｉＧｅ層２３１ｐを選択成長させる。ｐ型ＳｉＧｅ層２３１ｐは、例えばエピタキシャル成長法により形成することができる。例えば、ｐ型ＳｉＧｅ層２３１ｐには、ジボラン（Ｂ２Ｈ６）を用いて、ｐ型不純物としてボロン（Ｂ）を導入する。
続いて、図１５Ａ及び図１５Ｂに示すように、ｐ型ＳｉＧｅ層２３１ｐの表面を酸化して、ｐ型ＳｉＧｅ層２３１ｐの表面に酸化膜２３２を形成する。
次いで、図１６Ａ及び図１６Ｂに示すように、素子活性領域２０ａ及び２０ｄにレジストマスク２３３を形成し、素子活性領域２０ｂ及び２０ｃにおいて、シリコン窒化膜２２２をエッチバックする。この結果、素子活性領域２０ｂ及び２０ｃにおいて、積層体の側面上にサイドウォール２２５が形成される。
その後、図１７Ａ及び図１７Ｂに示すように、素子活性領域２０ｂ及び２０ｃにおいて、シリコン酸化膜２２１を除去する。
続いて、図１８Ａ及び図１８Ｂに示すように、レジストマスク２３３を除去し、素子活性領域２０ｂ及び２０ｃにおいて、ＳｉＧｅ膜２０３、Ｓｉ膜２０４、ＳｉＧｅ膜２０５及びＳｉ膜２０６の側面上にｎ型Ｓｉ層２３１ｎを選択成長させる。ｎ型Ｓｉ層２３１ｎは、例えばエピタキシャル成長法により形成することができる。例えば、ｎ型Ｓｉ層２３１ｎには、ホスフィン（ＰＨ３）を用いて、ｎ型不純物としてリン（Ｐ）を導入する。
次いで、図１９Ａ及び図１９Ｂに示すように、ｎ型Ｓｉ層２３１ｎの表面を酸化して、ｎ型Ｓｉ層２３１ｎの表面に酸化膜２３４を形成する。
その後、図２０Ａ及び図２０Ｂに示すように、素子活性領域２０ｂ及び２０ｄにレジストマスク２３５を形成し、エッチングにより、素子活性領域２０ａ内のサイドウォール２２４及び素子活性領域２０ｃ内のサイドウォール２２５を除去する。このエッチングでは、例えば、エッチング量をシリコン窒化膜２２２の厚さの１．１倍程度とする。
続いて、図２１Ａ及び図２１Ｂに示すように、レジストマスク２３５を除去し、素子活性領域２０ａ及び２０ｃにおいて、ＳｉＧｅ膜２０７、Ｓｉ膜２０８、ＳｉＧｅ膜２０９及びＳｉ膜２１０の側面上にｎ型Ｓｉ層２４１ｎを選択成長させる。ｎ型Ｓｉ層２４１ｎは、例えばエピタキシャル成長法により形成することができる。例えば、ｎ型Ｓｉ層２４１ｎには、ホスフィンを用いて、ｎ型不純物としてリンを導入する。
次いで、図２２Ａ及び図２２Ｂに示すように、ｎ型Ｓｉ層２４１ｎの表面を酸化して、ｎ型Ｓｉ層２４１ｎの表面に酸化膜２４２を形成する。
その後、図２３Ａ及び図２３Ｂに示すように、素子活性領域２０ａ及び２０ｃにレジストマスク２４３を形成し、エッチングにより、素子活性領域２０ｂ内のサイドウォール２２５及び素子活性領域２０ｄ内のサイドウォール２２４を除去する。このエッチングでは、例えば、エッチング量をシリコン窒化膜２２２の厚さの１．１倍程度とする。
続いて、図２４Ａ及び図２４Ｂに示すように、レジストマスク２４３を除去し、素子活性領域２０ｂ及び２０ｄにおいて、ＳｉＧｅ膜２０７、Ｓｉ膜２０８、ＳｉＧｅ膜２０９及びＳｉ膜２１０の側面上にｐ型ＳｉＧｅ層２４１ｐを選択成長させる。ｐ型ＳｉＧｅ層２４１ｐは、例えばエピタキシャル成長法により形成することができる。例えば、ｐ型ＳｉＧｅ層２４１ｐには、ジボランを用いて、ｐ型不純物としてボロンを導入する。
次いで、図２４Ａ及び図２４Ｂに示す積層体を覆う層間絶縁膜２６１を形成し、例えばＣＭＰにより、サイドウォール２１５が露出するまで層間絶縁膜２６１を研磨する。この結果、図２５Ａ及び図２５Ｂに示すように、平坦化された層間絶縁膜２６１により、図２４Ａ及び図２４Ｂに示す積層体の間の空間が埋められる。層間絶縁膜２６１は、例えばＣＶＤ法により形成することができる。
その後、図２６Ａ及び図２６Ｂに示すように、シリコン窒化膜２１３及びシリコン酸化膜２１２を除去する。この結果、犠牲膜２１１が露出する。
続いて、図２７Ａ及び図２７Ｂに示すように、犠牲膜２１１を除去する。この結果、素子活性領域２０ａ～２０ｄにおいて、半導体積層構造２１８のＹ方向に直交する側面が露出する。
次いで、図２８Ａ及び図２８Ｂに示すように、ＳｉＧｅ膜２０３、２０５、２０７及び２０９を除去する。この結果、Ｓｉ膜２０４、２０６、２０８及び２１０の周囲に空間が形成される。
その後、図２９Ａ及び図２９Ｂに示すように、Ｓｉ膜２０４、２０６、２０８及び２１０の周囲にゲート絶縁膜２５５及びゲート電極２５６を形成する。このようにして、素子活性領域２０ａ～２０ｄのそれぞれに積層トランジスタ構造２９０ａ～２９０ｄが形成される。また、Ｓｉ膜２０４、２０６、２０８及び２１０がナノワイヤ２５８として機能する。
続いて、図３０Ａ及び図３０Ｂに示すように、積層トランジスタ構造２９０ａ～２９０ｄを覆う層間絶縁膜２６２を層間絶縁膜２６１上に形成し、層間絶縁膜２６２の平坦化処理を行う。次いで、層間絶縁膜２６２、層間絶縁膜２６１並びに酸化膜２３２、２３４及び２４２に、開口部２７１～２７４を形成する。そして、開口部２７１～２７４内に導電膜２８１～２８４を形成する。
その後、適宜、上層配線等を形成して半導体装置を完成させる。
このような製造方法によれば、ＣＦＥＴの一例である積層トランジスタ構造２９０ａ及び２９０ｂと並行して積層トランジスタ構造２９０ｃ及び２９０ｄを形成することができる。
なお、第１の実施形態のように、ゲート電極２５６とｎ型Ｓｉ層又はｐ型ＳｉＧｅ層との間にゲート絶縁膜２５５に加えてスペーサが設けられてもよい。
（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。第３の実施形態は、第１の実施形態と同様に、ｐＦＥＴ上にｎＦＥＴが形成された素子活性領域、ｎＦＥＴ上にｐＦＥＴが形成された素子活性領域、ｎＦＥＴ上にｎＦＥＴが形成された素子活性領域、ｐＦＥＴ上にｐＦＥＴが形成された素子活性領域を含む。図３２Ａ及び図３２Ｂは、第３の実施形態に係る半導体装置の構成を示す断面図である。
図３２Ａ及び図３２Ｂに示すように、第３の実施形態に係る半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、例えば４つの素子活性領域３０ａ、３０ｂ、３０ｃ及び３０ｄが画定されている。
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、スペーサ３５７及びサイドウォール３１５を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列する。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。Ｘ方向にて、ゲート電極３５６及びゲート絶縁膜３５５がナノワイヤ３５８の両端から後退するようにして形成されており、この後退した部分にスペーサ３５７が形成されている。ゲート電極３５６の側面上にゲート絶縁膜３５５を介してサイドウォール３１５が形成されている。半導体積層構造３１８の両脇において、半導体基板３０１上に絶縁膜３１６が形成されている。
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、スペーサ３５７及びサイドウォール３１５には、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、Ｚ方向に配列するナノワイヤ３５８の層数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２層のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２層のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｐ型半導体層３３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型半導体層３３１ｐがソース領域として機能し、他方のｐ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｎ型半導体層３４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型半導体層３４１ｎがソース領域として機能し、他方のｎ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
素子活性領域３０ｂでは、半導体基板３０１上に積層トランジスタ構造３９０ｂが形成されている。積層トランジスタ構造３９０ｂは、積層トランジスタ構造３９０ａと同様に、ゲート構造３９１を含む。また、素子活性領域３０ｂでは、半導体基板３０１側の２層のナノワイヤ３５８の各端部にｎ型半導体層３３１ｎが形成されている。ｎ型半導体層３３１ｎに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板３０１から離間する側の２層のナノワイヤ３５８の各端部にｐ型半導体層３４１ｐが形成されている。ｐ型半導体層３４１ｐに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。例えば、ｎ型半導体層３３１ｎはｎ型Ｓｉ層であり、ｐ型半導体層３４１ｐはｐ型ＳｉＧｅ層である。
このように、積層トランジスタ構造３９０ｂは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｎ型半導体層３３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型半導体層３３１ｎがソース領域として機能し、他方のｎ型半導体層３３１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ｂは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｐ型半導体層３４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型半導体層３４１ｐがソース領域として機能し、他方のｐ型半導体層３４１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
素子活性領域３０ｃでは、半導体基板３０１上に積層トランジスタ構造３９０ｃが形成されている。積層トランジスタ構造３９０ｃは、積層トランジスタ構造３９０ａと同様に、ゲート構造３９１を含む。また、素子活性領域３０ｃでは、半導体基板３０１側の２層のナノワイヤ３５８の各端部にｎ型半導体層３３１ｎが形成されている。ｎ型半導体層３３１ｎに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板３０１から離間する側の２層のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。
このように、積層トランジスタ構造３９０ｃは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｎ型半導体層３３１ｎを含むｎＦＥＴを有する。このｎＦＥＴでは、一方のｎ型半導体層３３１ｎがソース領域として機能し、他方のｎ型半導体層３３１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ｃは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｎ型半導体層３４１ｎを含むｎＦＥＴも有する。このｎＦＥＴでは、一方のｎ型半導体層３４１ｎがソース領域として機能し、他方のｎ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
素子活性領域３０ｄでは、半導体基板３０１上に積層トランジスタ構造３９０ｄが形成されている。積層トランジスタ構造３９０ｄは、積層トランジスタ構造３９０ａと同様に、ゲート構造３９１を含む。また、素子活性領域３０ｄでは、半導体基板３０１側の２層のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板３０１から離間する側の２層のナノワイヤ３５８の各端部にｐ型半導体層３４１ｐが形成されている。ｐ型半導体層３４１ｐに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。
このように、積層トランジスタ構造３９０ｄは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｐ型半導体層３３１ｐを含むｐＦＥＴを有する。このｐＦＥＴでは、一方のｐ型半導体層３３１ｐがソース領域として機能し、他方のｐ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ｄは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びｐ型半導体層３４１ｐを含むｐＦＥＴも有する。このｐＦＥＴでは、一方のｐ型半導体層３４１ｐがソース領域として機能し、他方のｐ型半導体層３４１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
積層トランジスタ構造３９０ａ～３９０ｄの間に層間絶縁膜３６１が形成されている。層間絶縁膜３６１に開口部３６３が形成され、ローカル配線３８６、絶縁膜３３２及びローカル配線３８８は開口部３６３内に形成されている。開口部３６３内でローカル配線３８８上に絶縁膜３８９が形成されている。また、積層トランジスタ構造３９０ａ～３９０ｄを覆う層間絶縁膜３６２が層間絶縁膜３６１上に形成されている。
例えば、層間絶縁膜３６１、３６２には、シリコン酸化物、シリコン窒化物、シリコン炭化物又はシリコン酸窒化物等を用いることができる。例えば、ローカル配線３８６、３８８には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
第３の実施形態に係る半導体装置では、積層トランジスタ構造３９０ａがｐＦＥＴ及びその上のｎＦＥＴを含み、積層トランジスタ構造３９０ｂがｎＦＥＴ及びその上のｐＦＥＴを含み、これらはＣＦＥＴの一例である。第３の実施形態に係る半導体装置は、これらＣＦＥＴの他に、ｎＦＥＴ及びその上のｎＦＥＴを含む積層トランジスタ構造３９０ｃ並びにｐＦＥＴ及びその上のｐＦＥＴを含む積層トランジスタ構造３９０ｄを有する。従って、第３の実施形態によれば、従来、平面視で異なる位置に設けられる導電型が同一の２つのトランジスタを、平面視で重ね合わせることができ、半導体装置を微細化することができる。
更に、第３の実施形態では、積層トランジスタ構造３９０ａ～３９０ｄの各々において、下側に位置するトランジスタに接続されるローカル配線３８６と上側に位置するトランジスタに接続されるローカル配線３８８とを重ね合わせることができる。従って、第１、第２の実施形態と比較して、Ｘ方向において、上層の配線との接続のための領域を狭めることができ、より半導体装置を微細化することができる。
次に、第３の実施形態に係る半導体装置の製造方法について説明する。図３３Ａ及び図３３Ｂ～図４６Ａ及び図４６Ｂは、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、半導体基板３０１の表面に素子分離領域３０２を形成する。次いで、図３３Ａ及び図３３Ｂに示すように、第２の実施形態と同様にして、半導体基板３０１の表面に素子分離領域３０２を形成し、半導体基板３０１上にダミーゲート構造３１７、サイドウォール３１５及び半導体積層構造３１８を形成する。また、半導体積層構造３１８の両脇において、半導体基板３０１上に絶縁膜３１６を形成する。ダミーゲート構造３１７は、犠牲膜３１１、シリコン酸化膜３１２、シリコン窒化膜３１３及びシリコン酸化膜３１４を含む。半導体積層構造３１８は、ＳｉＧｅ膜３０３、Ｓｉ膜３０４、ＳｉＧｅ膜３０５、Ｓｉ膜３０６、ＳｉＧｅ膜３０７、Ｓｉ膜３０８、ＳｉＧｅ膜３０９及びＳｉ膜３１０を含む。
その後、図３４Ａ及び図３４Ｂに示すように、等方性エッチングによりＳｉＧｅ膜３０９、３０７、３０５及び３０３の両端を後退させ、後退させた部分にスペーサ３５７を形成する。スペーサ３５７は、例えばシリコン窒化膜の形成及び異方性エッチングにより形成することができる。
続いて、図３５Ａ及び図３５Ｂに示すように、第２の実施形態と同様にして、ＳｉＧｅ膜３０７の上面と下面との間に上面が位置するシリコン酸化膜３２１を形成する。次いで、各積層体の上面及び側面上、並びにシリコン酸化膜３２１の上面上にシリコン窒化膜３２２を形成する。シリコン窒化膜３２２は、例えばＣＶＤ法により形成することができる。
その後、図３６Ａ及び図３６Ｂに示すように、素子活性領域３０ａ～３０ｄにおいて、シリコン窒化膜３２２をエッチバックする。この結果、積層体の側面上にサイドウォール３２４が形成される。
続いて、図３７Ａ及び図３７Ｂに示すように、シリコン酸化膜３２１を除去する。
次いで、図３７Ａ及び図３７Ｂに示す積層体を覆う層間絶縁膜３６１を形成し、例えばＣＭＰにより、サイドウォール３１５が露出するまで層間絶縁膜３６１を研磨する。この結果、図３８Ａ及び図３８Ｂに示すように、平坦化された層間絶縁膜３６１により、図３７Ａ及び図３７Ｂに示す積層体の間の空間が埋められる。層間絶縁膜３６１は、例えばＣＶＤ法により形成することができる。
その後、図３９Ａ及び図３９Ｂに示すように、図３７Ａ及び図３７Ｂに示す積層体の両側面を露出する開口部３６３を層間絶縁膜３６１に形成する。
続いて、図４０Ａ及び図４０Ｂに示すように、素子活性領域３０ｂ及び３０ｃにレジストマスク３２３を形成し、素子活性領域３０ａ及び３０ｄにおいて、Ｓｉ膜３０４及び３０６の側面上にｐ型半導体層３３１ｐをエピタキシャル成長させる。
次いで、図４１Ａ及び図４１Ｂに示すように、レジストマスク３２３を除去し、素子活性領域３０ａ及び３０ｄにレジストマスク３３３を形成し、素子活性領域３０ｂ及び３０ｃにおいて、Ｓｉ膜３０４及び３０６の側面上にｎ型半導体層３３１ｎをエピタキシャル成長させる。
その後、図４２Ａ及び図４２Ｂに示すように、レジストマスク３３３を除去し、素子活性領域３０ａ～３０ｄのそれぞれにおいて、ｐ型半導体層３３１ｐ又はｎ型半導体層３３１ｎに接するローカル配線３８６を形成する。例えば、ローカル配線３８６の上面は、ＳｉＧｅ膜３０７の上面と下面との間に位置させる。ローカル配線３８６は、例えば開口部３６３への導電膜の埋め込み、この導電膜の平坦化及びこの導電膜のエッチバックにより形成することができる。続いて、ローカル配線３８６上に絶縁膜３８７を形成する。
次いで、図４３Ａ及び図４３Ｂに示すように、素子活性領域３０ｂ及び３０ｄにレジストマスク３３５を形成し、エッチングにより、素子活性領域３０ａ内のサイドウォール３２４の一部及び素子活性領域３０ｃ内のサイドウォール３２４の一部を除去する。その後、素子活性領域３０ａ及び３０ｃにおいて、Ｓｉ膜３０８及び３１０の側面上にｎ型半導体層３４１ｎをエピタキシャル成長させる。
続いて、図４４Ａ及び図４４Ｂに示すように、レジストマスク３３５を除去し、素子活性領域３０ａ及び３０ｃにレジストマスク３４３を形成し、エッチングにより、素子活性領域３０ｂ内のサイドウォール３２４の一部及び素子活性領域３０ｄ内のサイドウォール３２４の一部を除去する。次いで、素子活性領域３０ｂ及び３０ｄにおいて、Ｓｉ膜３０８及び３１０の側面上にｐ型半導体層３４１ｐをエピタキシャル成長させる。
その後、図４５Ａ及び図４５Ｂに示すように、レジストマスク３４３を除去し、素子活性領域３０ａ～３０ｄのそれぞれにおいて、ｐ型半導体層３４１ｐ又はｎ型半導体層３４１ｎに接するローカル配線３８８を形成する。例えば、ローカル配線３８８の上面は、ダミーゲート構造３１７の上面と下面との間に位置させる。ローカル配線３８８は、例えば開口部３６３への導電膜の埋め込み、この導電膜の平坦化及びこの導電膜のエッチバックにより形成することができる。続いて、ローカル配線３８８上に絶縁膜３８９を形成し、絶縁膜３８９の平坦化処理を行う。
次いで、図４６Ａ及び図４６Ｂに示すように、シリコン窒化膜３１３上の絶縁膜３８９、シリコン窒化膜３１３、シリコン酸化膜３１２及び犠牲膜３１１を除去する。この結果、素子活性領域３０ａ～３０ｄにおいて、半導体積層構造３１８のＹ方向に直交する側面が露出する。更に、ＳｉＧｅ膜３０３、３０５、３０７及び３０９を除去する。この結果、Ｓｉ膜３０４、３０６、３０８及び３１０の周囲に空間が形成される。その後、第２の実施形態と同様にして、Ｓｉ膜３０４、３０６、３０８及び３１０の周囲にゲート絶縁膜３５５及びゲート電極３５６を形成する。このようにして、素子活性領域３０ａ～３０ｄのそれぞれに積層トランジスタ構造３９０ａ～３９０ｄが形成される。また、Ｓｉ膜３０４、３０６、３０８及び３１０がナノワイヤ３５８として機能する。
続いて、積層トランジスタ構造３９０ａ～３９０ｄを覆う層間絶縁膜３６２を層間絶縁膜３６１上に形成する。
その後、適宜、上層配線等を形成して半導体装置を完成させる。
なお、半導体基板３０１上の絶縁膜３１６が設けられなくてもよい。この場合、半導体基板３０１上にｐ型半導体層３３１ｐ若しくはｎ型半導体層３３１ｎ又はこれらの両方が成長してもよい。また、ｐ型半導体層３３１ｐとｎ型半導体層３３１ｎの形成順は適宜前後しても良い。同様に、ｐ型半導体層３４１ｐとｎ型半導体層３４１ｎの形成順は適宜前後しても良い。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、第１の実施形態に含まれる積層トランジスタ構造と同様の積層トランジスタ構造をカラムスイッチ及びカラムデコーダに含むスタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）に関する。図４７は、ＳＲＡＭの一般的な構成を示す回路図である。
図４７に示すように、第４の実施形態に係るＳＲＡＭ４００は、（ｍ＋１）本のワード線ＷＬ０～ＷＬｍ、（ｎ＋１）対のビット線対ＢＬ０及びＢＬＸ０～ＢＬｎ及びＢＬＸｎ、並びに（ｍ＋１）×（ｎ＋１）個のスタティック型のメモリセルＣ０～Ｃｎを含む。なお、ｍ及びｎは任意の自然数である。ワード線ＷＬ０～ＷＬｍは第１の方向（横方向）に平行に延び、ビット線対ＢＬ０及びＢＬＸ０～ＢＬｎ及びＢＬＸｎは第１の方向と交差する第２の方向（縦方向）に延び、メモリセルＣ０，０～Ｃｎ，ｍはこれらの交差部に配置される。ＳＲＡＭ４００は、ローデコーダＲＤ、カラムスイッチ回路ＣＳ０～ＣＳｎ、並びにカラムデコーダＣＤを含む。ローデコーダＲＤは、ワード線ＷＬ０～ＷＬｍに接続される。カラムスイッチ回路ＣＳ０～ＣＳｎは、それぞれがビット線対ＢＬ０及びＢＬＸ０～ＢＬｎ及びＢＬＸｎに接続される。カラムデコーダＣＤは、カラムスイッチ回路ＣＳ０～ＣＳｎに接続される。ＳＲＡＭ４００は、カラムスイッチ回路ＣＳ０～ＣＳｎに接続されたデータ線対Ｄ及びＤＸ、データ線対Ｄ及びＤＸに接続されたデータ入出力回路ＩＯを含む。カラムデコーダＣＤにメモリセルＣ０，０～Ｃｎ，ｍを特定するアドレス信号対Ｓ及びＳＸが入力される。データ入出力回路ＩＯにメモリセルＣ０，０～Ｃｎ，ｍに記憶させるデータＤＩが入力され、データ入出力回路ＩＯからメモリセルＣ０，０～Ｃｎ，ｍに記憶されていたデータＤＯが出力される。ビット線ＢＬＸ０～ＢＬＸｎを流れる信号は、ビット線ＢＬ０～ＢＬｎを流れる信号の反転信号である。データ線ＤＸを流れる信号は、データ線Ｄを流れる信号の反転信号である。アドレス信号ＳＸはアドレス信号Ｓの反転信号である。
次に、カラムスイッチ回路の回路構成について説明する。図４８は、ビット線対ＢＬ０及びＢＬＸ０に対応するカラムスイッチ回路ＣＳ０の回路構成を示す回路図である。
図４８に示すように、カラムスイッチ回路ＣＳ０はゲート同士が接続された２つのトランジスタ９１４ｐ及び９１５ｐを含む。トランジスタ９１４ｐ及び９１５ｐはｐＦＥＴである。トランジスタ９１４ｐはビット線ＢＬ０とデータ線Ｄとの間に接続され、トランジスタ９１５ｐはビット線ＢＬＸ０とデータ線ＤＸとの間に接続され、トランジスタ９１４ｐ及び９１５ｐのゲートにカラムデコーダＣＤから制御信号Ａ０が入力される。
次に、カラムデコーダの回路構成について説明する。図４９は、カラムデコーダＣＤの４対のビット線対ＢＬ０及びＢＬＸ０～ＢＬ３及びＢＬＸ３に対応する部分の回路構成を示す回路図である。図５０は、制御信号Ａ０を出力するＡＮＤ回路の回路構成を示す回路図である。
図４９に示すように、カラムデコーダＣＤの４対のビット線対ＢＬ０及びＢＬＸ０～ＢＬ３及びＢＬＸ３に対応する部分には、４つのＡＮＤ回路ＡＮＤ０～ＡＮＤ３が設けられている。ＡＮＤ回路ＡＮＤ０にアドレス信号ＳＸ０及びＳＸ１が入力され、ＡＮＤ回路ＡＮＤ０は制御信号Ａ０をカラムスイッチ回路ＣＳ０に出力する。ＡＮＤ回路ＡＮＤ１にアドレス信号ＳＸ０及びＳ１が入力され、ＡＮＤ回路ＡＮＤ１は制御信号Ａ１をカラムスイッチ回路ＣＳ１に出力する。ＡＮＤ回路ＡＮＤ２にアドレス信号Ｓ０及びＳＸ１が入力され、ＡＮＤ回路ＡＮＤ２は制御信号Ａ２をカラムスイッチ回路ＣＳ２に出力する。ＡＮＤ回路ＡＮＤ３にアドレス信号Ｓ０及びＳ１が入力され、ＡＮＤ回路ＡＮＤ３は制御信号Ａ３をカラムスイッチ回路ＣＳ３に出力する。
図５０に示すように、ＡＮＤ回路ＡＮＤ０は、６つのトランジスタ９１１ｐ、９１２ｐ、９１３ｐ、９１１ｎ、９１２ｎ及び９１３ｎを含む。トランジスタ９１１ｐ、９１２ｐ及び９１３ｐはｐＦＥＴであり、トランジスタ９１１ｎ、９１２ｎ及び９１３ｎはｎＦＥＴである。トランジスタ９１１ｐ、９１２ｐ及び９１３ｐの各ソースは電源電位Ｖｄｄが供給される電源線９０２に接続されている。トランジスタ９１１ｎ及び９１３ｎの各ソースは接地電位Ｖｓｓが供給される電源線９０１に接続されている。トランジスタ９１２ｎのソースはトランジスタ９１１ｎのドレインに接続されている。トランジスタ９１１ｐ及び９１１ｎのゲートにアドレス信号ＳＸ０が入力され、トランジスタ９１２ｐ及び９１２ｎのゲートにアドレス信号ＳＸ１が入力される。トランジスタ９１３ｐ及び９１３ｎのゲートは、トランジスタ９１１ｐ、９１２ｐ及び９１２ｎのドレインに接続されている。トランジスタ９１３ｐ及び９１３ｎのドレインから制御信号Ａ０が出力される。
入力信号及び出力信号が異なるが、ＡＮＤ回路ＡＮＤ１～ＡＮＤ３もＡＮＤ回路ＡＮＤ０と同様の構成を備える。
次に、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０を構成するナノワイヤ、ゲート、配線及び半導体層のレイアウトについて説明する。図５１～図５３は、第４の実施形態におけるＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０の平面構成を示す図である。図５１は、主として、ナノワイヤ、配線及び半導体層のレイアウトを示す。図５２は、主として、図５１中の積層トランジスタ構造の半導体基板側の半導体層のレイアウトを示す。図５３は、主として、図５１中の積層トランジスタ構造の半導体基板から離間する側の半導体層のレイアウトを示す。図５１～図５３には、ビア等も図示する。図５４～図５７は、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０を示す断面図である。図５４は、図５１中のＹ１－Ｙ１線に沿った断面図に相当し、図５５は、図５１中のＹ２－Ｙ２線に沿った断面図に相当し、図５６は、図５１中のＸ１－Ｘ１線に沿った断面図に相当し、図５７は、図５１中のＸ２－Ｘ２線に沿った断面図に相当する。
図５１～図５７に示すように、半導体基板４０１の表面に素子分離領域４０２が形成されている。半導体基板４０１上に層間絶縁膜４６１、４６２、４６３及び４６４が形成されている。層間絶縁膜４６１内に４つの積層トランジスタ構造４７１、４７２、４７３及び４７４が形成されている。積層トランジスタ構造４７１、４７２及び４７３はＡＮＤ回路ＡＮＤ０に含まれ、積層トランジスタ構造４７４はカラムスイッチ回路ＣＳ０に含まれる。
積層トランジスタ構造４７１、４７２及び４７３はこの順でＸ方向に並んでいる。また、Ｘ方向に延びる電源線１１０１及び１１０２が層間絶縁膜４６３内に形成されている。電源線１１０１に接地電位Ｖｓｓが供給され、電源線１１０２に電源電位Ｖｄｄが供給される。積層トランジスタ構造４７１、４７２及び４７３は、Ｙ方向で電源線１１０１及び１１０２の間に設けられている。
積層トランジスタ構造４７１は、ゲート電極１０４１、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５を含む。積層トランジスタ構造４７１は、更に、ｐ型半導体層１０１１ｐ及び１０１２ｐ、ｎ型半導体層１０２１ｎ及び１０２２ｎ並びに絶縁膜４３２を含む。ゲート電極１０４１、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５は、第１の実施形態のゲート電極１５６、複数のナノワイヤ１５８、ゲート絶縁膜１５５、スペーサ１５７及びサイドウォール１１５と同様に配置されている。また、ｐ型半導体層１０１１ｐ及び１０１２ｐ、ｎ型半導体層１０２１ｎ及び１０２２ｎ並びに絶縁膜４３２は、第１の実施形態のｐ型半導体層１３１ｐ、ｎ型半導体層１４１ｎ及び絶縁膜１３２と同様に配置されている。ｐ型半導体層１０１１ｐにローカル配線１３０１が接続され、ｐ型半導体層１０１２ｐにローカル配線１３０３が接続され、ｎ型半導体層１０２１ｎにローカル配線１４０１が接続され、ｎ型半導体層１０２２ｎにローカル配線１４０２が接続されている。
このように、積層トランジスタ構造４７１は、ゲート電極１０４１、ナノワイヤ４５８、ゲート絶縁膜４５５、ｐ型半導体層１０１１ｐ及びｐ型半導体層１０１２ｐを含むｐチャネル型のトランジスタ１００１ｐを有する。トランジスタ１００１ｐはトランジスタ９１１ｐに相当し、ｐ型半導体層１０１１ｐはソース領域として機能し、ｐ型半導体層１０１２ｐはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
また、積層トランジスタ構造４７１は、ゲート電極１０４１、ナノワイヤ４５８、ゲート絶縁膜４５５、ｎ型半導体層１０２１ｎ及びｎ型半導体層１０２２ｎを含むｎチャネル型のトランジスタ１００１ｎを有する。トランジスタ１００１ｎはトランジスタ９１１ｎに相当し、ｎ型半導体層１０２１ｎはソース領域として機能し、ｎ型半導体層１０２２ｎはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
積層トランジスタ構造４７２は、ゲート電極１０４２、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５を含む。積層トランジスタ構造４７２は、更に、ｐ型半導体層１０１２ｐ及び１０１３ｐ、ｎ型半導体層１０２３ｎ及び１０２４ｎ並びに絶縁膜４３２を含む。ゲート電極１０４２、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５は、第１の実施形態のゲート電極１５６、複数のナノワイヤ１５８、ゲート絶縁膜１５５、スペーサ１５７及びサイドウォール１１５と同様に配置されている。また、ｐ型半導体層１０１２ｐ及び１０１３ｐ、ｎ型半導体層１０２３ｎ及び１０２４ｎ並びに絶縁膜４３２は、第１の実施形態のｐ型半導体層１３１ｐ、ｎ型半導体層１４１ｎ及び絶縁膜１３２と同様に配置されている。ｐ型半導体層１０１２ｐにローカル配線１３０３が接続され、ｐ型半導体層１０１３ｐにローカル配線１３０２が接続され、ｎ型半導体層１０２３ｎにローカル配線１４０３が接続され、ｎ型半導体層１０２４ｎにローカル配線１４０４が接続されている。
このように、積層トランジスタ構造４７２は、ゲート電極１０４２、ナノワイヤ４５８、ゲート絶縁膜４５５、ｐ型半導体層１０１２ｐ及びｐ型半導体層１０１３ｐを含むｐチャネル型のトランジスタ１００２ｐを有する。トランジスタ１００２ｐはトランジスタ９１２ｐに相当し、ｐ型半導体層１０１３ｐはソース領域として機能し、ｐ型半導体層１０１２ｐはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
また、積層トランジスタ構造４７２は、ゲート電極１０４２、ナノワイヤ４５８、ゲート絶縁膜４５５、ｎ型半導体層１０２３ｎ及びｎ型半導体層１０２４ｎを含むｎチャネル型のトランジスタ１００２ｎを有する。トランジスタ１００２ｎはトランジスタ９１２ｎに相当し、ｎ型半導体層１０２３ｎはソース領域として機能し、ｎ型半導体層１０２４ｎはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
なお、ｐ型半導体層１０１２ｐ及びローカル配線１３０３はトランジスタ１００１ｐ及び１００２ｐにより共有される。
積層トランジスタ構造４７３は、ゲート電極１０４３、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５を含む。積層トランジスタ構造４７３は、更に、ｐ型半導体層１０１３ｐ及び１０１４ｐ、ｎ型半導体層１０２５ｎ及び１０２６ｎ並びに絶縁膜４３２を含む。ゲート電極１０４３、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５は、第１の実施形態のゲート電極１５６、複数のナノワイヤ１５８、ゲート絶縁膜１５５、スペーサ１５７及びサイドウォール１１５と同様に配置されている。また、ｐ型半導体層１０１３ｐ及び１０１４ｐ、ｎ型半導体層１０２５ｎ及び１０２６ｎ並びに絶縁膜４３２は、第１の実施形態のｐ型半導体層１３１ｐ、ｎ型半導体層１４１ｎ及び絶縁膜１３２と同様に配置されている。ｐ型半導体層１０１３ｐにローカル配線１３０２が接続され、ｐ型半導体層１０１４ｐにローカル配線１３０４が接続され、ｎ型半導体層１０２５ｎにローカル配線１４０５が接続され、ｎ型半導体層１０２６ｎにローカル配線１４０６が接続されている。
このように、積層トランジスタ構造４７３は、ゲート電極１０４３、ナノワイヤ４５８、ゲート絶縁膜４５５、ｐ型半導体層１０１３ｐ及びｐ型半導体層１０１４ｐを含むｐチャネル型のトランジスタ１００３ｐを有する。トランジスタ１００３ｐはトランジスタ９１３ｐに相当し、ｐ型半導体層１０１３ｐはソース領域として機能し、ｐ型半導体層１０１４ｐはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
また、積層トランジスタ構造４７３は、ゲート電極１０４３、ナノワイヤ４５８、ゲート絶縁膜４５５、ｎ型半導体層１０２５ｎ及びｎ型半導体層１０２６ｎを含むｎチャネル型のトランジスタ１００３ｎを有する。トランジスタ１００３ｎはトランジスタ９１３ｎに相当し、ｎ型半導体層１０２５ｎはソース領域として機能し、ｎ型半導体層１０２６ｎはドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
なお、ｐ型半導体層１０１３ｐ及びローカル配線１３０２はトランジスタ１００２ｐ及び１００３ｐにより共有される。
ローカル配線１３０１及び１３０２はそれぞれビア１０７１を介して電源線１１０２に接続され、ローカル配線１４０１及び１４０５はそれぞれビア１０７１を介して電源線１１０１に接続されている。ゲート電極１０４１はビア１０７１を介して配線１１０５に接続され、ゲート電極１０４２はビア１０７１を介して配線１１０４に接続され、ゲート電極１０４３はビア１０７１を介して配線１１０３に接続されている。ローカル配線１４０２及び１４０３はそれぞれビア１０７１を介して配線１１０６に接続され、ローカル配線１３０４及び１４０６はそれぞれビア１０７１を介して配線１１０７に接続されている。配線１１０３～１１０７は、電源線１１０１及び１１０２と同様に、層間絶縁膜４６３内に形成され、Ｘ方向に延びる。ビア１０７１は層間絶縁膜４６２内に複数形成されている。ビア１０７１は、層間絶縁膜４６３内に形成された配線と、各ゲート電極または各ローカル配線とを接続する。
配線１１０４はビア１０７２を介して配線１２０１に接続され、配線１１０５はビア１０７２を介して配線１２０２に接続され、配線１１０７はビア１０７２を介して配線１２０３に接続されている。配線１２０１～１２０３は層間絶縁膜４６４内に形成され、Ｙ方向に延びる。ビア１０７２も層間絶縁膜４６４内に複数形成されている。ビア１０７２は、層間絶縁膜４６４内に形成された配線と、層間絶縁膜４６３内に形成された配線とを接続する。配線１２０１からアドレス信号ＳＸ１が入力され、配線１２０２からアドレス信号ＳＸ０が入力され、配線１２０３に制御信号Ａ０が出力される。
積層トランジスタ構造４７４は、ゲート電極１０４４、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５を含む。積層トランジスタ構造４７４は、更に、ｐ型半導体層１０１５ｐ及び１０１６ｐ、ｐ型半導体層１０３１ｐ及び１０３２ｐ並びに絶縁膜４３２を含む。ゲート電極１０４４、複数のナノワイヤ４５８、ゲート絶縁膜４５５、スペーサ４５７及びサイドウォール４１５は、第１の実施形態のゲート電極１５６、複数のナノワイヤ１５８、ゲート絶縁膜１５５、スペーサ１５７及びサイドウォール１１５と同様に配置されている。また、ｐ型半導体層１０１５ｐ及び１０１６ｐ、ｐ型半導体層１０３１ｐ及び１０３２ｐ並びに絶縁膜４３２は、第１の実施形態のｐ型半導体層１３１ｐ、ｐ型半導体層１４１ｐ及び絶縁膜１３２と同様に配置されている。ｐ型半導体層１０１５ｐにローカル配線１３０５が接続され、ｐ型半導体層１０１６ｐにローカル配線１３０６が接続され、ｐ型半導体層１０３１ｐにローカル配線１４０７が接続され、ｐ型半導体層１０３２ｐにローカル配線１４０８が接続されている。
このように、積層トランジスタ構造４７４は、ゲート電極１０４４、ナノワイヤ４５８、ゲート絶縁膜４５５、ｐ型半導体層１０１５ｐ及びｐ型半導体層１０１６ｐを含むｐチャネル型のトランジスタ１００４ｐを有する。トランジスタ１００４ｐはトランジスタ９１５ｐに相当し、ｐ型半導体層１０１５ｐ及び１０１６ｐはソース領域又はドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
また、積層トランジスタ構造４７４は、ゲート電極１０４４、ナノワイヤ４５８、ゲート絶縁膜４５５、ｐ型半導体層１０３１ｐ及びｐ型半導体層１０３２ｐを含むｐチャネル型のトランジスタ１００５ｐを有する。トランジスタ１００５ｐはトランジスタ９１４ｐに相当し、ｐ型半導体層１０３１ｐ及び１０３２ｐはソース領域又はドレイン領域として機能し、ナノワイヤ４５８はチャネルとして機能する。
ゲート電極１０４４はビア１０７１を介して配線１１０５に接続されている。ローカル配線１３０５はビア１０７１を介して配線１１０８に接続され、ローカル配線１３０６はビア１０７１を介して配線１１０９に接続されている。ローカル配線１４０７はビア１０７１を介して配線１１１２に接続され、ローカル配線１４０８はビア１０７１を介して配線１１１０に接続されている。配線１１０８～１１１２は、電源線１１０１及び１１０２と同様に、層間絶縁膜４６３内に形成され、Ｘ方向に延びる。
配線１１０８はビア１０７２を介して配線１２０３に接続されている。配線１１０９はビア１０７２を介して配線１２０６に接続され、配線１１１１はビア１０７２を介して配線１２０５に接続されている。配線１１１０はビア１０７２を介して配線１２０７に接続され、配線１１１２はビア１０７２を介して配線１２０４に接続されている。配線１２０４～１２０７は、配線１２０１～１２０３と同様に、層間絶縁膜４６４内に形成され、Ｙ方向に延びる。配線１２０４がビット線ＢＬ０に対応し、配線１２０５がビット線ＢＬＸ０に対応し、配線１２０７がデータ線Ｄ０に対応し、配線１２０６がデータ線ＤＸ０に対応する。
このように、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０は、Ｙ方向に延びる配線１２０３を介して互いに接続される。
例えば、層間絶縁膜４６１～４６４には、シリコン酸化物、シリコン窒化物、シリコン炭化物又はシリコン酸窒化物等を用いることができる。例えば、ローカル配線１３０１～１３０６及び１４０１～１４０８には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、ゲート電極１０４１～１０４４には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜４５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ４５８にはシリコン等を用いることができる。例えば、絶縁膜４３２、スペーサ４５７及びサイドウォール４１５には、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、ビア１０７１には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、電源線１１０１～１１０２、配線１１０３～１１１２、ビア１０７２及び配線１２０１～１２０７には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。配線１２０１～１２０７のそれぞれ及びビア１０７２は、デュアルダマシン法等により一体的に形成されていてもよい。
図５８～図６０は、第４の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図である。図５８は、主として、ノワイヤ、配線及び半導体層のレイアウトを示す。図５９は、主として、図５８中の積層トランジスタ構造の半導体基板側の半導体層のレイアウトを示す。図６０は、主として、図５８中の積層トランジスタ構造の半導体基板から離間する側の半導体層のレイアウトを示す。図５８～図６０には、ビア等も図示する。
図５８～図６０に示すように、Ｘ方向に複数のＡＮＤ回路ＡＮＤ０、ＡＮＤ１、・・・、ＡＮＤｎが配列し、これらＡＮＤ回路ＡＮＤ０、ＡＮＤ１、・・・、ＡＮＤｎの間で、電源線１１０１及び１１０２が共有されている。また、Ｘ方向に複数のカラムスイッチ回路ＣＳ０、ＣＳ１、・・・、ＣＳｎが配列している。カラムスイッチ回路ＣＳ０～ＣＳｎは、Ｙ方向に延びる配線１２０３を介して、それぞれＡＮＤ回路ＡＮＤ０～ＡＮＤｎに接続されている。
第４の実施形態に係る半導体装置では、積層トランジスタ構造４７１～４７３がＣＦＥＴの一例である。第４の実施形態に係る半導体装置は、これらＣＦＥＴをＡＮＤ回路ＡＮＤ０～ＡＮＤｎに有すると共に、ｐチャネル型のトランジスタ１００４ｐ及び１００５ｐを含む積層トランジスタ構造４７４をカラムスイッチ回路ＣＳ０～ＣＳｎに有する。従って、第４の実施形態によれば、導電型が同一の２つのトランジスタ１００４ｐ及び１００５ｐを、平面視で重ね合わせることができ、半導体装置を微細化することができる。なお、本実施形態では２つのｐチャネル型のトランジスタによる積層トランジスタ構造を有するが、２つのｎチャネル型のトランジスタによる積層トランジスタ構造を有するものであっても良い。また、半導体基板５０１上にｎチャネル型のトランジスタが配置され、その上にｐチャネル型のトランジスタが配置された積層トランジスタ構造を有するものであっても良い。
例えば、電源線１１０１～１１０２及び配線１１０３～１１１２はＸ方向に延在し、ローカル配線１３０１～１３０６及び１４０１～１４０８並びに配線１２０１～１２０７はＹ方向に延在するが、これに限定されるものではない。
また、例えば、ローカル配線１３０１～１３０６の上面とローカル配線１４０１～１４０８の上面は層間絶縁膜４６１の上面と面一であるが、これに限定されるものではない。
また、図５８～図６０に示す例では、各カラムスイッチ回路において、ビット線対がゲート電極１０４４から見てＸ方向で同じ側に位置するが、ビット線対の間にゲート電極１０４４が位置するようにしてもよい。このようにすることで、容易にビット線対の間の距離を設定することができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、第３の実施形態に含まれる積層トランジスタ構造と同様の積層トランジスタ構造をカラムスイッチ及びカラムデコーダに含むＳＲＡＭに関する。
ＳＲＡＭの回路構成は第４の実施形態と同様であるため、ＡＮＤ回路及びカラムスイッチ回路を構成するナノワイヤ、ゲート、配線及び半導体層のレイアウトについて説明する。図６１～図６４は、第５の実施形態におけるＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０の平面構成を示す図である。図６１は、主として、ナノワイヤ、配線及び半導体層のレイアウトを示す。図６２は、主として、図６１中の積層トランジスタ構造の半導体基板側の半導体層のレイアウトを示す。図６３は、主として、図６１中の積層トランジスタ構造の半導体基板から離間する側の半導体層のレイアウトを示す。図６４は、主として、図６１中の配線のレイアウトを示す。図６１～図６４には、ビア等も図示する。図６５～図６６は、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０を示す断面図である。図６５は、図６１中のＹ３－Ｙ３線に沿った断面図に相当し、図６６は、図６１中のＹ４－Ｙ４線に沿った断面図に相当する。
図６１～図６６に示すように、半導体基板５０１の表面に素子分離領域５０２が形成されている。半導体基板５０１上に層間絶縁膜５６１、５６２、５６３及び５６４が形成されている。層間絶縁膜５６１内に４つの積層トランジスタ構造５７１、５７２、５７３及び５７４が形成されている。積層トランジスタ構造５７１、５７２及び５７３はＡＮＤ回路ＡＮＤ０に含まれ、積層トランジスタ構造５７４はカラムスイッチ回路ＣＳ０に含まれる。なお、層間絶縁膜５６１、５６２、５６３及び５６４のそれぞれは、複数の絶縁膜が積層したものであっても良い。
積層トランジスタ構造５７１、５７２及び５７３はこの順でＸ方向に並んでいる。また、Ｘ方向に延びる電源線２１０１及び２１０２が層間絶縁膜５６３内に形成されている。電源線２１０１に接地電位Ｖｓｓが供給され、電源線２１０２に電源電位Ｖｄｄが供給される。積層トランジスタ構造５７１、５７２及び５７３は、Ｙ方向で電源線２１０１及び２１０２の間に設けられている。
積層トランジスタ構造５７１は、ゲート電極２０４１、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールを含む。積層トランジスタ構造５７１は、更に、ｐ型半導体層２０６１ｐ及び２０６２ｐ、ｎ型半導体層２０６１ｎ及び２０６２ｎ並びに絶縁膜５３２を含む。積層トランジスタ構造５７１の両脇において、半導体基板５０１上に絶縁膜５１６が形成されている。ゲート電極２０４１、複数のナノワイヤ５５８、絶縁膜５１６、ゲート絶縁膜、スペーサ及びサイドウォールは、第３の実施形態のゲート電極３５６、複数のナノワイヤ３５８、絶縁膜３１６、ゲート絶縁膜３５５、スペーサ３５７及びサイドウォール３１５と同様に配置されている。また、ｐ型半導体層２０６１ｐ及び２０６２ｐ、ｎ型半導体層２０６１ｎ及び２０６２ｎ並びに絶縁膜５３２は、第３の実施形態のｐ型半導体層３３１ｐ、ｎ型半導体層３４１ｎ及び絶縁膜３３２と同様に配置されている。ｐ型半導体層２０６１ｐにローカル配線２３０１が接続され、ｐ型半導体層２０６２ｐにローカル配線２３０２が接続され、ｎ型半導体層２０６１ｎにローカル配線２４０１が接続され、ｎ型半導体層２０６２ｎにローカル配線２４０２が接続されている。ローカル配線２３０１とローカル配線２４０１とは、平面視でＹ方向に互いにずれて配置され、ローカル配線２３０２とローカル配線２４０２とは、平面視でＹ方向に互いにずれて配置されている。
このように、積層トランジスタ構造５７１は、ゲート電極２０４１、ナノワイヤ５５８、ゲート絶縁膜、ｐ型半導体層２０６１ｐ及びｐ型半導体層２０６２ｐを含むｐチャネル型のトランジスタ２００１ｐを有する。トランジスタ２００１ｐはトランジスタ９１１ｐに相当し、ｐ型半導体層２０６１ｐはソース領域として機能し、ｐ型半導体層２０６２ｐはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
また、積層トランジスタ構造５７１は、ゲート電極２０４１、ナノワイヤ５５８、ゲート絶縁膜、ｎ型半導体層２０６１ｎ及びｎ型半導体層２０６２ｎを含むｎチャネル型のトランジスタ２００１ｎを有する。トランジスタ２００１ｎはトランジスタ９１１ｎに相当し、ｎ型半導体層２０６１ｎはソース領域として機能し、ｎ型半導体層２０６２ｎはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
積層トランジスタ構造５７２は、ゲート電極２０４２、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールを含む。積層トランジスタ構造５７２は、更に、ｐ型半導体層２０６３ｐ及び２０６４ｐ、ｎ型半導体層２０６３ｎ及び２０６４ｎ並びに絶縁膜５３２を含む。ゲート電極２０４２、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールは、第３の実施形態のゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、スペーサ３５７及びサイドウォール３１５と同様に配置されている。また、ｐ型半導体層２０６３ｐ及び２０６４ｐ、ｎ型半導体層２０６３ｎ及び２０６４ｎ並びに絶縁膜５３２は、第３の実施形態のｐ型半導体層３３１ｐ、ｎ型半導体層３４１ｎ及び絶縁膜３３２と同様に配置されている。ｐ型半導体層２０６３ｐにローカル配線２３０２が接続され、ｐ型半導体層２０６４ｐにローカル配線２３０３が接続され、ｎ型半導体層２０６３ｎにローカル配線２４０２が接続され、ｎ型半導体層２０６４ｎにローカル配線２４０３が接続されている。ローカル配線２３０３とローカル配線２４０３とは、平面視でＹ方向に互いにずれて配置されている。
このように、積層トランジスタ構造５７２は、ゲート電極２０４２、ナノワイヤ５５８、ゲート絶縁膜、ｐ型半導体層２０６３ｐ及びｐ型半導体層２０６４ｐを含むｐチャネル型のトランジスタ２００２ｐを有する。トランジスタ２００２ｐはトランジスタ９１２ｐに相当し、ｐ型半導体層２０６４ｐはソース領域として機能し、ｐ型半導体層２０６３ｐはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
また、積層トランジスタ構造５７２は、ゲート電極２０４２、ナノワイヤ５５８、ゲート絶縁膜、ｎ型半導体層２０６３ｎ及びｎ型半導体層２０６４ｎを含むｎチャネル型のトランジスタ２００２ｎを有する。トランジスタ２００２ｎはトランジスタ９１２ｎに相当し、ｎ型半導体層２０６３ｎはソース領域として機能し、ｎ型半導体層２０６４ｎはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
なお、ローカル配線２３０２はトランジスタ２００１ｐ及び２００２ｐにより共有される。また、ローカル配線２４０２はトランジスタ２００１ｎ及び２００２ｎにより共有される。ただし、トランジスタ２００１ｐ及び２００２ｐで別々のローカル配線を形成し、配線やビア等を介して電気的に接続するものとしても良い。また、トランジスタ２００１ｎ及び２００２ｎで別々のローカル配線を形成し、配線やビア等を介して電気的に接続するものとしても良い。
積層トランジスタ構造５７３は、ゲート電極２０４３、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールを含む。積層トランジスタ構造５７３は、更に、ｐ型半導体層２０６５ｐ及び２０６６ｐ、ｎ型半導体層２０６５ｎ及び２０６６ｎ並びに絶縁膜５３２を含む。ゲート電極２０４３、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールは、第３の実施形態のゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、スペーサ３５７及びサイドウォール３１５と同様に配置されている。また、ｐ型半導体層２０６５ｐ及び２０６６ｐ、ｎ型半導体層２０６５ｎ及び２０６６ｎ並びに絶縁膜５３２は、第３の実施形態のｐ型半導体層３３１ｐ、ｎ型半導体層３４１ｎ及び絶縁膜３３２と同様に配置されている。ｐ型半導体層２０６５ｐにローカル配線２３０４が接続され、ｐ型半導体層２０６６ｐにローカル配線２３０５が接続され、ｎ型半導体層２０６５ｎにローカル配線２４０４が接続され、ｎ型半導体層２０６６ｎにローカル配線２４０５が接続されている。ローカル配線２３０４とローカル配線２４０４とは、平面視でＹ方向に互いにずれて配置され、ローカル配線２３０５とローカル配線２４０５とは、平面視でＹ方向に互いにずれて配置されている。
このように、積層トランジスタ構造５７３は、ゲート電極２０４３、ナノワイヤ５５８、ゲート絶縁膜、ｐ型半導体層２０６５ｐ及びｐ型半導体層２０６６ｐを含むｐチャネル型のトランジスタ２００３ｐを有する。トランジスタ２００３ｐはトランジスタ９１３ｐに相当し、ｐ型半導体層２０６５ｐはソース領域として機能し、ｐ型半導体層２０６６ｐはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
また、積層トランジスタ構造５７３は、ゲート電極２０４３、ナノワイヤ５５８、ゲート絶縁膜、ｎ型半導体層２０６５ｎ及びｎ型半導体層２０６６ｎを含むｎチャネル型のトランジスタ２００３ｎを有する。トランジスタ２００３ｎはトランジスタ９１３ｎに相当し、ｎ型半導体層２０６５ｎはソース領域として機能し、ｎ型半導体層２０６６ｎはドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
ローカル配線２３０１、２３０３及び２３０４はそれぞれビア２０７１を介して電源線２１０２に接続され、ローカル配線２４０１及び２４０４はそれぞれビア２０７１を介して電源線２１０１に接続されている。ゲート電極２０４１はビア２０７１を介して配線２１０５に接続され、ゲート電極２０４２はビア２０７１を介して配線２１０４に接続され、ゲート電極２０４３はビア２０７１を介して配線２１０７に接続されている。ローカル配線２３０２はビア２０７１を介して配線２１０３に接続され、ローカル配線２４０３はビア２０７１を介して配線２１０６に接続され、ローカル配線２４０３はビア２０７１を介して配線２１０８に接続されている。ローカル配線２３０５及び２４０５はこれらの間の絶縁膜５３２に形成された開口部５３２ａを介して互いに接続されている。なお、開口部５３２ａは、平面視でｐ型半導体層２０６６ｐ及びｎ型半導体層２０６６ｎからずれて配置されているが、開口部５３２ａの配置される位置はこれに限定されない。配線２１０３～２１０８は、電源線２１０１及び２１０２と同様に、層間絶縁膜５６３内に形成され、Ｘ方向に延びる。ビア２０７１は層間絶縁膜５６２内に複数形成されている。ビア２０７１は、層間絶縁膜５６３内に形成された配線と、各ローカル配線とを接続する。また、層間絶縁膜５６３内に形成された配線と、各ゲート電極とを接続する。なお、半導体基板５０１側のローカル配線上にビア２０７１が形成された場合、ビア２０７１の一部が基板から離れた側のローカル配線と同じ高さに位置しても良い。
配線２１０４はビア２０７２を介して配線２２０１に接続され、配線２１０５はビア２０７２を介して配線２２０２に接続されている。配線２１０３及び２１０７はそれぞれビア２０７２を介して配線２２０４に接続され、配線２１０８はビア２０７２を介して配線２２０３に接続されている。配線２２０１～２２０４は層間絶縁膜５６４内に形成され、Ｙ方向に延びる。ビア２０７２も層間絶縁膜５６４内に複数形成されている。ビア２０７２は、層間絶縁膜５６３内に形成された配線と、層間絶縁膜５６４内に形成された配線とを接続する。配線２２０１からアドレス信号ＳＸ１が入力され、配線２２０２からアドレス信号ＳＸ０が入力され、配線２２０３に制御信号Ａ０が出力される。
積層トランジスタ構造５７４は、ゲート電極２０４４、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールを含む。積層トランジスタ構造５７４は、更に、ｐ型半導体層２０６７ｐ及び２０６８ｐ、ｐ型半導体層２０６９ｐ及び２０７０ｐ並びに絶縁膜５３２を含む。ゲート電極２０４４、複数のナノワイヤ５５８、ゲート絶縁膜、スペーサ及びサイドウォールは、第３の実施形態のゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、スペーサ３５７及びサイドウォール３１５と同様に配置されている。また、ｐ型半導体層２０６７ｐ及び２０６８ｐ、ｐ型半導体層２０６９ｐ及び２０７０ｐ並びに絶縁膜５３２は、第３の実施形態のｐ型半導体層３３１ｐ、ｐ型半導体層３４１ｐ及び絶縁膜３３２と同様に配置されている。ｐ型半導体層２０６７ｐにローカル配線２３０６が接続され、ｐ型半導体層２０６８ｐにローカル配線２３０７が接続され、ｐ型半導体層２０６９ｐにローカル配線２４０６が接続され、ｐ型半導体層２０７０ｐにローカル配線２４０７が接続されている。
このように、積層トランジスタ構造５７４は、ゲート電極２０４４、ナノワイヤ５５８、ゲート絶縁膜、ｐ型半導体層２０６７ｐ及びｐ型半導体層２０６８ｐを含むｐチャネル型のトランジスタ２００４ｐを有する。トランジスタ２００４ｐはトランジスタ９１４ｐに相当し、ｐ型半導体層２０６７ｐ及び２０６８ｐはソース領域又はドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
また、積層トランジスタ構造５７４は、ゲート電極２０４４、ナノワイヤ５５８、ゲート絶縁膜、ｐ型半導体層２０６９ｐ及びｐ型半導体層２０７０ｐを含むｐチャネル型のトランジスタ２００５ｐを有する。トランジスタ２００５ｐはトランジスタ９１５ｐに相当し、ｐ型半導体層２０６９ｐ及び１０３２ｐはソース領域又はドレイン領域として機能し、ナノワイヤ５５８はチャネルとして機能する。
ゲート電極２０４４はビア２０７１を介して配線２１１３に接続されている。ローカル配線２３０６はビア２０７１を介して配線２１１１に接続され、ローカル配線２３０７はビア２０７１を介して配線２１０９に接続されている。ローカル配線２４０６はビア２０７１を介して配線２１１２に接続され、ローカル配線２４０７はビア２０７１を介して配線２１１０に接続されている。配線２１０９～２１１３は、電源線２１０１及び２１０２と同様に、層間絶縁膜５６３内に形成され、Ｘ方向に延びる。ビア２０７１は層間絶縁膜５６２内に形成されている。
配線２１１３はビア２０７２を介して配線２２０３に接続されている。配線２１１１はビア２０７２を介して配線２２０８に接続され、配線２１０９はビア２０７２を介して配線２２０６に接続されている。配線２１１２はビア２０７２を介して配線２２０５に接続され、配線２１１０はビア２０７２を介して配線２２０７に接続されている。配線２２０５～２２０８は、配線２２０１～２２０４と同様に、層間絶縁膜５６４内に形成され、Ｙ方向に延びる。ビア２０７２も層間絶縁膜５６４内に形成されている。配線２２０８がビット線ＢＬ０に対応し、配線２２０７がビット線ＢＬＸ０に対応し、配線２２０６がデータ線Ｄ０に対応し、配線２２０５がデータ線ＤＸ０に対応する。
このように、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０は、Ｙ方向に延びる配線２２０３を介して互いに接続される。
例えば、層間絶縁膜５６１～５６４には、シリコン酸化物、シリコン窒化物、シリコン炭化物又はシリコン酸窒化物等を用いることができる。例えば、ローカル配線２３０１～２３０７及び２４０１～２４０７には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、ゲート電極２０４１～２０４４には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ５５８にはシリコン等を用いることができる。例えば、絶縁膜５１６、絶縁膜５３２、スペーサ及びサイドウォールには、シリコン酸化物又はシリコン窒化物等を用いることができる。
例えば、ビア２０７１には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、電源線２１０１～２１０２、配線２１０３～２１１３、ビア２０７２及び配線２２０１～２２０８には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。配線２２０１～２２０８のそれぞれ及びビア２０７２は、デュアルダマシン法等により一体的に形成されていてもよい。
図６７～図７０は、第５の実施形態における複数のＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図である。図６７は、ナノワイヤ、配線及び半導体層のレイアウトを示す。図６８は、主として、図６７中の積層トランジスタ構造の半導体基板側の半導体層のレイアウトを示す。図６９は、主として、図６７中の積層トランジスタ構造の半導体基板から離間する側の半導体層のレイアウトを示す。図７０は、主として、図６７中の配線のレイアウトを示す。図６７～図７０には、ビア等も図示する。
図６７～図７０に示すように、Ｘ方向に複数のＡＮＤ回路ＡＮＤ０、ＡＮＤ１、・・・、ＡＮＤｎが配列し、これらＡＮＤ回路ＡＮＤ０、ＡＮＤ１、・・・、ＡＮＤｎの間で、電源線２１０１及び２１０２が共有されている。また、Ｘ方向に複数のカラムスイッチ回路ＣＳ０、ＣＳ１、・・・、ＣＳｎが配列している。カラムスイッチ回路ＣＳ０～ＣＳｎは、Ｙ方向に延びる配線２２０３を介して、それぞれＡＮＤ回路ＡＮＤ０～ＡＮＤｎに接続されている。
第５の実施形態に係る半導体装置では、積層トランジスタ構造５７１～５７３がＣＦＥＴの一例である。第５の実施形態に係る半導体装置は、これらＣＦＥＴをＡＮＤ回路ＡＮＤ０～ＡＮＤｎに有すると共に、ｐチャネル型のトランジスタ２００４ｐ及び２００５ｐを含む積層トランジスタ構造５７４をカラムスイッチ回路ＣＳ０～ＣＳｎに有する。従って、第５の実施形態によれば、導電型が同一の２つのトランジスタ２００４ｐ及び２００５ｐを、平面視で重ね合わせることができ、半導体装置を微細化することができる。なお、本実施形態では２つのｐチャネル型のトランジスタによる積層トランジスタ構造を有するが、２つのｎチャネル型のトランジスタによる積層トランジスタ構造を有するものであっても良い。また、半導体基板５０１上にｎチャネル型のトランジスタが配置され、その上にｐチャネル型のトランジスタが配置された積層トランジスタ構造を有するものであっても良い。また、本実施形態のカラムスイッチ回路に限らず、同一の導電型のトランジスタを複数有し、それらのゲート電極が互いに電気的に接続されているような回路において、同一の導電型のトランジスタを積層した積層トランジスタ構造が配置されても良い。
また、第５の実施形態では、ローカル配線２３０１～２３０５のＹ方向の両端の位置は互いに同一である。このため、これらを形成するために用いるマスクを高精度で形成しやすく、ローカル配線２３０１～２３０５を高精度で形成することができる。また、ローカル配線２４０１～２４０５のＹ方向の両端の位置は互いに同一である。このため、これらを形成するために用いるマスクを高精度で形成しやすく、ローカル配線２４０１～２４０５を高精度で形成することができる。なお、本開示において同一とは、完全な同一を意味するものではなく、プロセス変動等に起因する位置ずれ等を許容する。なお、ローカル配線２３０１～２３０５のＹ方向の一端又は両端の位置を互いに異なるものとしても良く、ローカル配線２４０１～２４０５のＹ方向の一端又は両端の位置を互いに異なるものとしても良い。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、主として、半導体基板の厚さ方向における電源線の位置の点で第５の実施形態と相違する。図７１は、第６の実施形態におけるＡＮＤ回路及びカラムスイッチ回路の平面構成を示す図である。図７１は、主として、複数のＡＮＤ回路及びカラムスイッチ回路を構成するナノワイヤ、配線及び半導体層のレイアウトを示す。図７２は、ＡＮＤ回路ＡＮＤ０及びカラムスイッチ回路ＣＳ０を示す断面図である。図７２は、図７１中のＹ５－Ｙ５線に沿った断面図に相当する。
図７１～図７２に示すように、第６の実施形態に係る半導体装置は、電源線２１０１に代えて電源線３１０１を有し、電源線２１０２に代えて電源線３１０２を有する。電源線３１０１及び３１０２は、半導体基板５０１及び素子分離領域５０２に形成された溝内に形成された絶縁性の下地膜とその上の導電膜を有する。例えば、下地膜にはシリコン酸化物を用いることができ、導電膜にはタングステン、コバルト、ルテニウム等を用いることができる。導電膜の表面に絶縁膜が形成されていてもよい。電源線３１０１に接地電位Ｖｓｓが供給され、電源線３１０２に電源電位Ｖｄｄが供給される。電源線３１０１とローカル配線２４０１及び２４０４とは、層間絶縁膜５６１内に形成されたビア３０７１を介して互いに接続されている。また、電源線３１０２とローカル配線２３０１、２３０３及び２４０４とは、絶縁膜５１６内に形成されたビア３０７２を介して互いに接続されている。ビア３０７１～３０７２には、タングステン、コバルト、ルテニウム等を用いることができる。タングステンを用いる場合、導電性の下地膜を形成することが好ましいが、コバルト又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。ローカル配線２４０１及び２４０４のそれぞれ並びにビア３０７１は、デュアルダマシン法等により一体的に形成されていてもよく、ローカル配線２３０１、２３０３及び２４０４のそれぞれ並びにビア３０７２は、デュアルダマシン法等により一体的に形成されていてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１３１ｐ、１４１ｐ、３３１ｐ、３４１ｐ、１０１１ｐ、１０１２ｐ、１０１３ｐ、１０１４ｐ、１０１５ｐ、１０１６ｐ、１０３１ｐ、１０３２ｐ、２０６１ｐ、２０６２ｐ、２０６３ｐ、２０６４ｐ、２０６５ｐ、２０６６ｐ、２０６７ｐ、２０６８ｐ、２０６９ｐ、２０７０ｐ
：ｐ型半導体層
１３１ｎ、１４１ｎ、３３１ｎ、３４１ｎ、１０２１ｎ、１０２２ｎ、１０２３ｎ、１０２４ｎ、１０２５ｎ、１０２６ｎ、２０６１ｎ、２０６２ｎ、２０６３ｎ、２０６４ｎ、２０６５ｎ、２０６６ｎ：ｎ型半導体層
１３２、３３２、４３２、５３２：絶縁膜
１５５、２５５、３５５、４５５：ゲート絶縁膜
１５６、２５６、３５６、１０４１、１０４２、１０４３、１０４４、２０４１、２０４２、２０４３、２０４４：ゲート電極
１５８、２５８、３５８、４５８、５５８：ナノワイヤ
１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、２９０ａ、２９０ｂ、２９０ｃ、２９０ｄ、３９０ａ、３９０ｂ、３９０ｃ、３９０ｄ、４７１、４７２、４７３、４７４、５７１、５７２、５７３、５７４：積層トランジスタ構造
２３１ｐ、２４１ｐ：ｐ型ＳｉＧｅ層
２３１ｎ、２４１ｎ：ｎ型Ｓｉ層
２３４、２４２：酸化膜
１００１ｐ、１００２ｐ、１００３ｐ、１００４ｐ、１００５ｐ、２００１ｐ、２００２ｐ、２００３ｐ、２００４ｐ、２００５ｐ、１００１ｎ、１００２ｎ、１００３ｎ、２００１ｎ、２００２ｎ、２００３ｎ：トランジスタ

Claims (11)

  1. 基板と、
    前記基板の上方に形成され、第１の半導体層と第２の半導体層を有する第１のトランジスタと、
    前記第１のトランジスタの上方に形成され、第３の半導体層と第４の半導体層を有する第２のトランジスタと、
    前記基板の上方に形成され、第５の半導体層と第６の半導体層を有する第３のトランジスタと、
    前記第３のトランジスタの上方に形成され、第７の半導体層と第８の半導体層を有する第４のトランジスタと、
    を有し、
    前記第１のトランジスタは、
    前記第１の半導体層に形成された第１導電型の第１のソース領域と、
    前記第２の半導体層に形成された前記第１導電型の第１のドレイン領域と、
    前記第１のソース領域と前記第１のドレイン領域との間に位置する第１のゲート電極と、
    を有し、
    前記第２のトランジスタは、
    前記第１の半導体層及び前記第２の半導体層の一方の上方に位置し、前記第１の半導体層及び前記第２の半導体層と分離する前記第３の半導体層に形成された第２導電型の第２のソース領域と、
    前記第１の半導体層及び前記第２の半導体層の他方の上方に位置し、前記第１の半導体層及び前記第２の半導体層と分離する前記第４の半導体層に形成された前記第２導電型の第２のドレイン領域と、
    前記第１のゲート電極の上方であって、前記第２のソース領域と前記第２のドレイン領域との間に位置する第２のゲート電極と、
    を有し、
    前記第３のトランジスタは、
    前記第５の半導体層に形成された第３導電型の第３のソース領域と、
    前記第６の半導体層に形成された前記第３導電型の第３のドレイン領域と、
    前記第３のソース領域と前記第３のドレイン領域との間に位置する第３のゲート電極と、
    を有し、
    前記第４のトランジスタは、
    前記第５の半導体層及び前記第６の半導体層の一方の上方に位置し、前記第５の半導体層及び前記第６の半導体層と分離する前記第７の半導体層に形成された第４導電型の第４のソース領域と、
    前記第５の半導体層及び前記第６の半導体層の他方の上方に位置し、前記第５の半導体層及び前記第６の半導体層と分離する前記第８の半導体層に形成された前記第４導電型の第４のドレイン領域と、
    前記第３のゲート電極の上方であって、前記第４のソース領域と前記第４のドレイン領域との間に位置する第４のゲート電極と、
    を有し、
    前記第１導電型及び前記第２導電型は互いに異なり、
    前記第３導電型及び前記第４導電型は互いに同一であり、
    前記第１のゲート電極及び前記第２のゲート電極が一体化され、
    前記第３のゲート電極及び前記第４のゲート電極が一体化されていることを特徴とする半導体装置。
  2. 前記第１のトランジスタは、前記第１のソース領域と前記第１のドレイン領域との間に第１のナノワイヤの第１のチャネルを有し、
    前記第２のトランジスタは、前記第２のソース領域と前記第２のドレイン領域との間に第２のナノワイヤの第２のチャネルを有し、
    前記第３のトランジスタは、前記第３のソース領域と前記第３のドレイン領域との間に第３のナノワイヤの第３のチャネルを有し、
    前記第４のトランジスタは、前記第４のソース領域と前記第４のドレイン領域との間に第４のナノワイヤの第４のチャネルを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のソース領域に接触する第１のソース側ローカル配線と、
    前記第１のドレイン領域に接触する第１のドレイン側ローカル配線と、
    前記第２のソース領域に接触する第２のソース側ローカル配線と、
    前記第２のドレイン領域に接触する第２のドレイン側ローカル配線と、
    前記第３のソース領域に接触する第３のソース側ローカル配線と、
    前記第３のドレイン領域に接触する第３のドレイン側ローカル配線と、
    前記第４のソース領域に接触する第４のソース側ローカル配線と、
    前記第４のドレイン領域に接触する第４のドレイン側ローカル配線と、
    を有し、
    前記第１のソース側ローカル配線の少なくとも一部は、前記第２のソース側ローカル配線又は前記第２のドレイン側ローカル配線の一方の少なくとも一部と平面視で重なり合い、
    前記第１のドレイン側ローカル配線の少なくとも一部は、前記第２のソース側ローカル配線又は前記第２のドレイン側ローカル配線の他方の少なくとも一部と平面視で重なり合い、
    前記第３のソース側ローカル配線の少なくとも一部は、前記第４のソース側ローカル配線又は前記第４のドレイン側ローカル配線の一方の少なくとも一部と平面視で重なり合い、
    前記第３のドレイン側ローカル配線の少なくとも一部は、前記第４のソース側ローカル配線又は前記第４のドレイン側ローカル配線の他方の少なくとも一部と平面視で重なり合うことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のソース側ローカル配線は、前記第２のソース側ローカル配線又は前記第２のドレイン側ローカル配線の前記一方と平面視で重なっていない部分を有し、
    前記第１のドレイン側ローカル配線は、前記第２のソース側ローカル配線又は前記第２のドレイン側ローカル配線の前記他方と平面視で重なっていない部分を有し、
    前記第３のソース側ローカル配線は、前記第４のソース側ローカル配線又は前記第４のドレイン側ローカル配線の前記一方と平面視で重なっていない部分を有し、
    前記第３のドレイン側ローカル配線は、前記第４のソース側ローカル配線又は前記第４のドレイン側ローカル配線の前記他方と平面視で重なっていない部分を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１導電型はｐ型であり、
    前記第２導電型はｎ型であり、
    前記第３導電型及び前記第４導電型はｐ型又はｎ型であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１のトランジスタ及び前記第２のトランジスタの出力信号が前記第３のゲート電極及び前記第４のゲート電極に入力されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 複数のメモリセルと、
    前記複数のメモリセルに接続されたビット線対と、
    前記ビット線対に接続されたカラムスイッチ回路と、
    前記カラムスイッチ回路を制御するカラムデコーダと、
    を有し、
    前記カラムデコーダは、前記第１のトランジスタ及び前記第２のトランジスタを有し、
    前記カラムスイッチ回路は、前記第３のトランジスタ及び前記第４のトランジスタを有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記カラムデコーダは、複数の前記第１のトランジスタ及び複数の前記第２のトランジスタを有し、
    隣接する２つの前記第１のトランジスタは、互いに共有する１つのローカル配線をその間に有し、
    前記隣接する２つの第１トランジスタ上で隣接する２つの前記第２のトランジスタは、互いに共有する１つのローカル配線をその間に有することを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の半導体層及び前記第２の半導体層の一方と前記第３の半導体層との間に形成された第１の絶縁膜と、
    前記第１の半導体層及び前記第２の半導体層の他方と前記第４の半導体層との間に形成された第２の絶縁膜と、
    前記第５の半導体層及び前記第６の半導体層の一方と前記第７の半導体層との間に形成された第３の絶縁膜と、
    前記第５の半導体層及び前記第６の半導体層の他方と前記第８の半導体層との間に形成された第４の絶縁膜と、
    を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 基板の上方に第１の半導体層と第２の半導体層を有する第１のトランジスタを形成する工程と、
    前記第１のトランジスタの上方に第３の半導体層と第４の半導体層を有する第２のトランジスタを形成する工程と、
    前記基板の上方に第５の半導体層と第６の半導体層を有する第３のトランジスタを形成する工程と、
    前記第３のトランジスタの上方に第７の半導体層と第８の半導体層を有する第４のトランジスタを形成する工程と、
    を有し、
    前記第１のトランジスタは、
    前記第１の半導体層に形成された第１導電型の第１のソース領域と、
    前記第２の半導体層に形成された前記第１導電型の第１のドレイン領域と、
    前記第１のソース領域と前記第１のドレイン領域との間に位置する第１のゲート電極と、
    を有し、
    前記第２のトランジスタは、
    前記第１の半導体層及び前記第２の半導体層の一方の上方に位置し、前記第１の半導体層および前記第２の半導体層と分離する前記第３の半導体層に形成された第２導電型の第２のソース領域と、
    前記第１の半導体層及び前記第２の半導体層の他方の上方に位置し、前記第１の半導体層および前記第２の半導体層と分離する前記第４の半導体層に形成された前記第２導電型の第２のドレイン領域と、
    前記第１のゲート電極の上方であって、前記第２のソース領域と前記第２のドレイン領域との間に位置する第２のゲート電極と、
    を有し、
    前記第３のトランジスタは、
    前記第５の半導体層に形成された第３導電型の第３のソース領域と、
    前記第６の半導体層に形成された前記第３導電型の第３のドレイン領域と、
    前記第３のソース領域と前記第３のドレイン領域との間に位置する第３のゲート電極と、
    を有し、
    前記第４のトランジスタは、
    前記第５の半導体層及び前記第６の半導体層の一方の上方に位置し、前記第５の半導体層および前記第６の半導体層と分離する前記第７の半導体層に形成された第４導電型の第４のソース領域と、
    前記第５の半導体層及び前記第６の半導体層の他方の上方に位置し、前記第５の半導体層および前記第６の半導体層と分離する前記第８の半導体層に形成された前記第４導電型の第４のドレイン領域と、
    前記第３のゲート電極の上方であって、前記第４のソース領域と前記第４のドレイン領域との間に位置する第４のゲート電極と、
    を有し、
    前記第１導電型及び前記第２導電型は互いに異なり、
    前記第３導電型及び前記第４導電型は互いに同一であり、
    前記第１のゲート電極及び前記第２のゲート電極を一体的に形成する工程と、
    前記第３のゲート電極及び前記第４のゲート電極を一体的に形成する工程と、
    前記第１のソース領域及び前記第１のドレイン領域と前記第３のソース領域及び前記第３のドレイン領域、並びに、前記第２のソース領域及び前記第２のドレイン領域と前記第４のソース領域及び前記第４のドレイン領域、の一方を並行して形成し、前記第１のソース領域及び前記第１のドレイン領域と前記第３のソース領域及び前記第３のドレイン領域、並びに、前記第２のソース領域及び前記第２のドレイン領域と前記第４のソース領域及び前記第４のドレイン領域、の他方を別々に形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  11. 前記第１のトランジスタは、前記第１のソース領域と前記第１のドレイン領域との間に第１のナノワイヤの第１のチャネルを有し、
    前記第２のトランジスタは、前記第２のソース領域と前記第２のドレイン領域との間に第２のナノワイヤの第２のチャネルを有し、
    前記第３のトランジスタは、前記第３のソース領域と前記第３のドレイン領域との間に第３のナノワイヤの第３のチャネルを有し、
    前記第４のトランジスタは、前記第４のソース領域と前記第４のドレイン領域との間に第４のナノワイヤの第４のチャネルを有し、
    前記第１のソース領域及び前記第１のドレイン領域は、前記第１のナノワイヤからのエピタキシャル成長により形成し、
    前記第２のソース領域及び前記第２のドレイン領域は、前記第２のナノワイヤからのエピタキシャル成長により形成し、
    前記第３のソース領域及び前記第３のドレイン領域は、前記第３のナノワイヤからのエピタキシャル成長により形成し、
    前記第４のソース領域及び前記第４のドレイン領域は、前記第４のナノワイヤからのエピタキシャル成長により形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
JP2020547642A 2018-09-25 2018-09-25 半導体装置及びその製造方法 Active JP7351307B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/035481 WO2020065732A1 (ja) 2018-09-25 2018-09-25 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2020065732A1 JPWO2020065732A1 (ja) 2021-08-30
JP7351307B2 true JP7351307B2 (ja) 2023-09-27

Family

ID=69952988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020547642A Active JP7351307B2 (ja) 2018-09-25 2018-09-25 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US11798992B2 (ja)
JP (1) JP7351307B2 (ja)
WO (1) WO2020065732A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
WO2020255256A1 (ja) * 2019-06-18 2020-12-24 株式会社ソシオネクスト 半導体装置
US11133310B2 (en) * 2019-10-03 2021-09-28 Tokyo Electron Limited Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11335686B2 (en) 2019-10-31 2022-05-17 Intel Corporation Transistors with back-side contacts to create three dimensional memory and logic
US11257822B2 (en) 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
US11948987B2 (en) * 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11798985B2 (en) * 2020-11-13 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for manufacturing isolation layers in stacked transistor structures
US11398553B2 (en) * 2020-11-20 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain features

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152191A (ja) 2001-11-16 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013191698A (ja) 2012-03-13 2013-09-26 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216902B2 (en) 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
JP5760829B2 (ja) 2011-08-09 2015-08-12 富士通セミコンダクター株式会社 スタティックｒａｍ
US9431388B1 (en) * 2015-04-29 2016-08-30 Globalfoundries Inc. Series-connected nanowire structures
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
KR102228497B1 (ko) * 2016-07-19 2021-03-15 도쿄엘렉트론가부시키가이샤 3 차원 반도체 디바이스 및 그 제조 방법
TWI739879B (zh) 2016-08-10 2021-09-21 日商東京威力科創股份有限公司 用於半導體裝置的延伸區域
US9837414B1 (en) 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152191A (ja) 2001-11-16 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013191698A (ja) 2012-03-13 2013-09-26 Toshiba Corp 半導体装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J.Ryckaert et al.，The Complementary FET (CFET) for CMOS scaling beyond N3，2018 Symposium on VLSI Technology Digest of Technical Papers，2018年06月18日，pp. 141-142，DOI: 10.1109/VLSIT.2018.8510618
MUNTEANU, Daniela et al.，Transient Response of 3-D Multi-Channel Nanowire MOSFETs Submitted to Heavy Ion Irradiation: a 3-D Simulation Study，IEEE TRANSACTIONS ON NUCLEAR SCIENCE，2009年08月12日，VOL. 56, NO. 4,，pp. 2042-2049，DOI:10.1109/TNS.2009.2016564

Also Published As

Publication number Publication date
JPWO2020065732A1 (ja) 2021-08-30
US20210210601A1 (en) 2021-07-08
US20240006490A1 (en) 2024-01-04
US11798992B2 (en) 2023-10-24
WO2020065732A1 (ja) 2020-04-02

Similar Documents

Publication Publication Date Title
JP7351307B2 (ja) 半導体装置及びその製造方法
US9859211B2 (en) Nonvolatile semiconductor memory device including pillars buried inside through holes
US8383512B2 (en) Method for making multilayer connection structure
JP5144698B2 (ja) 半導体記憶装置及びその製造方法
US7973314B2 (en) Semiconductor device and method of manufacturing the same
US8574992B2 (en) Contact architecture for 3D memory array
US9202750B2 (en) Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US8154128B2 (en) 3D integrated circuit layer interconnect
US9754936B2 (en) Semiconductor device and method of fabricating the same
US20070007601A1 (en) Vertical MOSFET SRAM cell
US9330764B2 (en) Array fanout pass transistor structure
CN103579242B (zh) 具有埋藏鞍形鳍式场效晶体管的sram集成电路及其制造方法
JP2007005654A (ja) 不揮発性半導体記憶装置
US20190074287A1 (en) Semiconductor memory device and method for manufacturing the same
WO2014065038A1 (ja) 半導体装置及びその製造方法
US9362168B2 (en) Non-volatile memory device and method for manufacturing same
TW201705233A (zh) 半導體裝置
TW202228272A (zh) 形成記憶結構的方法
US9368403B2 (en) Method for manufacturing a semiconductor device
US20130200363A1 (en) Semiconductor device and a method for manufacturing a semiconductor device
TW202103318A (zh) 半導體裝置與其製造方法
TW202306120A (zh) 具有介電鰭片結構的半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230828

R150 Certificate of patent or registration of utility model

Ref document number: 7351307

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150