JP2011129891A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011129891A
JP2011129891A JP2010250638A JP2010250638A JP2011129891A JP 2011129891 A JP2011129891 A JP 2011129891A JP 2010250638 A JP2010250638 A JP 2010250638A JP 2010250638 A JP2010250638 A JP 2010250638A JP 2011129891 A JP2011129891 A JP 2011129891A
Authority
JP
Japan
Prior art keywords
layer
electrode layer
oxide semiconductor
transistor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010250638A
Other languages
English (en)
Other versions
JP2011129891A5 (ja
JP5636262B2 (ja
Inventor
Kiyoshi Kato
清 加藤
Jun Koyama
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010250638A priority Critical patent/JP5636262B2/ja
Publication of JP2011129891A publication Critical patent/JP2011129891A/ja
Publication of JP2011129891A5 publication Critical patent/JP2011129891A5/ja
Application granted granted Critical
Publication of JP5636262B2 publication Critical patent/JP5636262B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/07773—Antenna details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Signal Processing (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

【課題】無線通信機能を有する半導体装置を低消費電力化又は長寿命化すること。
【解決手段】当該半導体装置は、電力供給源となる電池と、特定の回路とがチャネル形成領域が酸化物半導体によって構成されるトランジスタを介して電気的に接続することによって解決することができる。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該半導体装置の待機時の消費電力を低減することができる。また、これにより当該半導体装置を長寿命化することができる。
【選択図】図１

Description

本発明は、半導体装置に関する。特に無線通信機能を有する半導体装置に関する。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
無線でのデータの送受信が可能な無線通信機能を有する半導体装置は、様々な分野において実用化が進められている。このような半導体装置は、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。実用化されている無線通信機能を有する半導体装置は、アンテナと、半導体素子を用いて形成された集積回路とが同一基板上に形成されている。また、無線通信機能を有する半導体装置は、無線タグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、またはＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる。
当該半導体装置は、アクティブ型と、パッシブ型の２種に大別される。前者は、半導体装置内に電池を有し、該電池を電力供給源として動作する半導体装置であり、後者は、半導体装置内に電池などの電力供給源が存在せず、外部の質問器（リーダ、リーダライタ、Ｒ／Ｗともいう）から入力される信号を電力供給源として動作する半導体装置である。
アクティブ型無線タグは、電力供給源を内蔵しているため、パッシブ型無線タグと比較し質問器との通信距離を長くすることができる。ただし、アクティブ型無線タグは、応答する質問器の有無にかかわらず常時又は定期的に動作（信号の生成）を行うため、消費電力が大きくなる。
アクティブ型無線タグの消費電力を低減する技術が特許文献１に開示されている。特許文献１で開示されるアクティブ型無線タグ（アクティブ無線タグ）は、従来のアクティブ型無線タグの構成に加えて、外部からの信号を受信する第２のアンテナと、当該信号を用いて発電する発電器と、該発電器の出力電圧が入力される電圧検知回路とを有し、該電圧検知回路によって間欠動作が制御される。これにより、消費電力を低減することができる。
特開２００６−２２９５５８
しかしながら、間欠動作を行う半導体装置で消費される電力は、動作時における消費電力のみならず待機時における消費電力（以下、待機電力ともいう）も含まれる。なお、ここでは、待機電力とは、電池が電気的に接続された素子又は回路を介した微量な放電に起因する消費電力を指す。特に、特許文献１で開示される間欠動作を制御することが可能な半導体装置においては、消費電力に占める待機電力の割合が高くなる。そのため、当該半導体装置において消費電力を低減するには、待機電力を低減することが重要となる。
そこで、本発明の一態様は、半導体装置の待機電力を低減することを課題の一とする。
また、本発明の一態様は、半導体装置を長寿命化することを課題の一とする。
上記課題は、電力供給源となる電池と、特定の回路とがチャネル形成領域が酸化物半導体によって構成されるトランジスタを介して電気的に接続されることによって解決することができる。なお、当該酸化物半導体は、電子供与体（ドナー）となる水素を除去することで、真性又は実質的に真性な半導体である。
具体的には、当該酸化物半導体に含まれる水素が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。このように水素濃度を低減することによって、キャリア密度を１×１０１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満、さらに好ましくは測定限界以下の１×１０１１ｃｍ−３未満とすることが可能になる。
このように高純度化された酸化物半導体をトランジスタのチャネル形成領域に用いることで、チャネル幅が１０ｍｍの場合でさえも、当該トランジスタのオフ状態におけるドレイン電流は１×１０−１３［Ａ］以下となるように作用する。すなわち、高純度化された酸化物半導体をトランジスタのチャネル形成領域に適用することによって、リーク電流を大幅に低減することができる。
すなわち、本発明の一態様は、アンテナと、電池と、アンテナから入力される信号を復調する復調回路と、復調回路から入力される信号及び電池から供給される電源電圧を用いて動作する信号処理部と、復調回路から入力される信号によって制御されるパワー制御回路と、を有し、信号処理部は、パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、トランジスタを介して電池の陽極又は陰極に電気的に接続された機能回路と、を有し、トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成される半導体装置である。
また、上記構成に含まれる復調回路はタイマーに置換することが可能である。つまり、アンテナと、電池と、定期的に信号を出力するタイマーと、タイマーから入力される信号及び電池から供給される電源電圧を用いて動作する信号処理部と、タイマーから入力される信号によって制御されるパワー制御回路と、を有し、信号処理部は、パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、トランジスタを介して電池の陽極又は陰極に電気的に接続された機能回路と、を有し、トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成される半導体装置も本発明の一態様である。
また、上記構成における電池が二次電池であり、且つ上記構成に加えて、アンテナから入力される信号を整流する整流回路と、整流回路から入力される信号を用いて二次電池を充電する充電回路と、二次電池を用いて電源電圧を生成する安定化電源回路と、を有する半導体装置も本発明の一態様である。
なお、上記の機能回路としては、例えば論理ゲートなどが挙げられる。当該論理ゲートは、相補型金属酸化膜半導体（ＣＭＯＳ）によって構成することが可能であるし、Ｎ型トランジスタ（ＮＭＯＳ）のみによって構成することも可能である。
本発明の一態様の半導体装置は、機能回路と、電池と、機能回路と電池の電気的な接続を制御するトランジスタとを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。そのため、待機状態において当該トランジスタをオフすることにより、当該トランジスタを介した放電を抑制することができる。その結果、当該半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を低減することで、半導体装置を長寿命化することができる。
実施の形態１で説明する半導体装置の構成例を示す図。 実施の形態２で説明する半導体装置の構成例を示す図。 実施の形態３で説明する半導体装置の構成例を示す図。 実施の形態４で説明する半導体装置の構成例を示す図。 （Ａ）〜（Ｃ）実施の形態４で説明する半導体装置が有する論理ゲートの構成例を示す図。 （Ａ）〜（Ｃ）実施の形態４で説明する半導体装置が有する論理ゲートの構成例を示す図。 実施の形態５で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）〜（Ｈ）実施の形態５で説明するＰ型トランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｇ）実施の形態５で説明するＮ型トランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｄ）実施の形態５で説明するＮ型トランジスタの作製工程の一例を示す断面図。 実施の形態５で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態５で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態５で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態５で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 実施の形態６で説明するトランジスタの構成例を示す（Ａ）平面図、（Ｂ）断面図。 （Ａ）〜（Ｅ）実施の形態６で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｅ）実施の形態７で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｄ）実施の形態８で説明するトランジスタの作製工程の一例を示す断面図。 実施の形態９で説明する半導体装置の使用例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第１端子、ソース端子及びドレイン端子の他方を第２端子と表記し、区別することとする。
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。具体的には、電池を電力供給源とした無線通信機能を有する半導体装置の一例について図１を参照して説明する。
図１に示す半導体装置は、無線信号の送受信が可能なアンテナ１０と、電源電圧（ＶＤＤ）の供給源となる電池１１と、アンテナ１０から入力される信号を復調する復調回路１２と、復調回路１２から入力される信号及び電池１１から供給される電源電圧（ＶＤＤ）を用いて動作する信号処理部１３と、復調回路１２から入力される信号及び信号処理部１３から入力される信号によって制御されるパワー制御回路１４とを有する。なお、本実施の形態において、動作とは、信号処理部１３又は信号処理部１３の一部において行われる信号の生成を指すこととする。
さらに、信号処理部１３は、パワー制御回路１４から入力される信号によってスイッチングが制御されるトランジスタ１５を有する。具体的には、トランジスタ１５は、復調回路１２からパワー制御回路１４に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部１３からパワー制御回路１４に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
また、信号処理部１３は、復調回路１２から入力される信号及び電源電圧（ＶＤＤ）を用いて動作する機能回路（図示しない）を有する。なお、トランジスタ１５は、機能回路と、電池１１の陽極又は陰極との間に設けられる。すなわち、機能回路が、トランジスタ１５を介して、電池１１の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ１５がオン状態にある期間において、動作を行うことが可能である。
また、トランジスタ１５のチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されている。すなわち、トランジスタ１５は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
これにより、トランジスタ１５のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ１５がオフ状態を維持する。そのため、待機状態における電池１１の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池１１の放電を抑制することで、半導体装置を長寿命化することができる。
＜変形例＞
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
例えば、上述した半導体装置においては、トランジスタ１５は、機能回路と、電池１１の陽極又は陰極との間に設けられる構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、トランジスタ１５は、機能回路の構成要素であっても構わない。また、トランジスタ１５は、必ずしも電池１１と直接接続される必要はない。直列に接続された回路又はトランジスタとの順序を入れ替えることで、機能を保ちつつ、当該機能回路内に設けられても構わない。
また、上述した半導体装置においては、トランジスタ１５のオン状態からオフ状態へのスイッチングは、信号処理部１３の出力信号によって制御される構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、トランジスタ１５のオン状態からオフ状態へのスイッチングは、復調回路１２から入力される信号によって制御される構成であっても構わない。また、トランジスタ１５がオフ状態からオン状態へスイッチングした時点から特定の時間が経過した後に、オン状態からオフ状態へのスイッチングが行われる構成であっても構わない。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態２）
本実施の形態では、半導体装置の一例について説明する。具体的には、電池を電力供給源とした無線通信機能を有する半導体装置の一例について図２を参照して説明する。
図２に示す半導体装置は、無線信号の送受信が可能なアンテナ２０と、電源電圧（ＶＤＤ）の供給源となる電池２１と、定期的に信号を出力することで当該半導体装置の間欠動作を制御するタイマー２２と、タイマー２２から入力される信号及び電池２１から供給される電源電圧（ＶＤＤ）を用いて動作する信号処理部２３と、タイマー２２から入力される信号及び信号処理部２３から入力される信号によって制御されるパワー制御回路２４とを有する。なお、本実施の形態において、動作とは、信号処理部２３又は信号処理部２３の一部において行われる信号の生成を指すこととする。
さらに、信号処理部２３は、パワー制御回路２４から入力される信号によってスイッチングが制御されるトランジスタ２５を有する。具体的には、トランジスタ２５は、タイマー２２からパワー制御回路２４に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部２３からパワー制御回路２４に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
また、信号処理部２３は、タイマー２２の出力信号及び電源電圧（ＶＤＤ）を用いて動作する機能回路（図示しない）を有する。なお、トランジスタ２５は、機能回路と、電池２１の陽極又は陰極との間に設けられる。すなわち、機能回路が、トランジスタ２５を介して、電池２１の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ２５がオン状態にある期間において、動作を行うことが可能である。
また、トランジスタ２５のチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されている。すなわち、トランジスタ２５は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
これにより、トランジスタ２５のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ２５がオフ状態を維持する。そのため、待機状態における電池２１の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池２１の放電を抑制することで、半導体装置を長寿命化することができる。
＜変形例＞
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
例えば、上述した半導体装置においては、タイマー２２の出力信号が信号処理部２３及びパワー制御回路２４に入力される構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、タイマー２２の出力信号は、パワー制御回路のみに入力される構成であっても構わない。また、信号処理部２３の出力信号がタイマー２２に入力される構成であっても構わない。例えば、信号処理部２３がタイマー２２のリセット信号を出力してタイマー２２に入力することで、次の動作時期を制御することが可能である。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態３）
本実施の形態では、半導体装置の一例について説明する。具体的には、二次電池を電力供給源とした無線通信機能を有する半導体装置の一例について図３を参照して説明する。
図３に示す半導体装置は、無線信号の送受信が可能なアンテナ３０と、電力供給源となる二次電池３１と、アンテナ３０から入力される信号を整流する整流回路３２と、整流回路３２から入力される信号を用いて二次電池３１の充電を行う充電回路３３と、二次電池３１を用いて当該半導体装置内で用いられる電源電圧（ＶＤＤ）を生成する安定化電源回路３４と、アンテナ３０から入力される信号を復調する復調回路３５と、復調回路３５から入力される信号及び安定化電源回路３４から供給される電源電圧（ＶＤＤ）を用いて動作する信号処理部３６と、復調回路３５から入力される信号及び信号処理部３６から入力される信号によって制御されるパワー制御回路３７とを有する。なお、本実施の形態において、動作とは、信号処理部３６又は信号処理部３６の一部において行われる信号の生成を指すこととする。
さらに、信号処理部３６は、パワー制御回路３７から入力される信号によってスイッチングが制御されるトランジスタ３８を有する。具体的には、トランジスタ３８は、復調回路３５からパワー制御回路３７に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部３６からパワー制御回路３７に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
また、信号処理部３６は、復調回路３５から入力される信号及び電源電圧（ＶＤＤ）を用いて動作する機能回路（図示しない）を有する。なお、トランジスタ３８は、機能回路と、安定化電源回路３４との間に設けられる。すなわち、機能回路が、トランジスタ３８及び安定化電源回路３４を介して、二次電池３１の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ３８がオン状態にある期間において、動作を行うことが可能である。
また、トランジスタ３８のチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されている。すなわち、トランジスタ３８は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
これにより、トランジスタ３８のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ３８がオフ状態を維持する。そのため、待機状態における二次電池３１の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における二次電池３１の放電を抑制することで、半導体装置を長寿命化することができる。
さらに、図３に示した半導体装置は、アンテナ３０から入力される信号によって二次電池３１の充電が可能である。なお、当該半導体装置は、動作時において並行して充電を行うことが可能であるし、待機状態においてアンテナ３０から入力される信号を用いて充電を行うことも可能である。
また、当該半導体装置において、待機電力と同程度の電力を常時充電すれば、電池切れは起きない。さらに、当該半導体装置は上述したようにトランジスタ３８を有することで、待機電力を低減することができる。これにより、当該半導体装置の充電可能距離を向上させることができる。このような特性を有する本実施の形態の半導体装置は、特にアクセスが難しい場所（体内、放射能、劇薬の存在する空間、又は真空空間など）において有効である。
＜変形例＞
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
例えば、上述した半導体装置においては、１つのアンテナ３０を有し、アンテナ３０を用いて無線信号の送受信及び二次電池３１の充電を行う構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、無線信号の送受信のアンテナと、二次電池３１の充電用のアンテナを別途設ける構成であっても構わない。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態４）
本実施の形態では、半導体装置の一例について説明する。具体的には、二次電池を電力供給源とした無線通信機能を有する半導体装置の一例について図４を参照して説明する。
図４に示す半導体装置は、無線信号の送受信が可能なアンテナ４０と、電力供給源となる二次電池４１と、アンテナ４０から入力される信号を整流する整流回路４２と、整流回路４２の出力信号を用いて二次電池４１の充電を行う充電回路４３と、二次電池４１を用いて当該半導体装置内で用いられる電源電圧（ＶＤＤ）を生成する安定化電源回路４４と、アンテナ４０から入力される信号を復調する復調回路４５と、復調回路４５から入力される信号及び安定化電源回路４４から供給される電源電圧（ＶＤＤ）を用いて動作する信号処理部４６と、復調回路４５から入力される信号及び信号処理部４６から入力される信号によって制御されるパワー制御回路４７とを有する。なお、本実施の形態において、動作とは、信号処理部４６又は信号処理部４６の一部において行われる信号の生成を指すこととする。
さらに、信号処理部４６は、復調回路４５から入力される信号を用いて処理を行う論理回路４８と、当該半導体装置内で用いられるクロック信号（ＣＫ）を生成するクロック生成回路４９と、特定の外部情報を信号に変換するセンサ５０と、情報を記憶するメモリ回路５１と、アンテナ４０に負荷変調を与える変調回路５２とを有する。なお、論理回路４８、クロック生成回路４９、センサ５０、メモリ回路５１、及び変調回路５２のそれぞれには、パワー制御回路４７から出力されるスタンバイ信号（Ｓｔｄｂｙ）が入力される。
本実施の形態の半導体装置に含まれる各種回路は、トランジスタを有する。ここでは、論理回路４８が有する論理ゲート（インバータ（ＮＯＴゲート）、ＮＯＲゲート、及びＮＡＮＤゲート）の具体的な回路構成例について図５を参照して説明する。
図５（Ａ）にインバータの具体的な回路構成例を示す。図５（Ａ）に示すインバータは、Ｐ型トランジスタ８０と、Ｎ型トランジスタ８１と、Ｎ型トランジスタ８２とを有する。
Ｐ型トランジスタ８０は、第１端子が電源電圧（ＶＤＤ）を供給する配線に電気的に接続される。
Ｎ型トランジスタ８１は、第１端子がＰ型トランジスタ８０の第２端子に電気的に接続される。
Ｎ型トランジスタ８２は、ゲート端子がスタンバイ信号（Ｓｔｄｂｙ）を供給する配線に電気的に接続され、第１端子がＮ型トランジスタ８１の第２端子に電気的に接続され、第２端子が接地される。
なお、図５（Ａ）に示すインバータにおいて、Ｐ型トランジスタ８０及びＮ型トランジスタ８１のゲート端子に入力信号が入力され、Ｐ型トランジスタ８０の第２端子及びＮ型トランジスタ８１の第１端子が電気的に接続するノードの電位がインバータの出力信号として出力される。
図５（Ｂ）にＮＯＲゲートの具体的な回路構成例を示す。図５（Ｂ）に示すＮＯＲゲートは、Ｐ型トランジスタ８３と、Ｐ型トランジスタ８４と、Ｎ型トランジスタ８５と、Ｎ型トランジスタ８６と、Ｎ型トランジスタ８７とを有する。
Ｐ型トランジスタ８３は、第１端子が電源電圧（ＶＤＤ）を供給する配線に電気的に接続される。
Ｐ型トランジスタ８４は、第１端子がＰ型トランジスタ８３の第２端子に電気的に接続される。
Ｎ型トランジスタ８５は、第１端子がＰ型トランジスタ８４の第２端子に電気的に接続される。
Ｎ型トランジスタ８６は、第１端子がＰ型トランジスタ８４の第２端子及びＮ型トランジスタ８５の第１端子に電気的に接続される。
Ｎ型トランジスタ８７は、ゲート端子がスタンバイ信号（Ｓｔｄｂｙ）を供給する配線に電気的に接続され、第１端子がＮ型トランジスタ８５の第２端子及びＮ型トランジスタ８６の第２端子に電気的に接続され、第２端子が接地される。
なお、図５（Ｂ）に示すＮＯＲゲートにおいて、Ｐ型トランジスタ８３及びＮ型トランジスタ８６のゲート端子に第１の入力信号が、Ｐ型トランジスタ８４及びＮ型トランジスタ８５のゲート端子に第２の入力信号が入力され、Ｐ型トランジスタ８４の第２端子、Ｎ型トランジスタ８５の第１端子、及びＮ型トランジスタ８６の第１端子が電気的に接続するノードの電位がＮＯＲゲートの出力信号として出力される。
図５（Ｃ）にＮＡＮＤゲートの具体的な回路構成例を示す。図５（Ｃ）に示すＮＡＮＤゲートは、Ｐ型トランジスタ８８と、Ｐ型トランジスタ８９と、Ｎ型トランジスタ９０と、Ｎ型トランジスタ９１と、Ｎ型トランジスタ９２とを有する。
Ｐ型トランジスタ８８は、第１端子が電源電圧（ＶＤＤ）を供給する配線に電気的に接続される。
Ｐ型トランジスタ８９は、第１端子が電源電圧（ＶＤＤ）を供給する配線に電気的に接続される。
Ｎ型トランジスタ９０は、第１端子がＰ型トランジスタ８８の第２端子及びＰ型トランジスタ８９の第２端子に電気的に接続される。
Ｎ型トランジスタ９１は、第１端子がＮ型トランジスタ９０の第２端子に電気的に接続される。
Ｎ型トランジスタ９２は、ゲート端子がスタンバイ信号（Ｓｔｄｂｙ）を供給する配線に電気的に接続され、第１端子がＮ型トランジスタ９１の第２端子に電気的に接続され、第２端子が接地される。
なお、図５（Ｃ）に示すＮＡＮＤゲートにおいて、Ｐ型トランジスタ８８及びＮ型トランジスタ９０のゲート端子に第１の入力信号が、Ｐ型トランジスタ８９及びＮ型トランジスタ９１のゲート端子に第２の入力信号が入力され、Ｐ型トランジスタ８８の第２端子、Ｐ型トランジスタ８９の第２端子、及びＮ型トランジスタ９０の第１端子が電気的に接続するノードの電位がＮＡＮＤゲートの出力信号として出力される。
上述した論理ゲートは、接地電位を供給する配線との電気的な接続を制御するトランジスタ（Ｎ型トランジスタ８２、Ｎ型トランジスタ８７、又はＮ型トランジスタ９２）を有する。また、当該論理ゲートにおいては、当該トランジスタのチャネル形成領域を水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成する。これにより、当該トランジスタのリーク電流を大幅に低減することができる。そのため、論理ゲートを介して流れる貫通電流を低減することが可能になる。その結果、当該半導体装置の待機電力を低減することができる。
なお、ここでは、各論理ゲートが接地電位の入力を制御するトランジスタを有する構成について示したが、１つのトランジスタによって複数の論理ゲートに対する接地電位の入力を制御する構成であってもよい。
また、上述の説明においては、相補型金属酸化膜半導体（ＣＭＯＳ）によって論理ゲートを構成する例について示したが、本実施の形態の半導体装置は、Ｎ型トランジスタのみによって構成することもできる。図６にＮ型トランジスタのみによって構成される論理ゲートを示す。図６（Ａ）はインバータであり、図６（Ｂ）はＮＯＲゲートであり、図６（Ｃ）ＮＡＮＤゲートである。端的に言うと、図６に示す論理ゲートは、図５に示した論理ゲートが有するＰ型トランジスタをダイオード接続されたＮ型トランジスタに置換した構成である。
上述したように、図６（Ａ）〜（Ｃ）に示す論理ゲートは、接地電位を供給する配線との電気的な接続を制御するトランジスタとして、チャネル形成領域の水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されたトランジスタを適用する。これにより、当該トランジスタのリーク電流を大幅に低減することができる。そのため、論理ゲートを介して流れる貫通電流を低減することが可能になる。その結果、当該半導体装置の待機電力を低減することができる。
また、クロック生成回路４９、センサ５０、メモリ回路５１、及び変調回路５２においても、従来の回路構成をもとに、当該回路と接地電位を供給する配線又は当該回路と電源電位（ＶＤＤ）を供給する配線の間にパワー制御回路４７によってスイッチングが制御されるトランジスタを設ける構成とすることが可能である。また、従来の回路構成を構成するブロック単位で、パワー制御回路４７によって制御されるトランジスタを設けてもよいし、機能回路単位で、パワー制御回路４７によって制御されるトランジスタを設けてもよい。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態５）
本実施の形態では、実施の形態１乃至４に示した半導体装置が有するトランジスタの一例について説明する。具体的には、当該半導体装置が有するＰ型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、Ｎ型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用する例を示す。
＜構成例＞
本実施の形態の半導体装置が有するＰ型トランジスタ及びＮ型トランジスタを図７に示す。
図７に示すＰ型トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極層１１０ａと、不純物領域１１４ａと電気的に接続するソース電極層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン電極層１３０ｂとを有する。
なお、ゲート電極層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはＰ型トランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、Ｐ型トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極層１３０ａ、ドレイン電極層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に接続されている。つまり、ソース電極層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン電極層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
また、後述するＮ型トランジスタ１６４の下層には、ゲート絶縁層１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート電極層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース電極層１３０ａ及びドレイン電極層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。
図７に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極層１４２ａと、ドレイン電極層１４２ｂとを有する。
ここで、ゲート電極層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート電極層１３６ｄと同様に、Ｐ型トランジスタ１６０が有する、ソース電極層１３０ａに接する電極層１３６ａ及びドレイン電極層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。
また、Ｎ型トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極層１４２ａ及びドレイン電極層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース電極層１４２ａに接する電極層１５０ｄ、ドレイン電極層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のＮ型トランジスタ１６４を得ることができる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、Ｎ型トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
本実施の形態で示すＰ型トランジスタ１６０が有するソース電極層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、Ｐ型トランジスタ１６０のソース電極層１３０ａは、これらの導電層を適宜形成することにより、上層領域に設けられたＮ型トランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、Ｐ型トランジスタが有するドレイン電極層１３０ｂについても同様に、上層領域に設けられたＮ型トランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図７には図示していないが、Ｐ型トランジスタ１６０が有するゲート電極層１１０ａが、上層領域に設けられた電極層を介して、Ｎ型トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。
同様に、本実施の形態で示すＮ型トランジスタ１６４が有するソース電極層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、Ｎ型トランジスタ１６４のソース電極層１３０ａは、これらの導電層を適宜形成することにより、下層領域に設けられたＰ型トランジスタ１６０のゲート電極層１４２ａ、ソース電極層１３０ａ、又はドレイン電極層１３０ｂと電気的に接続させることが可能である。なお、図７には図示していないが、Ｎ型トランジスタ１６４が有するゲート電極層１３６ｄ又はドレイン電極層１４２ｂが、下層領域に設けられた電極層を介して、Ｐ型トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。
上述したＰ型トランジスタ１６０及びＮ型トランジスタ１６４を適宜設けることによって、各種回路を構成することができる。なお、当該回路が有するＮ型トランジスタ１６４の全てを酸化物半導体を用いて形成されるトランジスタとする必要はなく、各トランジスタに求められる特性に応じて、適宜変更することが可能である。例えば、半導体装置が有する論理ゲートを構成するＮ型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、当該論理ゲートと、電池の陰極との電気的な接続を制御するＮ型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用することが可能である。
＜作製工程例＞
次に、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の作製方法の一例について説明する。以下では、はじめにＰ型トランジスタ１６０の作製方法について図８を参照して説明し、その後、Ｎ型トランジスタ１６４の作製方法について図９および図１０を参照して説明する。
まず、半導体材料を含む基板１００を用意する（図８（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極層１１０ａを形成する（図８（Ｃ）参照）。
次に、ゲート電極層１１０ａを覆う絶縁層１１２を形成する（図８（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図８（Ｃ）参照）。なお、ここではＰ型トランジスタを形成するために硼素やアルミニウムを添加しているが、Ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図８（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図８（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
次に、ゲート電極層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図８（Ｅ）参照）。ここでも、Ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。その後、上記絶縁層を除去し、ゲート電極層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図８（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図８（Ｆ）参照）。なお、ゲート電極層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図８（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース電極層１３０ａ、ドレイン電極層１３０ｂを形成する（図８（Ｈ）参照）。ソース電極層１３０ａ及びドレイン電極層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、ソース電極層１３０ａ及びドレイン電極層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極層１３０ａ及びドレイン電極層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース電極層１３０ａ及びドレイン電極層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図７における電極層１３０ｃ）などをあわせて形成することができる。ソース電極層１３０ａ及びドレイン電極層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたＰ型トランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。また、上記工程と同様の工程によって、半導体材料を含む基板１００を用いたＮ型トランジスタも形成することが可能である。すなわち、上述した工程において、半導体領域に添加する不純物元素をリン（Ｐ）やヒ素（Ａｓ）などの不純物元素に変更することによって、Ｎ型トランジスタを形成することができる。
次に、図９および図１０を用いて、層間絶縁層１２８上にＮ型トランジスタ１６４を作製する工程について説明する。なお、図９および図１０は、層間絶縁層１２８上の各種電極層や、Ｎ型トランジスタ１６４などの作製工程を示すものであるから、Ｎ型トランジスタ１６４の下部に存在するＰ型トランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図９（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート電極層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図９（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する（図９（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図９（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるゲート絶縁層１３８を形成すれば良い。
さらに、８５℃、２×１０６（Ｖ／ｃｍ）、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図９（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極層及びドレイン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成する（図９（Ｆ）参照）。ソース電極層１４２ａ及びドレイン電極層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
当該導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極層１４２ａの下端部と、ドレイン電極層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極層１４２ａの間、又は酸化物半導体層１４０とドレイン電極層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図９（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該処理室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１０（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図１０（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図１０（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図１０（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でＮ型トランジスタ１６４を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下となり、Ｎ型トランジスタ１６４のリーク電流を低減することが可能になる。このような、優れた特性のＮ型トランジスタ１６４を実施の形態１乃至４に示した半導体装置に適用することによって、当該半導体装置の待機電力を低減することが可能になる。
＜変形例＞
図１１乃至図１４には、Ｎ型トランジスタ１６４の構成の変形例を示す。つまり、Ｐ型トランジスタ１６０の構成は上記と同様である。
図１１には、酸化物半導体層１４０の下にゲート電極層１３６ｄを有し、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側において接する構成のＮ型トランジスタ１６４を示す。
図１１に示す構成と図７に示す構成の大きな相違点として、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図７に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接するのに対して、図１１に示す構成では、酸化物半導体層１４０の下側において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７と同様である。
具体的には、図１１に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、Ｎ型トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
図１２には、酸化物半導体層１４０の上にゲート電極層１３６ｄを有するＮ型トランジスタ１６４を示す。ここで、図１２（Ａ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図１２（Ｂ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
図７又は図１１に示す構成と図１２に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する点である。また、図１２（Ａ）に示す構成と図１２（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７などと同様である。
具体的には、図１２（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極層１３６ｄと、を有する。
また、図１２（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０、ソース電極層１４２ａ、及びドレイン電極層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
なお、図１２に示す構成では、図７に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図７などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１３には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７などと同様である。
具体的には、図１３（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１３（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、を有する。
なお、図１３に示す構成においても、図７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１４には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１４（Ａ）に示す構成と図１４（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７などと同様である。
具体的には、図１４（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
また、図１４（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
なお、図１４に示す構成においても、図７に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
本実施の形態では、Ｐ型トランジスタ１６０上にＮ型トランジスタ１６４を積層して形成する例について説明したが、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にＰ型トランジスタ及びＮ型トランジスタを形成することができる。さらに、Ｐ型トランジスタ１６０と、Ｎ型トランジスタ１６４とを重畳して設けても良い。
上述したＮ型トランジスタ１６４を実施の形態１乃至４に示した半導体装置が有するＮ型トランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態６）
本実施の形態では、実施の形態１乃至４に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
本実施の形態のトランジスタ及びその作製方法の一形態を、図１５及び図１６を用いて説明する。
図１５（Ａ）、（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図１５（Ａ）、（Ｂ）に示すトランジスタ４６０は、トップゲート構造のトランジスタである。
図１５（Ａ）はトップゲート構造のトランジスタ４６０の平面図であり、図１５（Ｂ）は図１５（Ａ）の線Ｄ１−Ｄ２における断面図である。
トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続している。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層４５２に設けられた開口において配線層と電気的に接続する。
以下、図１６（Ａ）乃至（Ｅ）を用い、基板４５０上にトランジスタ４６０を作製する工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４５０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
例えば、純度が６Ｎであり、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコン膜を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ましい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜し絶縁層４５７に含まれる不純物の濃度を低減できる。
絶縁層４５７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
次いで、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図１６（Ａ）参照）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断されて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、絶縁層４５７及びソース電極層又はドレイン電極層４６５ａ１、４６５ａ２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
次に第２のフォトリソグラフィ工程により島状の酸化物半導体層４６２に加工する（図１６（Ｂ）参照）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４５０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層４６２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスクを除去する（図１６（Ｃ）参照）。ソース電極層又はドレイン電極層４６５ｂ、配線層４６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４６２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ、及び配線層４６８上にゲート絶縁層４５２を形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を形成する（図１６（Ｄ）参照）。図示しないが開口４２３の形成時にソース電極層又はドレイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソグラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、トランジスタ４６０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６２を有するトランジスタ４６０を形成することができる（図１６（Ｅ）参照）。
また、トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
上述したトランジスタを実施の形態１乃至４に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
さらに、実施の形態１乃至４に示した半導体装置が有するトランジスタのすべてを本実施の形態のトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態７）
本実施の形態では、実施の形態１乃至４に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
本実施の形態のトランジスタ及びその作製方法の一形態を、図１７を用いて説明する。
図１７（Ａ）乃至（Ｅ）にトランジスタの断面構造の一例を示す。図１７（Ａ）乃至（Ｅ）に示すトランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
また、トランジスタ３９０はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。
以下、図１７（Ａ）乃至（Ｅ）を用い、基板３９４上にトランジスタ３９０を作製する工程を説明する。
まず、絶縁表面を有する基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３９１を形成する。形成されたゲート電極層３９１の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。一般に、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。また、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極層３９１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒化チタン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造、又は窒化タングステン層とタングステン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物膜等をその例に挙げることができる。
次いで、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層３９７中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層３９７を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層３９７は、ゲート電極層３９１側から窒化シリコン層と酸化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層してゲート絶縁層とする。
また、ゲート絶縁層３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、酸化物絶縁層３９６の成膜前に、ソース電極層３９５ａ及びドレイン電極層３９５ｂまで形成した基板３９４にも同様に行ってもよい。
次いで、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９３を形成する（図１７（Ａ）参照）。
なお、酸化物半導体膜３９３をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜３９３はスパッタリング法により成膜する。酸化物半導体膜３９３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜３９３をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜３９３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜３９３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットを用いることもできる。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体膜３９３を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体膜３９３を成膜する際の基板温度は室温から４００℃未満とすることができる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層３９９に加工する（図１７（Ｂ）参照）。また、島状の酸化物半導体層３９９を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導体層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体膜３９３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レジストマスクを除去する（図１７（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体層３９９は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３９９にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層として酸化物絶縁層３９６を形成する（図１７（Ｄ）参照）。本実施の形態では、酸化物半導体層３９９がソース電極層３９５ａ、ドレイン電極層３９５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接するように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温以上１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜することが好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９２を有するトランジスタ３９０を形成することができる（図１７（Ｅ）参照）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を酸化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
保護絶縁層３９８として、酸化物絶縁層３９６まで形成された基板３９４を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９８を成膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃〜４００℃に基板３９４を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を行わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理（温度１００℃乃至４００℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなるトランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用いた表示装置などのバックプレーン（トランジスタが形成された基板）の製造に用いることができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するために多大なエネルギーを消費しないで済む。
上述したトランジスタを実施の形態１乃至４に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
さらに、実施の形態１乃至４に示した半導体装置が有するトランジスタのすべてを上述したトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態８）
本実施の形態では、実施の形態１乃至４に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
本実施の形態のトランジスタ及びその作製方法の一形態を、図１８を用いて説明する。
図１８（Ａ）乃至（Ｄ）にトランジスタの断面構造の一例を示す。図１８（Ｄ）に示すトランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
また、トランジスタ３６０はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。
以下、図１８（Ａ）乃至（Ｄ）を用い、基板３２０上にトランジスタ３６０を作製する工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層３６１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る（図１８（Ａ）参照）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって、露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜することが好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱される。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体層３３２に、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、低抵抗化することができる。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図１８（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、レジストマスクを除去する（図１８（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３は、Ｉ型となり、ソース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、ドレイン電極層３６５ｂに重なる高抵抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程でトランジスタ３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなるトランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域３６４ｂ（及び高抵抗ソース領域３６４ａ）を形成することにより、トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ、チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電圧が印加されても高抵抗ドレイン領域がバッファとなり局所的な電解集中が生じにくく、トランジスタの耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成する（図１８（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
上述したトランジスタを実施の形態１乃至４に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
さらに、実施の形態１乃至４に示した半導体装置が有するトランジスタのすべてを上述したトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
（実施の形態９）
本実施の形態では、実施の形態１乃至４に示した半導体装置の使用例について図１９を参照して説明する。
図１９に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１９（Ｅ）、図１９（Ｆ）参照）等に設けて使用することができる。
半導体装置１５００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
１０ アンテナ
１１ 電池
１２ 復調回路
１３ 信号処理部
１４ パワー制御回路
１５ トランジスタ
２０ アンテナ
２１ 電池
２２ タイマー
２３ 信号処理部
２４ パワー制御回路
２５ トランジスタ
３０ アンテナ
３１ 二次電池
３２ 整流回路
３３ 充電回路
３４ 安定化電源回路
３５ 復調回路
３６ 信号処理部
３７ パワー制御回路
３８ トランジスタ
４０ アンテナ
４１ 二次電池
４２ 整流回路
４３ 充電回路
４４ 安定化電源回路
４５ 復調回路
４６ 信号処理部
４７ パワー制御回路
４８ 論理回路
４９ クロック生成回路
５０ センサ
５１ メモリ回路
５２ 変調回路
８０ Ｐ型トランジスタ
８１ Ｎ型トランジスタ
８２ Ｎ型トランジスタ
８３ Ｐ型トランジスタ
８４ Ｐ型トランジスタ
８５ Ｎ型トランジスタ
８６ Ｎ型トランジスタ
８７ Ｎ型トランジスタ
８８ Ｐ型トランジスタ
８９ Ｐ型トランジスタ
９０ Ｎ型トランジスタ
９１ Ｎ型トランジスタ
９２ Ｎ型トランジスタ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ 絶縁層
１１０ａ ゲート電極層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極層
１３０ｂ ドレイン電極層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート電極層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ Ｐ型トランジスタ
１６４ Ｎ型トランジスタ
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３２ 酸化物半導体層
３６０ トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ ソース領域
３６４ｂ ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３９０ トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体膜
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４２３ 開口
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ トランジスタ
４６１ ゲート電極層
４６１ａ ゲート電極層
４６１ｂ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
４６８ 配線層
１５００ 半導体装置

Claims (6)

  1. アンテナと、
    電池と、
    前記アンテナから入力される信号を復調する復調回路と、
    前記復調回路から入力される信号及び前記電池から供給される電源電圧を用いて動作する信号処理部と、
    前記復調回路から入力される信号によって制御されるパワー制御回路と、を有し、
    前記信号処理部は、
    前記パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、
    前記トランジスタを介して前記電池の陽極又は陰極に電気的に接続された機能回路と、を有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成される半導体装置。
  2. アンテナと、
    電池と、
    定期的に信号を出力するタイマーと、
    前記タイマーから入力される信号及び前記電池から供給される電源電圧を用いて動作する信号処理部と、
    前記タイマーから入力される信号によって制御されるパワー制御回路と、を有し、
    前記信号処理部は、
    前記パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、
    前記トランジスタを介して前記電池の陽極又は陰極に電気的に接続された機能回路と、を有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成される半導体装置。
  3. 請求項１又は請求項２において、
    前記電池が二次電池であり、
    前記アンテナから入力される信号を整流する整流回路と、
    前記整流回路から入力される信号を用いて前記二次電池を充電する充電回路と、
    前記二次電池を用いて前記電源電圧を生成する安定化電源回路と、を有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記信号処理部が論理ゲートを有し、
    前記トランジスタによって、前記論理ゲートと、前記電池の陰極との電気的な接続が制御される半導体装置。
  5. 請求項４において、
    前記論理ゲートがＮ型トランジスタによって構成され、
    前記Ｎ型トランジスタのチャネル形成領域は、前記酸化物半導体によって構成される半導体装置。
  6. 請求項４において、
    前記論理ゲートがＰ型トランジスタ及びＮ型トランジスタによって構成され、
    前記Ｐ型トランジスタのチャネル形成領域は、シリコンを主構成元素とする半導体によって構成され、
    前記Ｎ型トランジスタのチャネル形成領域は、前記シリコンを主構成元素とする半導体又は前記酸化物半導体によって構成される半導体装置。
JP2010250638A 2009-11-20 2010-11-09 半導体装置 Active JP5636262B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010250638A JP5636262B2 (ja) 2009-11-20 2010-11-09 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009265594 2009-11-20
JP2009265594 2009-11-20
JP2010250638A JP5636262B2 (ja) 2009-11-20 2010-11-09 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014213337A Division JP5857107B2 (ja) 2009-11-20 2014-10-20 半導体装置

Publications (3)

Publication Number Publication Date
JP2011129891A true JP2011129891A (ja) 2011-06-30
JP2011129891A5 JP2011129891A5 (ja) 2012-12-20
JP5636262B2 JP5636262B2 (ja) 2014-12-03

Family

ID=44059525

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2010250638A Active JP5636262B2 (ja) 2009-11-20 2010-11-09 半導体装置
JP2014213337A Active JP5857107B2 (ja) 2009-11-20 2014-10-20 半導体装置
JP2015242858A Active JP6067830B2 (ja) 2009-11-20 2015-12-14 半導体装置
JP2016247397A Withdrawn JP2017059856A (ja) 2009-11-20 2016-12-21 半導体装置
JP2018045142A Active JP6570683B2 (ja) 2009-11-20 2018-03-13 半導体装置の作製方法
JP2019144460A Active JP6764984B2 (ja) 2009-11-20 2019-08-06 半導体装置の作製方法
JP2020153668A Active JP6966611B2 (ja) 2009-11-20 2020-09-14 半導体装置
JP2021172259A Withdrawn JP2022009340A (ja) 2009-11-20 2021-10-21 半導体装置
JP2023116445A Pending JP2023138533A (ja) 2009-11-20 2023-07-18 半導体装置

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2014213337A Active JP5857107B2 (ja) 2009-11-20 2014-10-20 半導体装置
JP2015242858A Active JP6067830B2 (ja) 2009-11-20 2015-12-14 半導体装置
JP2016247397A Withdrawn JP2017059856A (ja) 2009-11-20 2016-12-21 半導体装置
JP2018045142A Active JP6570683B2 (ja) 2009-11-20 2018-03-13 半導体装置の作製方法
JP2019144460A Active JP6764984B2 (ja) 2009-11-20 2019-08-06 半導体装置の作製方法
JP2020153668A Active JP6966611B2 (ja) 2009-11-20 2020-09-14 半導体装置
JP2021172259A Withdrawn JP2022009340A (ja) 2009-11-20 2021-10-21 半導体装置
JP2023116445A Pending JP2023138533A (ja) 2009-11-20 2023-07-18 半導体装置

Country Status (5)

Country Link
US (5) US8467825B2 (ja)
JP (9) JP5636262B2 (ja)
KR (4) KR101922849B1 (ja)
TW (4) TWI605599B (ja)
WO (1) WO2011062042A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074230A (ja) * 2011-09-29 2013-04-22 Renesas Electronics Corp 半導体装置及びそれを用いたＳｉＰデバイス
JP2013135003A (ja) * 2011-12-23 2013-07-08 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2016039375A (ja) * 2014-08-08 2016-03-22 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2017005279A (ja) * 2011-12-02 2017-01-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2018056593A (ja) * 2012-08-10 2018-04-05 株式会社半導体エネルギー研究所 半導体装置
US11923707B2 (en) 2018-11-16 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Battery protection circuit, power storage device, and electric device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009205669A (ja) * 2008-01-31 2009-09-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP5301299B2 (ja) * 2008-01-31 2013-09-25 株式会社半導体エネルギー研究所 半導体装置
JP5615540B2 (ja) * 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101922849B1 (ko) * 2009-11-20 2018-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5824266B2 (ja) 2010-07-29 2015-11-25 株式会社半導体エネルギー研究所 半導体装置
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
JP5947099B2 (ja) * 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
JP5890251B2 (ja) 2011-06-08 2016-03-22 株式会社半導体エネルギー研究所 通信方法
KR102101167B1 (ko) 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9362417B2 (en) 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112037B2 (en) 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103000632B (zh) * 2012-12-12 2015-08-05 京东方科技集团股份有限公司 一种cmos电路结构、其制备方法及显示装置
JP2014229756A (ja) * 2013-05-22 2014-12-08 キヤノン株式会社 平坦化方法
US9374048B2 (en) 2013-08-20 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing device, and driving method and program thereof
TW202339281A (zh) * 2013-10-10 2023-10-01 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6622649B2 (ja) * 2015-12-21 2019-12-18 ホシデン株式会社 非接触通信モジュール
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2019048981A1 (ja) 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、バッテリーユニット、バッテリーモジュール
JP7399857B2 (ja) 2018-07-10 2023-12-18 株式会社半導体エネルギー研究所 二次電池の保護回路
KR20210066828A (ko) 2018-09-28 2021-06-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI722331B (zh) * 2018-11-12 2021-03-21 友達光電股份有限公司 半導體疊層結構及其製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152191A (ja) * 2001-11-16 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004228587A (ja) * 1996-01-16 2004-08-12 Lucent Technol Inc トランジスタからなる製品
US20060113599A1 (en) * 2004-09-24 2006-06-01 Jae-Hun Jeong Semiconductor devices having self-aligned bodies and methods of forming the same
JP2007201437A (ja) * 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2008216529A (ja) * 2007-03-02 2008-09-18 Toppan Printing Co Ltd 有機ｅｌディスプレイおよびその製造方法
JP2009033145A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009535819A (ja) * 2006-08-31 2009-10-01 マイクロン テクノロジー， インク． 高性能画像センサのための透明チャネル薄膜トランジスタベースのピクセル
JP2011054936A (ja) * 2009-09-03 2011-03-17 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08331773A (ja) * 1995-03-31 1996-12-13 Nippondenso Co Ltd 車両用電源システム
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW347567B (en) * 1996-03-22 1998-12-11 Philips Eloctronics N V Semiconductor device and method of manufacturing a semiconductor device
US6489883B1 (en) * 1997-04-30 2002-12-03 Matsushita Electric Industrial Co., Ltd. Non-contact data carrier system
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3410976B2 (ja) * 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
TW483287B (en) * 1999-06-21 2002-04-11 Semiconductor Energy Lab EL display device, driving method thereof, and electronic equipment provided with the EL display device
US6313610B1 (en) * 1999-08-20 2001-11-06 Texas Instruments Incorporated Battery protection circuit employing active regulation of charge and discharge devices
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP2001339510A (ja) * 2000-05-25 2001-12-07 Matsushita Electric Ind Co Ltd 通信機
WO2001092970A1 (en) * 2000-05-30 2001-12-06 Seiko Epson Corporation Hand-held electronic device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4334159B2 (ja) 2001-03-27 2009-09-30 株式会社東芝 基板検査システムおよび基板検査方法
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
WO2003065487A1 (fr) * 2002-01-29 2003-08-07 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur dote d'une pile a combustible et procede de fabrication associe
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7932634B2 (en) * 2003-03-05 2011-04-26 The Gillette Company Fuel cell hybrid power supply
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7220633B2 (en) * 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
KR100615085B1 (ko) * 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4904671B2 (ja) * 2004-06-24 2012-03-28 日本電気株式会社 半導体装置、その製造方法及び電子機器
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP2006197277A (ja) 2005-01-14 2006-07-27 Hitachi Ltd 無線タグおよび無線通信システム
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP4282618B2 (ja) 2005-02-17 2009-06-24 日本電信電話株式会社 アクティブ無線タグおよびその駆動方法
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
CN101228630B (zh) * 2005-05-30 2011-10-05 株式会社半导体能源研究所 半导体器件
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7292061B2 (en) 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4867299B2 (ja) * 2005-11-09 2012-02-01 大日本印刷株式会社 Ｉｃカード及び電力供給制御方法
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
US7675796B2 (en) 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007258226A (ja) 2006-03-20 2007-10-04 Seiko Epson Corp 半導体集積回路
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP2033132A4 (en) * 2006-06-23 2010-09-08 Semiconductor Energy Lab PERSONAL DATA MANAGEMENT SYSTEM AND NON-VOLATILE MEMORY CARD
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
WO2008041303A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5099739B2 (ja) * 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
EP1914669B1 (en) * 2006-10-18 2011-04-20 Semiconductor Energy Laboratory Co., Ltd. RFID tag
TWI481195B (zh) 2006-10-31 2015-04-11 半導體能源研究所股份有限公司 振盪器電路及包含該振盪器電路的半導體裝置
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5325415B2 (ja) * 2006-12-18 2013-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2008181634A (ja) * 2006-12-26 2008-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
US20080158217A1 (en) 2006-12-28 2008-07-03 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008218989A (ja) 2007-02-09 2008-09-18 Semiconductor Energy Lab Co Ltd 半導体装置
EP1955679B1 (en) * 2007-02-09 2013-11-06 Semiconductor Energy Laboratory Co., Ltd. Assist device
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US7952145B2 (en) * 2007-02-20 2011-05-31 Texas Instruments Lehigh Valley Incorporated MOS transistor device in common source configuration
JP2008234616A (ja) 2007-02-22 2008-10-02 Quality Kk 情報管理システム、情報処理端末装置、および情報管理システムプログラム
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7678668B2 (en) 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US8222869B2 (en) * 2007-07-05 2012-07-17 O2Micro, Inc System and method for battery charging
JP5164745B2 (ja) * 2007-09-03 2013-03-21 株式会社半導体エネルギー研究所 記憶装置
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009141221A (ja) * 2007-12-07 2009-06-25 Sony Corp ＺｎＯ半導体膜の製造方法、ＺｎＯ半導体膜及びこれを用いた半導体装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5112846B2 (ja) * 2007-12-27 2013-01-09 セイコーインスツル株式会社 電源切替回路
JP5217468B2 (ja) * 2008-02-01 2013-06-19 株式会社リコー 二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5258490B2 (ja) * 2008-10-02 2013-08-07 ルネサスエレクトロニクス株式会社 半導体集積回路及びそれを用いたｉｃカード
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010071034A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP4636462B2 (ja) 2009-03-30 2011-02-23 富士通東芝モバイルコミュニケーションズ株式会社 携帯機
US20110031997A1 (en) * 2009-04-14 2011-02-10 NuPGA Corporation Method for fabrication of a semiconductor device and structure
CN102612741B (zh) * 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置
KR101922849B1 (ko) * 2009-11-20 2018-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228587A (ja) * 1996-01-16 2004-08-12 Lucent Technol Inc トランジスタからなる製品
JP2003152191A (ja) * 2001-11-16 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20060113599A1 (en) * 2004-09-24 2006-06-01 Jae-Hun Jeong Semiconductor devices having self-aligned bodies and methods of forming the same
JP2007201437A (ja) * 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2009535819A (ja) * 2006-08-31 2009-10-01 マイクロン テクノロジー， インク． 高性能画像センサのための透明チャネル薄膜トランジスタベースのピクセル
JP2008216529A (ja) * 2007-03-02 2008-09-18 Toppan Printing Co Ltd 有機ｅｌディスプレイおよびその製造方法
JP2009033145A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011054936A (ja) * 2009-09-03 2011-03-17 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337187B2 (en) 2011-09-29 2016-05-10 Renesas Electronics Corporation Semiconductor device
JP2013074230A (ja) * 2011-09-29 2013-04-22 Renesas Electronics Corp 半導体装置及びそれを用いたＳｉＰデバイス
US9035360B2 (en) 2011-09-29 2015-05-19 Renesas Electronics Corporation Semiconductor device and SiP device using the same
JP2017005279A (ja) * 2011-12-02 2017-01-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013135003A (ja) * 2011-12-23 2013-07-08 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9293589B2 (en) 2012-01-25 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10243081B2 (en) 2012-01-25 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2018056593A (ja) * 2012-08-10 2018-04-05 株式会社半導体エネルギー研究所 半導体装置
JP2016039375A (ja) * 2014-08-08 2016-03-22 株式会社半導体エネルギー研究所 半導体装置および電子機器
US10903206B2 (en) 2014-08-08 2021-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11276685B2 (en) 2014-08-08 2022-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11817453B2 (en) 2014-08-08 2023-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11923707B2 (en) 2018-11-16 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Battery protection circuit, power storage device, and electric device
JP7472037B2 (ja) 2018-11-16 2024-04-22 株式会社半導体エネルギー研究所 電池保護回路、蓄電装置、及び電気機器

Also Published As

Publication number Publication date
KR20160116057A (ko) 2016-10-06
JP2017059856A (ja) 2017-03-23
US20150069138A1 (en) 2015-03-12
TWI605599B (zh) 2017-11-11
US9373643B2 (en) 2016-06-21
JP2016058750A (ja) 2016-04-21
WO2011062042A1 (en) 2011-05-26
JP2023138533A (ja) 2023-10-02
US20110121887A1 (en) 2011-05-26
US20160293775A1 (en) 2016-10-06
KR101922849B1 (ko) 2018-11-27
JP6966611B2 (ja) 2021-11-17
TW201601323A (zh) 2016-01-01
JP2015046616A (ja) 2015-03-12
KR20180017216A (ko) 2018-02-20
US8892158B2 (en) 2014-11-18
KR101693914B1 (ko) 2017-01-06
KR20170020549A (ko) 2017-02-22
US20180026142A1 (en) 2018-01-25
JP6764984B2 (ja) 2020-10-07
JP2022009340A (ja) 2022-01-14
US9741867B2 (en) 2017-08-22
JP5636262B2 (ja) 2014-12-03
KR20120093975A (ko) 2012-08-23
TWI513000B (zh) 2015-12-11
US20130288619A1 (en) 2013-10-31
TWI656647B (zh) 2019-04-11
JP6067830B2 (ja) 2017-01-25
TW201642482A (zh) 2016-12-01
JP6570683B2 (ja) 2019-09-04
KR101708607B1 (ko) 2017-02-20
TW201140845A (en) 2011-11-16
US10121904B2 (en) 2018-11-06
KR101829176B1 (ko) 2018-02-13
TWI557923B (zh) 2016-11-11
JP2018093240A (ja) 2018-06-14
JP2020198457A (ja) 2020-12-10
TW201810685A (zh) 2018-03-16
JP2019186587A (ja) 2019-10-24
US8467825B2 (en) 2013-06-18
JP5857107B2 (ja) 2016-02-10

Similar Documents

Publication Publication Date Title
JP6570683B2 (ja) 半導体装置の作製方法
JP6377792B2 (ja) 記憶装置
JP2011135055A (ja) 不揮発性メモリ
JP2011120222A (ja) 論理回路及び半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141007

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141020

R150 Certificate of patent or registration of utility model

Ref document number: 5636262

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250