JP2011129891A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。特に無線通信機能を有する半導体装置に関する。 The present invention relates to a semiconductor device. In particular, the present invention relates to a semiconductor device having a wireless communication function.
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
無線でのデータの送受信が可能な無線通信機能を有する半導体装置は、様々な分野において実用化が進められている。このような半導体装置は、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。実用化されている無線通信機能を有する半導体装置は、アンテナと、半導体素子を用いて形成された集積回路とが同一基板上に形成されている。また、無線通信機能を有する半導体装置は、無線タグ、RF(Radio Frequency)タグ、RFID(Radio Frequency Identification)タグ、IC(Integrated Circuit)タグ、またはID(Identification)タグとも呼ばれる。 A semiconductor device having a wireless communication function capable of transmitting and receiving data wirelessly has been put into practical use in various fields. Such a semiconductor device is expected to expand further as a new type of communication information terminal. In a semiconductor device having a wireless communication function in practical use, an antenna and an integrated circuit formed using a semiconductor element are formed over the same substrate. A semiconductor device having a wireless communication function is also referred to as a wireless tag, an RF (Radio Frequency) tag, an RFID (Radio Frequency Identification) tag, an IC (Integrated Circuit) tag, or an ID (Identification) tag.
当該半導体装置は、アクティブ型と、パッシブ型の2種に大別される。前者は、半導体装置内に電池を有し、該電池を電力供給源として動作する半導体装置であり、後者は、半導体装置内に電池などの電力供給源が存在せず、外部の質問器(リーダ、リーダライタ、R/Wともいう)から入力される信号を電力供給源として動作する半導体装置である。 The semiconductor device is roughly classified into two types, an active type and a passive type. The former is a semiconductor device that has a battery in the semiconductor device and operates using the battery as a power supply source. The latter does not have a power supply source such as a battery in the semiconductor device, and an external interrogator (reader). , A reader / writer, also referred to as R / W), which operates as a power supply source.
アクティブ型無線タグは、電力供給源を内蔵しているため、パッシブ型無線タグと比較し質問器との通信距離を長くすることができる。ただし、アクティブ型無線タグは、応答する質問器の有無にかかわらず常時又は定期的に動作(信号の生成)を行うため、消費電力が大きくなる。 Since the active wireless tag has a built-in power supply source, the communication distance to the interrogator can be made longer than that of the passive wireless tag. However, since the active wireless tag operates (signal generation) constantly or periodically regardless of the presence or absence of an interrogator that responds, power consumption increases.
アクティブ型無線タグの消費電力を低減する技術が特許文献1に開示されている。特許文献1で開示されるアクティブ型無線タグ(アクティブ無線タグ)は、従来のアクティブ型無線タグの構成に加えて、外部からの信号を受信する第2のアンテナと、当該信号を用いて発電する発電器と、該発電器の出力電圧が入力される電圧検知回路とを有し、該電圧検知回路によって間欠動作が制御される。これにより、消費電力を低減することができる。
しかしながら、間欠動作を行う半導体装置で消費される電力は、動作時における消費電力のみならず待機時における消費電力(以下、待機電力ともいう)も含まれる。なお、ここでは、待機電力とは、電池が電気的に接続された素子又は回路を介した微量な放電に起因する消費電力を指す。特に、特許文献1で開示される間欠動作を制御することが可能な半導体装置においては、消費電力に占める待機電力の割合が高くなる。そのため、当該半導体装置において消費電力を低減するには、待機電力を低減することが重要となる。
However, power consumed by a semiconductor device that performs intermittent operation includes not only power consumption during operation but also power consumption during standby (hereinafter also referred to as standby power). Here, standby power refers to power consumption resulting from a small amount of discharge through an element or circuit to which a battery is electrically connected. In particular, in the semiconductor device capable of controlling the intermittent operation disclosed in
そこで、本発明の一態様は、半導体装置の待機電力を低減することを課題の一とする。 Thus, an object of one embodiment of the present invention is to reduce standby power of a semiconductor device.
また、本発明の一態様は、半導体装置を長寿命化することを課題の一とする。 Another object of one embodiment of the present invention is to extend the life of a semiconductor device.
上記課題は、電力供給源となる電池と、特定の回路とがチャネル形成領域が酸化物半導体によって構成されるトランジスタを介して電気的に接続されることによって解決することができる。なお、当該酸化物半導体は、電子供与体(ドナー)となる水素を除去することで、真性又は実質的に真性な半導体である。 The above problem can be solved by electrically connecting a battery serving as a power supply source and a specific circuit through a transistor whose channel formation region is formed using an oxide semiconductor. Note that the oxide semiconductor is an intrinsic or substantially intrinsic semiconductor by removing hydrogen which serves as an electron donor (donor).
具体的には、当該酸化物半導体に含まれる水素が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、より好ましくは5×1017(atoms/cm3)以下である。このように水素濃度を低減することによって、キャリア密度を1×1014cm−3未満、好ましくは1×1012cm−3未満、さらに好ましくは測定限界以下の1×1011cm−3未満とすることが可能になる。 Specifically, hydrogen contained in the oxide semiconductor is 5 × 10 19 (atoms / cm 3 ) or less, preferably 5 × 10 18 (atoms / cm 3 ) or less, and more preferably 5 × 10 17 (atoms / cm 3 ). cm 3 ) or less. By reducing the hydrogen concentration in this way, the carrier density is less than 1 × 10 14 cm −3 , preferably less than 1 × 10 12 cm −3 , more preferably less than 1 × 10 11 cm −3 below the measurement limit. It becomes possible to do.
このように高純度化された酸化物半導体をトランジスタのチャネル形成領域に用いることで、チャネル幅が10mmの場合でさえも、当該トランジスタのオフ状態におけるドレイン電流は1×10−13[A]以下となるように作用する。すなわち、高純度化された酸化物半導体をトランジスタのチャネル形成領域に適用することによって、リーク電流を大幅に低減することができる。 By using such a highly purified oxide semiconductor for a channel formation region of a transistor, the drain current in the off state of the transistor is 1 × 10 −13 [A] or less even when the channel width is 10 mm. It acts to become. In other words, when a highly purified oxide semiconductor is used for a channel formation region of a transistor, leakage current can be significantly reduced.
すなわち、本発明の一態様は、アンテナと、電池と、アンテナから入力される信号を復調する復調回路と、復調回路から入力される信号及び電池から供給される電源電圧を用いて動作する信号処理部と、復調回路から入力される信号によって制御されるパワー制御回路と、を有し、信号処理部は、パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、トランジスタを介して電池の陽極又は陰極に電気的に接続された機能回路と、を有し、トランジスタのチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下の酸化物半導体によって構成される半導体装置である。 In other words, according to one embodiment of the present invention, an antenna, a battery, a demodulation circuit that demodulates a signal input from the antenna, a signal input from the demodulation circuit, and a signal processing that operates using a power supply voltage supplied from the battery And a power control circuit controlled by a signal input from the demodulation circuit, the signal processing unit includes a transistor whose switching is controlled by a signal input from the power control circuit, and a battery via the transistor And a functional circuit electrically connected to the anode or the cathode of the transistor, and a channel formation region of the transistor is formed of an oxide semiconductor having a hydrogen concentration of 5 × 10 19 (atoms / cm 3 ) or less It is.
また、上記構成に含まれる復調回路はタイマーに置換することが可能である。つまり、アンテナと、電池と、定期的に信号を出力するタイマーと、タイマーから入力される信号及び電池から供給される電源電圧を用いて動作する信号処理部と、タイマーから入力される信号によって制御されるパワー制御回路と、を有し、信号処理部は、パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、トランジスタを介して電池の陽極又は陰極に電気的に接続された機能回路と、を有し、トランジスタのチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下の酸化物半導体によって構成される半導体装置も本発明の一態様である。 The demodulation circuit included in the above configuration can be replaced with a timer. That is, it is controlled by an antenna, a battery, a timer that periodically outputs a signal, a signal input from the timer and a power supply voltage supplied from the battery, and a signal input from the timer. A power control circuit, a signal processing unit having a transistor whose switching is controlled by a signal input from the power control circuit, and a function electrically connected to the anode or cathode of the battery via the transistor A semiconductor device including a circuit in which a channel formation region of a transistor is formed using an oxide semiconductor with a hydrogen concentration of 5 × 10 19 (atoms / cm 3 ) or less is also an embodiment of the present invention.
また、上記構成における電池が二次電池であり、且つ上記構成に加えて、アンテナから入力される信号を整流する整流回路と、整流回路から入力される信号を用いて二次電池を充電する充電回路と、二次電池を用いて電源電圧を生成する安定化電源回路と、を有する半導体装置も本発明の一態様である。 In addition to the above configuration, the battery having the above configuration is a secondary battery, and in addition to the above configuration, a rectifier circuit that rectifies a signal input from the antenna, and charging that charges the secondary battery using the signal input from the rectifier circuit A semiconductor device including a circuit and a stabilized power supply circuit that generates a power supply voltage using a secondary battery is also one embodiment of the present invention.
なお、上記の機能回路としては、例えば論理ゲートなどが挙げられる。当該論理ゲートは、相補型金属酸化膜半導体(CMOS)によって構成することが可能であるし、N型トランジスタ(NMOS)のみによって構成することも可能である。 Examples of the functional circuit include a logic gate. The logic gate can be composed of a complementary metal oxide semiconductor (CMOS) or can be composed of only an N-type transistor (NMOS).
本発明の一態様の半導体装置は、機能回路と、電池と、機能回路と電池の電気的な接続を制御するトランジスタとを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、5×1019(atoms/cm3)以下である。そのため、待機状態において当該トランジスタをオフすることにより、当該トランジスタを介した放電を抑制することができる。その結果、当該半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を低減することで、半導体装置を長寿命化することができる。 A semiconductor device of one embodiment of the present invention includes a functional circuit, a battery, and a transistor that controls electrical connection between the functional circuit and the battery. The channel formation region of the transistor is formed using an oxide semiconductor with a reduced hydrogen concentration. Specifically, the hydrogen concentration of the oxide semiconductor is 5 × 10 19 (atoms / cm 3 ) or less. Therefore, by turning off the transistor in the standby state, discharge through the transistor can be suppressed. As a result, standby power of the semiconductor device can be reduced. In addition, the life of the semiconductor device can be extended by reducing the discharge of the battery in the standby state.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
なお、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第1端子、ソース端子及びドレイン端子の他方を第2端子と表記し、区別することとする。 Note that since the source terminal and the drain terminal of a transistor are changed depending on the structure, operating conditions, and the like of the transistor, it is difficult to specify which is a source terminal or a drain terminal. Therefore, in this document, one of the source terminal and the drain terminal is referred to as a first terminal, and the other of the source terminal and the drain terminal is referred to as a second terminal.
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる「第1」、「第2」、「第3」などの序数は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。 In addition, the size, the layer thickness, or the region of each structure illustrated in the drawings and the like in the embodiments is exaggerated for simplicity in some cases. Therefore, it is not necessarily limited to the scale. In addition, ordinal numbers such as “first”, “second”, and “third” used in the present specification are given to avoid confusion between components, and are not limited numerically. Is added.
(実施の形態1)
本実施の形態では、半導体装置の一例について説明する。具体的には、電池を電力供給源とした無線通信機能を有する半導体装置の一例について図1を参照して説明する。
(Embodiment 1)
In this embodiment, an example of a semiconductor device is described. Specifically, an example of a semiconductor device having a wireless communication function using a battery as a power supply source will be described with reference to FIG.
図1に示す半導体装置は、無線信号の送受信が可能なアンテナ10と、電源電圧(VDD)の供給源となる電池11と、アンテナ10から入力される信号を復調する復調回路12と、復調回路12から入力される信号及び電池11から供給される電源電圧(VDD)を用いて動作する信号処理部13と、復調回路12から入力される信号及び信号処理部13から入力される信号によって制御されるパワー制御回路14とを有する。なお、本実施の形態において、動作とは、信号処理部13又は信号処理部13の一部において行われる信号の生成を指すこととする。
A semiconductor device illustrated in FIG. 1 includes an
さらに、信号処理部13は、パワー制御回路14から入力される信号によってスイッチングが制御されるトランジスタ15を有する。具体的には、トランジスタ15は、復調回路12からパワー制御回路14に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部13からパワー制御回路14に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
Further, the
また、信号処理部13は、復調回路12から入力される信号及び電源電圧(VDD)を用いて動作する機能回路(図示しない)を有する。なお、トランジスタ15は、機能回路と、電池11の陽極又は陰極との間に設けられる。すなわち、機能回路が、トランジスタ15を介して、電池11の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ15がオン状態にある期間において、動作を行うことが可能である。
The
また、トランジスタ15のチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3)以下の酸化物半導体によって構成されている。すなわち、トランジスタ15は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で行ったものである。
The channel formation region of the
これにより、トランジスタ15のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ15がオフ状態を維持する。そのため、待機状態における電池11の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池11の放電を抑制することで、半導体装置を長寿命化することができる。
Thereby, the leakage current of the
<変形例>
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
<Modification>
Note that the semiconductor device described above is an example of the semiconductor device of this embodiment, and a semiconductor device having a different point from the semiconductor device described above is also included in this embodiment.
例えば、上述した半導体装置においては、トランジスタ15は、機能回路と、電池11の陽極又は陰極との間に設けられる構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、トランジスタ15は、機能回路の構成要素であっても構わない。また、トランジスタ15は、必ずしも電池11と直接接続される必要はない。直列に接続された回路又はトランジスタとの順序を入れ替えることで、機能を保ちつつ、当該機能回路内に設けられても構わない。
For example, in the semiconductor device described above, the
また、上述した半導体装置においては、トランジスタ15のオン状態からオフ状態へのスイッチングは、信号処理部13の出力信号によって制御される構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、トランジスタ15のオン状態からオフ状態へのスイッチングは、復調回路12から入力される信号によって制御される構成であっても構わない。また、トランジスタ15がオフ状態からオン状態へスイッチングした時点から特定の時間が経過した後に、オン状態からオフ状態へのスイッチングが行われる構成であっても構わない。
In the above-described semiconductor device, the switching from the on state to the off state of the
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態2)
本実施の形態では、半導体装置の一例について説明する。具体的には、電池を電力供給源とした無線通信機能を有する半導体装置の一例について図2を参照して説明する。
(Embodiment 2)
In this embodiment, an example of a semiconductor device is described. Specifically, an example of a semiconductor device having a wireless communication function using a battery as a power supply source will be described with reference to FIG.
図2に示す半導体装置は、無線信号の送受信が可能なアンテナ20と、電源電圧(VDD)の供給源となる電池21と、定期的に信号を出力することで当該半導体装置の間欠動作を制御するタイマー22と、タイマー22から入力される信号及び電池21から供給される電源電圧(VDD)を用いて動作する信号処理部23と、タイマー22から入力される信号及び信号処理部23から入力される信号によって制御されるパワー制御回路24とを有する。なお、本実施の形態において、動作とは、信号処理部23又は信号処理部23の一部において行われる信号の生成を指すこととする。
The semiconductor device illustrated in FIG. 2 controls the intermittent operation of the semiconductor device by periodically outputting a signal, and an
さらに、信号処理部23は、パワー制御回路24から入力される信号によってスイッチングが制御されるトランジスタ25を有する。具体的には、トランジスタ25は、タイマー22からパワー制御回路24に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部23からパワー制御回路24に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
Further, the
また、信号処理部23は、タイマー22の出力信号及び電源電圧(VDD)を用いて動作する機能回路(図示しない)を有する。なお、トランジスタ25は、機能回路と、電池21の陽極又は陰極との間に設けられる。すなわち、機能回路が、トランジスタ25を介して、電池21の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ25がオン状態にある期間において、動作を行うことが可能である。
Further, the
また、トランジスタ25のチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3)以下の酸化物半導体によって構成されている。すなわち、トランジスタ25は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で行ったものである。
The channel formation region of the
これにより、トランジスタ25のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ25がオフ状態を維持する。そのため、待機状態における電池21の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池21の放電を抑制することで、半導体装置を長寿命化することができる。
Thereby, the leakage current of the
<変形例>
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
<Modification>
Note that the semiconductor device described above is an example of the semiconductor device of this embodiment, and a semiconductor device having a different point from the semiconductor device described above is also included in this embodiment.
例えば、上述した半導体装置においては、タイマー22の出力信号が信号処理部23及びパワー制御回路24に入力される構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、タイマー22の出力信号は、パワー制御回路のみに入力される構成であっても構わない。また、信号処理部23の出力信号がタイマー22に入力される構成であっても構わない。例えば、信号処理部23がタイマー22のリセット信号を出力してタイマー22に入力することで、次の動作時期を制御することが可能である。
For example, in the above-described semiconductor device, the configuration in which the output signal of the
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態3)
本実施の形態では、半導体装置の一例について説明する。具体的には、二次電池を電力供給源とした無線通信機能を有する半導体装置の一例について図3を参照して説明する。
(Embodiment 3)
In this embodiment, an example of a semiconductor device is described. Specifically, an example of a semiconductor device having a wireless communication function using a secondary battery as a power supply source will be described with reference to FIGS.
図3に示す半導体装置は、無線信号の送受信が可能なアンテナ30と、電力供給源となる二次電池31と、アンテナ30から入力される信号を整流する整流回路32と、整流回路32から入力される信号を用いて二次電池31の充電を行う充電回路33と、二次電池31を用いて当該半導体装置内で用いられる電源電圧(VDD)を生成する安定化電源回路34と、アンテナ30から入力される信号を復調する復調回路35と、復調回路35から入力される信号及び安定化電源回路34から供給される電源電圧(VDD)を用いて動作する信号処理部36と、復調回路35から入力される信号及び信号処理部36から入力される信号によって制御されるパワー制御回路37とを有する。なお、本実施の形態において、動作とは、信号処理部36又は信号処理部36の一部において行われる信号の生成を指すこととする。
The semiconductor device illustrated in FIG. 3 includes an
さらに、信号処理部36は、パワー制御回路37から入力される信号によってスイッチングが制御されるトランジスタ38を有する。具体的には、トランジスタ38は、復調回路35からパワー制御回路37に入力される信号によってオフ状態からオン状態へのスイッチングが制御され、信号処理部36からパワー制御回路37に入力される信号によってオン状態からオフ状態へのスイッチングが制御される。
Further, the
また、信号処理部36は、復調回路35から入力される信号及び電源電圧(VDD)を用いて動作する機能回路(図示しない)を有する。なお、トランジスタ38は、機能回路と、安定化電源回路34との間に設けられる。すなわち、機能回路が、トランジスタ38及び安定化電源回路34を介して、二次電池31の陽極又は陰極に電気的に接続されている。また、当該機能回路は、トランジスタ38がオン状態にある期間において、動作を行うことが可能である。
The
また、トランジスタ38のチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3)以下の酸化物半導体によって構成されている。すなわち、トランジスタ38は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で行ったものである。
The channel formation region of the
これにより、トランジスタ38のリーク電流を大幅に低減することが可能である。加えて、本実施の形態の半導体装置は、待機状態においてトランジスタ38がオフ状態を維持する。そのため、待機状態における二次電池31の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における二次電池31の放電を抑制することで、半導体装置を長寿命化することができる。
Thereby, the leakage current of the
さらに、図3に示した半導体装置は、アンテナ30から入力される信号によって二次電池31の充電が可能である。なお、当該半導体装置は、動作時において並行して充電を行うことが可能であるし、待機状態においてアンテナ30から入力される信号を用いて充電を行うことも可能である。
Further, the semiconductor device illustrated in FIG. 3 can charge the
また、当該半導体装置において、待機電力と同程度の電力を常時充電すれば、電池切れは起きない。さらに、当該半導体装置は上述したようにトランジスタ38を有することで、待機電力を低減することができる。これにより、当該半導体装置の充電可能距離を向上させることができる。このような特性を有する本実施の形態の半導体装置は、特にアクセスが難しい場所(体内、放射能、劇薬の存在する空間、又は真空空間など)において有効である。
In the semiconductor device, if the same level of power as standby power is always charged, the battery will not run out. Further, the semiconductor device includes the
<変形例>
なお、上述した半導体装置は、本実施の形態の半導体装置の一例であり、上述した半導体装置と異なる点を有する半導体装置も本実施の形態には含まれる。
<Modification>
Note that the semiconductor device described above is an example of the semiconductor device of this embodiment, and a semiconductor device having a different point from the semiconductor device described above is also included in this embodiment.
例えば、上述した半導体装置においては、1つのアンテナ30を有し、アンテナ30を用いて無線信号の送受信及び二次電池31の充電を行う構成について示したが、本実施の形態の半導体装置は当該構成に限定されない。本実施の形態の半導体装置において、無線信号の送受信のアンテナと、二次電池31の充電用のアンテナを別途設ける構成であっても構わない。
For example, in the above-described semiconductor device, the structure in which the
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態4)
本実施の形態では、半導体装置の一例について説明する。具体的には、二次電池を電力供給源とした無線通信機能を有する半導体装置の一例について図4を参照して説明する。
(Embodiment 4)
In this embodiment, an example of a semiconductor device is described. Specifically, an example of a semiconductor device having a wireless communication function using a secondary battery as a power supply source will be described with reference to FIGS.
図4に示す半導体装置は、無線信号の送受信が可能なアンテナ40と、電力供給源となる二次電池41と、アンテナ40から入力される信号を整流する整流回路42と、整流回路42の出力信号を用いて二次電池41の充電を行う充電回路43と、二次電池41を用いて当該半導体装置内で用いられる電源電圧(VDD)を生成する安定化電源回路44と、アンテナ40から入力される信号を復調する復調回路45と、復調回路45から入力される信号及び安定化電源回路44から供給される電源電圧(VDD)を用いて動作する信号処理部46と、復調回路45から入力される信号及び信号処理部46から入力される信号によって制御されるパワー制御回路47とを有する。なお、本実施の形態において、動作とは、信号処理部46又は信号処理部46の一部において行われる信号の生成を指すこととする。
The semiconductor device illustrated in FIG. 4 includes an
さらに、信号処理部46は、復調回路45から入力される信号を用いて処理を行う論理回路48と、当該半導体装置内で用いられるクロック信号(CK)を生成するクロック生成回路49と、特定の外部情報を信号に変換するセンサ50と、情報を記憶するメモリ回路51と、アンテナ40に負荷変調を与える変調回路52とを有する。なお、論理回路48、クロック生成回路49、センサ50、メモリ回路51、及び変調回路52のそれぞれには、パワー制御回路47から出力されるスタンバイ信号(Stdby)が入力される。
Further, the
本実施の形態の半導体装置に含まれる各種回路は、トランジスタを有する。ここでは、論理回路48が有する論理ゲート(インバータ(NOTゲート)、NORゲート、及びNANDゲート)の具体的な回路構成例について図5を参照して説明する。
Various circuits included in the semiconductor device of this embodiment include transistors. Here, a specific circuit configuration example of a logic gate (an inverter (NOT gate), a NOR gate, and a NAND gate) included in the
図5(A)にインバータの具体的な回路構成例を示す。図5(A)に示すインバータは、P型トランジスタ80と、N型トランジスタ81と、N型トランジスタ82とを有する。
FIG. 5A shows a specific circuit configuration example of the inverter. The inverter illustrated in FIG. 5A includes a P-
P型トランジスタ80は、第1端子が電源電圧(VDD)を供給する配線に電気的に接続される。
The P-
N型トランジスタ81は、第1端子がP型トランジスタ80の第2端子に電気的に接続される。
N-
N型トランジスタ82は、ゲート端子がスタンバイ信号(Stdby)を供給する配線に電気的に接続され、第1端子がN型トランジスタ81の第2端子に電気的に接続され、第2端子が接地される。
The N-
なお、図5(A)に示すインバータにおいて、P型トランジスタ80及びN型トランジスタ81のゲート端子に入力信号が入力され、P型トランジスタ80の第2端子及びN型トランジスタ81の第1端子が電気的に接続するノードの電位がインバータの出力信号として出力される。
5A, an input signal is input to the gate terminals of the P-
図5(B)にNORゲートの具体的な回路構成例を示す。図5(B)に示すNORゲートは、P型トランジスタ83と、P型トランジスタ84と、N型トランジスタ85と、N型トランジスタ86と、N型トランジスタ87とを有する。
FIG. 5B shows a specific circuit configuration example of the NOR gate. The NOR gate illustrated in FIG. 5B includes a P-
P型トランジスタ83は、第1端子が電源電圧(VDD)を供給する配線に電気的に接続される。
The P-
P型トランジスタ84は、第1端子がP型トランジスタ83の第2端子に電気的に接続される。
P-
N型トランジスタ85は、第1端子がP型トランジスタ84の第2端子に電気的に接続される。
N-
N型トランジスタ86は、第1端子がP型トランジスタ84の第2端子及びN型トランジスタ85の第1端子に電気的に接続される。
The N-
N型トランジスタ87は、ゲート端子がスタンバイ信号(Stdby)を供給する配線に電気的に接続され、第1端子がN型トランジスタ85の第2端子及びN型トランジスタ86の第2端子に電気的に接続され、第2端子が接地される。
The N-
なお、図5(B)に示すNORゲートにおいて、P型トランジスタ83及びN型トランジスタ86のゲート端子に第1の入力信号が、P型トランジスタ84及びN型トランジスタ85のゲート端子に第2の入力信号が入力され、P型トランジスタ84の第2端子、N型トランジスタ85の第1端子、及びN型トランジスタ86の第1端子が電気的に接続するノードの電位がNORゲートの出力信号として出力される。
5B, the first input signal is applied to the gate terminals of the P-
図5(C)にNANDゲートの具体的な回路構成例を示す。図5(C)に示すNANDゲートは、P型トランジスタ88と、P型トランジスタ89と、N型トランジスタ90と、N型トランジスタ91と、N型トランジスタ92とを有する。
FIG. 5C shows a specific circuit configuration example of the NAND gate. The NAND gate illustrated in FIG. 5C includes a P-
P型トランジスタ88は、第1端子が電源電圧(VDD)を供給する配線に電気的に接続される。
The P-
P型トランジスタ89は、第1端子が電源電圧(VDD)を供給する配線に電気的に接続される。
The P-
N型トランジスタ90は、第1端子がP型トランジスタ88の第2端子及びP型トランジスタ89の第2端子に電気的に接続される。
N-
N型トランジスタ91は、第1端子がN型トランジスタ90の第2端子に電気的に接続される。
N-
N型トランジスタ92は、ゲート端子がスタンバイ信号(Stdby)を供給する配線に電気的に接続され、第1端子がN型トランジスタ91の第2端子に電気的に接続され、第2端子が接地される。
The N-
なお、図5(C)に示すNANDゲートにおいて、P型トランジスタ88及びN型トランジスタ90のゲート端子に第1の入力信号が、P型トランジスタ89及びN型トランジスタ91のゲート端子に第2の入力信号が入力され、P型トランジスタ88の第2端子、P型トランジスタ89の第2端子、及びN型トランジスタ90の第1端子が電気的に接続するノードの電位がNANDゲートの出力信号として出力される。
5C, the first input signal is applied to the gate terminals of the P-
上述した論理ゲートは、接地電位を供給する配線との電気的な接続を制御するトランジスタ(N型トランジスタ82、N型トランジスタ87、又はN型トランジスタ92)を有する。また、当該論理ゲートにおいては、当該トランジスタのチャネル形成領域を水素濃度が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3)以下の酸化物半導体によって構成する。これにより、当該トランジスタのリーク電流を大幅に低減することができる。そのため、論理ゲートを介して流れる貫通電流を低減することが可能になる。その結果、当該半導体装置の待機電力を低減することができる。
The above-described logic gate includes a transistor (an N-
なお、ここでは、各論理ゲートが接地電位の入力を制御するトランジスタを有する構成について示したが、1つのトランジスタによって複数の論理ゲートに対する接地電位の入力を制御する構成であってもよい。 Note that although a structure in which each logic gate includes a transistor that controls input of the ground potential is described here, a structure in which input of the ground potential to a plurality of logic gates is controlled by one transistor may be employed.
また、上述の説明においては、相補型金属酸化膜半導体(CMOS)によって論理ゲートを構成する例について示したが、本実施の形態の半導体装置は、N型トランジスタのみによって構成することもできる。図6にN型トランジスタのみによって構成される論理ゲートを示す。図6(A)はインバータであり、図6(B)はNORゲートであり、図6(C)NANDゲートである。端的に言うと、図6に示す論理ゲートは、図5に示した論理ゲートが有するP型トランジスタをダイオード接続されたN型トランジスタに置換した構成である。 In the above description, an example in which a logic gate is configured by a complementary metal oxide semiconductor (CMOS) has been described. However, the semiconductor device of this embodiment can also be configured by only an N-type transistor. FIG. 6 shows a logic gate composed of only N-type transistors. 6A is an inverter, FIG. 6B is a NOR gate, and FIG. 6C is a NAND gate. In short, the logic gate shown in FIG. 6 has a structure in which the P-type transistor included in the logic gate shown in FIG. 5 is replaced with a diode-connected N-type transistor.
上述したように、図6(A)〜(C)に示す論理ゲートは、接地電位を供給する配線との電気的な接続を制御するトランジスタとして、チャネル形成領域の水素濃度が5×1019(atoms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3)以下の酸化物半導体によって構成されたトランジスタを適用する。これにより、当該トランジスタのリーク電流を大幅に低減することができる。そのため、論理ゲートを介して流れる貫通電流を低減することが可能になる。その結果、当該半導体装置の待機電力を低減することができる。 As described above, the logic gate illustrated in FIGS. 6A to 6C is a transistor that controls electrical connection with a wiring that supplies a ground potential, and the hydrogen concentration in the channel formation region is 5 × 10 19 ( A transistor including an oxide semiconductor of atoms / cm 3 ) or less, preferably 5 × 10 18 (atoms / cm 3 ) or less, more preferably 5 × 10 17 (atoms / cm 3 ) or less is used. Thereby, the leakage current of the transistor can be significantly reduced. Therefore, it becomes possible to reduce the through current flowing through the logic gate. As a result, standby power of the semiconductor device can be reduced.
また、クロック生成回路49、センサ50、メモリ回路51、及び変調回路52においても、従来の回路構成をもとに、当該回路と接地電位を供給する配線又は当該回路と電源電位(VDD)を供給する配線の間にパワー制御回路47によってスイッチングが制御されるトランジスタを設ける構成とすることが可能である。また、従来の回路構成を構成するブロック単位で、パワー制御回路47によって制御されるトランジスタを設けてもよいし、機能回路単位で、パワー制御回路47によって制御されるトランジスタを設けてもよい。
The
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態5)
本実施の形態では、実施の形態1乃至4に示した半導体装置が有するトランジスタの一例について説明する。具体的には、当該半導体装置が有するP型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、N型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用する例を示す。
(Embodiment 5)
In this embodiment, an example of a transistor included in the semiconductor device described in any of
<構成例>
本実施の形態の半導体装置が有するP型トランジスタ及びN型トランジスタを図7に示す。
<Configuration example>
FIG. 7 shows a P-type transistor and an N-type transistor included in the semiconductor device of this embodiment.
図7に示すP型トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120b(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極層110aと、不純物領域114aと電気的に接続するソース電極層130aと、不純物領域114bと電気的に接続するドレイン電極層130bとを有する。
7 includes a
なお、ゲート電極層110aの側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bを有し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはP型トランジスタ160を囲むように素子分離絶縁層106が設けられており、P型トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極層130a、ドレイン電極層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、一対の金属化合物領域124a、124bの一方と電気的に接続されている。つまり、ソース電極層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン電極層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。
Note that a
また、後述するN型トランジスタ164の下層には、ゲート絶縁層108aと同一材料からなる絶縁層108b、ゲート電極層110aと同一材料からなる電極層110b、並びにソース電極層130a及びドレイン電極層130bと同一材料からなる電極層130cが設けられている。
In addition, an N-
図7に示すN型トランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース電極層142aと、ドレイン電極層142bとを有する。
The N-
ここで、ゲート電極層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート電極層136dと同様に、P型トランジスタ160が有する、ソース電極層130aに接する電極層136a及びドレイン電極層130bに接する電極層136bが形成されている。また、電極層130cに接する電極層136cが形成されている。
Here, the
また、N型トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース電極層142a及びドレイン電極層142bにまで達する開口が設けられており、当該開口を通じて、ソース電極層142aに接する電極層150d、ドレイン電極層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a、電極層136bに接する電極層150b、及び電極層136cに接する電極層150cが形成されている。
A protective insulating
ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019(atoms/cm3)以下である。なお、酸化物半導体層140の水素濃度は、5×1018(atoms/cm3)以下であることが望ましく、5×1017(atoms/cm3)以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のN型トランジスタ164を得ることができる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、N型トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定したものである。
Here, the
また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと接しており、電極層154dは電極層150eと接している。
An insulating
本実施の形態で示すP型トランジスタ160が有するソース電極層130aは、上層領域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続している。そのため、P型トランジスタ160のソース電極層130aは、これらの導電層を適宜形成することにより、上層領域に設けられたN型トランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。また、P型トランジスタが有するドレイン電極層130bについても同様に、上層領域に設けられたN型トランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。なお、図7には図示していないが、P型トランジスタ160が有するゲート電極層110aが、上層領域に設けられた電極層を介して、N型トランジスタ164が有する電極層のいずれかと電気的に接続する構成にすることもできる。
The
同様に、本実施の形態で示すN型トランジスタ164が有するソース電極層142aは、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そのため、N型トランジスタ164のソース電極層130aは、これらの導電層を適宜形成することにより、下層領域に設けられたP型トランジスタ160のゲート電極層142a、ソース電極層130a、又はドレイン電極層130bと電気的に接続させることが可能である。なお、図7には図示していないが、N型トランジスタ164が有するゲート電極層136d又はドレイン電極層142bが、下層領域に設けられた電極層を介して、P型トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもできる。
Similarly, the
上述したP型トランジスタ160及びN型トランジスタ164を適宜設けることによって、各種回路を構成することができる。なお、当該回路が有するN型トランジスタ164の全てを酸化物半導体を用いて形成されるトランジスタとする必要はなく、各トランジスタに求められる特性に応じて、適宜変更することが可能である。例えば、半導体装置が有する論理ゲートを構成するN型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、当該論理ゲートと、電池の陰極との電気的な接続を制御するN型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用することが可能である。
Various circuits can be formed by appropriately providing the P-
<作製工程例>
次に、P型トランジスタ160及びN型トランジスタ164の作製方法の一例について説明する。以下では、はじめにP型トランジスタ160の作製方法について図8を参照して説明し、その後、N型トランジスタ164の作製方法について図9および図10を参照して説明する。
<Example of manufacturing process>
Next, an example of a method for manufacturing the P-
まず、半導体材料を含む基板100を用意する(図8(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
First, the
基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する(図8(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
A
次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域(露出している領域)の基板100の一部を除去する。これにより分離された半導体領域104が形成される(図8(B)参照)。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
Next, etching is performed using the
次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図8(B)参照)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP(Chemical Mechanical Polishing)などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。
Next, an insulating layer is formed so as to cover the
次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
Next, an insulating layer is formed over the
絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。
The insulating layer will be a gate insulating layer later, and is a single layer of a film containing silicon oxide, silicon nitride oxide, silicon nitride, hafnium oxide, aluminum oxide, tantalum oxide, or the like obtained by using a CVD method or a sputtering method. A structure or a stacked structure is preferable. In addition, the insulating layer may be formed by oxidizing and nitriding the surface of the
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。 The layer including a conductive material can be formed using a metal material such as aluminum, copper, titanium, tantalum, or tungsten. Alternatively, the layer including a conductive material may be formed using a semiconductor material such as polycrystalline silicon including a conductive material. There is no particular limitation on the formation method, and various film formation methods such as an evaporation method, a CVD method, a sputtering method, and a spin coating method can be used. Note that in this embodiment, an example of the case where the layer including a conductive material is formed using a metal material is described.
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108a、ゲート電極層110aを形成する(図8(C)参照)。
After that, the insulating layer and the layer containing a conductive material are selectively etched, so that the
次に、ゲート電極層110aを覆う絶縁層112を形成する(図8(C)参照)。そして、半導体領域104に硼素(B)やアルミニウム(Al)などを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する(図8(C)参照)。なお、ここではP型トランジスタを形成するために硼素やアルミニウムを添加しているが、N型トランジスタを形成する場合には、リン(P)やヒ素(As)などの不純物元素を添加すればよい。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁層108a下部には、チャネル形成領域116が形成される(図8(C)参照)。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。
Next, an insulating
次に、サイドウォール絶縁層118を形成する(図8(D)参照)。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート電極層110aの上面と、一対の不純物領域114a、114bの上面を露出させると良い。
Next, a
次に、ゲート電極層110a、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素(B)やアルミニウム(Al)などを添加して、一対の高濃度不純物領域120a、120bを形成する(図8(E)参照)。ここでも、N型トランジスタを形成する場合には、リン(P)やヒ素(As)などの不純物元素を添加すればよい。その後、上記絶縁層を除去し、ゲート電極層110a、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する(図8(E)参照)。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
Next, an insulating layer is formed so as to cover the
次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される(図8(F)参照)。なお、ゲート電極層110aとして多結晶シリコンなどを用いる場合には、ゲート電極層110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。
Next, heat treatment is performed to react the
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。
As the heat treatment, for example, heat treatment by flash lamp irradiation can be used. Of course, other heat treatment methods may be used, but in order to improve the controllability of the chemical reaction related to the formation of the metal compound, it is desirable to use a method capable of realizing a heat treatment for a very short time. Note that the metal compound region is formed by a reaction between a metal material and a semiconductor material, and is a region in which conductivity is sufficiently increased. By forming the metal compound region, the electrical resistance can be sufficiently reduced and the device characteristics can be improved. Note that the
次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する(図8(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。
Next, an
その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース電極層130a、ドレイン電極層130bを形成する(図8(H)参照)。ソース電極層130a及びドレイン電極層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
After that, openings reaching the pair of
なお、ソース電極層130a及びドレイン電極層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極層130a及びドレイン電極層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
Note that when the
なお、ここでは、一対の金属化合物領域124a、124bと接触するソース電極層130a及びドレイン電極層130bのみを示しているが、この工程において、配線として機能する電極層(例えば、図7における電極層130c)などをあわせて形成することができる。ソース電極層130a及びドレイン電極層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
Note that only the
以上により、半導体材料を含む基板100を用いたP型トランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。また、上記工程と同様の工程によって、半導体材料を含む基板100を用いたN型トランジスタも形成することが可能である。すなわち、上述した工程において、半導体領域に添加する不純物元素をリン(P)やヒ素(As)などの不純物元素に変更することによって、N型トランジスタを形成することができる。
Thus, the P-
次に、図9および図10を用いて、層間絶縁層128上にN型トランジスタ164を作製する工程について説明する。なお、図9および図10は、層間絶縁層128上の各種電極層や、N型トランジスタ164などの作製工程を示すものであるから、N型トランジスタ164の下部に存在するP型トランジスタ160等については省略している。
Next, a process of manufacturing the N-
まず、層間絶縁層128、ソース電極層130a、ドレイン電極層130b、電極層130c上に絶縁層132を形成する(図9(A)参照)。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
First, the insulating
次に、絶縁層132に対し、ソース電極層130a、ドレイン電極層130b、および電極層130cにまで達する開口を形成する。この際、後にゲート電極層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する(図9(B)参照)。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。
Next, an opening reaching the
より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層(ここでは、ソース電極層130a、ドレイン電極層130b、電極層130cなど)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
More specifically, for example, a method in which a titanium film is thinly formed by a PVD method in a region including an opening, a titanium nitride film is thinly formed by a CVD method, and then a tungsten film is formed so as to be embedded in the opening is applied. Can do. Here, the titanium film formed by the PVD method reduces the oxide film at the interface and reduces the contact resistance with the lower electrode layer (here, the
導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、電極層136c、ゲート電極層136dを形成する(図9(C)参照)。なお、上記導電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート電極層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート電極層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
After the
次に、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート電極層136dを覆うように、ゲート絶縁層138を形成する(図9(D)参照)。ゲート絶縁層138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。
Next, the
なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高純度化された酸化物半導体)は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品質化が要求されることになる。
Note that an i-type or substantially i-type oxide semiconductor (a highly purified oxide semiconductor) by removing impurities is extremely sensitive to interface states and interface charges. When such an oxide semiconductor is used for the oxide semiconductor layer, an interface with the gate insulating layer is important. That is, the
例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
For example, a high-density plasma CVD method using μ waves (2.45 GHz) is preferable in that a high-quality
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるゲート絶縁層138を形成すれば良い。
Of course, as long as a high-quality insulating layer can be formed as the gate insulating layer, another method such as a sputtering method or a plasma CVD method can be applied even when a highly purified oxide semiconductor layer is used. it can. Alternatively, an insulating layer whose film quality and interface characteristics are modified by heat treatment after formation may be used. In any case, the
さらに、85℃、2×106(V/cm)、12時間のゲートバイアス・熱ストレス試験(BT試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界(B:バイアス)と高温(T:温度)により切断され、生成された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。 Further, in an 85 ° C., 2 × 10 6 (V / cm), 12-hour gate bias / thermal stress test (BT test), when impurities are added to an oxide semiconductor, the impurities and the main oxide semiconductor A bond with a component is cut by a strong electric field (B: bias) and a high temperature (T: temperature), and the generated dangling bond induces a threshold voltage (Vth) drift.
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジスタを得ることが可能である。 In contrast, an oxide semiconductor impurity, particularly hydrogen or water, is eliminated as much as possible, and the interface characteristics with the gate insulating layer are improved as described above, thereby obtaining a transistor that is stable with respect to the BT test. It is possible.
次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する(図9(E)参照)。
Next, an oxide semiconductor layer is formed over the
酸化物半導体層としては、In−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用いて酸化物半導体層を形成しても良い。 As the oxide semiconductor layer, an In-Ga-Zn-O-based, In-Sn-Zn-O-based, In-Al-Zn-O-based, Sn-Ga-Zn-O-based, Al-Ga-Zn-O-based layer can be used. -Based, Sn-Al-Zn-O-based, In-Zn-O-based, Sn-Zn-O-based, Al-Zn-O-based, In-O-based, Sn-O-based, and Zn-O-based oxide semiconductors It is preferable to use a layer, particularly an amorphous oxide semiconductor layer. In this embodiment, an amorphous oxide semiconductor layer is formed by a sputtering method using an In—Ga—Zn—O-based metal oxide target as the oxide semiconductor layer. Note that crystallization can be suppressed by adding silicon to the amorphous oxide semiconductor layer. Therefore, for example, an oxide using a target containing 2 wt% or more and 10 wt% or less of SiO 2 can be used. A semiconductor layer may be formed.
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む金属酸化物ターゲット(組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比])などを用いることもできる。また、In、Ga、およびZnを含む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90%以上100%以下、好ましくは95%以上(例えば99.9%)である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。 As a target for forming the oxide semiconductor layer by a sputtering method, for example, a metal oxide target containing zinc oxide as a main component can be used. In addition, a metal oxide target containing In, Ga, and Zn (composition ratio: In 2 O 3 : Ga 2 O 3 : ZnO = 1: 1: 1 [mol ratio], In: Ga: Zn = 1: 1 : 0.5 [atom ratio]) or the like can also be used. In addition, as a metal oxide target containing In, Ga, and Zn, a composition of In: Ga: Zn = 1: 1: 1 [atom ratio] or In: Ga: Zn = 1: 1: 2 [atom ratio] A target having a ratio may be used. The filling rate of the metal oxide target is 90% or more and 100% or less, preferably 95% or more (for example, 99.9%). By using a metal oxide target with a high filling rate, a dense oxide semiconductor layer is formed.
酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度(望ましくは数ppb程度)にまで除去された高純度ガスを用いるのが好適である。 The atmosphere for forming the oxide semiconductor layer is preferably a rare gas (typically argon) atmosphere, an oxygen atmosphere, or a mixed atmosphere of a rare gas (typically argon) and oxygen. Specifically, for example, it is preferable to use a high-purity gas from which impurities such as hydrogen, water, hydroxyl group, and hydride are removed to about several ppm (preferably about several ppb).
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。 When forming the oxide semiconductor layer, the substrate is held in a treatment chamber kept under reduced pressure, and the substrate temperature is set to 100 ° C. to 600 ° C., preferably 200 ° C. to 400 ° C. By forming the oxide semiconductor layer while heating the substrate, the concentration of impurities contained in the oxide semiconductor layer can be reduced. Further, damage due to sputtering is reduced. Then, a sputtering gas from which hydrogen and water are removed is introduced while moisture remaining in the treatment chamber is removed, and an oxide semiconductor layer is formed using a metal oxide as a target. In order to remove moisture remaining in the treatment chamber, an adsorption-type vacuum pump is preferably used. For example, a cryopump, an ion pump, or a titanium sublimation pump can be used. The exhaust means may be a turbo pump provided with a cold trap. A treatment chamber exhausted using a cryopump exhausts a compound containing hydrogen atoms (more preferably a compound containing carbon atoms) such as hydrogen atoms and water (H 2 O), for example. The concentration of impurities contained in the formed oxide semiconductor layer can be reduced.
形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
As the formation conditions, for example, the distance between the substrate and the target is 100 mm, the pressure is 0.6 Pa, the direct current (DC) power is 0.5 kW, and the atmosphere is an oxygen (
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
Note that before the oxide semiconductor layer is formed by a sputtering method, it is preferable to perform reverse sputtering in which argon gas is introduced to generate plasma to remove dust attached to the surface of the
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エッチング時間、温度等)を適宜設定する。 For the etching of the oxide semiconductor layer, either dry etching or wet etching may be used. Of course, both can be used in combination. Etching conditions (such as an etching gas, an etchant, etching time, and temperature) are appropriately set depending on the material so that the film can be etched into a desired shape.
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。 As an etching gas used for dry etching, for example, a gas containing chlorine (chlorine-based gas such as chlorine (Cl 2 ), boron chloride (BCl 3 ), silicon chloride (SiCl 4 ), carbon tetrachloride (CCl 4 ), or the like is used. and so on. Gas containing fluorine (fluorine-based gas such as carbon tetrafluoride (CF 4 ), sulfur hexafluoride (SF 6 ), nitrogen trifluoride (NF 3 ), trifluoromethane (CHF 3 ), etc.), bromide Hydrogen (HBr), oxygen (O 2 ), or a gas obtained by adding a rare gas such as helium (He) or argon (Ar) to these gases may be used.
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etching)法や、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)は適宜設定する。 As the dry etching method, a parallel plate RIE (Reactive Ion Etching) method or an ICP (Inductively Coupled Plasma) etching method can be used. Etching conditions (such as the amount of power applied to the coil-type electrode, the amount of power applied to the electrode on the substrate side, and the electrode temperature on the substrate side) are set as appropriate so that the film can be etched into a desired shape.
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用いてもよい。 As an etchant used for wet etching, a mixed solution of phosphoric acid, acetic acid, and nitric acid, or the like can be used. An etching solution such as ITO07N (manufactured by Kanto Chemical Co., Inc.) may be used.
次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。
Next, first heat treatment is preferably performed on the oxide semiconductor layer. By the first heat treatment, the oxide semiconductor layer can be dehydrated or dehydrogenated. The temperature of the first heat treatment is 300 ° C. or higher and 750 ° C. or lower, preferably 400 ° C. or higher and lower than the strain point of the substrate. For example, the substrate is introduced into an electric furnace using a resistance heating element and the
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。 Note that the heat treatment apparatus is not limited to an electric furnace, and may be a device for heating an object to be processed by heat conduction or heat radiation from a medium such as a heated gas. For example, a rapid thermal annealing (RTA) device such as a GRTA (Gas Rapid Thermal Anneal) device or an LRTA (Lamp Rapid Thermal Anneal) device can be used. The LRTA apparatus is an apparatus that heats an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. The GRTA apparatus is an apparatus that performs heat treatment using a high-temperature gas. As the gas, an inert gas that does not react with an object to be processed by heat treatment, such as nitrogen or a rare gas such as argon, is used.
例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。 For example, as the first heat treatment, a GRTA treatment may be performed in which the substrate is put into an inert gas heated to a high temperature of 650 ° C. to 700 ° C., heated for several minutes, and then the substrate is taken out of the inert gas. . When GRTA treatment is used, high-temperature heat treatment can be performed in a short time. Further, since the heat treatment is performed for a short time, it can be applied even under a temperature condition exceeding the strain point of the substrate.
なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。 Note that the first heat treatment is preferably performed in an atmosphere containing nitrogen or a rare gas (such as helium, neon, or argon) as a main component and not containing water, hydrogen, or the like. For example, the purity of nitrogen or a rare gas such as helium, neon, or argon introduced into the heat treatment apparatus is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1 ppm or less). , Preferably 0.1 ppm or less).
第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。 Depending on the conditions of the first heat treatment or the material of the oxide semiconductor layer, the oxide semiconductor layer may be crystallized to be microcrystalline or polycrystalline. For example, the oxide semiconductor layer may be a microcrystalline oxide semiconductor layer with a crystallization rate of 90% or more, or 80% or more. Further, depending on the conditions of the first heat treatment or the material of the oxide semiconductor layer, an amorphous oxide semiconductor layer which does not include a crystal component may be formed.
また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に微結晶(粒径1nm以上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる場合もある。 In the case where an oxide semiconductor layer in which microcrystals (particle diameter of 1 nm to 20 nm (typically 2 nm to 4 nm)) are mixed in an amorphous oxide semiconductor (for example, the surface of the oxide semiconductor layer) is used. There is also.
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In−Ga−Zn−O系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。 In addition, electrical characteristics of the oxide semiconductor layer can be changed by aligning microcrystals in the amorphous phase. For example, in the case where an oxide semiconductor layer is formed using an In—Ga—Zn—O-based metal oxide target, microcrystals in which crystal grains of In 2 Ga 2 ZnO 7 having electrical anisotropy are oriented are aligned. By forming the portion, the electrical characteristics of the oxide semiconductor layer can be changed.
より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。 More specifically, for example, by aligning the c-axis of In 2 Ga 2 ZnO 7 in a direction perpendicular to the surface of the oxide semiconductor layer, conductivity in a direction parallel to the surface of the oxide semiconductor layer is obtained. And the insulating property in the direction perpendicular to the surface of the oxide semiconductor layer can be improved. In addition, such a microcrystalline portion has a function of suppressing entry of impurities such as water and hydrogen into the oxide semiconductor layer.
なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。 Note that the oxide semiconductor layer having the microcrystalline portion can be formed by surface heating of the oxide semiconductor layer by GRTA treatment. In addition, it is possible to form the film more suitably by using a sputtering target having a Zn content smaller than that of In or Ga.
酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
The first heat treatment for the
なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極層及びドレイン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
Note that the heat treatment can be referred to as dehydration treatment, dehydrogenation treatment, or the like because it has a dehydration and dehydrogenation effect on the
次に、酸化物半導体層140に接するように、ソース電極層142a及びドレイン電極層142bを形成する(図9(F)参照)。ソース電極層142a及びドレイン電極層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
Next, the
当該導電層は、スパッタ法などのPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。 The conductive layer can be formed by a PVD method such as a sputtering method or a CVD method such as a plasma CVD method. As a material for the conductive layer, an element selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, an alloy containing the above-described element as a component, or the like can be used. A material selected from one or more of manganese, magnesium, zirconium, beryllium, and thorium may be used. Alternatively, a material obtained by combining one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium with aluminum may be used. The conductive layer may have a single layer structure or a stacked structure of two or more layers. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, and a three-layer structure in which a titanium film, an aluminum film, and a titanium film are stacked.
ここで、エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。 Here, it is preferable to use ultraviolet light, KrF laser light, or ArF laser light for exposure when forming a mask used for etching.
トランジスタのチャネル長(L)は、ソース電極層142aの下端部と、ドレイン電極層142bの下端部との間隔によって決定される。なお、チャネル長(L)が25nm未満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。
The channel length (L) of the transistor is determined by the distance between the lower end portion of the
なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部)を有する酸化物半導体層となることもある。
Note that each material and etching conditions are adjusted as appropriate so that the
また、酸化物半導体層140とソース電極層142aの間、又は酸化物半導体層140とドレイン電極層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極層142a及びドレイン電極層142bを形成するための金属層とは、連続して形成すること(連続成膜)が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
An oxide conductive layer may be formed between the
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。 Further, in order to reduce the number of masks used and the number of processes, a resist mask may be formed using a multi-tone mask which is an exposure mask in which transmitted light has a plurality of intensities, and an etching process may be performed using the resist mask. . A resist mask formed using a multi-tone mask has a shape (step shape) having a plurality of thicknesses, and the shape can be further deformed by ashing. Therefore, the resist mask can be used for a plurality of etching processes for processing into different patterns. it can. That is, a resist mask corresponding to at least two kinds of different patterns can be formed using one multi-tone mask. Therefore, the number of exposure masks can be reduced, and the corresponding photolithography process can be reduced, so that the process can be simplified.
なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。 Note that plasma treatment using a gas such as N 2 O, N 2 , or Ar is preferably performed after the above steps. By the plasma treatment, water or the like attached to the exposed surface of the oxide semiconductor layer is removed. Further, plasma treatment may be performed using a mixed gas of oxygen and argon.
次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する(図9(G)参照)。
Next, the protective insulating
保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。
The protective
保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
When hydrogen is contained in the protective insulating
また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。
In addition, the protective insulating
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H2O)など水素原子を含む化合物等が除去されているため、当該処理室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。
In order to remove moisture remaining in the treatment chamber, an adsorption-type vacuum pump is preferably used. For example, it is preferable to use a cryopump, an ion pump, or a titanium sublimation pump. The exhaust means may be a turbo pump provided with a cold trap. The treatment chamber evacuated using the cryopump is included in the protective insulating
保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ppm程度(望ましくは、数ppb程度)にまで除去された高純度ガスを用いることが好ましい。
As a sputtering gas used for forming the protective insulating
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。 Next, second heat treatment (preferably 200 ° C. to 400 ° C., for example, 250 ° C. to 350 ° C.) is preferably performed in an inert gas atmosphere or an oxygen gas atmosphere. For example, the second heat treatment is performed at 250 ° C. for 1 hour in a nitrogen atmosphere. When the second heat treatment is performed, variation in electrical characteristics of the transistor can be reduced.
また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。 Moreover, you may perform the heat processing for 100 to 200 degreeC and 1 to 30 hours in air | atmosphere. This heat treatment may be performed while maintaining a constant heating temperature, or by repeatedly raising the temperature from room temperature to a heating temperature of 100 ° C. or more and 200 ° C. or less and lowering the temperature from the heating temperature to the room temperature a plurality of times. Also good. Further, this heat treatment may be performed under reduced pressure before the formation of the protective insulating layer. When heat treatment is performed under reduced pressure, the heating time can be shortened. Note that the heat treatment may be performed instead of the second heat treatment, or may be performed before or after the second heat treatment.
次に、保護絶縁層144上に、層間絶縁層146を形成する(図10(A)参照)。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。
Next, an
次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極層136a、電極層136b、電極層136c、ソース電極層142a、ドレイン電極層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する(図10(B)参照)。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。
Next, openings reaching the
具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極(ここでは、電極層136a、電極層136b、電極層136c、ソース電極層142a、ドレイン電極層142b)との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
Specifically, for example, a method in which a titanium film is thinly formed in a region including an opening by a PVD method, a titanium nitride film is thinly formed by a CVD method, and then a tungsten film is formed so as to be embedded in the opening is applied. it can. Here, the titanium film formed by the PVD method reduces the oxide film at the interface, and lower electrodes (here, the
導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する(図10(C)参照)。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
After the
さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154c、電極層154dを形成する(図10(D)参照)。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。
Further, an insulating
上述のような方法でN型トランジスタ164を作製した場合、酸化物半導体層140の水素濃度は5×1019(atoms/cm3)以下となり、N型トランジスタ164のリーク電流を低減することが可能になる。このような、優れた特性のN型トランジスタ164を実施の形態1乃至4に示した半導体装置に適用することによって、当該半導体装置の待機電力を低減することが可能になる。
In the case where the N-
<変形例>
図11乃至図14には、N型トランジスタ164の構成の変形例を示す。つまり、P型トランジスタ160の構成は上記と同様である。
<Modification>
11 to 14 show modification examples of the configuration of the N-
図11には、酸化物半導体層140の下にゲート電極層136dを有し、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側において接する構成のN型トランジスタ164を示す。
FIG. 11 illustrates an N-
図11に示す構成と図7に示す構成の大きな相違点として、ソース電極層142a及びドレイン電極層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図7に示す構成では、酸化物半導体層140の上側表面において、ソース電極層142a及びドレイン電極層142bと接するのに対して、図11に示す構成では、酸化物半導体層140の下側において、ソース電極層142a及びドレイン電極層142bと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7と同様である。
A significant difference between the structure illustrated in FIG. 11 and the structure illustrated in FIG. 7 is a connection position between the
具体的には、図11に示すN型トランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、を有する。また、N型トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。
Specifically, the N-
図12には、酸化物半導体層140の上にゲート電極層136dを有するN型トランジスタ164を示す。ここで、図12(A)は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図12(B)は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。
FIG. 12 illustrates an N-
図7又は図11に示す構成と図12に示す構成の大きな相違点は、酸化物半導体層140の上にゲート電極層136dを有する点である。また、図12(A)に示す構成と図12(B)に示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7などと同様である。
A significant difference between the structure illustrated in FIG. 7 or 11 and the structure illustrated in FIG. 12 is that the
具体的には、図12(A)に示すN型トランジスタ164は、層間絶縁層128上に設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極層136dと、を有する。
Specifically, the N-
また、図12(B)に示すN型トランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、酸化物半導体層140、ソース電極層142a、及びドレイン電極層142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層136dと、を有する。
12B includes an
なお、図12に示す構成では、図7に示す構成などと比較して、構成要素が省略される場合がある(例えば、電極層150aや、電極層154aなど)。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図7などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
Note that in the configuration illustrated in FIG. 12, components may be omitted as compared to the configuration illustrated in FIG. 7 (for example, the
図13には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート電極層136dを有する構成のN型トランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層136dなどを形成することが可能である。
FIG. 13 shows an N-
図13(A)に示す構成と図13(B)に示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7などと同様である。
A significant difference between the structure illustrated in FIG. 13A and the structure illustrated in FIG. 13B is that the
具体的には、図13(A)に示すN型トランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、を有する。
Specifically, the N-
また、図13(B)に示すN型トランジスタ164は、層間絶縁層128上に設けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート電極層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、を有する。
13B includes a
なお、図13に示す構成においても、図7に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。 In the configuration shown in FIG. 13 as well, the components may be omitted as compared to the configuration shown in FIG. Also in this case, the effect of simplifying the manufacturing process can be obtained.
図14には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート電極層136dを有する構成のN型トランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層136dなどを形成することが可能である。
FIG. 14 illustrates an N-
図14(A)に示す構成と図14(B)に示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図7などと同様である。
A significant difference between the structure illustrated in FIG. 14A and the structure illustrated in FIG. 14B is that the
具体的には、図14(A)に示すN型トランジスタ164は、層間絶縁層128上に設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導体層140と、ソース電極層142a、ドレイン電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層136dと、を有する。
Specifically, the N-
また、図14(B)に示すN型トランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a、ドレイン電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層136dと、を有する。
14B includes an
なお、図14に示す構成においても、図7に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。 In the configuration illustrated in FIG. 14 as well, the components may be omitted as compared to the configuration illustrated in FIG. Also in this case, the effect of simplifying the manufacturing process can be obtained.
本実施の形態では、P型トランジスタ160上にN型トランジスタ164を積層して形成する例について説明したが、P型トランジスタ160及びN型トランジスタ164の構成はこれに限られるものではない。例えば、同一平面上にP型トランジスタ及びN型トランジスタを形成することができる。さらに、P型トランジスタ160と、N型トランジスタ164とを重畳して設けても良い。
In this embodiment, the example in which the N-
上述したN型トランジスタ164を実施の形態1乃至4に示した半導体装置が有するN型トランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
By applying the above-described N-
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態6)
本実施の形態では、実施の形態1乃至4に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
(Embodiment 6)
In this embodiment, an example of a transistor included in the semiconductor device described in any of
本実施の形態のトランジスタ及びその作製方法の一形態を、図15及び図16を用いて説明する。 One embodiment of a transistor and a manufacturing method thereof in this embodiment will be described with reference to FIGS.
図15(A)、(B)にトランジスタの平面及び断面構造の一例を示す。図15(A)、(B)に示すトランジスタ460は、トップゲート構造のトランジスタである。
FIGS. 15A and 15B illustrate an example of a plan view and a cross-sectional structure of a transistor. A
図15(A)はトップゲート構造のトランジスタ460の平面図であり、図15(B)は図15(A)の線D1−D2における断面図である。
15A is a plan view of the
トランジスタ460は、絶縁表面を有する基板450上に、絶縁層457、ソース電極層又はドレイン電極層465a(465a1、465a2)、酸化物半導体層462、ソース電極層又はドレイン電極層465b、配線層468、ゲート絶縁層452、ゲート電極層461(461a、461b)を含み、ソース電極層又はドレイン電極層465a(465a1、465a2)は配線層468を介して配線層464と電気的に接続している。また、図示していないが、ソース電極層又はドレイン電極層465bもゲート絶縁層452に設けられた開口において配線層と電気的に接続する。
The
以下、図16(A)乃至(E)を用い、基板450上にトランジスタ460を作製する工程を説明する。
Hereinafter, a process for manufacturing the
まず、絶縁表面を有する基板450上に下地膜となる絶縁層457を形成する。
First, the insulating
本実施の形態では、絶縁層457として、スパッタリング法により酸化シリコン層を形成する。基板450を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲット又は石英(好ましくは合成石英)を用いて、基板450に絶縁層457として、酸化シリコン層を成膜する。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
In this embodiment, a silicon oxide layer is formed as the insulating
例えば、純度が6Nであり、石英(好ましくは合成石英)を用い、基板温度108℃、基板とターゲットの間との距離(T−S間距離)を60mm、圧力0.4Pa、高周波電源1.5kW、酸素及びアルゴン(酸素流量25sccm:アルゴン流量25sccm=1:1)雰囲気下でRFスパッタリング法により酸化シリコン膜を成膜する。膜厚は100nmとする。なお、石英(好ましくは合成石英)に代えてシリコンターゲットを酸化シリコン膜を成膜するためのターゲットとして用いることができる。
For example, the purity is 6N, quartz (preferably synthetic quartz) is used, the substrate temperature is 108 ° C., the distance between the substrate and the target (T-S distance) is 60 mm, the pressure is 0.4 Pa, the high-
この場合において、処理室内の残留水分を除去しつつ絶縁層457を成膜することが好ましい。絶縁層457に水素、水酸基又は水分が含まれないようにするためである。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H2O)など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜し絶縁層457に含まれる不純物の濃度を低減できる。
In this case, the insulating
絶縁層457を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが好ましい。
A sputtering gas used for forming the insulating
また、絶縁層457は積層構造でもよく、例えば、基板450側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
The insulating
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。 For example, a silicon nitride layer is formed using a silicon target by introducing a sputtering gas containing high-purity nitrogen from which hydrogen and moisture have been removed between the silicon oxide layer and the substrate. Also in this case, it is preferable to form the silicon nitride layer while removing residual moisture in the treatment chamber, as in the case of the silicon oxide layer.
次いで、絶縁層457上に、導電膜を形成し、第1のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層465a1、465a2を形成した後、レジストマスクを除去する(図16(A)参照)。ソース電極層又はドレイン電極層465a1、465a2は断面図では分断されて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
Next, a conductive film is formed over the insulating
ソース電極層又はドレイン電極層465a1、465a2の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する3層構造などが挙げられる。また、Alに、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム(Sc)から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。 As a material of the source electrode layer or the drain electrode layer 465a1, 465a2, an element selected from Al, Cr, Cu, Ta, Ti, Mo, W, an alloy containing the above-described elements as a component, or a combination of the above-described elements Alloy films and the like. Further, a material selected from one or more of manganese, magnesium, zirconium, beryllium, and thorium may be used. The metal conductive film may have a single layer structure or a stacked structure of two or more layers. For example, a single layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a Ti film, an aluminum film stacked on the Ti film, and a Ti film formed on the Ti film. Examples include a three-layer structure. A single element or a combination of elements selected from titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (Mo), chromium (Cr), neodymium (Nd), and scandium (Sc) is added to Al. A film, an alloy film, or a nitride film may be used.
本実施の形態ではソース電極層又はドレイン電極層465a1、465a2としてスパッタリング法により膜厚150nmのチタン膜を形成する。 In this embodiment, a 150-nm-thick titanium film is formed by a sputtering method as the source or drain electrode layers 465a1 and 465a2.
次いで、絶縁層457及びソース電極層又はドレイン電極層465a1、465a2上に、膜厚2nm以上200nm以下の酸化物半導体膜を形成する。
Next, an oxide semiconductor film with a thickness of 2 nm to 200 nm is formed over the insulating
次に第2のフォトリソグラフィ工程により島状の酸化物半導体層462に加工する(図16(B)参照)。本実施の形態では、酸化物半導体膜としてIn−Ga−Zn−O系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
Next, the island-shaped
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板450上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
The oxide semiconductor film holds the substrate in a treatment chamber kept under reduced pressure, introduces a sputtering gas from which hydrogen and moisture are removed while removing residual moisture in the treatment chamber, and uses a metal oxide as a target to form the
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが好ましい。 As a sputtering gas used for forming the oxide semiconductor film, a high-purity gas from which impurities such as hydrogen, water, a hydroxyl group, or hydride are removed to about several ppm and several ppb is preferably used.
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を60mm、圧力0.4Pa、直流(DC)電源0.5kW、酸素及びアルゴン(酸素流量15sccm:アルゴン流量30sccm)雰囲気下の条件が適用される。なお、パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
As an example of the film forming conditions, the substrate temperature is room temperature, the distance between the substrate and the target is 60 mm, the pressure is 0.4 Pa, the direct current (DC) power supply is 0.5 kW, oxygen and argon (
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層462に加工する。
In this embodiment, the oxide semiconductor film is processed into the island-shaped
本実施の形態では、酸化物半導体層462に、第1の加熱処理を行う。第1の加熱処理の温度は、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450℃において1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第1の加熱処理によって酸化物半導体層462の脱水化または脱水素化を行うことができる。
In this embodiment, first heat treatment is performed on the
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。例えば、第1の加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを用いると短時間での高温加熱処理が可能となる。 Note that the heat treatment apparatus is not limited to an electric furnace, and may include a device for heating an object to be processed by heat conduction or heat radiation from a heating element such as a resistance heating element. For example, a rapid thermal annealing (RTA) device such as a GRTA (Gas Rapid Thermal Anneal) device or an LRTA (Lamp Rapid Thermal Anneal) device can be used. For example, as the first heat treatment, the substrate is moved into an inert gas heated to a high temperature of 650 ° C. to 700 ° C., heated for several minutes, and then moved to a high temperature by moving the substrate to a high temperature. GRTA may be performed from When GRTA is used, high-temperature heat treatment can be performed in a short time.
なお、第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。 Note that in the first heat treatment, it is preferable that water, hydrogen, or the like be not contained in nitrogen or a rare gas such as helium, neon, or argon. Alternatively, the purity of nitrogen or a rare gas such as helium, neon, or argon introduced into the heat treatment apparatus is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1 ppm). Or less, preferably 0.1 ppm or less).
また、第1の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結晶膜または多結晶膜となる場合もある。 Depending on the conditions of the first heat treatment or the material of the oxide semiconductor layer, the material may crystallize into a microcrystalline film or a polycrystalline film.
また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。 The first heat treatment of the oxide semiconductor layer can be performed on the oxide semiconductor film before being processed into the island-shaped oxide semiconductor layer. In that case, after the first heat treatment, the substrate is taken out of the heating apparatus and a photolithography process is performed.
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。 The heat treatment that exerts the effect of dehydration and dehydrogenation on the oxide semiconductor layer is performed by forming a source electrode and a drain electrode after stacking a source electrode and a drain electrode on the oxide semiconductor layer after forming the oxide semiconductor layer. Any of the steps may be performed after the gate insulating layer is formed thereon.
次いで、絶縁層457及び酸化物半導体層462上に、導電膜を形成し、第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層465b、配線層468を形成した後、レジストマスクを除去する(図16(C)参照)。ソース電極層又はドレイン電極層465b、配線層468はソース電極層又はドレイン電極層465a1、465a2と同様な材料及び工程で形成すればよい。
Next, a conductive film is formed over the insulating
本実施の形態ではソース電極層又はドレイン電極層465b、配線層468としてスパッタリング法により膜厚150nmのチタン膜を形成する。本実施の形態では、ソース電極層又はドレイン電極層465a1、465a2とソース電極層又はドレイン電極層465bに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層465a1、465a2とソース電極層又はドレイン電極層465bとはエッチングにおいて選択比がとれない。よって、ソース電極層又はドレイン電極層465a1、465a2が、ソース電極層又はドレイン電極層465bのエッチング時にエッチングされないように、酸化物半導体層462に覆われないソース電極層又はドレイン電極層465a2上に配線層468を設けている。ソース電極層又はドレイン電極層465a1、465a2とソース電極層又はドレイン電極層465bとにエッチング工程において高い選択比を有する異なる材料を用いる場合には、エッチング時にソース電極層又はドレイン電極層465a2を保護する配線層468は必ずしも設けなくてもよい。
In this embodiment, a 150-nm-thick titanium film is formed by a sputtering method as the source or drain
なお、導電膜のエッチングの際に、酸化物半導体層462は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
Note that each material and etching conditions are adjusted as appropriate so that the
本実施の形態では、導電膜としてTi膜を用いて、酸化物半導体層462にはIn−Ga−Zn−O系酸化物半導体を用いて、エッチャントとしてアンモニア過水(アンモニア、水、過酸化水素水の混合液)を用いる。
In this embodiment, a Ti film is used as the conductive film, an In—Ga—Zn—O-based oxide semiconductor is used for the
なお、第3のフォトリソグラフィ工程では、酸化物半導体層462は一部のみがエッチングされ、溝部(凹部)を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層465b、配線層468を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Note that in the third photolithography step, only part of the
次いで、絶縁層457、酸化物半導体層462、ソース電極層又はドレイン電極層465a1、465a2、ソース電極層又はドレイン電極層465b、及び配線層468上にゲート絶縁層452を形成する。
Next, the
ゲート絶縁層452は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層452中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層452を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
The
ゲート絶縁層452は、ソース電極層又はドレイン電極層465a1、465a2、ソース電極層又はドレイン電極層465b側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、圧力0.4Pa、高周波電源1.5kW、酸素及びアルゴン(酸素流量25sccm:アルゴン流量25sccm=1:1)雰囲気下でRFスパッタリング法により膜厚100nmの酸化シリコン層を形成する。
The
次いで、第4のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層452の一部を除去して、配線層468に達する開口423を形成する(図16(D)参照)。図示しないが開口423の形成時にソース電極層又はドレイン電極層465bに達する開口を形成してもよい。本実施の形態では、ソース電極層又はドレイン電極層465bへの開口はさらに層間絶縁層を積層した後に形成し、電気的に接続する配線層を開口に形成する例とする。
Next, a resist mask is formed by a fourth photolithography step, and selective etching is performed to remove part of the
次に、ゲート絶縁層452、及び開口423上に導電膜を形成した後、第5のフォトリソグラフィ工程によりゲート電極層461(461a、461b)、配線層464を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Next, after a conductive film is formed over the
また、ゲート電極層461(461a、461b)、配線層464の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
The material of the gate electrode layer 461 (461a, 461b) and the
本実施の形態ではゲート電極層461(461a、461b)、配線層464としてスパッタリング法により膜厚150nmのチタン膜を形成する。
In this embodiment, a 150-nm-thick titanium film is formed by a sputtering method as the gate electrode layers 461 (461a and 461b) and the
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理(好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)を行う。本実施の形態では、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。また、第2の加熱処理は、トランジスタ460上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
Next, second heat treatment (preferably 200 ° C. to 400 ° C., for example, 250 ° C. to 350 ° C.) is performed in an inert gas atmosphere or an oxygen gas atmosphere. In this embodiment, the second heat treatment is performed at 250 ° C. for one hour in a nitrogen atmosphere. The second heat treatment may be performed after a protective insulating layer or a planarization insulating layer is formed over the
さらに大気中、100℃以上200℃以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。 Further, heat treatment may be performed at 100 ° C. to 200 ° C. for 1 hour to 30 hours in the air. This heat treatment may be performed while maintaining a constant heating temperature, or the temperature is raised from room temperature to a heating temperature of 100 ° C. or more and 200 ° C. or less, and the temperature lowering from the heating temperature to the room temperature is repeated several times. May be. Further, this heat treatment may be performed under reduced pressure before formation of the oxide insulating layer. When the heat treatment is performed under reduced pressure, the heating time can be shortened.
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層462を有するトランジスタ460を形成することができる(図16(E)参照)。
Through the above steps, the
また、トランジスタ460上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。なお、図示しないが、ゲート絶縁層452、保護絶縁層や平坦化絶縁層にソース電極層又はドレイン電極層465bに達する開口を形成し、その開口に、ソース電極層又はドレイン電極層465bと電気的に接続する配線層を形成する。
Further, a protective insulating layer or a planarization insulating layer for planarization may be provided over the
上記のように酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。 When the oxide semiconductor film is formed as described above, residual moisture in the reaction atmosphere is removed, whereby the concentration of hydrogen and hydride in the oxide semiconductor film can be reduced. Accordingly, stabilization of the oxide semiconductor film can be achieved.
上述したトランジスタを実施の形態1乃至4に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
By applying the above transistor to the transistor included in the semiconductor device described in any of
さらに、実施の形態1乃至4に示した半導体装置が有するトランジスタのすべてを本実施の形態のトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
Further, by forming all of the transistors included in the semiconductor device described in any of
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態7)
本実施の形態では、実施の形態1乃至4に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
(Embodiment 7)
In this embodiment, an example of a transistor included in the semiconductor device described in any of
本実施の形態のトランジスタ及びその作製方法の一形態を、図17を用いて説明する。 One embodiment of the transistor of this embodiment and a manufacturing method thereof will be described with reference to FIGS.
図17(A)乃至(E)にトランジスタの断面構造の一例を示す。図17(A)乃至(E)に示すトランジスタ390は、ボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
FIGS. 17A to 17E illustrate an example of a cross-sectional structure of a transistor. A
また、トランジスタ390はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。
Although the
以下、図17(A)乃至(E)を用い、基板394上にトランジスタ390を作製する工程を説明する。
Hereinafter, a process for manufacturing the
まず、絶縁表面を有する基板394上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層391を形成する。形成されたゲート電極層391の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
First, after a conductive film is formed over the
絶縁表面を有する基板394に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
There is no particular limitation on a substrate that can be used as the
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。一般に、酸化ホウ素と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を用いることが好ましい As the glass substrate, a glass substrate having a strain point of 730 ° C. or higher is preferably used when the temperature of the subsequent heat treatment is high. For the glass substrate, for example, a glass material such as aluminosilicate glass, aluminoborosilicate glass, or barium borosilicate glass is used. Generally, a more practical heat-resistant glass can be obtained by containing more barium oxide (BaO) than boron oxide. For this reason, it is preferable to use a glass substrate containing more BaO than B 2 O 3.
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。また、プラスチック基板等も適宜用いることができる。 Note that a substrate formed of an insulator such as a ceramic substrate, a quartz substrate, or a sapphire substrate may be used instead of the glass substrate. In addition, a crystallized glass substrate or the like can be used. A plastic substrate or the like can also be used as appropriate.
下地膜となる絶縁膜を基板394とゲート電極層391との間に設けてもよい。下地膜は、基板394からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
An insulating film serving as a base film may be provided between the
また、ゲート電極層391の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
The
例えば、ゲート電極層391の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された2層の積層構造、銅層上にモリブデン層を積層した2層構造、銅層上に窒化チタン層若しくは窒化タンタルを積層した2層構造、窒化チタン層とモリブデン層とを積層した2層構造、又は窒化タングステン層とタングステン層とを積層した2層構造とすることが好ましい。3層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物膜等をその例に挙げることができる。
For example, the two-layer structure of the
次いで、ゲート電極層391上にゲート絶縁層397を形成する。
Next, a
ゲート絶縁層397は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層397中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層397を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
The
ゲート絶縁層397は、ゲート電極層391側から窒化シリコン層と酸化シリコン層を積層した構造とすることもできる。例えば、第1のゲート絶縁層としてスパッタリング法により膜厚50nm以上200nm以下の窒化シリコン層(SiNy(y>0))を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層(SiOx(x>0))を積層してゲート絶縁層とする。
The
また、ゲート絶縁層397、酸化物半導体膜393に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層391が形成された基板394、又はゲート絶縁層397までが形成された基板394を予備加熱し、基板394に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、100℃以上400℃以下、好ましくは150℃以上300℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、酸化物絶縁層396の成膜前に、ソース電極層395a及びドレイン電極層395bまで形成した基板394にも同様に行ってもよい。
In order to prevent hydrogen, a hydroxyl group, and moisture from being contained in the
次いで、ゲート絶縁層397上に、膜厚2nm以上200nm以下の酸化物半導体膜393を形成する(図17(A)参照)。
Next, an
なお、酸化物半導体膜393をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層397の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
Note that before the
酸化物半導体膜393はスパッタリング法により成膜する。酸化物半導体膜393は、In−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜393をIn−Ga−Zn−O系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜393は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(代表的にはアルゴン)及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、SiO2を2重量%以上10重量%以下含むターゲットを用いて成膜を行ってもよい。
The
酸化物半導体膜393をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、In、Ga、及びZnを含む金属酸化物ターゲット(組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比])を用いることができる。また、In、Ga、及びZnを含む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom比]、又はIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットを用いることもできる。金属酸化物ターゲットの充填率は90%以上100%以下、好ましくは95%以上99.9%以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
As a target for forming the
減圧状態に保持された処理室内に基板を保持し、基板を室温以上400℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板394上に酸化物半導体膜393を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体膜393を成膜する際の基板温度は室温から400℃未満とすることができる。
The substrate is held in a processing chamber held under reduced pressure, and the substrate is heated to a temperature of room temperature or higher and lower than 400 ° C. Then, a sputtering gas from which hydrogen and moisture are removed is introduced while moisture remaining in the treatment chamber is removed, and the
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用される。なお、パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。 As an example of the film forming conditions, the distance between the substrate and the target is 100 mm, the pressure is 0.6 Pa, the direct current (DC) power source is 0.5 kW, and the oxygen (oxygen flow rate is 100%) atmosphere is applied. Note that a pulse direct current (DC) power source is preferable because powder substances (also referred to as particles or dust) generated in film formation can be reduced and the film thickness can be made uniform. The oxide semiconductor film is preferably 5 nm to 30 nm. Note that an appropriate thickness differs depending on an oxide semiconductor material to be used, and the thickness may be selected as appropriate depending on the material.
スパッタリング法にはスパッタ用電源に高周波電源を用いるRFスパッタリング法と、DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリング法もある。RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DCスパッタリング法は主に金属膜を成膜する場合に用いられる。 As the sputtering method, there are an RF sputtering method using a high frequency power source as a sputtering power source and a DC sputtering method, and a pulse DC sputtering method for applying a bias in a pulsed manner. The RF sputtering method is mainly used when an insulating film is formed, and the DC sputtering method is mainly used when a metal film is formed.
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。 There is also a multi-source sputtering apparatus in which a plurality of targets of different materials can be installed. The multi-source sputtering apparatus can be formed by stacking different material films in the same chamber, or by simultaneously discharging a plurality of types of materials in the same chamber.
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタリング法を用いるスパッタ装置がある。 Further, there are a sputtering apparatus using a magnetron sputtering method having a magnet mechanism inside a chamber, and a sputtering apparatus using an ECR sputtering method using plasma generated using microwaves without using glow discharge.
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。 In addition, as a film formation method using a sputtering method, a reactive sputtering method in which a target material and a sputtering gas component are chemically reacted during film formation to form a compound thin film thereof, or a voltage is applied to the substrate during film formation. There is also a bias sputtering method.
次いで、酸化物半導体膜を第2のフォトリソグラフィ工程により島状の酸化物半導体層399に加工する(図17(B)参照)。また、島状の酸化物半導体層399を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Next, the oxide semiconductor film is processed into an island-shaped
また、ゲート絶縁層397にコンタクトホールを形成する場合、その工程は酸化物半導体層399の形成時に行うことができる。
In the case of forming a contact hole in the
なお、ここでの酸化物半導体膜393のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
Note that the etching of the
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。 As an etching gas used for dry etching, a gas containing chlorine (chlorine-based gas such as chlorine (Cl 2 ), boron chloride (BCl 3 ), silicon chloride (SiCl 4 ), carbon tetrachloride (CCl 4 ), or the like) is preferable. .
また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いることができる。 Gas containing fluorine (fluorine-based gas such as carbon tetrafluoride (CF 4 ), sulfur hexafluoride (SF 6 ), nitrogen trifluoride (NF 3 ), trifluoromethane (CHF 3 ), etc.), bromide Hydrogen (HBr), oxygen (O 2 ), a gas obtained by adding a rare gas such as helium (He) or argon (Ar) to these gases, or the like can be used.
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etching)法や、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節する。 As the dry etching method, a parallel plate RIE (Reactive Ion Etching) method or an ICP (Inductively Coupled Plasma) etching method can be used. Etching conditions (such as the amount of power applied to the coil-type electrode, the amount of power applied to the substrate-side electrode, the substrate-side electrode temperature, etc.) are adjusted as appropriate so that the desired processed shape can be etched.
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。 As an etchant used for wet etching, a mixed solution of phosphoric acid, acetic acid, and nitric acid, or the like can be used. In addition, ITO07N (manufactured by Kanto Chemical Co., Inc.) may be used.
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。 In addition, the etchant after the wet etching is removed by cleaning together with the etched material. The waste solution of the etching solution containing the removed material may be purified and the contained material may be reused. By recovering and reusing materials such as indium contained in the oxide semiconductor layer from the waste liquid after the etching, resources can be effectively used and costs can be reduced.
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件(エッチング液、エッチング時間、温度等)を適宜調節する。 Etching conditions (such as an etchant, etching time, and temperature) are adjusted as appropriate depending on the material so that the material can be etched into a desired shape.
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層399及びゲート絶縁層397の表面に付着しているレジスト残渣などを除去することが好ましい。
Note that before the conductive film in the next step is formed, reverse sputtering is preferably performed to remove a resist residue or the like attached to the surfaces of the
次いで、ゲート絶縁層397、及び酸化物半導体層399上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する3層構造などが挙げられる。また、Alに、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム(Sc)から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
Next, a conductive film is formed over the
第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層395a、ドレイン電極層395bを形成した後、レジストマスクを除去する(図17(C)参照)。
A resist mask is formed over the conductive film by a third photolithography step, and selective etching is performed to form the
第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いる。酸化物半導体層399上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
Ultraviolet light, KrF laser light, or ArF laser light is used for light exposure for forming the resist mask in the third photolithography process. A channel length L of a transistor to be formed later is determined by a gap width between the lower end portion of the source electrode layer adjacent to the
なお、導電膜のエッチングの際に、酸化物半導体層399は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
Note that each material and etching conditions are adjusted as appropriate so that the
本実施の形態では、導電膜としてTi膜を用いて、酸化物半導体層399にはIn−Ga−Zn−O系酸化物半導体を用いて、エッチャントとしてアンモニア過水(アンモニア、水、過酸化水素水の混合液)を用いる。
In this embodiment, a Ti film is used as the conductive film, an In—Ga—Zn—O-based oxide semiconductor is used for the
なお、第3のフォトリソグラフィ工程では、酸化物半導体層399は一部のみがエッチングされ、溝部(凹部)を有する酸化物半導体層となることもある。また、ソース電極層395a、ドレイン電極層395bを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Note that in the third photolithography step, only part of the
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。 In order to reduce the number of photomasks used in the photolithography process and the number of processes, the etching process may be performed using a resist mask formed by a multi-tone mask that is an exposure mask in which transmitted light has a plurality of intensities. Good. A resist mask formed using a multi-tone mask has a shape with a plurality of thicknesses, and the shape can be further deformed by etching. Therefore, the resist mask can be used for a plurality of etching processes for processing into different patterns. . Therefore, a resist mask corresponding to at least two kinds of different patterns can be formed by using one multi-tone mask. Therefore, the number of exposure masks can be reduced, and the corresponding photolithography process can be reduced, so that the process can be simplified.
N2O、N2、またはArなどのガスを用いたプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。 The adsorbed water attached to the surface of the oxide semiconductor layer exposed by plasma treatment using a gas such as N 2 O, N 2 , or Ar may be removed. Further, plasma treatment may be performed using a mixed gas of oxygen and argon.
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層として酸化物絶縁層396を形成する(図17(D)参照)。本実施の形態では、酸化物半導体層399がソース電極層395a、ドレイン電極層395bと重ならない領域において、酸化物半導体層399と酸化物絶縁層396とが接するように形成する。
In the case where plasma treatment is performed, the
本実施の形態では、酸化物絶縁層396として、島状の酸化物半導体層399、ソース電極層395a、ドレイン電極層395bまで形成された基板394を室温以上100℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
In this embodiment, the
例えば、純度が6Nであり、ボロンがドープされたシリコンターゲット(抵抗値0.01Ωcm)を用い、基板とターゲットの間との距離(T−S間距離)を89mm、圧力0.4Pa、直流(DC)電源6kW、酸素(酸素流量比率100%)雰囲気下でパルスDCスパッタリング法により酸化シリコン層を成膜する。膜厚は300nmとする。なお、シリコンターゲットに代えて石英(好ましくは合成石英)を酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
For example, a silicon target (resistance value: 0.01 Ωcm) having a purity of 6N and doped with boron is used, the distance between the substrate and the target (distance between TS) is 89 mm, the pressure is 0.4 Pa, and the direct current ( DC) A silicon oxide layer is formed by a pulsed DC sputtering method in a power source of 6 kW and in an atmosphere of oxygen (
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層396を成膜することが好ましい。酸化物半導体層399及び酸化物絶縁層396に水素、水酸基又は水分が含まれないようにするためである。
In this case, the
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H2O)など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層396に含まれる不純物の濃度を低減できる。
In order to remove moisture remaining in the treatment chamber, an adsorption-type vacuum pump is preferably used. For example, it is preferable to use a cryopump, an ion pump, or a titanium sublimation pump. The exhaust means may be a turbo pump provided with a cold trap. The treatment chamber evacuated using a cryopump is included in the
なお、酸化物絶縁層396として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
Note that as the
さらに、酸化物絶縁層396と酸化物半導体層399とを接した状態で100℃乃至400℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層396は欠陥を多く含むため、この加熱処理によって酸化物半導体層399中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層396に拡散させ、酸化物半導体層399中に含まれる該不純物をより低減させることができる。
Further, heat treatment may be performed at 100 ° C. to 400 ° C. with the
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層392を有するトランジスタ390を形成することができる(図17(E)参照)。
Through the above steps, the
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。 When the oxide semiconductor film is formed as described above, residual moisture in the reaction atmosphere is removed, whereby the concentration of hydrogen and hydride in the oxide semiconductor film can be reduced. Accordingly, stabilization of the oxide semiconductor film can be achieved.
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層398を酸化物絶縁層396上に形成する。保護絶縁層398としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
A protective insulating layer may be provided over the oxide insulating layer. In this embodiment, the protective insulating
保護絶縁層398として、酸化物絶縁層396まで形成された基板394を100℃〜400℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層396と同様に、処理室内の残留水分を除去しつつ保護絶縁層398を成膜することが好ましい。
As the protective insulating
保護絶縁層398を形成する場合、保護絶縁層398の成膜時に100℃〜400℃に基板394を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させることができる。この場合上記酸化物絶縁層396の形成後に加熱処理を行わなくてもよい。
In the case where the protective insulating
酸化物絶縁層396として酸化シリコン層を形成し、保護絶縁層398として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層396として酸化シリコン層を形成し、保護絶縁層398として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理(温度100℃乃至400℃)を行うとよい。
In the case where a silicon oxide layer is formed as the
保護絶縁層の形成後、さらに大気中、100℃以上200℃以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなるトランジスタを得ることができる。よって半導体装置の信頼性を向上できる。 After the protective insulating layer is formed, heat treatment may be further performed in the air at 100 ° C. to 200 ° C. for 1 hour to 30 hours. This heat treatment may be performed while maintaining a constant heating temperature, or the temperature is raised from room temperature to a heating temperature of 100 ° C. or more and 200 ° C. or less, and the temperature lowering from the heating temperature to the room temperature is repeated several times. May be. Further, this heat treatment may be performed under reduced pressure before formation of the oxide insulating layer. When the heat treatment is performed under reduced pressure, the heating time can be shortened. Through this heat treatment, a normally-off transistor can be obtained. Therefore, the reliability of the semiconductor device can be improved.
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。 In addition, when an oxide semiconductor layer serving as a channel formation region is formed over the gate insulating layer, residual moisture in the reaction atmosphere is removed, so that the concentration of hydrogen and hydride in the oxide semiconductor layer is reduced. be able to.
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用いた表示装置などのバックプレーン(トランジスタが形成された基板)の製造に用いることができる。上記の工程は、400℃以下の温度で行われるため、厚さが1mm以下で、一辺が1mを超えるガラス基板を用いる製造工程にも適用することができる。また、400℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するために多大なエネルギーを消費しないで済む。 The above steps can be used for manufacturing a backplane (a substrate on which a transistor is formed) such as a liquid crystal display panel, an electroluminescent display panel, and a display device using electronic ink. Since the above process is performed at a temperature of 400 ° C. or less, the process can be applied to a manufacturing process using a glass substrate having a thickness of 1 mm or less and a side exceeding 1 m. In addition, since all the steps can be performed at a processing temperature of 400 ° C. or less, it is not necessary to consume a great deal of energy for manufacturing the display panel.
上述したトランジスタを実施の形態1乃至4に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
By applying the above transistor to the transistor included in the semiconductor device described in any of
さらに、実施の形態1乃至4に示した半導体装置が有するトランジスタのすべてを上述したトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
Further, by forming all of the transistors included in the semiconductor device described in any of
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態8)
本実施の形態では、実施の形態1乃至4に示した半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成されるトランジスタの一例について説明する。
(Embodiment 8)
In this embodiment, an example of a transistor included in the semiconductor device described in any of
本実施の形態のトランジスタ及びその作製方法の一形態を、図18を用いて説明する。 One embodiment of a transistor and a manufacturing method thereof in this embodiment will be described with reference to FIGS.
図18(A)乃至(D)にトランジスタの断面構造の一例を示す。図18(D)に示すトランジスタ360は、チャネル保護型(チャネルストップ型ともいう)と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
FIGS. 18A to 18D illustrate an example of a cross-sectional structure of a transistor. A
また、トランジスタ360はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。
Although the
以下、図18(A)乃至(D)を用い、基板320上にトランジスタ360を作製する工程を説明する。
Hereinafter, a process for manufacturing the
まず、絶縁表面を有する基板320上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層361を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
First, after a conductive film is formed over the
また、ゲート電極層361の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
The
次いで、ゲート電極層361上にゲート絶縁層322を形成する。
Next, a
本実施の形態では、ゲート絶縁層322としてプラズマCVD法により膜厚100nm以下の酸化窒化珪素層を形成する。
In this embodiment, a silicon oxynitride layer with a thickness of 100 nm or less is formed as the
次いで、ゲート絶縁層322上に、膜厚2nm以上200nm以下の酸化物半導体膜を形成し、第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜としてIn−Ga−Zn−O系金属酸化物ターゲットを用いてスパッタ法により成膜する。
Next, an oxide semiconductor film with a thickness of 2 nm to 200 nm is formed over the
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。 In this case, it is preferable to form the oxide semiconductor film while removing residual moisture in the treatment chamber. This is for preventing hydrogen, a hydroxyl group, and moisture from being contained in the oxide semiconductor film.
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H2O)など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。 In order to remove moisture remaining in the treatment chamber, an adsorption-type vacuum pump is preferably used. For example, it is preferable to use a cryopump, an ion pump, or a titanium sublimation pump. The exhaust means may be a turbo pump provided with a cold trap. A treatment chamber evacuated using a cryopump is included in an oxide semiconductor film formed in the treatment chamber because, for example, hydrogen atoms, a compound containing hydrogen atoms such as water (H 2 O), or the like is evacuated. Impurity concentration can be reduced.
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが好ましい。 As a sputtering gas used for forming the oxide semiconductor film, a high-purity gas from which impurities such as hydrogen, water, a hydroxyl group, or hydride are removed to about several ppm and several ppb is preferably used.
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第1の加熱処理の温度は、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450℃において1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層332を得る(図18(A)参照)。
Next, dehydration or dehydrogenation of the oxide semiconductor layer is performed. The temperature of the first heat treatment for dehydration or dehydrogenation is 400 ° C to 750 ° C, preferably 400 ° C to less than the strain point of the substrate. Here, a substrate is introduced into an electric furnace which is one of heat treatment apparatuses, and the oxide semiconductor layer is subjected to heat treatment at 450 ° C. for 1 hour in a nitrogen atmosphere, and then the oxide semiconductor layer is exposed to the atmosphere without being exposed to air. The
次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって、露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。 Next, plasma treatment using a gas such as N 2 O, N 2 , or Ar is performed. By this plasma treatment, adsorbed water or the like attached to the exposed surface of the oxide semiconductor layer is removed. Further, plasma treatment may be performed using a mixed gas of oxygen and argon.
次いで、ゲート絶縁層322、及び酸化物半導体層332上に、酸化物絶縁層を形成した後、第3のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層366を形成した後、レジストマスクを除去する。
Next, after an oxide insulating layer is formed over the
本実施の形態では、酸化物絶縁層366として膜厚200nmの酸化珪素膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では100℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガス(代表的にはアルゴン)及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。
In this embodiment, a 200-nm-thick silicon oxide film is formed as the
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層366を成膜することが好ましい。酸化物半導体層332及び酸化物絶縁層366に水素、水酸基又は水分が含まれないようにするためである。
In this case, the
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H2O)など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層366に含まれる不純物の濃度を低減できる。
In order to remove moisture remaining in the treatment chamber, an adsorption-type vacuum pump is preferably used. For example, it is preferable to use a cryopump, an ion pump, or a titanium sublimation pump. The exhaust means may be a turbo pump provided with a cold trap. A treatment chamber evacuated using a cryopump is included in the
酸化物絶縁層366を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが好ましい。
As a sputtering gas used for forming the
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理(好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)を行ってもよい。例えば、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層の一部(チャネル形成領域)が酸化物絶縁層366と接した状態で加熱される。
Next, second heat treatment (preferably 200 to 400 ° C., for example, 250 to 350 ° C.) may be performed in an inert gas atmosphere or an oxygen gas atmosphere. For example, the second heat treatment is performed at 250 ° C. for 1 hour in a nitrogen atmosphere. When the second heat treatment is performed, part of the oxide semiconductor layer (a channel formation region) is heated in contact with the
本実施の形態は、さらに酸化物絶縁層366が設けられ一部が露出している酸化物半導体層332に、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層366によって覆われていない露出された酸化物半導体層332の領域は、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、低抵抗化することができる。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。
In this embodiment, the
酸化物絶縁層366が設けられた酸化物半導体層332に対する窒素雰囲気下の加熱処理によって、酸化物半導体層332の露出領域は低抵抗化し、抵抗の異なる領域(図18(B)においては斜線領域及び白地領域で示す)を有する酸化物半導体層362となる。
By the heat treatment in a nitrogen atmosphere with respect to the
次いで、ゲート絶縁層322、酸化物半導体層362、及び酸化物絶縁層366上に、導電膜を形成した後、第4のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層365a、ドレイン電極層365bを形成した後、レジストマスクを除去する(図18(C)参照)。
Next, after a conductive film is formed over the
ソース電極層365a、ドレイン電極層365bの材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、2層以上の積層構造としてもよい。
As a material of the
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層361と重なるチャネル形成領域363は、I型となり、ソース電極層365aに重なる高抵抗ソース領域364aと、ドレイン電極層365bに重なる高抵抗ドレイン領域364bとが自己整合的に形成される。以上の工程でトランジスタ360が形成される。
Through the above steps, the oxide semiconductor film after film formation is subjected to heat treatment for dehydration or dehydrogenation to reduce resistance, and then part of the oxide semiconductor film is selectively formed. Make oxygen excess. As a result, the
さらに大気中、100℃以上200℃以下、1時間以上30時間以下での加熱処理を行ってもよい。本実施の形態では150℃で10時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなるトランジスタを得ることができる。よって半導体装置の信頼性を向上できる。 Further, heat treatment may be performed at 100 ° C. to 200 ° C. for 1 hour to 30 hours in the air. In this embodiment, heat treatment is performed at 150 ° C. for 10 hours. This heat treatment may be performed while maintaining a constant heating temperature, or the temperature is raised from room temperature to a heating temperature of 100 ° C. or more and 200 ° C. or less, and the temperature lowering from the heating temperature to the room temperature is repeated several times. May be. Further, this heat treatment may be performed under reduced pressure before formation of the oxide insulating film. When the heat treatment is performed under reduced pressure, the heating time can be shortened. Through this heat treatment, a transistor in which hydrogen is taken into the oxide insulating layer from the oxide semiconductor layer and is normally off can be obtained. Therefore, the reliability of the semiconductor device can be improved.
なお、ドレイン電極層365b(及びソース電極層365a)と重畳した酸化物半導体層において高抵抗ドレイン領域364b(及び高抵抗ソース領域364a)を形成することにより、トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域364bを形成することで、ドレイン電極層から高抵抗ドレイン領域364b、チャネル形成領域363にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層365bに高電源電位VDDを供給する配線に接続して動作させる場合、ゲート電極層361とドレイン電極層365bとの間に高電圧が印加されても高抵抗ドレイン領域がバッファとなり局所的な電解集中が生じにくく、トランジスタの耐圧を向上させた構成とすることができる。
Note that by forming the high-
ソース電極層365a、ドレイン電極層365b、酸化物絶縁層366上に保護絶縁層323を形成する。本実施の形態では、保護絶縁層323を、窒化珪素膜を用いて形成する(図18(D)参照)。
A protective insulating
なお、ソース電極層365a、ドレイン電極層365b、酸化物絶縁層366上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層323を積層してもよい。
Note that an oxide insulating layer may be further formed over the
上述したトランジスタを実施の形態1乃至4に示した半導体装置が有するトランジスタに適用することによって、待機状態における電池の放電を抑制することができる。つまり、半導体装置の待機電力を低減することができる。また、待機状態における電池の放電を抑制することで、半導体装置を長寿命化することができる。
By applying the above transistor to the transistor included in the semiconductor device described in any of
さらに、実施の形態1乃至4に示した半導体装置が有するトランジスタのすべてを上述したトランジスタによって構成することで、作製プロセスを低減し、歩留まりの向上及び製造コストの低減を図ることができる。
Further, by forming all of the transistors included in the semiconductor device described in any of
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
(実施の形態9)
本実施の形態では、実施の形態1乃至4に示した半導体装置の使用例について図19を参照して説明する。
(Embodiment 9)
In this embodiment, usage examples of the semiconductor device described in any of
図19に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図19(A)参照)、記録媒体(DVDソフトやビデオテープ等、図19(B)参照)、包装用容器類(包装紙やボトル等、図19(C)参照)、乗り物類(自転車等、図19(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器(液晶表示装置、EL表示装置、テレビジョン受像機、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図19(E)、図19(F)参照)等に設けて使用することができる。 As shown in FIG. 19, the semiconductor device has a wide range of uses. For example, banknotes, coins, securities, bearer bonds, certificate documents (driver's license, resident's card, etc., see FIG. 19A), record Medium (DVD software, video tape, etc., see FIG. 19 (B)), packaging containers (wrapping paper, bottles, etc., see FIG. 19 (C)), vehicles (bicycles, etc., see FIG. 19 (D)), Items such as personal items (such as bags and glasses), foods, plants, animals, human bodies, clothing, daily necessities, or electronic devices (liquid crystal display devices, EL display devices, television receivers, or mobile phones) Alternatively, it can be used in a tag attached to each article (see FIGS. 19E and 19F).
半導体装置1500は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置1500は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置1500を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置1500を取り付けることにより、盗難などに対するセキュリティを高めることができる。
The
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。 As described above, since the semiconductor device described in any of the above embodiments can be used for each application described in this embodiment, data used for information exchange can be maintained as an accurate value. Authenticity or security can be improved.
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。 Note that the content of this embodiment or part of the content can be freely combined with the content of another embodiment or part of the content.
10 アンテナ
11 電池
12 復調回路
13 信号処理部
14 パワー制御回路
15 トランジスタ
20 アンテナ
21 電池
22 タイマー
23 信号処理部
24 パワー制御回路
25 トランジスタ
30 アンテナ
31 二次電池
32 整流回路
33 充電回路
34 安定化電源回路
35 復調回路
36 信号処理部
37 パワー制御回路
38 トランジスタ
40 アンテナ
41 二次電池
42 整流回路
43 充電回路
44 安定化電源回路
45 復調回路
46 信号処理部
47 パワー制御回路
48 論理回路
49 クロック生成回路
50 センサ
51 メモリ回路
52 変調回路
80 P型トランジスタ
81 N型トランジスタ
82 N型トランジスタ
83 P型トランジスタ
84 P型トランジスタ
85 N型トランジスタ
86 N型トランジスタ
87 N型トランジスタ
88 P型トランジスタ
89 P型トランジスタ
90 N型トランジスタ
91 N型トランジスタ
92 N型トランジスタ
100 基板
102 保護層
104 半導体領域
106 素子分離絶縁層
108a ゲート絶縁層
108b 絶縁層
110a ゲート電極層
110b 電極層
112 絶縁層
114a 不純物領域
114b 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120a 高濃度不純物領域
120b 高濃度不純物領域
122 金属層
124a 金属化合物領域
124b 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース電極層
130b ドレイン電極層
130c 電極層
132 絶縁層
134 導電層
136a 電極層
136b 電極層
136c 電極層
136d ゲート電極層
138 ゲート絶縁層
140 酸化物半導体層
142a ソース電極層
142b ドレイン電極層
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極層
150b 電極層
150c 電極層
150d 電極層
150e 電極層
152 絶縁層
154a 電極層
154b 電極層
154c 電極層
154d 電極層
160 P型トランジスタ
164 N型トランジスタ
320 基板
322 ゲート絶縁層
323 保護絶縁層
332 酸化物半導体層
360 トランジスタ
361 ゲート電極層
362 酸化物半導体層
363 チャネル形成領域
364a ソース領域
364b ドレイン領域
365a ソース電極層
365b ドレイン電極層
366 酸化物絶縁層
390 トランジスタ
391 ゲート電極層
392 酸化物半導体層
393 酸化物半導体膜
394 基板
395a ソース電極層
395b ドレイン電極層
396 酸化物絶縁層
397 ゲート絶縁層
398 保護絶縁層
399 酸化物半導体層
423 開口
450 基板
452 ゲート絶縁層
457 絶縁層
460 トランジスタ
461 ゲート電極層
461a ゲート電極層
461b ゲート電極層
462 酸化物半導体層
464 配線層
465a ソース電極層又はドレイン電極層
465a1 ソース電極層又はドレイン電極層
465a2 ソース電極層又はドレイン電極層
465b ソース電極層又はドレイン電極層
468 配線層
1500 半導体装置
DESCRIPTION OF SYMBOLS 10 Antenna 11 Battery 12 Demodulation circuit 13 Signal processing part 14 Power control circuit 15 Transistor 20 Antenna 21 Battery 22 Timer 23 Signal processing part 24 Power control circuit 25 Transistor 30 Antenna 31 Secondary battery 32 Rectification circuit 33 Charging circuit 34 Stabilization power supply circuit 35 demodulation circuit 36 signal processing unit 37 power control circuit 38 transistor 40 antenna 41 secondary battery 42 rectifier circuit 43 charging circuit 44 stabilizing power supply circuit 45 demodulation circuit 46 signal processing unit 47 power control circuit 48 logic circuit 49 clock generation circuit 50 sensor 51 memory circuit 52 modulation circuit 80 P-type transistor 81 N-type transistor 82 N-type transistor 83 P-type transistor 84 P-type transistor 85 N-type transistor 86 N-type transistor 87 N-type transistor 88 P-type transistor Jistor 89 P-type transistor 90 N-type transistor 91 N-type transistor 92 N-type transistor 100 Substrate 102 Protective layer 104 Semiconductor region 106 Element isolation insulating layer 108a Gate insulating layer 108b Insulating layer 110a Gate electrode layer 110b Electrode layer 112 Insulating layer 114a Impurity region 114b Impurity region 116 Channel formation region 118 Side wall insulating layer 120a High concentration impurity region 120b High concentration impurity region 122 Metal layer 124a Metal compound region 124b Metal compound region 126 Interlayer insulation layer 128 Interlayer insulation layer 130a Source electrode layer 130b Drain electrode layer 130c Electrode layer 132 Insulating layer 134 Conductive layer 136a Electrode layer 136b Electrode layer 136c Electrode layer 136d Gate electrode layer 138 Gate insulating layer 140 Oxide semiconductor layer 142a Source electrode 142b Drain electrode layer 144 Protective insulating layer 146 Interlayer insulating layer 148 Conductive layer 150a Electrode layer 150b Electrode layer 150c Electrode layer 150d Electrode layer 150e Electrode layer 152 Insulating layer 154a Electrode layer 154b Electrode layer 154c Electrode layer 154d Electrode layer 160 P-type transistor 164 N-type transistor 320 Substrate 322 Gate insulating layer 323 Protective insulating layer 332 Oxide semiconductor layer 360 Transistor 361 Gate electrode layer 362 Oxide semiconductor layer 363 Channel formation region 364a Source region 364b Drain region 365a Source electrode layer 365b Drain electrode layer 366 Oxide Insulating layer 390 Transistor 391 Gate electrode layer 392 Oxide semiconductor layer 393 Oxide semiconductor film 394 Substrate 395a Source electrode layer 395b Drain electrode layer 396 Oxide insulating layer 397 Gate insulating layer 398 Protective insulating layer 399 Oxide semiconductor layer 423 Opening 450 Substrate 452 Gate insulating layer 457 Insulating layer 460 Transistor 461 Gate electrode layer 461a Gate electrode layer 461b Gate electrode layer 462 Oxide semiconductor layer 464 Wiring layer 465a Source electrode layer or Drain electrode layer 465a1 Source electrode layer or drain electrode layer 465a2 Source electrode layer or drain electrode layer 465b Source electrode layer or drain electrode layer 468 Wiring layer 1500 Semiconductor device
Claims (6)
電池と、
前記アンテナから入力される信号を復調する復調回路と、
前記復調回路から入力される信号及び前記電池から供給される電源電圧を用いて動作する信号処理部と、
前記復調回路から入力される信号によって制御されるパワー制御回路と、を有し、
前記信号処理部は、
前記パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、
前記トランジスタを介して前記電池の陽極又は陰極に電気的に接続された機能回路と、を有し、
前記トランジスタのチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下の酸化物半導体によって構成される半導体装置。 An antenna,
Battery,
A demodulation circuit for demodulating a signal input from the antenna;
A signal processing unit that operates using a signal input from the demodulation circuit and a power supply voltage supplied from the battery;
A power control circuit controlled by a signal input from the demodulation circuit,
The signal processing unit
A transistor whose switching is controlled by a signal input from the power control circuit;
And a functional circuit electrically connected to the anode or cathode of the battery through the transistor,
The channel formation region of the transistor is a semiconductor device including an oxide semiconductor having a hydrogen concentration of 5 × 10 19 (atoms / cm 3 ) or less.
電池と、
定期的に信号を出力するタイマーと、
前記タイマーから入力される信号及び前記電池から供給される電源電圧を用いて動作する信号処理部と、
前記タイマーから入力される信号によって制御されるパワー制御回路と、を有し、
前記信号処理部は、
前記パワー制御回路から入力される信号によってスイッチングが制御されるトランジスタと、
前記トランジスタを介して前記電池の陽極又は陰極に電気的に接続された機能回路と、を有し、
前記トランジスタのチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下の酸化物半導体によって構成される半導体装置。 An antenna,
Battery,
A timer that periodically outputs a signal;
A signal processing unit that operates using a signal input from the timer and a power supply voltage supplied from the battery;
A power control circuit controlled by a signal input from the timer,
The signal processing unit
A transistor whose switching is controlled by a signal input from the power control circuit;
And a functional circuit electrically connected to the anode or cathode of the battery through the transistor,
The channel formation region of the transistor is a semiconductor device including an oxide semiconductor having a hydrogen concentration of 5 × 10 19 (atoms / cm 3 ) or less.
前記電池が二次電池であり、
前記アンテナから入力される信号を整流する整流回路と、
前記整流回路から入力される信号を用いて前記二次電池を充電する充電回路と、
前記二次電池を用いて前記電源電圧を生成する安定化電源回路と、を有する半導体装置。 In claim 1 or claim 2,
The battery is a secondary battery;
A rectifier circuit for rectifying a signal input from the antenna;
A charging circuit that charges the secondary battery using a signal input from the rectifier circuit;
A stabilized power supply circuit that generates the power supply voltage using the secondary battery.
前記信号処理部が論理ゲートを有し、
前記トランジスタによって、前記論理ゲートと、前記電池の陰極との電気的な接続が制御される半導体装置。 In any one of Claims 1 thru | or 3,
The signal processing unit has a logic gate;
A semiconductor device in which electrical connection between the logic gate and the cathode of the battery is controlled by the transistor.
前記論理ゲートがN型トランジスタによって構成され、
前記N型トランジスタのチャネル形成領域は、前記酸化物半導体によって構成される半導体装置。 In claim 4,
The logic gate comprises an N-type transistor;
A semiconductor device in which a channel formation region of the N-type transistor is formed of the oxide semiconductor.
前記論理ゲートがP型トランジスタ及びN型トランジスタによって構成され、
前記P型トランジスタのチャネル形成領域は、シリコンを主構成元素とする半導体によって構成され、
前記N型トランジスタのチャネル形成領域は、前記シリコンを主構成元素とする半導体又は前記酸化物半導体によって構成される半導体装置。 In claim 4,
The logic gate is composed of a P-type transistor and an N-type transistor;
The channel formation region of the P-type transistor is composed of a semiconductor whose main constituent element is silicon,
The channel formation region of the N-type transistor is a semiconductor device composed of a semiconductor containing silicon as a main constituent element or the oxide semiconductor.
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