JP5015473B2 - Thin film transistor array and their preparation - Google Patents

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本発明は、画素の駆動装置として薄膜トランジスタが機能する薄膜トランジスタアレイに係り、より詳しくは、薄膜トランジスタの構成半導体(活性層)である酸化物半導体薄膜層と画素電極の主成分に酸化亜鉛を用いた薄膜トランジスタアレイに関する。 TFT present invention relates to a thin film transistor array functioning thin film transistors as a drive device of the pixel, more specifically, to using zinc oxide as a main component of the oxide semiconductor thin film layer and the pixel electrode is a structure of a thin film transistor semiconductor (active layer) array on.

酸化亜鉛は優れた半導体(活性層)の性質を示すことから、近年薄膜トランジスタ(以下TFTと略)の半導体薄膜層や画素電極に多く用いられている。 Because they exhibit the properties of zinc oxide are excellent semiconductor (active layer), it is widely used in the semiconductor thin film layer and the pixel electrode of the recent thin film transistor (hereinafter TFT substantially).
酸化亜鉛を主成分とする半導体薄膜層である酸化物半導体薄膜層を用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型とトップゲート型の構造が考えられる。 The TFT using an oxide semiconductor thin film layer is a semiconductor thin film layer mainly composed of zinc oxide (zinc oxide TFT), the structure of the bottom gate type and top gate type is considered.

また、従来、酸化物半導体薄膜層の主成分である酸化亜鉛の結晶構造は、基板と垂直方向に結晶粒のC軸が揃うこと、換言すれば、C軸配向性が高いことが望ましいとされていた。 Conventionally, the crystal structure of the main component is zinc oxide in the oxide semiconductor thin film layer, the substrate and the direction perpendicular to C-axis of the crystal grains are aligned, in other words, it is a desirable high C-axis orientation which was. その理由は、酸化物半導体薄膜層に用いた場合、電子移動度の優れた薄膜トランジスタ(TFT)を得ることが期待できるからである。 The reason is that, when used in oxide semiconductor thin film layer, it can be expected to obtain the electron mobility excellent thin film transistor (TFT).
酸化亜鉛に関しては、スパッタリング法にて成膜すると、C軸配向性の高い膜が得られることはよく知られている。 With respect to zinc oxide, when deposited by sputtering, the C-axis orientation of high film is obtained is well known. また、従来より、TFTにおいて半導体薄膜層のC軸配向性を向上させるための研究は種々なされており、例えば下記特許文献1の開示技術はその一例である。 Further, conventionally, studies have been made various to improve the C-axis orientation of the semiconductor thin film layer in TFT, for example, disclose techniques of Patent Document 1 is an example. しかしながら、C軸以外の配向制御やアモルファス状態の形成に関する報告はほとんどされておらず、そのため画素電極もC軸配向性の高いものが用いられていた。 However, reports on the formation of the alignment control or amorphous state other than the C-axis is hardly, therefore the pixel electrode also those high C-axis orientation has been used.
しかしながら、C軸配向性の高い酸化亜鉛を用いた酸化物半導体薄膜層と画素電極には夫々、以下のような問題がある。 However, the oxide semiconductor thin film layer and the pixel electrode using a high zinc oxide with C-axis orientation, respectively, has the following problems.

酸化物半導体薄膜層に関しては、酸化亜鉛のC軸配向性が高いと、膜厚方向に対して特定の結晶粒径を有する柱状構造をとるため、多くの結晶粒界を有する。 For the oxide semiconductor thin film layer, the high C-axis orientation of zinc oxide, for taking a columnar structure having a specific grain size in the film thickness direction, having a number of grain boundaries. 結晶粒界には格子欠陥や結晶の歪み、未結合手(ダングリングボンド)等を多く含むため、熱的に不安定な状態にある。 Distortion of the crystal grain boundaries in the lattice defects and crystal, because it contains much like dangling bond, is thermally unstable. そのため、酸化物半導体薄膜層の形成後、ゲート絶縁膜の被覆等のための加熱プロセスを経ることにより、酸化物半導体薄膜層結晶粒界における酸素や亜鉛が脱離し、格子欠陥を形成するという問題が生じる。 Therefore, after the formation of the oxide semiconductor thin film layer, by passing through the heating process for the coating of the gate insulating film, a problem that oxygen and zinc in the oxide semiconductor thin film layer crystal grain boundary is eliminated to form a lattice defect It occurs. 当該格子欠陥は、電気的に浅い不純物準位を形成し、酸化物半導体薄膜層の低抵抗化を引き起こす。 The lattice defect forms an electrically shallow impurity level, causing the resistance of the oxide semiconductor thin film layer. そのため、当該酸化物半導体薄膜層を薄膜トランジスタの活性層に用いた場合、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型すなわちデプレッション型の動作となり、欠陥準位の増大とともに、しきい電圧が減少し、リーク電流が増大する。 Therefore, when using the oxide semiconductor thin film layer to the active layer of the thin film transistor, without applying a gate voltage becomes the operation of the normally-on type i.e. depletion type drain current flows, with increasing defect level threshold voltage decreases, the leakage current increases. また、チャネルの電子に対して結晶粒界はエネルギー障壁として働くため、移動度の低下を引き起こす。 The crystal grain boundary with respect to the electron channel to serve as an energy barrier, causing a decrease in mobility.
この問題は、ボトムゲート型の薄膜トランジスタより、酸化物半導体薄膜層の上にゲート絶縁膜を被覆するトップゲート型の薄膜トランジスタに顕著に現れる。 This problem is more bottom-gate thin film transistor, noticeable to the top gate type thin film transistor to cover the gate insulating film on the oxide semiconductor thin film layer.
また、柱状構造を有することで、酸化物半導体薄膜層の表面の凹凸が大きくなり、ゲート絶縁膜の薄膜化を阻害する。 In addition, with the columnar structure, the unevenness of the surface of the oxide semiconductor thin film layer is increased, it inhibits thinning of the gate insulating film. そのため、耐圧不良や電界集中による電流駆動能力の低下といった問題も生じる。 Therefore, even caused a problem decrease in current drive capability due to poor withstand voltage and electric field concentration.

一方、画素電極に関しては、近年の液晶ディスプレイの画素の高精細化に伴い、高い微細加工性が求められている。 On the other hand, with respect to the pixel electrodes, with the high definition of pixels in recent years liquid crystal displays, high microfabrication property is demanded. しかしながら、酸化亜鉛のC軸配向性が高いと、柱状構造を有するため、微細加工時に柱状構造に沿ってエッチングされ、均一な加工形状が得にくいといった問題が生じる。 However, the high C-axis orientation of zinc oxide, since it has a columnar structure, is etched along the columnar structure during micromachining problem uniform machining shape is difficult to obtain results.
このように、酸化物半導体薄膜層と画素電極に求められる特性は同じわけではない。 Thus, properties required for the oxide semiconductor thin film layer and the pixel electrode are not the same, however.

特許第2787198号公報 Patent No. 2787198 Publication

本発明は、酸化物半導体薄膜層と画素電極の夫々に適した酸化亜鉛を提供することを解決課題とする。 The present invention is directed to solve problems to provide a zinc oxide which is suitable for each of the oxide semiconductor thin film layer and the pixel electrode. 具体的には、酸化亜鉛の配向を変化させることで、酸化物半導体薄膜層は、耐熱性、表面平滑性に優れたものとし、リーク電流の抑制、電流駆動能力の向上を図る。 Specifically, by changing the orientation of the zinc oxide, the oxide semiconductor thin film layer, and excellent in heat resistance, surface smoothness, suppression of the leakage current, improved current drivability. 一方、画素電極は微細加工性に優れ、画素の高精細化の実現できるものが要求され、しかも、画素電極の抵抗を低いものにすることも要求されているので、これらの要求を解決することを課題とする。 On the other hand, the pixel electrode is excellent in fine processing property, is required as it can realize a high definition of pixels, moreover, since it is also required to make them low resistance of the pixel electrode, to solve these requirements a an object of the present invention.

請求項1に係る発明は、基板上にチャネルとして形成される(002)配向と(101)配向からなる酸化亜鉛を主成分とする酸化物半導体薄膜層と、 (100)配向と(101)配向からなる酸化亜鉛を主成分とする画素電極を少なくとも有することを特徴とする薄膜トランジスタアレイに関する。 Invention is formed as a channel on a substrate (002) and orientation (101) and the oxide semiconductor thin film layer mainly composed of zinc oxide made of oriented, (100) orientation and (101) oriented according to claim 1 a thin film transistor array, characterized in that at least have a pixel electrode composed mainly of zinc oxide made of.

請求項に係る発明は、前記画素電極が酸化亜鉛に対してドナーとなる不純物がドーピングされていることを特徴とする請求項記載の薄膜トランジスタアレイに関する。 The invention according to claim 2 relates to a thin film transistor array according to claim 1, wherein the impurity included in the pixel electrode serves as a donor with respect to zinc oxide, characterized in that it is doped.

請求項に係る発明は、基板上に酸化亜鉛を主成分とする酸化物ターゲットを用いて酸化物半導体薄膜層をチャネルとして形成する工程と、該酸化物半導体薄膜層の上表面及び側面を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する工程と、酸化亜鉛を主成分とする酸化物ターゲットを用いて画素電極を形成する工程を有する薄膜トランジスタアレイの製法であって、 前記酸化物半導体薄膜層を形成する工程では、マグネトロンスパッタリング法により(002)配向と(101)配向からなる酸化亜鉛を主成分とする酸化物半導体薄膜層を形成し、前記画素電極を形成する工程では、マグネトロンスパッタリング法により(100)配向と(101)配向からなる酸化亜鉛を主成分とする画素電極を形 Invention, the coating forming a channel of the oxide semiconductor thin film layer using an oxide target containing zinc oxide as a main component on a substrate, the surface and the upper surface of oxide semiconductor thin film layer according to claim 3 forming a gate insulating film and a step of stacking a gate electrode on the gate insulating film, a thin film transistor array comprising: forming a pixel electrode by using an oxide target containing zinc oxide as a main component a method, wherein in the step of forming the oxide semiconductor thin film layer to form an oxide semiconductor thin film layer mainly composed by magnetron sputtering (002) and oriented (101) zinc oxide consisting of orientation, the pixel in the step of forming the electrodes, form a pixel electrode made mainly by magnetron sputtering (100) and oriented (101) zinc oxide consisting of oriented することを特徴とする薄膜トランジスタアレイの製法に関する。 It relates to a process for the production of a thin film transistor array, characterized by.

請求項に係る発明は、 記基板への高周波電力の印加を基板ステージを介して行うことを特徴とする請求項6記載の薄膜トランジスタアレイの製法に関する。 The invention according to claim 4, the application of the high frequency power for preparation of a thin film transistor array according to claim 6, characterized in that via the substrate stage to the previous SL substrate.

請求項1に係る発明によれば、酸化物半導体薄膜層の主成分である酸化亜鉛の配向と画素電極の主成分である酸化亜鉛の配向が異なるため、夫々に適した酸化亜鉛を提供することができ、高性能の薄膜トランジスタを提供できる。 According to the invention of claim 1, since the orientation of the main component is zinc oxide orientation and the pixel electrode of the zinc oxide as the main component of the oxide semiconductor thin film layer is different, to provide a zinc oxide suitable for each It can be, it is possible to provide a high-performance thin film transistor.

請求項に係る発明によれば、画素電極の主成分である酸化亜鉛が(100)配向と(101)配向を有することで、画素電極の微細加工性が向上し、画素の高精細化が図れる。 According to the invention of claim 1, by having main component is zinc oxide pixel electrodes (100) and oriented (101) orientation, improved microfabrication of the pixel electrodes, high definition of pixels achieved.

請求項に係る発明によれば、画素電極が酸化亜鉛に対してドナーとなる不純物がドーピングされていることにより、画素電極が低抵抗化され、電圧降下を抑制することができる。 According to the invention of claim 2, by the pixel electrode impurity serving as a donor is doped with a zinc oxide, it can be a pixel electrode is low resistance, to suppress the voltage drop.

請求項に係る発明は、酸化物半導体薄膜層の主成分である酸化亜鉛が(002)配向と(101)配向からなることにより、C軸配向性を崩すことによる電子移動度の低下といった影響が少ない状態で、酸化物半導体薄膜層の表面を平滑化することができるので、ゲート絶縁膜の薄膜化が実現でき、電流駆動能力の優れた薄膜トランジスタとなる。 Invention, the oxide which is the main component zinc oxide semiconductor thin film layer (002) and orientation (101) by consisting of orientation, influences such as reduction in electron mobility caused by breaking the C-axis orientation according to claim 1 in a small state, it is possible to smooth the surface of the oxide semiconductor thin film layer, thickness of a gate insulating film can be realized, an excellent thin film transistor of the current driving capability.
また、酸化物半導体薄膜層の耐熱性も向上する。 Further, to improve heat resistance of oxide semiconductor thin film layer. そのため、熱処理による酸化亜鉛の成分の脱離に起因する酸化物半導体薄膜層の低抵抗化を防ぐことができ、リーク電流が抑制された薄膜トランジスタとなる。 Therefore, it is possible to prevent the resistance of the oxide semiconductor thin film layer due to desorption of components of zinc oxide by heat treatment, the thin film transistor leakage current is suppressed.

請求項に係る発明によれば、高周波電力を印加しながら画素電極の成膜、或いは画素電極と酸化物半導体薄膜層の両方の成膜を行うことで、配向性の制御された、微結晶或いは非晶質の酸化亜鉛を主成分とする画素電極、或いは画素電極と酸化物半導体薄膜層を成膜することができる。 According to the invention of claim 3, formation of the pixel electrode while applying the high frequency power, or by forming a film of both the pixel electrode and the oxide semiconductor thin film layer was controlled orientation, microcrystalline or pixel electrode composed mainly of zinc oxide amorphous, or a pixel electrode and the oxide semiconductor thin film layer can be formed. そのため、夫々に適した酸化亜鉛を画素電極及び酸化物半導体薄膜層に用いた高性能の薄膜トランジスタアレイを提供できる。 Therefore, it is possible to provide a high-performance thin-film transistor array using zinc oxide suitable for each the pixel electrode and the oxide semiconductor thin film layer.

請求項に係る発明によれば基板を設置した基板ステージに対して高周波電力を印加することで、配向性の制御された、微結晶或いは非晶質の酸化亜鉛を主成分とする酸化物半導体薄膜層を低電力で成膜することができ、成膜速度を向上させることができる。 According to the invention of claim 4, by applying a high-frequency power to the substrate stage the substrate was placed, it was controlled orientation, microcrystalline or oxide composed mainly of zinc oxide amorphous can forming a semiconductor thin film layer with a low power, it is possible to improve the deposition rate. そのため、夫々に適した酸化亜鉛を主成分とする画素電極及び酸化物半導体薄膜層を、低電力で、且つ速い成膜速度で形成することができる。 Therefore, the pixel electrode and the oxide semiconductor thin film layer mainly composed of zinc oxide suitable for each, can be formed at low power and fast deposition rate.

本発明の一実施例に係る薄膜トランジスタについて、図1に基づいて以下に説明する。 For a thin film transistor according to an embodiment of the present invention will be described below with reference to FIG.
なお、本発明に係る薄膜トランジスタアレイは該実施例の構造によって、何ら限定されるものではない。 Incidentally, the thin film transistor array according to the present invention depending on the structure of the embodiment, the present invention is not limited in any way. 該実施例に係る薄膜トランジスタアレイは、TFTがトップゲート型構造であるが、ボトムゲート型構造のTFTも当然含まれるし、トップゲート型のその他の構造も当然含まれる。 Thin-film transistor array according to the embodiment, TFT is is a top-gate type structure, to include naturally also TFT of a bottom gate structure, other structure of a top gate type is also included of course.
また、明細書中では、酸化亜鉛の配向性を(002)配向、(100)配向、(101)配向というようにミラー指数で表している。 Further, in the specification, the orientation of the zinc oxide (002) orientation represents (100) orientation, in Miller indices and so on (101) orientation. なお、これを六方晶用指数で表すと以下のようになる。 Incidentally, it this as follows expressed in a hexagonal indices.

本発明の一実施例に係る薄膜トランジスタ100は、基板1、一対のソース・ドレイン電極2、酸化物半導体薄膜層3、第一ゲート絶縁膜4、コンタクト部5a、第二ゲート絶縁膜6、ゲート電極7、一対のソース・ドレイン外部電極2a、画素電極8を有しており、図1に示すように、これら各構成を積層して形成されている。 TFT 100 according to an embodiment of the present invention, the substrate 1, a pair of source and drain electrodes 2, oxide semiconductor thin film layer 3, first gate insulator 4, contact portion 5a, a second gate insulating film 6, a gate electrode 7, a pair of source and drain external electrodes 2a, has a pixel electrode 8, as shown in FIG. 1, it is formed by laminating each of these configurations.

薄膜トランジスタ100は、図1に示す通り、ガラス(SiO 2とAl 2 O 3を主成分とする無アルカリガラス)からなる基板1上に形成される。 TFT 100, as shown in FIG. 1, is formed on the substrate 1 made of glass (non-alkali glass mainly comprising SiO 2 and Al 2 O 3).
基板1の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。 Material of the substrate 1 is not limited to glass, such as those coated with insulation plastic or metal foil can be used as long as an insulator.

基板1上には、一対のソース・ドレイン電極2が積層されている。 On the substrate 1, a pair of source and drain electrodes 2 are laminated. この一対のソース・ドレイン電極2は、基板1上面に間隙を有して配置されている。 The pair of source and drain electrode 2 are arranged with a gap in the substrate 1 top.
ソース・ドレイン電極2は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 Source and drain electrodes 2, for example, indium tin oxide (ITO), n + conductive oxides such as ZnO, is formed by a metal which is at least partially covered by a metal or the conductive oxide.

酸化物半導体薄膜層3は、基板1と一対のソース・ドレイン電極2上に積層されている。 Oxide semiconductor thin film layer 3 is laminated on the substrate 1 and the pair of source and drain electrodes 2.
酸化物半導体薄膜層3は、一対のソース・ドレイン電極2の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。 Oxide semiconductor thin film layer 3 is arranged so as to form a channel between a pair of source and drain electrodes 2 of the electrode, are formed from the oxide semiconductor whose main component is zinc oxide. ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。 Here, the oxide semiconductor whose main component is zinc oxide, other zinc oxide intrinsic, Li, Na, N, p-type dopant and B of C such, Al, Ga, an n-type dopant such as In doping zinc oxide and Mg, containing zinc oxide be or the like is doped.
成分である酸化亜鉛が(002)配向と(101)配向からなるものも考えられる。 That zinc oxide is a main component consisting of (002) orientation and (101) orientation is also contemplated. この場合、(002)配向により生じるX線回折強度I(002)の(101)配向により生じるX線回折強度I(101)に対する比率I(002)/I(101)が2以下であるものが好ましい。 In this case, those are (002) X-ray diffraction intensity (101) of I (002) caused by the orientation ratio I to occur by the orientation X-ray diffraction intensity I (101) (002) / I (101) is 2 or less preferable. このような酸化物半導体薄膜層を利用することで、C軸配向を崩すことによる電子移動度の低下などの影響が少ない状態で、表面の平滑化が図れ、ゲート絶縁膜の薄膜化が実現できるので電流駆動能力の優れた薄膜トランジスタとなる。 By using such an oxide semiconductor thin film layer, with little influence such as reduction of electron mobility by breaking the C-axis orientation, Hakare smoothing the surface, thickness of a gate insulating film can be achieved since the thin film transistor having excellent current drive capability. また、耐熱性が向上し、酸化物半導体薄膜層の低抵抗化を抑制できるので、リーク電流を抑えることができる。 Further, improved heat resistance, it is possible to suppress the resistance of the oxide semiconductor thin film layer, a leakage current can be suppressed.

第一ゲート絶縁膜4は、酸化物半導体薄膜層3の上側表面のみを被覆するように形成されている。 The first gate insulating film 4 is formed so as to cover only the upper surface of the oxide semiconductor thin film layer 3. この第一ゲート絶縁膜4は、ゲート絶縁膜の一部として設けられ、酸化物半導体薄膜層3を製造工程でのレジスト剥離液から保護する保護膜としての役割をも果たすものである。 The first gate insulating film 4 is provided as a part of the gate insulating film, in which also serves as a protective film for protecting the oxide semiconductor thin film layer 3 from the resist stripping solution in the production process. 第一ゲート絶縁膜4の厚みは、特に限定されないが、例えば、20〜100nm、好ましくは約50nmに形成される。 The thickness of the first gate insulating film 4 is not particularly limited, for example, 20 to 100 nm, is preferably formed in about 50nm.
第二ゲート絶縁膜6は、一対のソース・ドレイン電極2、酸化物半導体薄膜層3側面及び第一ゲート絶縁膜4の表面全面を被覆するように積層されている。 Second gate insulating film 6 is laminated so as to cover the entire surface of the pair of source and drain electrodes 2, oxide semiconductor thin film layer 3 side and the first gate insulating film 4. このように、第二ゲート絶縁膜6が積層されることにより、酸化物半導体薄膜層3表面を第一ゲート絶縁膜4にて、側面を第二ゲート絶縁膜6にて完全に被覆することができる。 Thus, by the second gate insulating film 6 is laminated, an oxide semiconductor thin film layer 3 surface in the first gate insulating film 4, it completely covers the side surface by the second gate insulating film 6 it can.
第二ゲート絶縁膜6の厚みは、例えば、200〜400nmに形成され、好ましくは、約300nmに形成される。 The thickness of the second gate insulating film 6 is formed, for example, 200 to 400 nm, preferably formed in about 300 nm.

第一ゲート絶縁膜4及び第二ゲート絶縁膜6は、酸化珪素(SiOx)膜、酸窒化珪素(SiON)膜、窒化珪素(SiNx)膜あるいは窒化珪素(SiNx)に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。 The first gate insulating film 4 and the second gate insulating film 6, a silicon oxide (SiOx) film, silicon oxynitride (SiON) film, a constituent element of oxygen or oxygen in silicon nitride (SiNx) film or a silicon nitride (SiNx) It is formed by film doped with oxygen using a compound containing. この第一ゲート絶縁膜4及び第二ゲート絶縁膜6としては、酸化珪素化合物(SiOx)や酸窒化珪素(SiON)に比較して誘電率の大きい、SiNxに酸素あるいは酸素を構成元素として含む化合物、例えばN 2 O、を用いて酸素をドーピングした膜が好ましく用いられる。 As the first gate insulating film 4 and the second gate insulating film 6, a large dielectric constant as compared to the silicon oxide compound (SiOx) or silicon oxynitride (SiON), a compound containing oxygen or oxygen as a constituent element in the SiNx , for example N 2 O, doped film is used preferably oxygen used.
第一ゲート絶縁膜4及び第二ゲート絶縁膜6は、例えばプラズマ化学気相成長(PCVD)法により形成される。 The first gate insulating film 4 and the second gate insulating film 6 is formed, for example, by plasma chemical vapor deposition (PCVD) method. このとき、プラズマ化学気相成長(PCVD)法による成膜は酸化物半導体薄膜層の還元もしくは酸化亜鉛の成分の脱離が生じない基板温度である200℃以上400℃以下で実施することが望ましい。 In this case, it is desirable plasma chemical vapor deposition film formation by (PCVD) method carried out at 200 ° C. or higher 400 ° C. or less and a substrate temperature of desorption does not occur in the components of the reduction or oxidation of zinc oxide semiconductor thin film layer .

一対のソース・ドレイン外部電極2aはそれぞれに対応するソース・ドレイン電極2とコンタクト部5aを介して接続される。 A pair of source and drain external electrode 2a is connected via the source-drain electrode 2 and the contact portion 5a corresponding to each.

ゲート電極7は、第二ゲート絶縁膜6上に形成されている。 The gate electrode 7 is formed on the second gate insulating film 6. このゲート電極7は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層3中の電子密度を制御する役割を果たすものである。 The gate electrode 7 plays a role to control the electron density in the oxide semiconductor thin film layer 3 by the gate voltage applied to the thin film transistor.
ゲート電極7はCr、Tiに例示される金属膜からなる。 The gate electrode 7 is made of a metal film illustrated Cr, the Ti.

画素電極8は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。 Pixel electrode 8 is formed to apply a voltage via a thin film transistor liquid crystal used in a liquid crystal display. なお、図1では、省略されているが、画素電極8は第二ゲート絶縁膜6上をゲート電極7と逆方向に延出されている。 In FIG. 1, has been omitted, the pixel electrodes 8 are extended in a direction opposite to that of the gate electrode 7 on the second gate insulating film 6.
画素電極8は、酸化亜鉛を主成分とする酸化物半導体から形成されている。 Pixel electrode 8 is formed of an oxide semiconductor whose main component is zinc oxide. ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛も含まれるが、酸化亜鉛に対してドナーとなる不純物をドーピングしたものである方が好ましい。 Here, the oxide semiconductor mainly comprising zinc oxide, although zinc oxide intrinsic also included, it is preferable that doped with an impurity serving as a donor relative to zinc oxide. これにより、画素電極を低抵抗化することができ、電圧降下を抑制できるからである。 Thus, it is possible to reduce the resistance of the pixel electrode, because the voltage drop can be suppressed.
ドナーとなる不純物としては、ガリウムやアルミニウムなどが例示できる。 As the impurity serving as a donor, such as gallium or aluminum can be exemplified.
本発明において、画素電極8の酸化亜鉛の配向は酸化物半導体薄膜層の酸化亜鉛の配向と異なるものを使用する。 In the present invention, the orientation of the zinc oxide pixel electrodes 8 are used which differ from the orientation of the zinc oxide of the oxide semiconductor thin film layer.
画素電極8は、主成分である酸化亜鉛が(100)配向と(101)配向からなるものを使用してもよい。 Pixel electrodes 8 may be used which zinc oxide as the main component is the (100) orientation and (101) orientation. この場合、(101)配向により生じるX線回折強度I(101)の(100)配向により生じるX線回折強度I(100)に対する比率I(101)/I(100)が0.5以上5以下であるものが好ましい。 In this case, (101) X-ray diffraction intensity I (101) (100) caused by the orientation ratio I (101) with respect to X-ray diffraction intensity I (100) caused by the orientation / I (100) is 0.5 to 5 in is what is preferred. このような酸化亜鉛を画素電極に用いることで、微細加工性が向上し、近年の液晶ディスプレイの画素の高精細化に対応したものとすることができる。 Such zinc oxide by using the pixel electrode can be made of fine processing property is improved, corresponding to high definition of pixels in recent years liquid crystal display.

本発明の一実施例に係る薄膜トランジスタ(TFT)の製造方法について、図2に基づいて以下に説明する。 A method for manufacturing a thin film transistor according to an embodiment of the present invention (TFT), is described below with reference to FIG.

まず、図2(1)に示される如く、ガラス基板1上全面にマグネトロンスパッタリング法等により、Ti、Cr等の金属薄膜を例えば100nmの厚みで形成した後、この薄膜に、フォトリソグラフィー法を用いることにより一対のソース・ドレイン電極2を形成する。 First, as shown in FIG. 2 (1), a glass substrate 1 on the entire surface of the magnetron sputtering method or the like, Ti, after forming a thickness of the metal thin film, for example, 100nm such as Cr, in the thin film, using photolithography forming a pair of source and drain electrodes 2 by.

図2(2)に示される如く、前記ガラス基板1および一対のソース・ドレイン電極2上の全面に酸化物半導体薄膜層3として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)を、例えば30〜100nm程度の膜厚でマグネトロンスパッタリング法にて形成する。 As shown in FIG. 2 (2), the semiconductor thin film, preferably an intrinsic zinc oxide as the main component zinc oxide as the oxide semiconductor thin film layer 3 on the entire surface of the glass substrate 1 and a pair of source and drain electrodes 2 ( the ZnO), formed by a magnetron sputtering method for example to a thickness of about 30 to 100 nm.

本発明は同工程において、マグネトロンスパッタリングの成膜時に基板に高周波電力を印加することで酸化亜鉛を主成分とする半導体薄膜層の配向性を制御し、(002)配向と(101)配向からなるよう成膜することも考えられる。 In the present invention the process to control the orientation of the semiconductor thin film layer of zinc oxide as a main component by applying a high frequency power to the substrate during deposition of the magnetron sputtering, consisting of: (002) orientation and (101) orientation it is also conceivable intoxicated deposited. これにより、電子移動度の低下などの影響が少ない状態で、表面の平滑化が図れ、ゲート絶縁膜の薄膜化が実現できるので電流駆動能力の優れた薄膜トランジスタとなる。 Thus, in a little influence such as reduction in electron mobility, Hakare smoothing of the surface, an excellent thin film transistor of the current driving capability because the thinning of the gate insulating film can be realized. また、耐熱性が向上し、酸化物半導体薄膜層の低抵抗化を抑制できるので、リーク電流を抑えることができる。 Further, improved heat resistance, it is possible to suppress the resistance of the oxide semiconductor thin film layer, a leakage current can be suppressed. 具体的には、酸化物ターゲットに印加する高周波電力(本実施例では13.56MHzの高周波電力を180Wで印加)に対して、基板側に高周波電力(本実施例では13.56MHzの高周波電力)を印加する。 Specifically, the high-frequency power applied to the oxide target with respect to (applied at 180W the 13.56MHz high frequency power in the present embodiment), the high-frequency power to the substrate side (13.56MHz high frequency electric power in the present embodiment) It is applied to. なお、ターゲットに印加する高周波電力を投入電力、基板側に印加する高周波電力をバイアス電力とする。 It should be noted that the high frequency power applied power to be applied to the target, a high-frequency power applied to the substrate side and bias power.
バイアス電力を、約1〜10W、好ましくは約1〜5Wとすることで、I(002)/I(101)が2以下の酸化物半導体薄膜層となる。 A bias power of about 1 to 10 W, preferably by about 1~5W, the I (002) / I (101) is 2 or less of the oxide semiconductor thin film layer. このような酸化物半導体薄膜層を利用することで、酸化物半導体薄膜層表面の平滑化が図れ、ゲート絶縁膜の薄膜化が実現できる。 By using such an oxide semiconductor thin film layer, Hakare smoothing the oxide semiconductor thin film layer surface, thickness of a gate insulating film can be realized. そのため、電流駆動能力の優れた薄膜トランジスタとなる。 Therefore, an excellent thin film transistor of the current driving capability. また、耐熱性も向上し、酸化物半導体薄膜層の低抵抗化を抑制し、リーク電流を抑えることができる。 It also improves the heat resistance, suppressing the resistance of the oxide semiconductor thin film layer, a leakage current can be suppressed. なお、バイアス電力の下限は1Wに限定されるわけではなく、上記効果を有する電力であれば、1W未満の電力も当然含まれる。 The lower limit of the bias power is not limited to 1W, as long as power having the above effects, the power of less than 1W are also included of course.
上記したようなバイアス電力の印加による配向性の制御については、後述する実験例で図3を参照しつつ、詳細に説明する。 The control of the orientation by the application of the bias power as described above with reference to FIG. 3 in the experimental examples described later, will be described in detail.
なお、酸化亜鉛の配向を制御する方法は、バイアス電力を印加する方法に限られず、他の成膜条件で制御することも可能である。 A method of controlling the orientation of zinc oxide is not limited to the method of applying a bias power, it is also possible to control in other film formation conditions.

図2(3)に示される如く、酸化物半導体薄膜層3上に低抵抗化されない手法および条件で第一ゲート絶縁膜4を形成する。 As shown in FIG. 2 (3), forming a first gate insulating film 4 in a manner and conditions resistance is not reduced over the oxide semiconductor thin film layer 3.
第一ゲート絶縁膜4の形成方法の一例として、プラズマ化学気相成長(PCVD)法でSiNxを20〜50nm厚で形成する方法が挙げられる。 As an example of a method for forming the first gate insulating film 4, a method of forming a SiNx in 20~50nm thickness by plasma chemical vapor deposition (PCVD) method. 条件例としては、基板温度250℃でNH 3とSiH 4の混合ガスをNH 3がSiH 4の4倍の流量となるように調整して行うことが例示される。 The conditions example, NH 3 gas mixture of NH 3 and SiH 4 at a substrate temperature of 250 ° C. it is exemplified to perform adjusted to be 4 times the flow rate of SiH 4.

図2(4)に示される如く、前記第一ゲート絶縁膜4上にフォトレジストをコーティングし、パターニングされたフォトレジスト4aを形成し、このフォトレジスト4aをマスクとして、前記第一ゲート絶縁膜4をSF 6等のガスを用いてドライエッチングし、次いで0.2%HNO 3溶液にて酸化物半導体薄膜層3に対しウェットエッチングを行う。 As shown in FIG. 2 (4), coating a photoresist on the first gate insulating film 4, forming a patterned photoresist 4a, the photoresist 4a as a mask, the first gate insulating film 4 the wet etching to dry etching, and then the oxide semiconductor thin film layer 3 at 0.2% HNO 3 solution with a gas such as SF 6.

図2(5)は前記酸化物半導体薄膜層3のウェットエッチング後にフォトレジスト4aを除去した断面図を示しており、酸化物半導体薄膜層3と同一形状の第一ゲート絶縁膜4を有するTFT活性層領域が形成されている。 2 (5) of the oxide semiconductor shows a thin-film layer 3 cross-sectional view of the removal of the photoresist 4a after the wet etching of the oxide semiconductor thin film layer 3 and the TFT active having a first gate insulating film 4 having the same shape layer region is formed. 第一ゲート絶縁膜4は、酸化物半導体薄膜層3との界面形成に加えて、活性領域をパターン形成する時の酸化物半導体薄膜層を保護する役目も同時に果たしている。 The first gate insulating film 4, in addition to the interface formed between the oxide semiconductor thin film layer 3, plays simultaneously serves to protect the oxide semiconductor thin film layer when patterning the active region. すなわち、活性層パターニング後のフォトレジスト4aを剥離する場合に使用するレジスト剥離液が酸化物半導体薄膜層3表面に接すると、薄膜表面や結晶粒界をエッチングで荒らしてしまうが、第一ゲート絶縁膜4が酸化物半導体薄膜層3表面に存在することで、フォトリソグラフィー工程におけるレジスト剥離液といった各種薬液に対する保護膜としての機能を果たし、酸化物半導体薄膜層3の表面あれを防ぐことができる。 That is, the resist stripping solution used in the case of peeling the photoresist 4a after the active layer patterned contact with the oxide semiconductor thin film layer 3 surface and the thin film surface and crystal grain boundaries become roughened by etching, the first gate insulating by film 4 is present in the oxide semiconductor thin film layer 3 surface, serve as a protective film for various chemical such resist stripper used in the photolithography process, it is possible to prevent the surface roughness of the oxide semiconductor thin film layer 3.

TFT活性層領域のパターン形成後、図2(6)に示す如く、前記第一ゲート絶縁膜4および一対のソース・ドレイン電極2を被覆するように、前記基板1、一対のソース・ドレイン電極2、酸化物半導体薄膜層3、および第一ゲート絶縁膜4上全面に第二ゲート絶縁膜6を形成し、その後フォトリソグラフィー法を用いてソース・ドレイン電極2上にコンタクトホール5を開口する。 After patterning of the TFT active layer region, as shown in FIG. 2 (6), so as to cover the first gate insulating film 4 and a pair of source and drain electrodes 2, the substrate 1, a pair of source and drain electrodes 2 , oxide semiconductor thin film layer 3, and a second gate insulating film 6 is formed on the first gate insulating film 4 on the entire surface, then a contact hole 5 on the source and drain electrodes 2 by photolithography. この場合、第二ゲート絶縁膜6は第一ゲート絶縁膜4(界面制御型絶縁膜)と同様な条件で、プラズマ化学気相成長(PCVD)法を用いて形成することが望ましい。 In this case, the second gate insulating film 6 under the same conditions as the first gate insulating film 4 (the interfacial control type insulating film) is preferably formed by a plasma chemical vapor deposition (PCVD) method.

その後、図2(7)に示す如く、前記第二ゲート絶縁膜6上にCr、Tiといった金属膜からなるゲート電極7を形成し、ゲート電極7と同一材料にて一対のソース・ドレイン外部電極2aをコンタクト部5aを介してそれぞれに対応するソース・ドレイン電極2と接続するよう形成する。 Thereafter, as shown in FIG. 2 (7), the Cr on the second gate insulating film 6, a gate electrode 7 made of a metal film such as Ti, a pair of source and drain external electrode at the gate electrode 7 of the same material 2a to form so as to connect the source and drain electrodes 2 corresponding to the respective through contact portion 5a.

最後に、図(8)に示す如く、酸化亜鉛を主成分とする画素電極8を形成する。 Finally, as shown in FIG. 8, a pixel electrode 8 mainly composed of zinc oxide. このとき、マグネトロンスパッタリング法を用い、酸化物半導体薄膜層3の形成と同様に、投入電力(本実施例では13.56MHzの高周波電力を180Wで印加)に対して、バイアス電力(本実施例では13.56MHzの高周波電力)を基板に印加する。 At this time, using a magnetron sputtering method, as in the formation of the oxide semiconductor thin film layer 3, with respect to the input power (applying a 13.56MHz high-frequency power at 180W in this embodiment), the bias power (in this example 13.56MHz of the RF power) applied to the substrate. このとき、バイアス電力の値が10Wすなわち投入電力に対するバイアス電力の比率が5%を超えると酸化物半導体薄膜の配向状態が変化し、バイアス電力比率5%以下で見られた(002)と(101)配向から(100)と(101)配向に変化した。 At this time, the value of the bias power is the ratio of the bias power to 10W i.e. input power exceeds 5% oxide semiconductor alignment state of the thin film changes was seen in less than 5% bias power ratio and (002) (101 ) from the orientation (100) (101) has changed the orientation. バイアス電力の投入電力に対する比率を5%以上に設定することで、I(100)/I(101)が0.5以上5以下である酸化物半導体薄膜層が得られる。 The ratio of input power of the bias power by setting more than 5%, I (100) / I (101) is 0.5 to 5 oxide semiconductor thin film layer. それにより、微細加工性に優れた画素電極が得られ、画素の高精細化が実現できる。 Thereby, it provides excellent pixel electrode fine processability, high definition of pixels can be achieved. 但し、前記した投入電力に対するバイアス電力の比率である5%という値は、後述する実験例の条件下での値であり、装置の構成やバイアス電力の周波数などによって変わるものである。 However, a value of 5% is the ratio of the bias power to input power was above a value under the conditions of the experimental examples described later, in which vary according the frequency of the structure and bias power device.
また、画素電極8に酸化亜鉛に対してドナーとなる不純物をドーピングしてもよい。 It may also be doped with an impurity serving as a donor relative to the zinc oxide pixel electrode 8. これにより、画素電極を低抵抗化することができ、電圧降下を抑制できる。 Thus, it is possible to reduce the resistance of the pixel electrode, a voltage drop can be suppressed.
ドナーとなる不純物としては、ガリウムやアルミニウムなどが例示できる。 As the impurity serving as a donor, such as gallium or aluminum can be exemplified.

試験例 Test Example

以下、本発明に係る薄膜トランジスタアレイの酸化物半導体薄膜層及び画素電極を評価するための実験例を示すことにより、本発明の効果をより明確なものとする。 Hereinafter, by showing an experimental example for evaluating the oxide semiconductor thin film layer and the pixel electrodes of the thin-film transistor array according to the present invention, the effect of the present invention shall more clearly. なお、当該実験で使用する酸化亜鉛を主成分とする薄膜層(以下、被験体と称す)は、マグネトロンスパッタリング法を用いて、ターゲットに印加する13.56MHzの投入電力(180W)に対して、基板側に印加する13.56MHzのバイアス電力を変化させて成膜した。 Incidentally, the thin film layer composed mainly of zinc oxide used in the experiments (hereinafter referred to as the subject), using a magnetron sputtering method, with respect to 13.56MHz of input power applied to the target (180 W), It was formed by changing the 13.56MHz bias power applied to the substrate side.

図3は被験体の主成分である酸化亜鉛の成膜時に印加するバイアス電力を変化させてX線回折強度を測定した図である。 Figure 3 is a diagram by changing the bias power to be applied during formation of the zinc oxide as the main component of the subject by measuring the X-ray diffraction intensity. 具体的には、バイアス電力を0W,1W,2W,5W,10W,20W,40W,80Wと変化させ、被験体を成膜した。 Specifically, the bias power 0W, 1W, 2W, 5W, 10W, 20W, 40W, is changed from 80W, it was deposited subject.

バイアス電力を印加しなかった場合、(002)配向以外は検出できなかった。 When applied with no bias power was not detectable (002) other than orientation.
バイアス電力を1W印加した場合、(002)配向が減少し、(101)配向が生じることが示された。 If the bias power was 1W applied, (002) orientation is decreased, has been shown to occur is (101) orientation. 1W以下の状態はバイアス電力の印加に用いた高周波電源の設定精度の関係で確認できなかったが、1W以下の微小なバイアス電力の印加でも同様の効果が得られるものと考えられる。 The following conditions 1W is not confirmed in relation to the high frequency power supply setting accuracy of using the application of the bias power, it is considered that the same effect can be obtained by applying the following small bias power 1W.
バイアス電力が1W以上10W未満の領域では、I(002)/I(101)が2以下の被験体となることが示された。 Bias power of less than 10W 1W or more regions, I (002) / I (101) that is two less subject indicated. このような被験体は表面の平滑化し、耐熱性も向上するので、酸化物半導体薄膜層として好適に利用できる。 Such subjects smoothes the surface, since the improved heat resistance, can be suitably used as the oxide semiconductor thin film layer.
また、バイアス電力の値が10Wすなわち投入電力に対するバイアス電力の比率が5%を超えると被験体の配向状態が変化し、バイアス電力比率5%以下で見られた(002)配向と(101)配向からなる状態から(100)配向と(101)配向からなる状態に変化し、I(100)/I(101)が0.5以上5以下である被験体となることが示された。 If the value of the bias power ratio of the bias power to 10W i.e. input power exceeds 5% subject orientation state is changed, and were seen in less than 5% bias power ratio (002) and orientation (101) orientation changes from state (100) to a state consisting of orientation and (101) orientation consisting of, I (100) / I (101) that is subject is 0.5 to 5 shown. このような被験体は、微細加工性が向上したものとなり、画素電極に好適に利用できる。 Such subjects becomes as fine workability is improved, it can be suitably used for the pixel electrode.

次いで、本発明に係る酸化物半導体薄膜層の表面平滑性について検証する。 Then, to verify the surface smoothness of the oxide semiconductor thin film layer according to the present invention.
図4(a)及び(b)は順にバイアス電力を0W,5W印加したときの酸化亜鉛薄膜断面の透過電子顕微鏡(TEM)像を示した写真である。 4 (a) and (b) is a photograph showing in sequence the bias power 0 W, transmission electron microscopy (TEM) image of the zinc oxide thin section upon 5W applied.
バイアス電力を0W印加したとき、つまりバイアス電力を印加しないときにはC軸(002)配向に起因すると見られる柱状の結晶構造が観察でき、表面の凹凸が激しい。 When the bias power was 0W applied, that is, when applying no bias power C axis (002) can crystal structure observed columnar seen to be caused by orientation, surface irregularities severe.
一方、バイアス電力を5W印加した断面TEM像からは、被験体がC軸配向性を残してはいるものの微結晶化して、表面が平滑化されていることが確認できる。 On the other hand, from the cross-sectional TEM image of the bias power was 5W applied to micro-crystallization of what the subject is present, leaving the C-axis orientation, the surface can be confirmed to have been smoothed. このような表面平滑性に優れた被験体を酸化物半導体薄膜層としてTFTに用いた場合、ゲート絶縁膜の薄膜化が実現でき、電流駆動能力の優れた薄膜トランジスタとなる。 When using such a surface smoothness excellent subject TFT as the oxide semiconductor thin film layer, thickness of a gate insulating film can be realized, an excellent thin film transistor of the current driving capability.

次いで、本発明に係る酸化物半導体薄膜層の耐熱性について検証する。 Then, to verify the heat resistance of oxide semiconductor thin film layer according to the present invention.
図5(a)及び(b)はバイアス電力を0W印加したときの被験体を用い、昇温脱離法(TDS)により酸化亜鉛の成分であるZnの脱離量の測定を行った結果を示した図である。 FIGS. 5 (a) and (b) using the subject when 0W applying a bias power, the result of measurement of desorption of Zn which is a component of zinc oxide by Atsushi Nobori spectroscopy (TDS) it is a diagram showing. また、図6(a)及び(b)はバイアス電力を5W印加したときの被験体を用い、同様にZnの脱離量の測定を行った結果を示した図である。 Also, FIG. 6 (a) and (b) is a reference to a subject, showing the results of measurement of the desorption amount of Zn in the same manner diagram when the bias power was 5W applied. また、図5及び6の(a)は質量数(m/e)=64及び66のZnの脱離量を、(b)は質量数(m/e)=67及び68のZnの脱離量を示している。 Also, the desorption amount of Zn in FIG. 5 and. 6 (a) mass number (m / e) = 64 and 66, (b) the mass number (m / e) = elimination of 67 and 68 of Zn It indicates the amount.
バイアス電力を0W印加したとき、つまりバイアス電力を印加しないときは、約200℃より高温で熱処理した場合、酸化亜鉛の成分であるZnの脱離が始まり、熱処理温度が300℃を超えるとZnの脱離が急激に増加した。 When the bias power was 0W applied, i.e. when no bias power is applied, when heat-treated at a temperature higher than about 200 ° C., elimination beginning of Zn which are components of zinc oxide, the heat treatment temperature exceeds 300 ° C. Zn desorption has increased sharply. これは、被験体が柱状構造からなるため、多くの結晶粒界を有し、熱的に不安定な状態にあるからである。 This is because the subject of columnar structure has many grain boundaries, because there thermally unstable.
一方、バイアス電力を5W印加したときは、柱状の結晶構造が崩れ、高温で処理しても酸化亜鉛の成分の脱離量が少ないまま維持された。 On the other hand, when the bias power was 5W applied, columnar crystal structure collapses, be treated at a high temperature has been kept small amount of desorbed components of zinc oxide. そのため、このような被験体を酸化物半導体薄膜層としてTFTに用いた場合、ゲート絶縁膜被膜時等の熱処理による酸化亜鉛の成分の脱離に起因する酸化物半導体薄膜層の低抵抗化を防ぐことができ、リーク電流が抑制することができる。 Therefore, when using such a subject TFT as the oxide semiconductor thin film layer, prevents the resistance of the oxide semiconductor thin film layer due to desorption of components of zinc oxide by heat treatment, such as when the gate insulating film coating it can, can leak current is suppressed.

最後に、本発明に係る画素電極の微細加工性の効果を検証する。 Finally, to validate the microfabrication of the effect of the pixel electrode according to the present invention.
図7(a)及び(b)は順にバイアス電力を0W,40W印加して形成した被験体(酸化亜鉛)をドライエッチングしたときの側壁部分の走査型電子顕微鏡(SEM)像を示した写真である。 FIGS. 7 (a) and (b) in turn bias power 0 W, a photograph showing a scanning electron microscope (SEM) image of a side wall portion when subjects formed by 40W applying (zinc oxide) is dry etched is there. なお、ドライエッチングはCH 4ガスにより行った。 Incidentally, dry etching was conducted by CH 4 gas.
バイアス電力を0W印加したとき、つまりバイアス電力を印加しないときは、ドライエッチングを行うと酸化亜鉛のパターン側壁部分に凹凸が生じる。 When the bias power was 0W applied, i.e. when no bias power is applied, the unevenness occurs in the pattern side wall of the zinc oxide dry etching. これは、被験体がC軸(002)配向からなる、換言すると被験体の主成分である酸化亜鉛が柱状の結晶構造をとるため、その結晶粒に沿ってエッチングが進むからである。 This subject of C-axis (002) orientation, since the main component is zinc oxide other words the subject takes a columnar crystal structure, because the etching proceeds along the crystal grains.
一方、バイアス電力を40W印加したときは、柱状の結晶構造が崩れ、凹凸が減少し、側壁部分が直線状に加工される。 On the other hand, when the bias power was 40W applied, columnar crystal structure collapses, unevenness is reduced, the side wall portion is processed into a linear shape. このように、バイアス電力を印加することによって、微細加工性が向上する。 Thus, by applying a bias power, it is improved microfabrication property. そのため、このような被験体を画素電極に用いると、画素の高精細化が図れる。 Therefore, the use of such subject pixel electrode, thereby the high definition of pixels.

以上説明した如く、本発明に係る薄膜トランジスタアレイは、優れた性能を有するものであり、液晶ディスプレイ等に好適に利用可能である。 As described above, the thin film transistor array according to the present invention, which has excellent performance, it is suitably used in a liquid crystal display or the like.

本発明における薄膜トランジスタ(TFT)の一実施例の形態を示す断面図である。 It is a sectional view showing a form of an embodiment of a thin film transistor (TFT) in the present invention. 本発明における薄膜トランジスタ(TFT)の一実施例の製法の一形態を経時的に示す断面図であり、下記(1)乃至(7)よりなる。 Is a cross-sectional view showing over time an embodiment of the process of an embodiment of a thin film transistor (TFT) in the present invention, consisting of the following (1) to (7). (1)基板上にソース・ドレインを成形した構造の断面図(2)酸化物半導体薄膜層を被膜した構造の断面図(3)第一ゲート絶縁膜を被覆した構造の断面図(4)フォトレジストをコーティングした構造の断面図(5)酸化物半導体薄膜及び第一ゲート絶縁膜をパターニングした構造の断面図(6)第二ゲート絶縁膜及びコンタクトホールを形成した構造の断面図(7)ゲート電極、コンタクト部、ソース・ドレイン外部電極を形成した構造の断面図(8)画素電極を形成した断面図 (1) cross-sectional view of the molded structure source and drain on the substrate (2) cross-sectional view of an oxide semiconductor thin film layer was coated structure (3) cross-sectional view of the structure coated with the first gate insulating film (4) Photo section of the resist was coated structure diagram (5) an oxide semiconductor thin film and a cross-sectional view of a first gate insulating film was patterned structure (6) cross-sectional view of the second gate insulating film and the structure forming a contact hole (7) gate electrode, the contact portion, cross-sectional view of the structure forming the source and drain external electrode (8) cross-sectional view of forming the pixel electrode バイアス電力を0W,1W,2W,5W,10W,20W,40W,80W印加したときのX線回折の結果を示した図である。 A bias power 0 W, illustrates 1W, 2W, 5W, 10W, 20W, 40W, the results of X-ray diffraction when the 80W applied. (a)バイアス電力を0W印加したときの被験体の断面TEM像を示した写真である。 (A) is a photograph showing a cross-sectional TEM image of the subject when the bias power was 0W applied. (b)バイアス電力を5W印加したときの被験体の断面TEM像を示した写真である。 The (b) bias power is a photograph showing a cross-sectional TEM image of a subject upon 5W applied. (a)バイアス電力を0W印加した被験体を用い、昇温脱離法(TDS)により質量数(m/e)=64及び66のZnの脱離量の測定結果を示した図である。 (A) a bias power with 0W applied to subjects, a diagram showing the measurement results of the desorption amount of Zn mass number by Atsushi Nobori spectroscopy (TDS) (m / e) = 64 and 66. (b)バイアス電力を0W印加した被験体を用い、昇温脱離法(TDS)により質量数(m/e)=67及び68のZnの脱離量の測定結果を示した図である。 (B) a bias power with 0W applied to subjects, a diagram showing the measurement results of the desorption amount of Zn mass number by Atsushi Nobori spectroscopy (TDS) (m / e) = 67 and 68. (a)バイアス電力を5W印加した被験体を用い、昇温脱離法(TDS)により質量数(m/e)=64及び66のZnの脱離量の測定結果を示した図である。 (A) a bias power with subjects who 5W applied is a diagram showing the measurement results of the desorption amount of Zn mass number by Atsushi Nobori spectroscopy (TDS) (m / e) = 64 and 66. (b)バイアス電力を5W印加した被験体を用い、昇温脱離法(TDS)により質量数(m/e)=67及び68のZnの脱離量の測定結果を示した図である。 (B) a bias power with subjects who 5W applied is a diagram showing the measurement results of the desorption amount of Zn mass number by Atsushi Nobori spectroscopy (TDS) (m / e) = 67 and 68. (a)バイアス電力を0W印加した被験体をドライエッチングしたときの側壁部分の走査型電子顕微鏡(SEM)像を示した写真である。 (A) an 0W applied to subjects bias power is a photograph showing a scanning electron microscope (SEM) image of a side wall portion at the time of dry etching. (b)バイアス電力を40W印加した被験体をドライエッチングしたときの側壁部分の走査型電子顕微鏡(SEM)像を示した写真である。 (B) it is a photograph of the bias power showed a scanning electron microscope (SEM) image of a side wall portion at the time of dry etching the subjects who 40W applied.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板 2 ソース・ドレイン電極 3 酸化物半導体薄膜層 4 第一ゲート絶縁膜 6 第二ゲート絶縁膜 7 ゲート電極 100 薄膜トランジスタ 1 substrate 2 drain electrode 3 oxide semiconductor thin film layer 4 first gate insulating film 6 second gate insulating film 7 a gate electrode 100 a thin film transistor



Claims (4)

  1. 基板上にチャネルとして形成される(002)配向と(101)配向からなる酸化亜鉛を主成分とする酸化物半導体薄膜層と、 (100)配向と(101)配向からなる酸化亜鉛を主成分とする画素電極を少なくとも有し、前記酸化物半導体薄膜層の酸化亜鉛の配向と前記画素電極の酸化亜鉛の配向が異なることを特徴とする薄膜トランジスタアレイ。 It is formed as a channel on a substrate (002) and orientation (101) and the oxide semiconductor thin film layer mainly composed of zinc oxide made of oriented, and composed mainly of zinc oxide made of (100) orientation and (101) orientation thin-film transistor array having at least a pixel electrode, the orientation of the zinc oxide of the orientation and the pixel electrode of the zinc oxide of the oxide semiconductor thin film layer are different from each other to.
  2. 前記画素電極が酸化亜鉛に対してドナーとなる不純物がドーピングされていることを特徴とする請求項記載の薄膜トランジスタアレイ。 The thin film transistor array according to claim 1, wherein said pixel electrode is an impurity serving as a donor is doped with a zinc oxide.
  3. 基板上に酸化亜鉛を主成分とする酸化物ターゲットを用いて酸化物半導体薄膜層をチャネルとして形成する工程と、該酸化物半導体薄膜層の上表面及び側面を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する工程と、酸化亜鉛を主成分とする酸化物ターゲットを用いて画素電極を形成する工程を有する薄膜トランジスタアレイの製法であって、 前記酸化物半導体薄膜層を形成する工程では、マグネトロンスパッタリング法により(002)配向と(101)配向からなる酸化亜鉛を主成分とする酸化物半導体薄膜層を形成し、前記画素電極を形成する工程では、マグネトロンスパッタリング法により(100)配向と(101)配向からなる酸化亜鉛を主成分とする画素電極を形成することを特徴とする Zinc oxide on a substrate using an oxide target mainly forms forming an oxide semiconductor thin film layer as a channel, it covers the surface and the upper surface of oxide semiconductor thin film layer of the gate insulating film a step, a step for stacking a gate electrode on the gate insulating film, a method of thin film transistor array comprising: forming a pixel electrode by using an oxide target containing zinc oxide as a main component, wherein the oxide in the step of forming a semiconductor thin film layer, in the step by magnetron sputtering (002) orientation and (101) to form an oxide semiconductor thin film layer mainly composed of zinc oxide made of oriented, forming the pixel electrodes, magnetron and forming a pixel electrode by a sputtering method (100) and oriented (101) zinc oxide consisting of oriented mainly 膜トランジスタアレイの製法。 Preparation of the film transistor array.
  4. 記基板への高周波電力の印加を基板ステージを介して行うことを特徴とする請求項記載の薄膜トランジスタアレイの製法。 Preparation of the thin film transistor array according to claim 3, wherein the application of RF power to the front Stories substrate and performing through the substrate stage.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4759598B2 (en) * 2007-09-28 2011-08-31 キヤノン株式会社 TFT, a manufacturing method and a display device using the same
EP2146379B1 (en) 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP5123141B2 (en) 2008-11-19 2013-01-16 株式会社東芝 Display device
US8845867B2 (en) 2008-12-09 2014-09-30 Tdk Corporation Method for manufacturing magnetoresistance effect element using simultaneous sputtering of Zn and ZnO
KR20180133542A (en) * 2009-09-16 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Transistor
KR101693544B1 (en) 2009-09-24 2017-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Oxide semiconductor film and semiconductor device
EP3249698A1 (en) * 2009-10-08 2017-11-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
KR20190071837A (en) 2009-10-08 2019-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
CN102576737B (en) 2009-10-09 2015-10-21 株式会社半导体能源研究所 Semiconductor device and manufacturing method thereof
CN102576708B (en) 2009-10-30 2015-09-23 株式会社半导体能源研究所 The semiconductor device
CN104600074A (en) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 The semiconductor device
KR20180137596A (en) 2009-11-06 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101787353B1 (en) 2009-11-13 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101693914B1 (en) 2009-11-20 2017-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR20180099934A (en) 2009-11-28 2018-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20170100065A (en) 2009-12-04 2017-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
WO2011070900A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2011070905A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101894821B1 (en) 2009-12-11 2018-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
CN104700890B (en) * 2009-12-18 2017-10-17 株式会社半导体能源研究所 Nonvolatile latch circuit and a logic circuit of the semiconductor device and the use thereof
CN103985760B (en) * 2009-12-25 2017-07-18 株式会社半导体能源研究所 The semiconductor device
EP2517245B1 (en) * 2009-12-25 2019-07-24 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101436120B1 (en) 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for manufacturing semiconductor device
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101861991B1 (en) * 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Signal processing circuit and method for driving the same
CN102714029B (en) * 2010-01-20 2016-03-23 株式会社半导体能源研究所 Display device a display
CN102714024B (en) 2010-01-20 2015-09-02 株式会社半导体能源研究所 The display device
KR101465196B1 (en) 2010-02-05 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
CN102812547B (en) * 2010-03-19 2015-09-09 株式会社半导体能源研究所 The semiconductor device
CN103109314B (en) 2010-04-28 2016-05-04 株式会社半导体能源研究所 The semiconductor display device and a driving method
KR101801960B1 (en) 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Driving method of liquid crystal display device
TWI541782B (en) * 2010-07-02 2016-07-11 Semiconductor Energy Lab Co Ltd Liquid crystal display device
US8537600B2 (en) * 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
KR101842181B1 (en) * 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP5763474B2 (en) * 2010-08-27 2015-08-12 株式会社半導体エネルギー研究所 Light sensor
US8487844B2 (en) * 2010-09-08 2013-07-16 Semiconductor Energy Laboratory Co., Ltd. EL display device and electronic device including the same
JP2012079399A (en) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd Semiconductor device
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101749387B1 (en) 2010-12-03 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI570809B (en) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI492368B (en) 2011-01-14 2015-07-11 Semiconductor Energy Lab Semiconductor memory device
JP5798933B2 (en) * 2011-01-26 2015-10-21 株式会社半導体エネルギー研究所 Signal processing circuit
US8916868B2 (en) * 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI550865B (en) * 2011-05-05 2016-09-21 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
KR20140066222A (en) 2011-09-29 2014-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR20130040706A (en) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method of manufacturing semiconductor device
KR20140074384A (en) 2011-10-14 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP5632510B2 (en) * 2013-06-11 2014-11-26 株式会社東芝 Display device
JP5537706B2 (en) * 2013-06-11 2014-07-02 株式会社東芝 Display device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000137342A (en) * 1998-10-30 2000-05-16 Tohoku Ricoh Co Ltd Photoreceptor, electrophotographic device and photoreceptor container
JP3423896B2 (en) * 1999-03-25 2003-07-07 科学技術振興事業団 Semiconductor device
JP3913756B2 (en) * 2002-05-22 2007-05-09 シャープ株式会社 The semiconductor device and display device using the same
JP4141309B2 (en) * 2003-04-15 2008-08-27 シャープ株式会社 Semiconductor device and manufacturing method thereof
JP2005302808A (en) * 2004-04-07 2005-10-27 Sharp Corp Manufacturing method of thin film transistor array substrate
JP2006005116A (en) * 2004-06-17 2006-01-05 Casio Comput Co Ltd Film-forming method, semiconductor film, and multilayer insulation film

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