JP2005302808A - Manufacturing method of thin film transistor array substrate - Google Patents

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Yoshihiro Shimada
Shunei Tsubata
Toshifumi Yagi
敏文 八木
吉祐 嶋田
俊英 津幡
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シャープ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten the manufacturing process of a TFT array substrate and reduce a manufacturing cost by more decreasing the number of times of a photolithography process than that of a conventional manufacturing method. <P>SOLUTION: A gate electrode 2c is formed in a first process. In a second process, a conductive film including a gate insulating film 3, a semiconductor film 4, and a transparent conductive film 5 is laminated on the gate electrode. After a resist layer is formed on the resulting laminate, a first opening 7c for exposing the conductive film to the resist layer at a predetermined position, and a second opening 7d having a predetermined thickness bottom at a position above the gate electrode 2c, are formed respectively to form a resist pattern. Further, the conductive film exposed from the first opening 7c and the semiconductor film located below the former are etched, and the bottom of the second opening 7d is removed to expose the conductive film, and further the conductive film is etched to form a TFT 8. In a third process, a protective layer 8 and a pixel electrode 5a are formed. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、液晶表示装置を構成する薄膜トランジスタアレイ基板の製造方法に関するものである。 The present invention relates to a manufacturing method of a thin film transistor array substrate of the liquid crystal display device.

液晶表示装置は、小型、薄型、低消費電力、軽量等の長所を有しており、各種電子機器に広く用いられている。 The liquid crystal display device is small, thin, low power consumption, has the advantages of light weight, etc., are widely used in various electronic apparatuses. 特に、画素ごとにスイッチング素子として薄膜トランジスタ(TFT)を備えたアクティブマトリクス型の液晶表示装置は、CRTと同等の表示性能を有するため、パソコン等のOA機器、テレビ等のAV機器や携帯電話などに広く応用されている。 In particular, active matrix liquid crystal display device having a thin film transistor (TFT) as a switching element for each pixel, in order to have a CRT equivalent display performance, OA equipment such as a personal computer, etc. AV equipment and mobile phones, such as a television It has been widely applied. 特に、近年においては、大型化、高精細化、高開口率化等の品位向上が急速に進んでいる。 In particular, in recent years, large-sized, high definition, quality enhancement, such as high aperture ratio is progressing rapidly.

このように、その利用分野が拡大しているアクティブマトリクス型の液晶表示装置では、低価格化が望まれている。 Thus, an active matrix type liquid crystal display device of which the Field is expanding is low cost is desired. 特に、アクティブマトリクス型液晶表示装置を構成するTFTアレイ基板の生産性を高めることにより製造コストを低減し、低価格化を図る方法が種々検討され、その中でも、TFTアレイ基板の製造工程の一工程であって、フォトリソグラフィ法を利用するフォトリソグラフィ工程の回数を減少させる方法について、広く研究されている。 In particular, to reduce the production cost by increasing the productivity of the TFT array substrate constituting an active matrix type liquid crystal display device, a method to reduce the cost is studied, among them, one step of the TFT array substrate manufacturing process a is, how to reduce the number of photolithographic process using a photo lithography technique, has been widely studied.

ここで、フォトリソグラフィ工程は、(1)薄膜を形成した基板上にレジストを塗布する工程、(2)フォトマスクを用いて光露光を行い、レジストにマスクパターンの潜像を形成する工程、(3)現像してレジストをパターン化し、薄膜をエッチングする工程、(4)レジストを剥離する工程、という一連の工程から構成され、TFTアレイ基板の製造工程において必要不可欠な製造プロセスである。 Here, the photolithography process, (1) a step of applying a resist on a substrate to form a thin film, (2) performs light exposure using a photomask, forming a latent image of the mask pattern on the resist, ( 3) to pattern the developing the resist, etching the thin film consists of a series of steps processes, that of separating the (4) resist is an essential manufacturing process in the manufacturing process of the TFT array substrate.

例えば、特許文献1、2、3及び4には、フォトリソグラフィ工程の回数が4回に低減された透過型のTFTアレイ基板の製造方法が開示されている。 For example, Patent Document 1, 2, 3 and 4, the production method of reduced transmission of the TFT array substrate number of photolithography processes four times is disclosed.

また、特許文献5、6、7及び8には、フォトリソグラフィ工程の回数が3回に低減された透過型のTFTアレイ基板の製造方法が開示されている。 In Patent Document 5, 6, 7 and 8, the manufacturing method of reduced transmission of the TFT array substrate to the number of photolithography steps is three times is disclosed.

しかしながら、特許文献5、6及び8では、画素を構成する画素電極、又は、外部引出電極の形成についての詳細な説明がなく、その形成を考慮した場合、更に最低1回のフォトリソグラフィ工程が必要になるため、フォトリソグラフィ工程が4回以上になる。 However, Patent Document 5, 6 and 8, the pixel electrodes constituting the pixel, or, no detailed description of the formation of the external lead electrodes, when considering its formation, required further minimum one photolithography step to become, a photolithography process is equal to or greater than 4 times.

さらに、特許文献7では、トップゲート型のTFTアレイの製造方法が開示されているが、絶縁性基板側からの光に対して、TFTを構成する半導体層のチャネル部は遮光する構造になっていないために、光誘起リーク電流が流れ、on/off比(ゲートの電圧でドレイン電流のスイッチを行う際の、on状態の電流とoff状態のリーク電流との比)が悪くなるという問題がある。 Further, Patent Document 7, although the manufacturing method of a top gate TFT array is disclosed, for light from the insulating substrate side, the channel portion of the semiconductor layer constituting the TFT is not a structure to shield for no photo-induced leakage current flows, on / off ratio is a problem that (at the time of performing the switching of the drain current at a gate voltage, the ratio of the leakage current of the current and the off state of the on state) is poor .

また、従来の液晶表示装置では、TFTアレイ基板に対向配置される対向基板において、TFTアレイ基板上のTFT、ゲート線及びソース線に重なるように、クロムや黒色樹脂等でブラックマトリクスと呼ばれる遮光領域を形成し、TFTアレイ基板と対向基板とを貼り合わせることで、TFTへの光の侵入を防止し、光誘起リーク電流の発生を抑止することが知られている。 Further, in the conventional liquid crystal display device, the counter substrate disposed opposite to the TFT array substrate, a TFT array TFT on a substrate, so as to overlap the gate lines and source lines, shading region called a black matrix in chromium or a black resin, or the like It is formed and by bonding the TFT array substrate and the counter substrate to prevent light from entering the TFT, it is known to suppress the occurrence of light induced leakage current.

しかしながら、上記TFTアレイ基板と対向基板との貼り合せ時の重ね合わせマージンを考慮すると、遮光領域を大きく形成する必要があり、画素の開口率が低下する問題がある。 However, considering the overlapping margin during bonding between the TFT array substrate and the counter substrate, it is necessary to increase forming a light shielding region, there is a problem that the aperture ratio of the pixel decreases.

そこで、画素の開口率の低下を抑止するために、TFTアレイ基板上に、TFT、ゲート線及びソース線を覆うように、黒色レジストのような遮光膜を形成することによって、対向基板のブラックマトリクスを省略して、TFTアレイ基板と対向基板との貼り合せ時の重ね合わせを容易にする試みがなされている。 Therefore, in order to suppress the decrease in the aperture ratio of the pixel, the TFT array substrate, TFT, so as to cover the gate line and the source line, by forming a light shielding film such as a black resist, the counter substrate black matrix is omitted, the stick superposition when combined with the TFT array substrate and the opposite substrate an attempt to facilitate have been made.

そうすると、TFTアレイ基板の製造工程に必要なフォトリソグラフィ工程の回数は、上述の遮光膜を形成するために、さらに1回増えてしまうことになる。 Then, the number of photolithographic steps required for the manufacturing process of the TFT array substrate will in order to form a light-shielding film described above, resulting in increased once more.

以上説明したように、透過型の液晶表示装置を構成するTFTアレイ基板の製造においては、最低、4回以上のフォトリソグラフィ工程が必要である。 As described above, in the manufacturing of the TFT array substrate constituting the transmissive liquid crystal display device, a minimum, are required four or more photolithography steps.

ところで、透過型の液晶表示装置は、バックライトを搭載しており、その消費電力が全消費電力のうちの50%以上を占めており、バックライトを設けることで、全消費電力が多くなってしまう。 Meanwhile, the transmission type liquid crystal display device, equipped with a backlight, accounting for over 50% of its power consumption of the entire power consumption, by providing a backlight, the total power consumption often becomes to put away. そのため、周囲光の反射光を利用し全消費電力が少ない反射型の液晶表示装置も開発されている。 Therefore, have also been developed a liquid crystal display device and the total power consumption is less reflective utilizing reflected light of the ambient light. しかしながら、反射型の液晶表示装置においても、周囲の光が暗い使用環境においては視認性が極端に低いという欠点を有しているので、透過型と反射型との両方のモードで表示する機能をもった半透過型の液晶表示装置も広く用いられている。 However, in the reflection type liquid crystal display device, since it has the disadvantage of extremely low visibility in a dark use environment ambient light, a function of displaying in both modes of a transmission type and reflection type transflective liquid crystal display device having are also widely used.

この半透過型の液晶表示装置の製造方法についても、そのフォトリソグラフィ工程の回数を減少させる方法が検討され、例えば、特許文献9及び10に開示されている。 This for the manufacturing method of the transflective liquid crystal display device, the method of reducing the number of photolithography processes is considered, for example, disclosed in Patent Documents 9 and 10.

しかしながら、半透過型の液晶表示装置を構成するTFTアレイ基板を製造する場合には、上記透過型のTFTアレイ基板の製造方法における4回のフォトリソグラフィ工程に対し、反射電極をパターニングする工程が別途必要になるため、最低5回以上のフォトリソグラフィ工程が必要となる。 However, when manufacturing a TFT array substrate constituting the transflective liquid crystal display device, compared four photolithography steps in the manufacturing method of the transmission type TFT array substrate, a step of patterning the reflective electrode separately because you will need a minimum of 5 times more than the photolithography process is required.
特開平9−152626号公報 JP-9-152626 discloses 特開平9−236827号公報 JP-9-236827 discloses 特開2000−258799号公報 JP 2000-258799 JP 特開2001−5038号公報 JP 2001-5038 JP 特開平3−60042号公報 JP 3-60042 discloses 特開平8−242004号公報 JP-8-242004 discloses 特開2001−188252号公報 JP 2001-188252 JP 特開2002−343811号公報 JP 2002-343811 JP 特許第3369502号公報 Patent No. 3369502 Publication 特開2003−195329号公報 JP 2003-195329 JP

このように、透過型のTFTアレイ基板の製造については、4回以上のフォトリソグラフィ工程が必要であり、半透過型のTFTアレイ基板の製造については、5回以上のフォトリソグラフィ工程が必要になってしまうため、これ以上、工程数を減らすことは極めて難しい。 Thus, for the manufacture of a transmission-type TFT array substrate, are required four or more photolithographic process for manufacturing a semi-transmissive TFT array substrate, it is required five times or more photolithography steps for thus, more, it is very difficult to reduce the number of steps.

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、フォトリソグラフィ工程の回数を従来の製造方法よりも減らして、TFTアレイ基板の製造工程の短縮及び製造コストの低減を可能にすることにある。 The present invention has been made in view of the foregoing, it is an object to reduce the number of photolithography processes than conventional manufacturing methods, the reduction of the cost of reduced and manufacturing TFT array substrate manufacturing process It is to allow.

本発明は、TFTアレイ基板の製造工程のフォトリソグラフィ工程の回数を、透過型のTFTアレイ基板については3回に、半透過型のTFTアレイ基板については4回に、減らすようにしたものである。 The present invention, the number of photolithographic steps of the TFT array substrate manufacturing process, three times for the transmission of the TFT array substrate, in which the 4 times, and so reduce for transflective TFT array substrate .

具体的に、本発明のTFTアレイ基板の製造方法は、基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体膜を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタアレイ基板の製造方法であって、上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第1工程と、上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパ Specifically, TFT array substrate manufacturing method of the present invention includes a plurality of pixels provided on a substrate, are arranged for each respective pixel, the gate electrode, the source electrode, the drain electrode, and in correspondence with the gate electrode a plurality of thin film transistors having a semiconductor film in which a channel portion is formed, and a source line connected to the source electrode, a manufacturing method of a thin film transistor array substrate and a pixel electrode connected to the drain electrode, the a first step of patterning by photolithography using the gate electrode on the substrate, to the substrate of the gate electrode is formed, a gate insulating film, the semiconductor film, and a transparent provided so as to cover the semiconductor film a conductive film including a conductive film are laminated in this order to form a laminate, Pas the TFT by photolithography with respect to the laminate ーン形成する第2工程と、フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第3工程とを備え、上記第2工程が、上記積層体を覆うレジスト層を形成した後に、該レジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成するレジストパターン形成工程と、上記第1開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第1エッチング工程と、上記第2開口部の底部を除去して露出 Comprising a second step of over emissions formed, by photolithography, to form a protective layer covering the thin film transistor, and a third step of forming the pixel electrode exposes a part of the transparent conductive film, the second step, after forming the resist layer covering the laminate, the resist layer with respect, the channel part a region of the stack, the source line, the area other than the portion to be a source electrode and a drain electrode a first opening for exposing the conductive film in the upper position, and a resist pattern forming step of forming respectively a second opening having a bottom of a predetermined thickness on the upper position of the region of the laminate to be the channel section, exposed by removing the above conductive film exposed from the first opening, a first etching step of etching the lower semiconductor layer of the conductive film, the bottom of the second opening せた導電膜をエッチングする第2エッチング工程とを備えていることを特徴とする。 Characterized in that a second etching step of etching the conductive film in which.

上記の製造方法によれば、まず、第1工程において、基板上にゲート電極をパターン形成する。 According to the above manufacturing method, first, in a first step, to pattern the gate electrode on a substrate.

次いで、第2工程において、ゲート電極が形成された基板に対し、ゲート絶縁膜、半導体膜、及びその半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、その積層体を覆うレジスト層を形成した後に、そのレジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成してレジストパターンを形成する。 Then, in a second step, to the substrate on which the gate electrode is formed, a gate insulating film, a semiconductor film, and a conductive film laminate are laminated in this order, including a transparent conductive film provided so as to cover the semiconductor film forming a, after forming a resist layer covering the laminate, to the resist layer, the channel region is an area of ​​the laminated body, the source line, above the region other than the portion to be a source electrode and a drain electrode a first opening for exposing the conductive film at the position to form a resist pattern by forming respectively a second opening having a bottom of a predetermined thickness on the upper position of the region of the laminate to be the channel portion.

そして、第1開口部から露出している導電膜と、その導電膜の下方の半導体膜と、をエッチングして、第2開口部の底部を除去して導電膜を露出させた導電膜をエッチングして、薄膜トランジスタをパターン形成する。 Then, etching the conductive film exposed from the first opening, and the semiconductor film below the electrically conductive film, it is etched, the conductive film to expose the conductive film to remove the bottom of the second opening and, patterning the thin film transistor.

次いで、第3工程において、薄膜トランジスタを覆う保護層を形成すると共に、透明導電膜の一部を露出させて画素電極を形成する。 Then, in the third step, to form a protective layer covering the thin film transistors, so as to expose a part of the transparent conductive film to form a pixel electrode.

これらにより、透過型のTFTアレイ基板を、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。 These result, the transmission of the TFT array substrate may be prepared in the first step, the second and third steps a total of three times of the photolithography process. そのため、透過型のTFTアレイ基板において、製造工程の短縮及び製造コストの低減が可能になる。 Therefore, in the transmission type TFT array substrate, it is possible to shorten and reduce the manufacturing cost of the manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記第3工程で形成された保護層の上に、反射電極をフォトリソグラフィ法によりパターン形成する第4工程を備えてもよい。 Method for producing a TFT array substrate of the present invention, on the protective layer formed in the third step may comprise a fourth step of patterning the reflective electrode by photolithography.

上記の製造方法によれば、まず、第1工程において、基板上にゲート電極をパターン形成する。 According to the above manufacturing method, first, in a first step, to pattern the gate electrode on a substrate.

次いで、第2工程において、ゲート電極が形成された基板に対し、ゲート絶縁膜、半導体膜、及びその半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、その積層体を覆うレジスト層を形成した後に、そのレジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成してレジストパターンを形成する。 Then, in a second step, to the substrate on which the gate electrode is formed, a gate insulating film, a semiconductor film, and a conductive film laminate are laminated in this order, including a transparent conductive film provided so as to cover the semiconductor film forming a, after forming a resist layer covering the laminate, to the resist layer, the channel region is an area of ​​the laminated body, the source line, above the region other than the portion to be a source electrode and a drain electrode a first opening for exposing the conductive film at the position to form a resist pattern by forming respectively a second opening having a bottom of a predetermined thickness on the upper position of the region of the laminate to be the channel portion.

そして、第1開口部から露出している導電膜と、その導電膜の下方の半導体膜と、をエッチングして、第2開口部の底部を除去して導電膜を露出させ、その露出した導電膜をエッチングして、薄膜トランジスタをパターン形成する。 Then, a conductive film exposed from the first opening, and the semiconductor film below the electrically conductive film, is etched and removed the bottom portion of the second opening to expose the conductive film, conductive who the exposed the film is etched to pattern the thin film transistor.

次いで、第3工程において、薄膜トランジスタを覆う保護層を形成すると共に、透明導電膜の一部を露出させて画素電極を形成する。 Then, in the third step, to form a protective layer covering the thin film transistors, so as to expose a part of the transparent conductive film to form a pixel electrode.

次いで、第4工程において、保護層の上に、反射電極をフォトリソグラフィによりパターン形成する。 Then, in the fourth step, on the protective layer, patterning the reflective electrode by photolithography.

これらにより、半透過型のTFTアレイ基板を、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。 These result, the transflective TFT array substrate may be prepared in the first step, second step, third step and the fourth step four times photolithography process. そのため、半透過型のTFTアレイ基板において、製造工程の短縮及び製造コストの低減が可能になる。 Therefore, in the transflective type TFT array substrate, it is possible to shorten and reduce the manufacturing cost of the manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記導電膜が、遮光性を有し、上記第3工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングしてもよい。 Method for producing a TFT array substrate of the present invention, the conductive film has a light shielding property, in the third step may be etched inside the conductive film than the peripheral end of the drain electrode.

上記の製造方法によれば、ドレイン電極の周端よりも内側の導電膜をエッチングすることによって、画素電極が形成されるので、光透過性の画素電極の周囲は、遮光性の導電膜から構成されたドレイン電極で、遮光されることになる。 According to the manufacturing method described above, by etching the inner conductive film than the peripheral edge of the drain electrode, the pixel electrode is formed, the periphery of the light transmissive pixel electrode, composed of a light shielding conductive film drain electrodes, so that the light is blocked. これにより、画素電極間の光漏れが抑止される。 Thus, light leakage between the pixel electrodes is suppressed.

本発明のTFTアレイ基板の製造方法は、上記半導体膜が、上層の第1半導体膜と下層の第2半導体膜とにより構成され、上記第2エッチング工程で、上記露出した導電膜及び上記第1半導体層をエッチングしてもよい。 TFT array substrate manufacturing method of the present invention, the semiconductor film is formed of a first semiconductor film and the lower layer of the second semiconductor layer of the upper layer, in the second etching step, the conductive film and the first of the above exposed the semiconductor layer may be etched.

上記の製造方法によれば、例えば、上層の第1半導体膜がn+アモルファスシリコン膜であり、下層の第2半導体膜が真性アモルファスシリコン膜である場合には、第2エッチング工程で第2開口部の底部を除去して露出した導電膜及びn+アモルファスシリコン膜の第1半導体層をエッチングすることにより、真性アモルファスシリコン膜の第2半導体膜が露出してチャネル部が形成される。 According to the manufacturing method described above, for example, a first semiconductor film of the upper layer is the n + amorphous silicon film, when the lower layer of the second semiconductor film is an intrinsic amorphous silicon film, the second opening in the second etching step by etching the first semiconductor layer of the bottom removed to exposed conductive layer and the n + amorphous silicon film, a channel portion is formed to expose the second semiconductor layer of intrinsic amorphous silicon film.

本発明のTFTアレイ基板の製造方法は、上記保護層の上層又は下層には、遮光層が形成され、上記遮光層が、上記第3工程で上記保護層と同時に形成されてもよい。 TFT array substrate manufacturing method of the present invention, the upper layer or the lower layer of the protective layer, the light-shielding layer is formed, the light shielding layer may be formed simultaneously with the protective layer in the third step.

上記の製造方法によれば、保護膜の上層又は下層に遮光層を形成することにより、保護層と同時に、遮光層が形成される。 According to the manufacturing method described above, by forming the light shielding layer to the upper layer or the lower layer of the protective film, simultaneously with a protective layer, the light-shielding layer is formed. これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層を形成することができる。 Thus, without increasing the number of photolithography process, it is possible to form the light shielding layer.

本発明のTFTアレイ基板の製造方法は、上記保護層が、遮光性材料により形成されていてもよい。 Method for producing a TFT array substrate of the present invention, the protective layer may be formed using a light-blocking material.

上記の製造方法によれば、保護層が、遮光性材料により形成されているので、遮光膜を形成する工程を設ける必要がなくなる。 According to the above manufacturing method, the protective layer because it is formed by the light shielding material, it is not necessary to provide a step of forming a light shielding film. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記ゲート電極が、複数の金属膜を積層して構成された第1金属積層膜で形成され、上記第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいてもよい。 Method for producing a TFT array substrate of the present invention, the gate electrode is formed in the first metal laminated film formed by laminating a plurality of metal films, the first metal laminated film, an aluminum film or an aluminum alloy film metal film may include constituted by.

上記の製造方法によれば、ゲート電極を形成する第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。 In this fabrication method, the first metal laminated film forming the gate electrode includes a metal film made of aluminum film or aluminum alloy film. 一般に、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗を低下させることができる。 In general, an aluminum film or an aluminum alloy film since it is low-resistance material, it is possible to reduce the wiring resistance.

本発明のTFTアレイ基板の製造方法は、上記導電膜が、上記透明導電膜のみの単層により構成されていてもよい。 Method for producing a TFT array substrate of the present invention, the conductive film may be made of a single layer of the transparent conductive film only.

上記の製造方法によれば、導電膜が、透明導電膜のみの単層により構成されているので、第3工程において透明導電膜を露出させる必要がない。 According to the manufacturing method described above, conductive film, which is configured by a single layer of the transparent conductive film alone, it is not necessary to expose the transparent conductive film in the third step. そのため、第3工程では、保護層を形成するだけで、画素電極が形成されることになる。 Therefore, in the third step, only to form a protective layer, a pixel electrode is formed. これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 This makes it possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記導電膜が、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第2金属積層膜と、により形成され、上記第2金属積層膜が、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていてもよい。 TFT array substrate manufacturing method of the present invention, the conductive film, and the transparent conductive film made of a compound of indium oxide and tin oxide, a plurality of metal film provided so as to cover the transparent conductive film a second metal laminated film formed by laminating, is formed by said second metal laminated film may be formed by the underlying molybdenum film or a molybdenum alloy film and an upper aluminum film or aluminum alloy film .

上記の製造方法によれば、酸化インジウムと酸化スズとの化合物(ITO(Indium Tin Oxide)膜)により形成された透明導電膜の上層がモリブデン膜又はモリブデン合金膜に、そのモリブデン膜又はモリブデン合金膜の上層がアルミニウム膜又はアルミニウム合金膜になる。 According to the manufacturing method described above, a compound of indium oxide and tin oxide (ITO (Indium Tin Oxide) film) on the upper layer is a molybdenum film or a molybdenum alloy film of a transparent conductive film formed by, the molybdenum film or a molybdenum alloy film upper is an aluminum film or an aluminum alloy film. そのため、アルミニウム膜又はアルミニウム合金膜とITO膜との間にモリブデン膜又はモリブデン合金膜が介在することになるので、アルミニウム膜又はアルミニウム合金膜をエッチングする際に、アルミニウム膜又はアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止される。 Therefore, since the molybdenum film or a molybdenum alloy film between the aluminum film or aluminum alloy film and the ITO film is to mediate, in etching the aluminum film or aluminum alloy film, an aluminum film or an aluminum alloy film and the ITO film it is prevented to form the local cell between. これにより、アルミニウム膜又はアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)を防止できる。 Thus, electric corrosion between the aluminum film or aluminum alloy film and the ITO film (electrolytic corrosion) can be prevented.

本発明のTFTアレイ基板の製造方法は、上記半導体膜が、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていてもよい。 Method for producing a TFT array substrate of the present invention, the semiconductor film may be formed with a high light transmittance material than amorphous silicon of the same thickness.

上記の製造方法によれば、半導体膜が、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されている。 In this fabrication method, the semiconductor film is formed by high light transmittance material than amorphous silicon of the same thickness. そして、画素電極には、半導体膜が重なっているので、その画素電極に対応する領域の光の透過率を向上させることができる。 Then, the pixel electrode, the semiconductor film overlap, it is possible to improve the transmittance of light in the area corresponding to the pixel electrode.

本発明のTFTアレイ基板の製造方法は、上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されてもよい。 Method for producing a TFT array substrate of the present invention, in the first step, the gate line external leading electrode is a plurality of gate lines and extending portions thereof connected to said gate electrode, it is formed simultaneously with the gate electrode it may be.

上記の製造方法によれば、複数のゲート線及びその延設部であるゲート線外部引出電極が、ゲート電極と同時に形成されるので、製造工程を増やすことなく、ゲート線及びゲート線外部引出電極を形成することができる。 According to the manufacturing method described above, a plurality of gate lines and gate line external leading electrode is its extended portion is so formed at the same time as the gate electrode, without increasing the number of manufacturing steps, the gate line and gate line external leading electrode it can be formed. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成されていると共に、上記第1金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、上記第3工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させてもよい。 The method of manufacturing a TFT array substrate of the present invention, the gate electrode, the gate line and gate line external leading electrode is formed of a first metal laminated film formed by laminating a plurality of metal films, the first 1 the lowermost layer of the metal laminated film is formed by a titanium film or a titanium alloy film, in the third step, by etching, to expose the titanium film or a titanium alloy film in a portion corresponding to the gate line external leading electrode it may be.

上記の製造方法によれば、ゲート線外部引出電極は、チタン膜又はチタン合金膜で形成されていることなる。 According to the above manufacturing method, the gate line external leading electrode is made that is formed by a titanium film or a titanium alloy film. そして、チタン膜又はチタン合金膜は酸化されにくい材料であるため、ゲート線外部引出電極の酸化が抑止される。 Since titanium film or a titanium alloy film is hardly oxidized material, oxidation of the gate line external leading electrode is suppressed.

本発明のTFTアレイ基板の製造方法は、上記第1金属積層膜が、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、により形成されていてもよい。 Method for producing a TFT array substrate of the present invention covers the first metal laminated film, the a lowermost titanium layer or a titanium alloy film, a metal film made of aluminum film or aluminum alloy film, the metal film and a molybdenum film or a molybdenum alloy film provided so as, may be formed by.

上記の製造方法によれば、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャントにより、容易にエッチングすることができるので、確実に、第1金属積層膜の最下層のチタン膜又はチタン合金膜を残して、ゲート線外部引出電極を形成することができる。 According to the manufacturing method described above, a molybdenum film or a molybdenum alloy film by etchant used in the etching of the aluminum film or an aluminum alloy film, it is possible to easily etched, certainly, the lowermost layer of the first metal laminated film leaving a titanium film or a titanium alloy film, it is possible to form the gate line external leading electrode.

また、アルミニウム膜又はアルミニウム合金膜により構成された金属膜の上層に、モリブデン膜又はモリブデン合金膜があるので、そのモリブデン膜又はモリブデン合金膜によって、アルミニウム膜又はアルミニウム合金膜の表面に発生する突起物(ヒロック)を抑制することができる。 Further, the upper aluminum film or aluminum alloy film metal constituted by the membrane, since there is a molybdenum film or a molybdenum alloy film, by the molybdenum film or a molybdenum alloy film, projections generated on the surface of the aluminum film or aluminum alloy film the (hillocks) can be suppressed. そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生が低減される。 Therefore, for example, occurrence of interlayer leakage caused by the hillock through the insulating film can be reduced.

さらに、第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。 Further, the first metal laminated film includes a metal film made of aluminum film or aluminum alloy film. そのため、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗を低下させることができる。 Therefore, an aluminum film or an aluminum alloy film since it is low-resistance material, it is possible to reduce the wiring resistance.

本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極が、複数の金属膜を積層して構成された第1金属積層膜により形成されていると共に、上記第1金属積層膜の最上層が、チタン膜又はチタン合金膜により形成されていてもよい。 Method for producing a TFT array substrate of the present invention, the gate electrode, gate line and gate line external leading electrode, with which is formed by the first metal laminated film formed by laminating a plurality of metal films, the first 1 uppermost metal laminated film may be formed by a titanium film or a titanium alloy film.

上記の製造方法によれば、チタン膜又はチタン合金膜は、例えば、アルミニウム膜又はアルミニウム合金膜からなる金属膜と比較して、酸化されにくいので、ゲート線外部引出電極の酸化を抑止することができる。 According to the manufacturing method described above, a titanium film or a titanium alloy film it is, for example, as compared with the metal film made of aluminum film or aluminum alloy film, since hardly oxidized, is possible to prevent oxidation of the gate line external leading electrode it can. そのため、酸化されやすいアルミニウム膜又はアルミニウム合金膜からなる金属膜が露出してしまう場合とは異なって、ゲート線外部引出電極の対応部分での酸化されやすい金属膜のエッチングが不要になり、製造工程の短縮及び製造コストの低減が可能になる。 Therefore, unlike the case where the metal film made of readily oxidizable aluminum film or aluminum alloy film will be exposed, the etching of the easily oxidizable metal film on the corresponding portion of the gate line external leading electrode becomes unnecessary, the manufacturing process allowing shortening and reduce the manufacturing cost of.

本発明のTFTアレイ基板の製造方法は、上記第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜を含んでおり、上記第3工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングしてもよい。 Method for producing a TFT array substrate of the present invention, the first metal laminated film, contains an aluminum film or an aluminum alloy film, in the third step, the protection of the inner side than the peripheral edge of the gate line external leading electrode the layers and the gate insulating film may be etched.

上記の製造方法によれば、ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることになり、第1金属積層膜を構成するアルミニウム膜又はアルミニウム合金膜は露出されないことになる。 According to the manufacturing method described above, will be etched inside the protective layer and the gate insulating film than the peripheral edge of the gate line external leading electrode, an aluminum film or aluminum alloy film constituting the first metal laminated film is not exposed It will be. また、エッチングにより露出する第1金属積層膜の最上層は、酸化されにくいチタン膜又は窒化チタン膜であるので、ゲート線外部引出電極は酸化されにくい構成をとることになる。 Further, the uppermost layer of the first metal laminated film exposed by etching, because it is oxidized hard titanium film or a titanium nitride film, a gate line external leading electrode will be the structure that is not easily oxidized.

本発明のTFTアレイ基板の製造方法は、上記第2工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されてもよい。 Method for producing a TFT array substrate of the present invention, in the second step, in a direction crossing the plurality of gate lines, the plurality of source line external leading electrode is a source line and the extending portion thereof, said source electrode At the same time it may be formed.

上記の製造方法によれば、複数のソース線及びその延設部であるソース線外部引出電極が、ソース電極と同時に形成されるので、製造工程を増やすことなく、ソース線及びソース線外部引出電極を形成することができる。 According to the manufacturing method described above, a plurality of source lines and the source line external leading electrode is its extended portion is, since it is formed simultaneously with the source electrode, without increasing the number of manufacturing steps, the source line and the source line external lead electrodes it can be formed. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極が、複数の金属膜を積層して構成された第1金属積層膜で形成され、上記ソース電極、ソース線及びソース線外部引出電極が、複数の金属膜を積層して構成された第2金属積層膜で形成されていると共に、上記第3工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第1金属積層膜及び第2金属積層膜の少なくとも最上層を除去してもよい。 The method of manufacturing a TFT array substrate of the present invention, the gate electrode, the gate line and the gate line external leading electrode, are formed in the first metal laminated film formed by laminating a plurality of metal films, the source electrode, the source a line and the source line external lead electrodes was formed with a second metal laminated film formed by laminating a plurality of metal films, in the third step, by etching, the gate line external leading electrode and the source line at least the uppermost layer of the first metal laminated film and a second metal laminated film in a portion corresponding to the lead-out electrodes may be removed.

上記の製造方法によれば、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の少なくとも最上層が除去されるので、製造工程を増やすことなく、ゲート線外部引出電極及びソース線外部引出電極に対応する部分の積層構造を変更することができる。 According to the manufacturing method described above, simultaneously with the formation of the pixel electrode, at least the top layer is removed in each of the laminated film in a portion corresponding to the gate line external leading electrode and the source line external leading electrode, to increase the manufacturing process no stacked structure of a portion corresponding to the gate line external leading electrode and the source line external lead electrodes can be changed. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、上記第1及び第2金属積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていてもよい。 The method of manufacturing a TFT array substrate of the present invention, stacked above the top layer of the first and second metal laminated film, an aluminum film or an aluminum alloy film, or a molybdenum film or a molybdenum alloy layer on an aluminum film or aluminum alloy film it may be formed by and comprising membrane.

上記の製造方法によれば、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されているので、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極が形成され、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 According to the manufacturing method described above, the uppermost layer of each of the laminated film in a portion corresponding to the gate line external leading electrode and the source line external leading electrode, an aluminum film or an aluminum alloy film, or, on an aluminum film or aluminum alloy film because it is formed by film made by laminating a molybdenum film or a molybdenum alloy film, simultaneously with the formation of the pixel electrode, the gate line external leading electrode and the source line external lead electrodes are formed, shortening of the TFT array substrate manufacturing process and It becomes possible to reduce the manufacturing cost.

このとき、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜により形成されている場合には、酸化されやすいアルミニウム膜又はアルミニウム合金膜が除去され、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。 At this time, the uppermost layer of the laminated film, when it is formed by an aluminum film or aluminum alloy film is easily oxidized aluminum film or aluminum alloy film is removed, the gate line external leading electrode and the source line external leading electrode the oxidation can be prevented of.

また、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜の上層のモリブデン膜若しくはモリブデン合金膜により、アルミニウム膜若しくはアルミニウム合金膜の表面において突起物(ヒロック)の発生が抑止される。 Further, the uppermost layer of the laminated film, if over an aluminum film or an aluminum alloy film is formed by a membrane formed by laminating a molybdenum film or a molybdenum alloy film, the upper layer of a molybdenum film of an aluminum film or an aluminum alloy film or of molybdenum alloy film, generation of protrusions on the surface of the aluminum film or an aluminum alloy film (hillocks) is suppressed.

さらに、モリブデン膜若しくはモリブデン合金膜の下層にITO膜が形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間にモリブデン膜若しくはモリブデン合金膜が介在することになるので、アルミニウム膜若しくはアルミニウム合金膜をエッチングする際に、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止され、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)が抑止される。 Further, when the ITO film is formed in the lower layer of a molybdenum film or a molybdenum alloy film, since the molybdenum film or a molybdenum alloy film between the aluminum film or an aluminum alloy film and the ITO film is the intervention, aluminum when etching the film or aluminum alloy film is suppressed to form a local cell between the aluminum film or an aluminum alloy film and the ITO film, electrical between the aluminum film or an aluminum alloy film and the ITO film corrosion (electrolytic corrosion) is prevented.

本発明のTFTアレイ基板の製造方法は、上記保護層が、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されてもよい。 Method for producing a TFT array substrate of the present invention, the protective layer has a light shielding property, the thin film transistor may be formed so as to cover the gate line and a source line.

上記の製造方法によれば、遮光性を有する保護層が、薄膜トランジスタ、ゲート線及びソース線を覆うように形成されるので、その保護層が、薄膜トランジスタ(TFT)に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。 According to the above manufacturing method, the protective layer having a light shielding property, the thin film transistor, since it is formed to cover the gate line and the source line, together with the protective layer, to block light entering the thin-film transistor (TFT), It will function as a light blocking pattern (black matrix) among the pixels. そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。 Therefore, usually, on the counter substrate arranged TFT array substrate and the counter, the black matrix is ​​not required, the manufacturing process of the counter substrate can be shortened. また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。 Further, occurrence of light leakage current in the light leakage and the TFT between pixels by bonding misalignment between the TFT array substrate and the counter substrate is suppressed.

本発明のTFTアレイ基板の製造方法は、上記第3工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して1つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させてもよい。 Method for producing a TFT array substrate of the present invention, in the third step, by etching to form a single opening in correspondence with at least one of the plurality of gate line external leading electrode and a plurality of source line external leading electrode it makes may be exposed gate line external leading electrode and a plurality of source line external leading electrode of the plurality of.

上記の製造方法によれば、複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して、一つの開口部によって露出しているので、各外部引出電極の上層及びその間には、いかなる層も存在しないことになる。 According to the manufacturing method described above, in response to at least one of the plurality of gate line external leading electrode and a plurality of source line external leading electrode, since the exposed by one opening, the upper layer and between each external lead electrodes the results in the absence of any layer. そのため、各外部引出電極と、例えば、TAB(Tape Automated Bonding)法による外部駆動回路との接続が容易になる。 Therefore, the respective lead-out electrodes, for example, to facilitate connection to the external driving circuit according to TAB (Tape Automated Bonding) method. また、各外部引出電極ごとに開口部を形成して、外部駆動回路と接続させる場合には、その開口部の底面付近の薄膜が脱落して、オーバーハングという不安定な断面構造になる恐れがある。 Further, openings are formed on each lead-out electrodes, in the case of connecting to an external driving circuit, and a thin film dropping the vicinity of the bottom surface of the opening, may become unstable sectional structure of the overhang is there. 本発明では、各外部引出電極が一つの開口部で露出しているので、オーバーハングになることはなく、安定した外部駆動回路との接続が可能になる。 In the present invention, since each lead-out electrodes are exposed in one opening, not become overhang allows connection to a reliable external drive circuit.

本発明のTFTアレイ基板の製造方法は、上記第3工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングしてもよい。 Method for producing a TFT array substrate of the present invention, in the third step, a protective film for forming the protective layer in a region outside the peripheral edge of the drain electrode, and the gate insulating film may be etched.

例えば、第2工程の第1エッチング工程でエッチングされるべき半導体膜が完全にエッチングされなかった場合、画素電極とソース線との間にその半導体膜が残留する恐れがある。 For example, if the first semiconductor layer to be etched in the etching step of the second step is not completely etched, there is a possibility that the semiconductor film remains between the pixel electrode and the source line. 上記の製造方法によれば、第3工程において、半導体膜とゲート絶縁膜とが同時にエッチングされる材料である場合には、ドレイン電極の周端よりも外側の領域の保護層を形成する保護膜及びゲート絶縁膜をエッチングする際に、ゲート絶縁膜のエッチングと同時に残留した半導体膜がエッチングされる。 According to the manufacturing method described above, in the third step, a semiconductor film and when the gate insulating film is a material to be etched at the same time, the protective film to form a protective layer of a region outside the peripheral edge of the drain electrode and a gate insulating film when etching the semiconductor film remaining at the same time as the etching of the gate insulating film is etched. そのため、画素電極とソース線との間の短絡が抑止される。 Therefore, a short circuit between the pixel electrode and the source line is suppressed.

本発明のTFTアレイ基板の製造方法は、上記保護層の最上層が感光性樹脂膜で形成され、上記第3工程で、その表面が凹凸形状に形成され上記保護膜の最上層が感光性樹脂膜で形成されてもよい。 The method of manufacturing a TFT array substrate of the present invention, the top layer of the protective layer is formed of a photosensitive resin layer, the third step, the top layer is a photosensitive resin on the surface thereof is formed in an uneven shape the protective film it may be formed of film.

上記の製造方法によれば、保護層の最上層が感光性樹脂膜で形成されているので、光量を調整して感光性樹脂を露光することにより、保護層の表面を容易に凹凸形状に形成することができる。 According to the above manufacturing method, since the uppermost protective layer is formed of a photosensitive resin film, by exposing the adjustment to the photosensitive resin to light intensity, formed easily uneven shape of the surface of the protective layer can do.

本発明のTFTアレイ基板の製造方法は、上記反射電極の表面は、上記保護層の表面の凹凸形状を反映した形状に形成されてもよい。 Method for producing a TFT array substrate of the present invention, the surface of the reflective electrode may be formed in a shape reflecting the uneven shape of the surface of the protective layer.

上記の製造方法によれば、反射電極の表面が、保護層の表面の凹凸形状を反映した形状になるので、反射電極に入射した光の反射方向を、基板面の法線方向に集約することができる。 According to the above manufacturing method, the surface of the reflective electrode, since the shape reflecting the uneven shape of the surface of the protective layer, the reflection direction of light incident on the reflective electrode, aggregating in a direction perpendicular to the substrate surface can. そのため、基板面の法線方向の光量が増加するため、実質的に反射電極の反射率が向上することになる。 Therefore, since the normal direction of the light amount of the substrate surface is increased, so that the reflectance of substantially reflective electrode is improved.

本発明のTFTアレイ基板の製造方法は、上記第3工程では、上記薄膜トランジスタを覆う保護膜を成膜して、上記ドレイン電極の周端よりも内側の保護膜をエッチングすることにより、該ドレイン電極を構成する導電膜が露出したドレイン電極露出部を形成してもよい。 Method for producing a TFT array substrate of the present invention, in the third step, by forming a protective film covering the thin film transistors, by etching the inner protective film than the peripheral end of the drain electrode, the drain electrode the conductive film may be formed drain electrode exposed portion exposed to configuration.

ここで、ドレイン電極の周端よりも外側の保護膜までエッチングする場合には、ドレイン電極の周端に導電膜を上層とする大きな段差ができて、導電膜が破壊されやすい構造となり、反射電極と透明電極との間の導通の妨げになる恐れがある。 Here, when etching to the outside of the protective film than the peripheral edge of the drain electrode, and be large step to the conductive film as an upper layer on the peripheral edge of the drain electrode, the conductive film becomes easily broken structure, the reflective electrode which may hinder the conduction between the transparent electrode. 上記の製造方法によれば、ドレイン電極の周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成するので、ドレイン電極の周端よりも外側の保護膜がエッチングされることがない。 According to the manufacturing method described above, by etching the inner protective film than the peripheral edge of the drain electrode, since the drain electrode exposed part, that the outer protective layer than the peripheral edge of the drain electrode is etched Absent. そのため、大きな段差ができず、反射電極と透明電極との間の導通が確実になる。 Therefore, can not large step, is ensured conduction between the reflective electrode and the transparent electrode.

本発明のTFTアレイ基板の製造方法は、上記第4工程では、上記ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、上記透明電極を形成してもよい。 Method for producing a TFT array substrate of the present invention, in the fourth step, by etching the inner conductive film than the peripheral edge of said drain electrode exposed portion, may be formed the transparent electrode.

上記の製造方法によれば、ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、透明電極を形成するので、透明電極と反射電極とは、その透明電極の周端で接続されることになる。 According to the manufacturing method described above, by etching the inner conductive film than the peripheral edge of the drain electrode exposed portion, so forming a transparent electrode, the transparent electrode and the reflective electrode are connected at a peripheral edge of the transparent electrode It becomes Rukoto. それとは反対に、ドレイン電極露出部の周端よりも外側の導電膜がエッチングした場合には、透明電極と反射電極との接続が出来なくなるだけでなく、透明電極と反射電極との間に隙間が生じ、その隙間周辺において、透過率及び反射率の変調が発生してしまう。 Gap between the contrary, if the outer conductive film than the peripheral edge of the drain electrode exposed portion is etched, not only can not be connected to the transparent electrode and the reflective electrode, a transparent electrode and the reflective electrode It occurs at around the gap, the modulation of the transmittance and reflectance occurs.

本発明のTFTアレイ基板の製造方法は、上記反射電極が、アルミニウム膜又はアルミニウム合金膜で形成されていてもよい。 Method for producing a TFT array substrate of the present invention, the reflective electrode may be formed of aluminum film or aluminum alloy film.

上記の製造方法によれば、アルミニウム膜又はアルミニウム合金膜は、反射率の高い材料であると共に、遮光性に優れた材料であるため、反射電極は、周囲光を効率よく反射すると共に、TFTに入射する光を確実に遮断することができる。 According to the manufacturing method described above, an aluminum film or an aluminum alloy film, with a highly reflective material because it is a material excellent in light-shielding, the reflective electrode is configured to efficiently reflect ambient light, the TFT it is possible to reliably block the incident light.

本発明のTFTアレイ基板の製造方法は、上記導電膜が、酸化インジウムと酸化スズとの化合物により形成された透明導電膜のみの単層により形成され、上記反射電極が、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により形成されていてもよい。 TFT array substrate manufacturing method of the present invention, the conductive film is formed by a single layer of only the transparent conductive film formed by a compound of indium oxide and tin oxide, the reflective electrode, the lower layer of a molybdenum film or a molybdenum and alloy film may be formed by two layers of aluminum film or aluminum alloy film of the upper layer.

上記の製造方法によれば、ITO膜により構成された透明導電膜と、反射電極を形成するアルミニウム膜又はアルミニウム合金膜との間に、反射電極を形成するモリブデン膜又はモリブデン合金膜が介在することになる。 According to the manufacturing method described above, it has been a transparent conductive film composed of ITO film, between the aluminum film or aluminum alloy film forming a reflective electrode, the molybdenum film or a molybdenum alloy film forming the reflective electrode is interposed become. そのため、アルミニウム膜又はアルミニウム合金膜をエッチングする際に、アルミニウム膜又はアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止される。 Therefore, when etching the aluminum film or an aluminum alloy film, it is prevented to form the local cell between the aluminum film or aluminum alloy film and the ITO film. これにより、アルミニウム膜又はアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)を防止できる。 Thus, electric corrosion between the aluminum film or aluminum alloy film and the ITO film (electrolytic corrosion) can be prevented.

また、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャントにより、容易にエッチングすることができるので、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Further, a molybdenum film or a molybdenum alloy film by etchant used in the etching of the aluminum film or an aluminum alloy film, because it is easy to etch, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process .

本発明のTFTアレイ基板の製造方法は、上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成され、上記第2工程では、上記複数のゲート線と交差する方向に、上記ソース電極に接続された複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されると共に、上記ゲート線及びソース線が、遮光性を有し、上記反射電極の周端が、上記ゲート線及びソース線と重なるように形成されてもよい。 Method for producing a TFT array substrate of the present invention, in the first step, the gate line external leading electrode is a plurality of gate lines and extending portions thereof connected to said gate electrodes are formed simultaneously with the gate electrode, in the second step, in a direction crossing the plurality of gate lines, a source line external leading electrode is a plurality of source lines and extended portion thereof connected to the source electrode is formed simultaneously with the source electrode together, the gate line and the source line has a light shielding property, the peripheral edge of the reflective electrode may be formed so as to overlap with the gate lines and source lines.

上記の製造方法によれば、各反射電極の間に、遮光性のゲート線及びソース線が配置されるので、反射電極間における光漏れの発生が抑止される。 According to the manufacturing method described above, during each reflective electrode, since light-shielding gate lines and source lines are arranged, the occurrence of light leakage is prevented between the reflective electrodes. また、ゲート線及びソース線が各画素間の光遮断パターン(ブラックマトリクス)として機能することにもなり、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。 It also will be the gate line and a source line serves as a light-shielding pattern (black matrix) among the pixels, typically, a counter substrate disposed TFT array substrate and the counter, the black matrix is ​​not required, a counter substrate process of production is shortened. さらに、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。 Further, occurrence of light leakage current in the light leakage and the TFT between pixels by bonding misalignment between the TFT array substrate and the counter substrate is suppressed.

本発明のTFTアレイ基板の製造方法は、上記保護層が、有機膜を含んでいてもよい。 Method for producing a TFT array substrate of the present invention, the protective layer may include an organic film.

上記の製造方法によれば、有機膜は比誘電率が低いため、反射電極の周端と、ゲート線及びソース線との重なり部分との間の保護層で構成される寄生容量を小さくできる。 According to the manufacturing method described above, the organic film has a low dielectric constant, and the peripheral edge of the reflective electrode, the parasitic capacitance formed by the protective layer between the overlapping portions of the gate lines and the source lines can be reduced.

本発明のTFTアレイ基板の製造方法は、上記ゲート電極を構成する第1金属積層膜がは、最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜と、により構成され、上記導電膜が、透明導電膜と、該透明導電膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、該モリブデン膜又はモリブデン合金膜を覆うように設けられアルミニウム膜又はアルミニウム合金膜と、により構成されると共に、上記反射電極が、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により構成され、上記第4工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させると共に、上記ソース線外部引出電極 Method for producing a TFT array substrate of the present invention, the first metal laminated film constituting the gate electrode is made and the lowermost layer of a titanium film or a titanium alloy film, an aluminum film or an aluminum alloy film, the said conductive film structure, a transparent conductive film, and a molybdenum film or a molybdenum alloy film provided so as to cover the transparent conductive film, an aluminum film or aluminum alloy film provided so as to cover the molybdenum film or a molybdenum alloy film by together they are, the reflective electrode, and the lower layer of a molybdenum film or a molybdenum alloy layer, is composed of two layers of aluminum film or aluminum alloy film of the upper layer, in the fourth step, by etching, the gate line external leading to expose the titanium film or a titanium alloy film in a portion corresponding to the electrode, the source line external leading electrode 対応する部分の上記透明導電膜を露出させてもよい。 It may be exposed above the transparent conductive film of the corresponding portion.

上記の製造方法によれば、第4工程でのエッチングにより、ゲート線外部引出電極に対応する部分の酸化されやすいアルミニウム膜又はアルミニウム合金膜と、ソース線外部引出電極に対応する部分の酸化されやすいアルミニウム膜又はアルミニウム合金膜、及びモリブデン膜又はモリブデン合金膜と、が同時に除去されるので、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。 According to the manufacturing method described above, the etching in the fourth step, and the aluminum film or aluminum alloy film easily oxidized in the portion corresponding to the gate line external leading electrode, easily oxidized in the portion corresponding to the source line external lead electrodes aluminum film or aluminum alloy film, and a molybdenum film or a molybdenum alloy film, since but is simultaneously removed, thereby preventing oxidation of the gate line external leading electrode and the source line external lead electrodes. これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 This makes it possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

本発明のTFTアレイ基板の製造方法は、透過型のTFTアレイ基板を、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で、また、半透過型のTFTアレイ基板を、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で、それぞれ製造することできる。 The method of manufacturing a TFT array substrate of the present invention, the transmission type TFT array substrate, the first step, in the second and third steps of the three times of the photolithography process, also, a semi-transmissive TFT array substrate the first step, in the second step, third step and the fourth step four times the photolithography process may be to produce, respectively. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

以下、本発明の実施形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. 以下の実施形態では、液晶表示装置を構成するTFTアレイ基板について説明する。 In the following embodiments, described TFT array substrate constituting the liquid crystal display device. 但し、本発明は、以下の実施形態に限定されるもではなく、他の構成であってもよい。 However, the present invention is not also limited to the following embodiments, it may be other configurations.

《発明の実施形態1》 "According to the first embodiment of the invention"
以下に、本発明の実施形態1に係るTFTアレイ基板20aについて説明する。 The following describes the TFT array substrate 20a according to the first embodiment of the present invention.

図1は、TFTアレイ基板20aの1画素の平面模式図であり、図2及び図3は、図1中のA−A'断面におけるTFTアレイ基板20aの製造工程を示す断面模式図である。 Figure 1 is a schematic plan view of one pixel of the TFT array substrate 20a, FIG. 2 and FIG. 3 is a cross-sectional view schematically showing a manufacturing process of the TFT array substrate 20a in A-A 'cross section of the in FIG. なお、図3(c)がTFTアレイ基板20aの断面模式図に相当する。 Incidentally, FIG. 3 (c) is a cross-sectional schematic view of a TFT array substrate 20a.

TFTアレイ基板20aは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。 TFT array substrate 20a includes a counter substrate provided so as to face, together with a liquid crystal layer provided so as to be held between them both substrates, in which a liquid crystal display device.

このTFTアレイ基板20aは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6とを備えている。 The TFT array substrate 20a includes, on an insulating substrate 1, a plurality of gate lines 2 provided so as to extend mutually parallel, a plurality of which are provided so as to extend mutually parallel in the direction perpendicular to the gate line 2 and a source line 6. そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。 Then, at each intersection of the gate line 2 and the source line 6, TFT 8 it is provided. また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極5aが設けられている。 The pixel electrode 5a constituting the pixel is provided in the display area corresponding to each TFT8 surrounded by a pair of gate lines 2 and the pair of the source line 6. さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子2d及びソース線外部引出端子6eが配設している。 Furthermore, the end of each gate line 2 and the source line 6, respectively, below gate line external lead terminal 2d and the source line external lead terminal 6e is provided.

また、本実施形態では、画素がマトリクス状に配列して、ゲート線2及びソース線6が直交したTFTアレイ基板20aを例示しているが、本発明は、例えば、画素がデルタ配列したTFTアレイ基板の場合にも適用できる。 Further, in the present embodiment, pixels are arranged in a matrix, the gate line 2 and the source lines 6 illustrates a TFT array substrate 20a orthogonal, the present invention is, for example, a TFT array in which the pixels have a delta arrangement It can also be applied in the case of a substrate. なお、後述する実施形態2〜4についても同様に適用できる。 Note that it also be applied to embodiments 2 to 4 which will be described later.

TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極6cと、半導体膜4上でソース電極6cと対峙するように設けられ画素電極5aに接続されたドレイン電極6dとにより構成されている。 TFT8 ​​includes a gate electrode 2c made of protrusions from the gate line 2 projecting laterally, a semiconductor film 4 provided via a gate insulating film 3 on the gate electrode 2c, from the source line 6 on the semiconductor film 4 a source electrode 6c formed of protrusion protruding laterally, is constituted by the drain electrode 6d connected to the pixel electrode 5a is provided so as to face the source electrode 6c on the semiconductor film 4. そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。 Then, so as to cover the TFT 8, protective layer 9 and the light-shielding layer 10 is provided. さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。 Further, the semiconductor film 4, in response to the gate electrode 2c, the channel portion 14 is provided in a region between the source electrode 6c and the drain electrode 6d.

また、本実施形態では、ゲート電極2cがゲート線2から突出したTFT8を例示しているが、本発明は、例えば、ゲート線2上にTFTのチャネル部を配置した、いわゆる、TFTオンゲート構造等の場合にも適用できる。 Further, in the present embodiment, the gate electrode 2c is illustrated TFT8 protruding from the gate line 2, the present invention is, for example, to place a channel portion of the TFT on the gate line 2, so-called, TFT on-gate structure or the like It can also be applied in the case of. なお、後述する実施形態2〜4についても同様に適用できる。 Note that it also be applied to embodiments 2 to 4 which will be described later.

対向基板は、絶縁基板上に、カラーフィルタ層、共通電極及び配向膜が順に積層された多層積層構造になっている。 Counter substrate, on an insulating substrate, a color filter layer, a common electrode and an alignment film is a multilayered laminated structure which are sequentially stacked.

カラーフィルタ層は、TFTアレイ基板20aの各画素に対応して、赤、緑及び青のうちの何れかの着色層が設けられている。 The color filter layer, corresponding to each pixel of the TFT array substrate 20a, red, any of the colored layer of green and blue are provided. なお、この着色層は、赤、緑及び青の組み合わせの他に、シアン、マゼンタ及びイエローの組み合わせであってもよい。 Incidentally, the colored layers of red, in addition to the combination of green and blue, cyan, or a combination of magenta and yellow.

液晶層は、電気光学特性を有するネマチック液晶材料等から構成されている。 The liquid crystal layer is composed of nematic liquid crystal material or the like having electro-optical properties.

次に、本発明の実施形態1に係るTFTアレイ基板20aの製造方法について、説明する。 Next, a method of manufacturing the TFT array substrate 20a according to the first embodiment of the present invention will be described.

<第1工程(ゲート電極形成工程)> <First step (gate electrode forming step)>
図2(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)及びアルミニウム膜(厚さ3000Å程度)を順に成膜し、その後、フォトリソグラフィ技術(Photo Engraving Process、以下「PEP技術」と称する)によりパターン形成して、ゲート第1金属膜2a及びゲート第2金属膜2bからなる第1金属積層膜により構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。 As shown in FIG. 2 (a), the entirety of the substrate on the glass substrate 1, by sputtering, (a thickness of about 500 Å) of titanium film and aluminum film (thickness: about 3000 Å) sequentially deposited, then photolithography technology (Photo Engraving Process, hereinafter referred to as "PEP technique") to the patterning, the gate first metal film 2a and the gate second metal film 2b made of the first metal laminated film by configured gate electrode 2c, a gate line 2, a gate line external leading electrode. これによって、基板20a1が得られる。 Thus, the substrate 20a1 is obtained. また、ゲート線2、その延設部であるゲート線外部引出電極、及びその突出部であるゲート電極2cが、同時に形成することにより、製造工程の短縮及び製造コストの低減が可能になる。 The gate line 2, the gate line external leading electrode that is extended portion, and the gate electrode 2c which is a protrusion, by forming simultaneously, it is possible to shorten and reduce the manufacturing cost of the manufacturing process.

ここで、ゲート電極2cを形成する第1金属積層膜は、低抵抗材料であるアルミニウム膜又はアルミニウム合金膜を含んでいるので、ゲート線2の配線抵抗を低下させることができる。 Here, the first metal laminated film forming the gate electrode 2c is because it contains an aluminum film or an aluminum alloy film is a low-resistance material, it is possible to reduce the wiring resistance of the gate line 2.

また、アルミニウム膜により構成されたゲート第2金属膜2bの上に、モリブデン膜又はモリブデン合金膜をさらに成膜してもよい。 Further, on the gate, which is made of aluminum film second metal film 2b, it may be further deposited molybdenum film or a molybdenum alloy film. この構成によれば、アルミニウム膜の上層のモリブデン膜又はモリブデン合金膜により、アルミニウム膜の表面に発生する突起物(ヒロック)を抑制することができる。 According to this configuration, a molybdenum film or a molybdenum alloy film of the upper aluminum film, projections generated on the surface of the aluminum film (hillocks) can be suppressed. そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生が低減される。 Therefore, for example, occurrence of interlayer leakage caused by the hillock through the insulating film can be reduced. ここで、ヒロックとは、熱プロセスやプラズマプロセス等の熱履歴により、アルミニウム膜の表面に発生する突起物のことである。 Here, hillock and is by thermal history such as thermal process or a plasma process, is that the projections generated on the surface of the aluminum film. そして、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャント、例えば、硝酸、リン酸及び酢酸の混合液により、容易にエッチングされるので、後述するアルミニウム膜のエッチングにより同時に除去され、別途エッチング工程を設ける必要がない。 Then, a molybdenum film or a molybdenum alloy film, the etchant used for etching the aluminum film or an aluminum alloy film, for example, nitric acid, a mixed liquid of phosphoric acid and acetic acid, easily since it is etched by the etching of the aluminum film to be described later are removed at the same time, there is no need to provide a separate etching process.

<第2工程/積層体形成工程> <Second Step / stack forming step>
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)、アモルファスシリコン膜(厚さ1500Å程度)及びリン等の不純物ドープされたアモルファスシリコン膜(厚さ500Å程度)を、順に成膜する。 First, the gate electrode 2c, the gate line 2, the entire gate line external leading substrate electrodes are formed 20a1, by a plasma CVD method, (a thickness of about 4000 Å) silicon nitride film, amorphous silicon film (having a thickness of about 1500 Å) and phosphorus impurity doped amorphous silicon film and the like (the thickness of about 500 Å), sequentially formed.

次いで、その基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)膜(厚さ1000Å程度)、モリブデン膜(厚さ1000Å程度)及びアルミニウム膜(厚さ1000Å程度)を、順に成膜する。 Then, the entire substrate by sputtering, ITO (Indium Tin Oxide) film (thickness: about 1000 Å), a molybdenum film (with a thickness of about 1000 Å) and an aluminum film (thickness of about 1000 Å), sequentially formed.

ここで、アルミニウム膜とITO膜との間にモリブデン膜が介在しているので、後工程でアルミニウム膜をエッチングする際に、アルミニウム膜とITO膜との間で局部電池を形成することが抑止される。 Since molybdenum film between the aluminum film and the ITO film is interposed, when etching the aluminum film in a later step, it is suppressed that forming the local cell between the aluminum film and the ITO film that. これにより、アルミニウム膜とITO膜との間の電気的な腐食(電蝕)を防止できる。 Thus, electric corrosion between the aluminum film and the ITO film (electrolytic corrosion) can be prevented.

このようにして、下層から順に、ゲート絶縁膜3、第1半導体膜4a、第2半導体膜4b、透明導電膜5、並びに、ソース第1金属膜6a及びソース第2金属膜6bからなる第2金属積層膜により構成された積層体が形成する。 Thus, in this order from the lower, gate insulating film 3, the first semiconductor film 4a, a second semiconductor layer 4b, the transparent conductive film 5, and the second consisting of a source first metal film 6a and the source second metal film 6b laminate which is composed of a metal laminated film is formed. ここで、半導体膜4は、第1半導体膜4a及び第2半導体膜4bの2層により構成され、導電膜は、透明導電膜5、ソース第1金属膜6a及びソース第2金属膜6bの3層により構成される。 Here, the semiconductor film 4 is constituted by two layers of the first semiconductor layer 4a and the second semiconductor film 4b, the conductive film, the transparent conductive film 5, 3 of the source first metal film 6a and the source second metal film 6b constituted by the layer. 透明導電膜5は、特に、ITOに限定されるものではなく、IZO(Indium Zinc Oxide)、酸化亜鉛、酸化スズ等、所望の抵抗値が得られるものであればよい。 The transparent conductive film 5, in particular, is not limited to ITO, IZO (Indium Zinc Oxide), zinc oxide, tin oxide or the like, as long as a desired resistance value is obtained.

また、本実施形態では、ソース第1金属膜6aとして、モリブデン膜を例示しているが、これに限定されるものではなく、チタン膜、クロム膜及びモリブデン合金膜のような合金膜等であってもよい。 Further, in the present embodiment, as a source first metal film 6a, it is exemplified a molybdenum film, is not limited to this, a titanium film, an alloy film such as chromium film and molybdenum alloy film it may be. さらに、ソース第2金属膜6bとして、アルミニウム膜を例示しているが、これに限定されるものではなく、アルミニウム合金膜等であってもよい。 Furthermore, as the source second metal film 6b, it is exemplified aluminum film, is not limited thereto and may be an aluminum alloy film.

<第2工程/レジストパターン形成工程1> <Second Step / resist pattern forming step 1>
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。 First, the entire substrate, by applying a resist composed of a photosensitive resin, to form a resist layer.

次いで、基板全体に形成されたレジスト層に、スリットマスク等を用いて露光量を調整し、図2(b)に示すような複数の膜厚を有する第1レジストパターン7aを形成する。 Then, the resist layer formed on the entire substrate, to adjust the exposure amount by using a slit mask or the like, to form a first resist pattern 7a having the plurality of film thickness as shown in FIG. 2 (b). ここで、第1レジストパターン7aは、チャネル部14、ソース線6、ソース電極6c及びドレイン電極6dとなる部分以外の領域の上方位置に導電膜(ソース第2金属膜6b)を露出させる第1開口部7cと、ゲート電極2cの上方位置に、具体的にはチャネル部14となる上方位置に所定厚さの底部を有する第2開口部7dと、を備えている。 Here, the first resist pattern 7a, the channel part 14, the first to expose the conductive film (the source second metal film 6b) to the source line 6, above the region other than the portion to be the source electrode 6c and the drain electrode 6d an opening 7c, a position above the gate electrode 2c, and specifically includes a second opening 7d having a bottom of a predetermined thickness on the upper position to be a channel portion 14, a. そして、第2開口部7dのレジスト層の膜厚とその他の部分のレジスト層の膜厚との比は、後工程のエッチング条件やアッシング条件等によって最適な値は異なるが、例えば、第2開口部7dのレジスト層の膜厚が、15000〜20000Å程度であり、その他の部分の膜厚が、40000Å程度である。 Then, the ratio of the thickness of the resist layer thickness and other portions of the resist layer of the second opening 7d, the optimum value by an etching conditions and the ashing conditions of post-process are different, for example, the second opening the film thickness of the resist layer parts 7d is, is about 15000~20000A, the thickness of the other portions is about 40000 Å. これによって、基板20a2が得られる。 Thus, the substrate 20a2 is obtained.

<第2工程/第1エッチング工程> <Second Step / first etching step>
図2(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上のソース第2金属膜6b、ソース第1金属膜6a及び透明導電膜5をこの順にウエットエッチングによりエッチングして、続いて、第2半導体膜4b及び第1半導体膜4aをこの順にドライエッチングによりエッチングして、ソースドレイン形成部6fを形成する。 As shown in FIG. 2 (c), the first resist pattern 7a as a mask, the source second metal film 6b on the substrate 20a2, the first metal film 6a and the transparent conductive film 5 source is etched by wet etching in this order followed, it is etched by dry etching the second semiconductor layer 4b and the first semiconductor film 4a in this order, to form a source drain formation section 6f. これによって、基板20a3が得られる。 Thus, the substrate 20a3 is obtained.

<第2工程/レジストパターン形成工程2> <Second Step / resist pattern forming step 2>
図3(a)に示すように、基板20a3上の第1レジストパターン7a全体をアッシングする。 As shown in FIG. 3 (a), ashing the whole first resist pattern 7a on the substrate 20a3. これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、導電膜(ソース第2金属膜6b)が露出した第2レジストパターン7bを形成する。 Thus, the thickness of the first resist pattern 7a thinned in whole, the bottom of the second opening portion 7d is removed to form a second resist pattern 7b the conductive film (the source second metal film 6b) is exposed. これによって、基板20a4が得られる。 Thus, the substrate 20a4 is obtained.

<第2工程/第2エッチング工程> <Second Step / second etching step>
まず、第2レジストパターン7bをマスクとして、基板20a4上の透明導電膜5、ソース第1金属膜6a及びソース第2金属膜6b(ソースドレイン形成部6f)をウエットエッチングによりエッチングして、ソース電極6c、ドレイン電極6d'、ソース線6及びソース線外部引出電極を形成する。 First, a second resist pattern 7b as a mask, to etch the transparent conductive film 5 on the substrate 20a4, a source first metal film 6a and the source second metal film 6b (source drain formation section 6f) by wet etching, the source electrode 6c, the drain electrode 6d ', to form the source line 6 and the source line external lead electrodes. また、ソース線6、その延設部であるソース線外部引出電極、及びその突出部であるソース電極が、同時に形成されることにより、製造工程の短縮及び製造コストの低減が可能になる。 The source line 6, the source line external lead electrodes that are extended portion, and the source electrode thereof is protruded portion, by being formed simultaneously, it is possible to shorten and reduce the manufacturing cost of the manufacturing process.

次いで、同じく第2レジストパターン7bをマスクとして、第2半導体膜4bをドライエッチングによりエッチングして、チャネル部を形成してTFT8を形成する。 Then, the same mask of the second resist pattern 7b, the second semiconductor film 4b is etched by dry etching to form a TFT8 to form a channel portion.

次いで、基板上の第2レジストパターン7bを除去する。 Then, to remove the second resist pattern 7b on the substrate. これによって、図3(b)に示すような基板20a5が得られる。 Thus, a substrate 20a5 as shown in FIG. 3 (b) is obtained.

<第3工程(保護層・画素電極形成工程)> <Third Step (protective layer-pixel electrode forming step)>
前もって、カーボンが分散された感光性樹脂の樹脂膜を、PET(ポリエチレンテレフタレート)フィルム等のカバーフィルムで挟持させたOD値3.0、膜厚2.5μmの遮光性のドライフィルムを準備する。 Beforehand, carbon resin film of the dispersed photosensitive resin, PET (polyethylene terephthalate) film OD values ​​were sandwiched with a cover film such as 3.0, to prepare a light-blocking dry film thickness 2.5 [mu] m.

ここで、OD値とは、遮光膜の光の遮蔽程度を示す値で、透過濃度を示す。 Here, the OD value, a value indicating the degree of shielding of the light shielding film, shows a transmission density. 入射光の強さをI、遮光膜を透過した後の透過光の強さをI'としたとき、OD値は、OD値=−log(I'/I)で示される。 'When the, OD values, OD value = -log (I' the intensity of the incident light I, the intensity of transmitted light transmitted through the light-shielding film I represented by / I). 通常、400〜700nmの可視光領域での透過濃度を示し、OD値が大きい物質ほど透過率は低い。 Usually exhibit transmission density in the visible light region of 400 to 700 nm, the transmittance higher OD value is larger material is low.

まず、基板20a5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。 First, the entire substrate 20a5, by the plasma CVD method, by forming a silicon nitride film (thickness of about 2000 Å), forming a protective film.

次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。 Then, after peeling off one side of the cover film of the prepared dry film was, while pressing the surface of the person peeling off the cover film to the substrate, attaching a dry film, is peeled off the other cover film. これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。 Thus, the resin film of the photosensitive resin carbon is dispersed, is transferred onto the substrate, the light shielding film is formed. この工程は、一般にドライフィルムを加熱しながら実行される、いわゆる熱転写工程であり、この樹脂膜を基板に転写する方法をドライフィルムラミネート法という。 This step is generally executed while heating the dry film, a so-called thermal transfer process, a method of transferring the resin film on the substrate that a dry film lamination method.

ここで、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であってもよい。 Here, the light shielding film is not that the carbon limited to the resin film of the dispersed photosensitive resin, such as a pigment dispersion type black resist, a desired OD value, tapered, a material obtained dielectric constant it may be. また、本実施形態では、保護膜の上層に遮光膜がある構成を例示したが、その反対に、保護膜の下層に遮光膜がある構成であってもよい。 Further, in the present embodiment has illustrated a configuration in which there is an upper light-shielding film of the protective film, on the contrary, may be configured to have the light-shielding film in the lower layer of the protective film.

このように、保護膜の上層又は下層に遮光膜を形成することにより、後工程のフォトリソグラフィ工程にて、保護層9と一緒に、遮光層10をパターン形成することが可能になる。 Thus, by forming the light shielding film in the upper layer or the lower layer of the protective film, in a photolithography process in a subsequent step, together with the protective layer 9, made of light-shielding layer 10 can be patterned. これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層10を形成することができる。 Thus, without increasing the number of photolithography process, it is possible to form the light shielding layer 10.

また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。 Further, the protective film is not a two-layer structure of a light-shielding film may be a single-layer structure of a black photoresist having a light shielding property. この場合には、上記遮光膜を省略することができ、遮光膜を形成する工程を設ける必要がなくなる。 In this case, it is possible to omit the light-shielding film, it is not necessary to provide a step of forming a light shielding film. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。 Then, the light-shielding film formed on the entire substrate, using a photomask, exposure, development, was post-baked to form a light shielding layer 10.

次いで、遮光層10をマスクとして、保護膜及び導電膜(ソース第1金属膜6a及びソース第2金属膜6b)をエッチングして、透明導電膜5の一部を露出させ、TFT8を覆う保護層9及び画素電極5aを形成する。 Then, the light shielding layer 10 as a mask, the protective film and the conductive film (the source first metal film 6a and the source second metal film 6b) is etched to expose part of the transparent conductive film 5, the protective layer covering the TFT8 9 and forming a pixel electrode 5a. ここでは、ドレイン電極6dの周端よりも内側の導電膜に対してエッチングを行うので、光透過性の画素電極5aの周囲は、遮光性の導電膜により構成されたドレイン電極6dによって、遮光されることになる。 Here, since the etching of the inner conductive film than the peripheral edge of the drain electrode 6d, ambient light transmissive pixel electrode 5a is the drain electrode 6d constituted by light-shielding conductive film, it is blocked It becomes Rukoto. これにより、画素電極5a間の光漏れが抑止され、図3(c)に示すようなTFTアレイ基板20aが得られる。 This will suppress light leakage between the pixel electrodes 5a are, the TFT array substrate 20a as shown in FIG. 3 (c) is obtained.

また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。 The protective layer 9 and the light-shielding layer 10 not only TFT 8, is formed to cover the gate line 2 and the source line 6. これにより、遮光性を有する保護層9及び遮光層10が、TFT8に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。 Thus, the protective layer 9 and the light-shielding layer 10 having a light shielding property, while blocking the light incident on the TFT 8, will function as a light blocking pattern (black matrix) among the pixels. そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。 Therefore, usually, on the counter substrate arranged TFT array substrate and the counter, the black matrix is ​​not required, the manufacturing process of the counter substrate can be shortened. また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。 Further, occurrence of light leakage current in the light leakage and the TFT between pixels by bonding misalignment between the TFT array substrate and the counter substrate is suppressed.

本実施形態では、第3工程においてドレイン電極6dの周端よりも内側の導電膜をエッチングする方法を例示したが、ドレイン電極6dの周端よりも外側の領域の保護膜及びゲート絶縁膜をエッチングしてもよい。 In the present embodiment has exemplified a method of etching an inner conductive film than the peripheral edge of the drain electrode 6d in the third step, etching the protective film and the gate insulating film of a region outside the peripheral edge of the drain electrode 6d it may be.

具体的には、例えば、第2工程の第1エッチング工程でエッチングされるべき半導体膜4が完全にエッチングされなかった場合、画素電極5aとソース線6との間にその半導体膜4が残留する恐れがある。 Specifically, for example, the semiconductor film 4 is left between the case, the pixel electrode 5a and the source line 6 where the semiconductor film 4 to be etched in a first etching step of the second step is not completely etched there is a risk. しかしながら、第3工程において、ドレイン電極の周端よりも外側の領域の導電膜及びゲート絶縁膜3をエッチングする際に、ゲート絶縁膜3のエッチングと同時に残留した半導体膜4がエッチングされる。 However, in the third step, when etching the conductive film and the gate insulating film 3 of a region outside the peripheral edge of the drain electrode, the semiconductor film 4 remaining at the same time as the etching of the gate insulating film 3 is etched. そのため、画素電極5aとソース線6との間の短絡が抑止される。 Therefore, a short circuit between the pixel electrode 5a and the source line 6 is suppressed. なお、後述する実施形態2〜4についても同様に適用できる。 Note that it also be applied to embodiments 2 to 4 which will be described later.

次に、ゲート線外部引出電極2d及びソース線外部引出電極6eについて、より詳細に説明する。 Next, the gate line external leading electrode 2d and the source line external leading electrode 6e, will be explained in more detail.

図4(a)は、複数のゲート線外部引出端子2dが配設されたTFTアレイ基板20aの端部の平面模式図であり、図4(b)は、図4(a)中のB−B'断面における断面模式図である。 4 (a) is a schematic plan view of an end portion of the TFT array substrate 20a in which a plurality of gate line external lead terminal 2d is disposed, FIG. 4 (b), in FIGS. 4 (a) B- B 'is a cross-sectional schematic view in cross-section. そして、図5(a)は、複数のソース線外部引出端子6eが配設されたTFTアレイ基板20aの端部の平面模式図であり、図5(b)は、図5(a)中のC−C'断面における断面模式図である。 Then, FIG. 5 (a) is a schematic plan view of an end portion of the TFT array substrate 20a in which a plurality of source line external lead terminal 6e is disposed, FIG. 5 (b) in FIG. 5 (a) it is a schematic cross-sectional view of C-C 'cross section.

まず、上記保護層9及び画素電極5aを形成する前の段階では、ゲート線外部引出電極2f及びソース線外部引出電極6gの上には、図17(a)及び図19(a)に示すように、保護膜(保護層9)及び遮光膜(遮光層10)が成膜されている。 First, before the step of forming the protective layer 9 and the pixel electrodes 5a, on the gate line external leading electrode 2f and the source line external lead electrodes 6g is as shown in FIG. 17 (a) and FIG. 19 (a) a protective film (protective layer 9) and the light-shielding film (light-shielding layer 10) is deposited.

そして、保護層9及び画素電極5aの形成と同時に、ゲート線外部引出電極2d上に積層されたゲート絶縁膜3、保護膜及び遮光膜を、ソース線外部引出電極6e上に積層された保護膜及び遮光膜を、それぞれ除去することにより、図17(b)及び図19(b)に示すように、ゲート線外部引出電極及2f及びソース線外部引出電極6gが露出する。 Then, simultaneously with the formation of the protective layer 9 and the pixel electrodes 5a, protective film gate insulating film 3 laminated on the gate line external leading electrode 2d, a protective film and a light shielding film, laminated on the source line external leading electrode 6e and a light shielding film, by removing each, as shown in FIG. 17 (b) and FIG. 19 (b), the gate line external leading electrode 及 2f and the source line external lead electrodes 6g is exposed.

また、本実施形態では、ゲート線外部引出電極2fを構成しその最上層であるゲート第2金属膜2b、及びソース線外部引出電極6eを構成しその最上層であるソース第2金属膜6bが、それぞれアルミニウム膜であるので、ゲート線外部引出電極2f及びソース線外部引出電極6gが露出すると同時に、図17(c)及び図19(c)に示すように、それぞれのゲート第2金属膜2b、ソース第1金属膜6a及びソース第2金属膜6bがエッチングされ、ゲート第1金属膜2aが露出したゲート線外部引出端子2dが、透明導電膜5が露出したソース線外部引出端子6eが、それぞれ形成される。 Further, in the present embodiment, it is the uppermost layer constitutes a gate line external leading electrode 2f gate second metal layer 2b, and a source second metal film 6b is the uppermost layer constitutes a source line external leading electrode 6e is since each is an aluminum film, and at the same time the gate line external leading electrode 2f and the source line external lead electrodes 6g is exposed, as shown in FIG. 17 (c) and FIG. 19 (c), the respective gates second metal film 2b source first metal film 6a and the source second metal film 6b is etched, the gate first metal film 2a is a gate line external lead terminal 2d was exposed, the source line external lead terminal 6e of the transparent conductive film 5 was exposed, They are formed. これにより、外部引出電極の部分において、酸化されやすいアルミニウム膜を除去することができ、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。 This prevents the portion of the external lead electrodes, it can be removed easily oxidized aluminum film, oxidation of the gate line external leading electrode and the source line external lead electrodes.

そして、ゲート第2金属膜2b及びソース第2金属膜6bを構成するアルミニウム膜(アルミニウム合金膜)を、アルミニウム膜(アルミニウム合金膜)上にモリブデン膜(モリブデン合金膜)を積層してなる膜としてもよい。 Then, the aluminum film constituting the gate second metal film 2b and the source second metal film 6b (aluminum alloy film), as the aluminum film (aluminum alloy film) formed by laminating a molybdenum film (molybdenum alloy film) on the membrane it may be.

この場合には、アルミニウム膜(アルミニウム合金膜)の上層のモリブデン膜(モリブデン合金膜)により、アルミニウム膜(アルミニウム合金膜)の表面において突起物(ヒロック)の発生が抑止される。 In this case, the upper layer of the molybdenum film of an aluminum film (aluminum alloy film) (a molybdenum alloy film), generation of protrusions on the surface of the aluminum film (aluminum alloy film) (hillocks) is suppressed.

さらに、上記モリブデン膜(モリブデン合金膜)の下層にITO膜が形成されている場合には、アルミニウム膜(アルミニウム合金膜)とITO膜との間にモリブデン膜(モリブデン合金膜)が介在することになるので、アルミニウム膜(アルミニウム合金膜)をエッチングする際に、アルミニウム膜(アルミニウム合金膜)とITO膜との間で局部電池を形成することが抑止され、アルミニウム膜(アルミニウム合金膜)とITO膜との間の電気的な腐食(電蝕)が抑止される。 Further, when the ITO film is formed on the lower layer of the molybdenum film (molybdenum alloy film) may be an aluminum film molybdenum film (molybdenum alloy film) between the (aluminum alloy film) and ITO film is interposed It becomes so, when etching the aluminum film (aluminum alloy film), it is suppressed to form a local cell between the aluminum film (aluminum alloy film) and ITO film, an aluminum film (aluminum alloy film) and ITO film electrical corrosion between (galvanic corrosion) is prevented.

ここで、ソース線外部引出電極6gにおいては、ソース第1金属膜6aがモリブデン膜であるので、硝酸、リン酸及び酢酸の混合液をエッチャントとしたウエットエッチングにより、ソース第1金属膜6aもソース第2金属膜6b(アルミニウム膜)と同時にエッチングされる。 Here, the source line external leading electrode 6g, since the source first metal film 6a is a molybdenum film, nitric acid, by wet etching using an etchant a mixed solution of phosphoric acid and acetic acid, source also source first metal film 6a the second metal film 6b is (aluminum film) at the same time as etching.

また、ゲート線外部引出端子2d(ゲート線外部引出電極2f)及びソース線外部引出端子6e(ソース線外部引出電極6g)は、それぞれ一つの開口部によって露出しているので、ゲート線外部引出端子2d及びソース線外部引出端子6eの上層及びその間には、図17(c)及び図19(c)に示すように、いかなる薄膜材料も存在しないことになり、後述のオーバーハングとはならない。 The gate line external lead terminals 2d (gate line external leading electrode 2f) and the source line external lead terminals 6e (source line lead-out electrodes 6 g), since exposed by the respective one of the openings, the gate line external lead terminals upper and during the 2d and the source line external lead terminals 6e, as shown in FIG. 17 (c) and FIG. 19 (c), the well will be the absence of any thin film material, not an overhang below. そのため、例えば、TAB(Tape Automated Bonding)法によって、ゲート線外部引出端子2d及びソース線外部引出端子6eに、各外部駆動回路を接続が容易で且つ安定したものになる。 Therefore, for example, by TAB (Tape Automated Bonding) method, the gate line external leading terminal 2d and the source line external lead terminals 6e, becomes what is was and stable easily connected to the external driving circuit.

これとは反対に、各外部引出電極ごとに、コンタクトホールを形成して、外部駆動回路との接続を図る場合には、図18(c)及び図20(c)に示すように、コンタクトホールの底部において、ゲート第2金属膜2b、ソース第1金属膜6a及びソース第2金属膜6bがウエットエッチングによって等方的にエッチングされることにより、オーバーハングと呼ばれる、下層に薄膜が存在しなく膜剥がれが生じ易い不安定な断面構造が形成されるため、外部引出電極(端子)と外部駆動回路との接続が不安定になる。 To the contrary, for each external lead electrodes, to form a contact hole, when achieving the connection between the external drive circuit, as shown in FIG. 18 (c) and FIG. 20 (c), the contact hole in the bottom, by the gate second metal film 2b, the source first metal film 6a and the source second metal film 6b is isotropically etched by wet etching, called overhang rather thin film exist in the lower layer because easily unstable sectional structure film peeling occurs is formed, connection between the lead-out electrodes (terminals) and the external driving circuit becomes unstable. なお、図18及び図20に示す各工程は、それぞれ図17及び図19に示した各工程に対応する。 Each step shown in FIG. 18 and FIG. 20 correspond to the respective steps shown in FIGS 17 and 19.

本実施形態では、ゲート線2、ゲート電極2c及びゲート線外部引出電極2fを構成する第1金属積層膜の下層のゲート第1金属膜2aとして、チタン膜を例示しているが、これに限定されるものではなく、クロム膜、モリブデン膜等であってもよい。 In the present embodiment, the gate line 2, a lower layer of the gate first metal film 2a of the first metal laminated film constituting the gate electrode 2c and the gate line external leading electrode 2f, is exemplified a titanium film, limited to the invention is not, chromium film, or may be a molybdenum film.

しかしながら、具体的に、第1金属積層膜の下層のゲート第1金属膜2aとしてチタン膜を、その上層のゲート第2金属膜2bとしてアルミニウム膜又はアルミニウム合金膜を、それぞれ用いた場合には、ドライエッチングにより、ゲート線2、ゲート電極2c及びゲート線外部引出電極2fを容易にパターン形成できる。 However, specifically, in the case where a titanium film as the lower layer of the gate first metal film 2a of the first metal laminated film, an aluminum film or an aluminum alloy film as the gate second metal film 2b of the upper layer, was used respectively, by dry etching, the gate line 2, the gate electrode 2c and the gate line external leading electrode 2f can be easily patterned. そして、ゲート線外部引出端子2dを形成する際には、ウエットエッチングを行うことにより、ゲート第1金属膜2aであるチタン膜のみを残して選択的にエッチングして、ゲート第2金属膜2bであるアルミニウム膜又はアルミニウム合金膜の対応部分を除去することができる。 Then, when forming the gate line external lead terminal 2d is etched by wet etching is selectively etched to leave only the titanium film is the gate first metal film 2a, the gate second metal film 2b it can be removed corresponding portion of a aluminum film or aluminum alloy film.

上記のように、ゲート第1金属膜2aをチタン膜により形成すれば、チタン膜がアルミニウム膜又はアルミニウム合金膜と比べて、酸化されにくいことから、チタン膜により構成されたゲート外部引出端子2dと外部駆動回路とのTAB法による電気的接続が確実になり、その信頼性も向上できる。 As described above, by forming the gate first metal film 2a of titanium film, compared titanium film and an aluminum film or an aluminum alloy film, since it is not easily oxidized, and a gate lead-out terminal 2d constituted by a titanium film electrical connection by a TAB method with the external drive circuit is ensured, thereby improving also its reliability.

ここで、TAB法とは、ポリイミド樹脂をベースとするテープ状のフイルムに形成された銅箔のリード配線パターンを利用して、例えば、導電体同士を電気的に接続するものである。 Here, the TAB method, by using the lead wiring pattern of copper foil formed on the tape-like film of the polyimide resin-based, for example, is to electrically connect the conductors to each other.

また、ゲート第2金属膜2bを、アルミニウム膜又はアルミニウム合金膜により形成することにより、配線抵抗を下げるという効果が得られるとともに、上記ウエットエッチングにより容易にチタン膜のみを残すという選択的なエッチングを確実に行うことができる。 Also, the gate the second metal film 2b, by forming an aluminum film or an aluminum alloy film, together with the effect is obtained that lowering the wiring resistance, the selective etching of easily leaving only the titanium film by the wet etching it can be reliably performed.

以上のように、本発明の製造方法によれば、透過型のTFTアレイ基板20aを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子2d及びソース線外部引出端子6eの形成を含めて、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。 As described above, according to the manufacturing method of the present invention, the transmission of the TFT array substrate 20a, the light blocking layer 10 covering the TFT 8, the black matrix and the gate line external leading terminal 2d and the source line external lead terminals 6e between pixels including formation, can be prepared in a first step, the second and third steps a total of three times of the photolithography process. そのため、透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, shortening and reduce the manufacturing cost of the transmission type of the TFT array substrate manufacturing process becomes possible.

《発明の実施形態2》 "According to the second embodiment of the invention"
以下に、本発明の実施形態2に係るTFTアレイ基板20bについて説明する。 The following describes a TFT array substrate 20b according to Embodiment 2 of the present invention.

図6及び図7は、図2及び図3に対応するTFTアレイ基板20bの製造工程を示す断面模式図である。 6 and 7 are schematic sectional views showing a manufacturing process of the TFT array substrate 20b corresponding to FIGS. なお、図7(c)がTFTアレイ基板20bの断面模式図に相当する。 Incidentally, and FIG. 7 (c) is a cross-sectional schematic view of the TFT array substrate 20b.

TFTアレイ基板20bは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。 TFT array substrate 20b includes a counter substrate provided so as to face, together with a liquid crystal layer provided so as to be held between them both substrates, in which a liquid crystal display device.

このTFTアレイ基板20bは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。 The TFT array substrate 20b is on an insulating substrate 1, a plurality of gate lines 2 provided so as to extend mutually parallel, a plurality of which are provided so as to extend mutually parallel in the direction perpendicular to the gate line 2 It is provided with a source line 6, the. そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。 Then, at each intersection of the gate line 2 and the source line 6, TFT 8 it is provided. また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極5aが設けられている。 The pixel electrode 5a constituting the pixel is provided in the display area corresponding to each TFT8 surrounded by a pair of gate lines 2 and the pair of the source line 6. さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出電極2d及びソース線外部引出電極6eが配設している。 Furthermore, the end of each gate line 2 and the source line 6, respectively, below gate line external leading electrode 2d and the source line external leading electrode 6e is disposed.

TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体層4と、半導体層4上にソース線6から側方に突出した突出部からなるソース電極5bと、半導体層4上でソース電極5bと対峙するように設けられ画素電極5aに接続されたドレイン電極6dとにより構成されている。 TFT8 ​​includes a gate electrode 2c made of protrusions from the gate line 2 projecting laterally, a semiconductor layer 4 provided via the gate insulating film 3 on the gate electrode 2c, from the source line 6 on the semiconductor layer 4 a source electrode 5b made of protrusion protruding laterally, is constituted by the drain electrode 6d connected to the pixel electrode 5a is provided so as to face the source electrode 5b on the semiconductor layer 4. そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。 Then, so as to cover the TFT 8, protective layer 9 and the light-shielding layer 10 is provided. さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。 Further, the semiconductor film 4, in response to the gate electrode 2c, the channel portion 14 is provided in a region between the source electrode 6c and the drain electrode 6d.

対向基板及び液晶層については、実施形態1と同様であるので、その説明を省略する。 Since the opposing substrate and a liquid crystal layer is the same as in the first embodiment, description thereof is omitted.

次に、本発明の実施形態2に係るTFTアレイ基板20bの製造方法について、説明する。 Next, a method of manufacturing the TFT array substrate 20b according to Embodiment 2 of the present invention will be described.

<第1工程(ゲート電極形成工程)> <First step (gate electrode forming step)>
図6(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)、アルミニウム膜(厚さ3000Å程度)及び窒化チタン膜(厚さ1000Å程度)を順に成膜し、その後、PEP技術によりパターン形成して、ゲート第1金属膜2a、ゲート第2金属膜2b及びゲート第3金属膜2eからなる第1金属積層膜で構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。 As shown in FIG. 6 (a), the entirety of the substrate on the glass substrate 1, by sputtering, (a thickness of about 500 Å) of titanium film, an aluminum film (thickness: about 3000 Å) and a titanium nitride film (thickness: about 1000 Å) were sequentially formed, then, it is patterned by the PEP technique, gate first metal film 2a, gate second metal film 2b and the gate third metal film 2e first metal laminated film gate electrode 2c made up of consisting of , the gate line 2, a gate line external leading electrode. これによって、基板20b1が得られる。 Thus, the substrate 20b1 are obtained.

ここで、ゲート第1金属膜2aとして用いられる金属膜は、特に、限定されないが、例えば、チタン膜、クロム膜、モリブデン膜等が挙げられる。 Here, the metal film used as a gate first metal film 2a is particularly, but not limited to, for example, a titanium film, a chromium film, a molybdenum film, and the like. また、ゲート第2金属膜2bとして用いられる金属膜は、特に限定されないが、例えば、アルミニウム膜、タンタル膜、チタン膜等が挙げられる。 The metal film used as the gate second metal film 2b is not particularly limited, for example, an aluminum film, a tantalum film, a titanium film, and the like. これら例示した金属のうち、特に、アルミニウム膜が好ましい。 Of these exemplified metals, in particular, the aluminum film is preferred. さらに、ゲート第3金属膜2eとして用いられる金属膜は、特に限定されないが、例えば、チタン膜、窒化チタン膜等が挙げられる。 Further, a metal film used as a gate third metal film 2e is not particularly limited, for example, a titanium film, a titanium nitride film, and the like. なお、これら金属膜の選択理由については、後で説明する。 Note that the selection reasons for these metal films, will be described later.

<第2工程/積層体形成工程> <Second Step / stack forming step>
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)を成膜する。 First, the gate electrode 2c, the gate line 2, the entire gate line external leading substrate electrodes are formed 20a1, by a plasma CVD method, forming a silicon nitride film (thickness of about 4000 Å).

次いで、窒化シリコン膜が成膜された基板全体に、パルスレーザー堆積CVD法により、酸化亜鉛膜(厚さ1500Å程度)を成膜する。 Then, the entire substrate on which a silicon nitride film is deposited by pulsed laser deposition CVD method, forming the zinc oxide film (having a thickness of about 1500 Å).

次いで、酸化亜鉛膜が成膜された基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)膜(厚さ1000Å程度)を成膜する。 Then, the entire substrate on which the zinc oxide film is formed by sputtering, depositing an ITO (Indium Tin Oxide) film (thickness: about 1000 Å).

これによって、下層から順に、ゲート絶縁膜3、半導体膜4及び透明導電膜5により構成された積層体が形成する。 Thus, in order from the lower layer, the gate insulating film 3, the laminate constituted by the semiconductor film 4 and the transparent conductive film 5 is formed. ここで、半導体膜4は、酸化亜鉛膜により構成され、導電膜は、透明導電膜5のみにより構成されている。 Here, the semiconductor film 4 is formed of a zinc oxide film, the conductive film is composed of only the transparent conductive film 5.

半導体膜4は、例示した酸化亜鉛膜の他に、酸化マグネシウム亜鉛膜、酸化カドミウム亜鉛膜、酸化カドミウム膜等のように、同じ厚さのアモルファスシリコンよりも光透過率の高い材料であってもよい。 The semiconductor film 4, in addition to the exemplified zinc oxide film, magnesium zinc oxide film, cadmium oxide zinc film, as such cadmium oxide film, even a material having a high light transmittance than the amorphous silicon of the same thickness good.

また、半導体膜4は、所望の移動度及びon/off比(ゲートの電圧でドレイン電流のスイッチを行う際の、on状態の電流とoff状態のリーク電流との比)を得るために、透明性を失われない程度で、リン等の不純物をドープしてもよい。 Further, the semiconductor film 4, in order to obtain the desired mobility and on / off ratio (the time of performing the switching of the drain current at a gate voltage, the ratio of the leakage current of the current and the off state of the on state), transparent to the extent that not lost sex, it may be doped with impurities such as phosphorus.

透明導電膜5は、特に、ITOに限定されるものではなく、IZO(Indium Zinc Oxide)、酸化亜鉛膜、酸化スズ膜等、所望の抵抗値が得られるものであればよい。 The transparent conductive film 5, in particular, is not limited to ITO, IZO (Indium Zinc Oxide), zinc oxide film, tin oxide film or the like, as long as a desired resistance value is obtained.

このような構成により、画素電極5aを構成する透明導電膜5の下層が、透明性を有する酸化亜鉛膜で形成されているため、画素電極5aに対応する領域の光の透過率を向上させることができ、液晶表示装置のコントラスト及び輝度を向上させることができる。 With such a configuration, the lower layer of the transparent conductive film 5 constituting the pixel electrode 5a is because it is formed by a zinc oxide film having transparency, to improve the transmittance of light in a region corresponding to the pixel electrode 5a can be, it is possible to improve the contrast and brightness of the liquid crystal display device.

また、導電膜が、透明導電膜5のみにより構成されているので、後述する第3工程において、実施形態1のように金属膜をエッチングして透明導電膜5を露出させる必要がない。 The conductive film, which is configured by only the transparent conductive film 5, in the third step described below, it is not necessary to expose the transparent conductive film 5 by etching a metal film as in the embodiment 1. そのため、第3工程では、保護層を形成するだけで、画素電極5aが形成されることになる。 Therefore, in the third step, only to form a protective layer, a pixel electrode 5a is formed. これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 This makes it possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

<第2工程/レジストパターン形成工程1> <Second Step / resist pattern forming step 1>
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。 First, the entire substrate, by applying a resist composed of a photosensitive resin, to form a resist layer.

次いで、基板全体に形成されたレジスト層に、スリットマスク等を用いて露光量を調整し、図6(b)に示すような複数の膜厚を有する第1レジストパターン7aを形成する。 Then, the resist layer formed on the entire substrate, to adjust the exposure amount by using a slit mask or the like, to form a first resist pattern 7a having the plurality of film thickness as shown in Figure 6 (b).

ここで、第1レジストパターン7aは、チャネル部14、ソース線6、ソース電極6c及びドレイン電極6dとなる部分以外の領域の上方位置に導電膜(ソース第2金属膜6b)を露出させる第1開口部7cと、ゲート電極2cの上方位置に、具体的にはチャネル部14となる上方位置に所定厚さの底部を有する第2開口部7dと、を備えている。 Here, the first resist pattern 7a, the channel part 14, the first to expose the conductive film (the source second metal film 6b) to the source line 6, above the region other than the portion to be the source electrode 6c and the drain electrode 6d an opening 7c, a position above the gate electrode 2c, and specifically includes a second opening 7d having a bottom of a predetermined thickness on the upper position to be a channel portion 14, a. そして、第2開口部7dのレジスト層の膜厚とその他の部分のレジスト層の膜厚との比は、後工程のエッチング条件によって最適な値は異なるが、例えば、第2開口部7dのレジスト層の膜厚が、15000〜20000Å程度であり、その他の部分の膜厚が、40000Å程度である。 Then, the ratio of the thickness of the resist layer thickness and other portions of the resist layer of the second opening 7d, the optimum value by the etching conditions in the subsequent step is different, for example, a resist of the second opening 7d the thickness of the layer is about 15000~20000A, the thickness of the other portions is about 40000 Å. これによって、基板20b2が得られる。 Thus, the substrate 20b2 are obtained.

<第2工程/第1エッチング工程> <Second Step / first etching step>
図6(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上の半導体膜4及び透明導電膜5をエッチングして、ソースドレイン形成部6fを形成する。 As shown in FIG. 6 (c), the first resist pattern 7a as a mask, the semiconductor film 4 and the transparent conductive film 5 on the substrate 20a2 are etched to form the source and drain formation section 6f. これによって、基板20b3が得られる。 Thus, the substrate 20b3 are obtained.

<第2工程/レジストパターン形成工程2> <Second Step / resist pattern forming step 2>
図7(a)に示すように、基板20b3上の第1レジストパターン7a全体をアッシングする。 As shown in FIG. 7 (a), ashing the whole first resist pattern 7a on the substrate 20b3. これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、透明導電膜5が露出した第2レジストパターン7bを形成する。 Thus, the thickness of the first resist pattern 7a is thinned throughout, the bottom portion of the second opening portion 7d is removed to form a second resist pattern 7b the transparent conductive film 5 is exposed. これによって、基板20b4が得られる。 Thus, the substrate 20b4 are obtained.

<第2工程/第2エッチング工程> <Second Step / second etching step>
まず、第2レジストパターン7bをマスクとして、基板20b4上の透明導電膜5をエッチングして、ソース電極5b、ドレイン電極5c、ソース線6及びソース線外部引出電極を形成する。 First, a second resist pattern 7b as a mask, the transparent conductive film 5 on the substrate 20b4 are etched to form the source electrode 5b, the drain electrode 5c, the source line 6 and the source line external lead electrodes. これによって、TFT8が形成される。 Thus, TFT 8 is formed.

次いで、基板上の第2レジストパターン7bを除去する。 Then, to remove the second resist pattern 7b on the substrate. これによって、図7(b)に示すような基板20b5が得られる。 Thus, the substrate 20b5 as shown in FIG. 7 (b) is obtained.

<第3工程(保護層・画素電極形成工程)> <Third Step (protective layer-pixel electrode forming step)>
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。 Similarly to Embodiment 1, in advance, to prepare a light-tight dry film.

まず、基板20a5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。 First, the entire substrate 20a5, by the plasma CVD method, by forming a silicon nitride film (thickness of about 2000 Å), forming a protective film.

次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。 Then, after peeling off one side of the cover film of the prepared dry film was, while pressing the surface of the person peeling off the cover film to the substrate, attaching a dry film, is peeled off the other cover film. これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。 Thus, the resin film of the photosensitive resin carbon is dispersed, is transferred onto the substrate, the light shielding film is formed.

なお、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であればよい。 As the light shielding film is not that the carbon limited to the resin film of the dispersed photosensitive resin, such as a pigment dispersion type black resist, a desired OD value, tapered, may be a material obtained dielectric constant .

また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。 Further, the protective film is not a two-layer structure of a light-shielding film may be a single-layer structure of a black photoresist having a light shielding property. この場合には、遮光膜を省略することができる。 In this case, it is possible to omit the light blocking film.

次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。 Then, the light-shielding film formed on the entire substrate, using a photomask, exposure, development, was post-baked to form a light shielding layer 10.

次いで、遮光層10をマスクとして、保護膜をエッチングして、TFT8を覆う保護層9及び画素電極5aを形成する。 Then, the light shielding layer 10 as a mask, the protective film is etched to form a protective layer 9 and the pixel electrodes 5a cover the TFT 8. これによって、図7(c)に示すようなTFTアレイ基板20bが得られる。 Thus, the TFT array substrate 20b as shown in FIG. 7 (c) is obtained. また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。 The protective layer 9 and the light-shielding layer 10 not only TFT 8, is formed to cover the gate line 2 and the source line 6.

ここで、ゲート線外部引出電極2f及びソース線外部引出電極について、より詳細に説明する。 Here, the gate line external leading electrode 2f and the source line external lead electrodes will be described in more detail.

図8(a)は、複数のゲート線外部引出電極2fが配設されたTFTアレイ基板20bの端部の平面模式図であり、図8(b)は、図8(a)中のD−D'断面における断面模式図である。 8 (a) is a schematic plan view of an end portion of the TFT array substrate 20b in which a plurality of gate line external leading electrode 2f is arranged, FIG. 8 (b) shown in FIG. 8 (a) in the D- D 'is a cross-sectional schematic view in cross-section.

ゲート線外部引出電極2fは、保護層9及び画素電極5aの形成と同時に、ゲート線外部引出電極上に積層されたゲート絶縁膜3、保護膜及び遮光膜からなる積層膜のゲート線外部引出電極2fの周端よりも内側部分に、コンタクトホール11cを形成することにより、露出することになる。 Gate line external leading electrode 2f simultaneously with the formation of the protective layer 9 and the pixel electrode 5a, the gate insulating film 3 laminated on the gate line external leading electrode, the gate line external leading electrode of a laminated film consisting of the protective film and the light-shielding film the inner portion than the peripheral edge of 2f, by forming a contact hole 11c, is exposed. これにより、第1金属積層膜のゲート第2金属膜2bを構成する酸化されやすいアルミニウム膜は露出されないことになる。 Thus, readily oxidizable aluminum film constituting the gate second metal film 2b of the first metal laminated film will not be exposed. また、エッチングにより露出する第1金属積層膜の最上層は、酸化されにくい窒化チタン膜である。 Further, the uppermost layer of the first metal laminated film exposed by etching is difficult titanium nitride film is oxidized. これらの構成により、ゲート線外部引出電極2fは酸化されにくい構成をとることになる。 With these configurations, the gate line external leading electrode 2f will be the structure that is not easily oxidized. そのため、ゲート線外部引出電極2fと外部駆動回路との電気的接続を確実にして、その信頼性を向上できる。 Therefore, to ensure electrical connection between the gate line external leading electrode 2f and an external drive circuit can improve the reliability. さらに、実施形態1のように、酸化されやすいゲート第2金属膜2b(アルミニウム膜)をエッチングして、ゲート線外部引出端子2dを形成する必要がなくなり、製造工程の短縮、製造コストの低減が可能になる。 Furthermore, as in the embodiment 1, the second metal film 2b easily oxidized gate (aluminum film) is etched, it is not necessary to form the gate line external lead terminal 2d, shortening of the manufacturing process, a reduction in manufacturing cost possible to become.

また、窒化チタン膜又はチタン膜は、アルミニウム膜と比較して、ゲート絶縁膜3を構成する窒化シリコン膜との密着性がよいため、膜剥れが起こりにくく、安定な製造歩留りを得ることができる。 Further, the titanium nitride film or a titanium film, as compared with the aluminum film, because good adhesion between the silicon nitride film constituting the gate insulating film 3, peeling Re is less likely, it is possible to obtain a stable manufacturing yield it can.

ソース線外部引出電極は、実施形態1のように第2金属積層膜をエッチングする必要はなく、保護層9及び画素電極5aの形成と同時に、その上層の保護膜及び遮光膜をエッチングするだけで露出することになる。 Source line lead-out electrodes are not necessary to etch the second metal laminated film as in Embodiment 1, simultaneously with the formation of the protective layer 9 and the pixel electrodes 5a, only etching the protective film and the light-shielding film of the upper layer It will be exposed.

本実施形態では、ゲート第2金属膜2bとしてアルミニウム膜を用いているので、ゲート線2の配線抵抗を下げるという効果が得られる。 In the present embodiment, since an aluminum film as the gate second metal film 2b, the effect is obtained that lowering the wiring resistance of the gate line 2. さらに、その上層のゲート第3金属膜2eとして、窒化チタン膜を用いているので、アルミニウム膜の表面のヒロックの発生が抑止され、ヒロックによるゲート線2とソース信号線6の層間リークを低減できる。 Further, as the gate third metal film 2e of the upper layer, because of the use of a titanium nitride film, generation of hillocks on the surface of the aluminum film is suppressed, thereby reducing the interlayer leakage of the gate line 2 and the source signal line 6 by hillocks .

以上のように、本発明の製造方法によれば、透過型のTFTアレイ基板20bを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出電極2f及びソース線外部引出電極の形成を含めて、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。 As described above, according to the manufacturing method of the present invention, formation of the transmission type of the TFT array substrate 20b, the light blocking layer 10 covering the TFT 8, a black matrix and the gate line external leading electrode 2f and the source line external lead electrodes between pixels including, can be prepared in a first step, the second and third steps a total of three times of the photolithography process. そのため、透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, shortening and reduce the manufacturing cost of the transmission type of the TFT array substrate manufacturing process becomes possible.

《発明の実施形態3》 "According to the third embodiment of the invention"
以下に、本発明の実施形態3に係るTFTアレイ基板20cについて説明する。 The following describes a TFT array substrate 20c according to a third embodiment of the present invention.

図9は、TFTアレイ基板20cの平面模式図であり、図10、図11及び図12は、図1中のE−E'断面におけるTFTアレイ基板20cの製造工程を示す断面模式図である。 Figure 9 is a schematic plan view of a TFT array substrate 20c, 10, 11 and 12 are cross-sectional schematic view showing a manufacturing process of a TFT array substrate 20c in E-E 'cross section in the in Fig. なお、図12(b)がTFTアレイ基板20cの断面模式図に相当する。 Incidentally, and FIG. 12 (b) is a cross-sectional schematic view of a TFT array substrate 20c.

TFTアレイ基板20cは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。 TFT array substrate 20c includes a counter substrate provided so as to face, together with a liquid crystal layer provided so as to be held between them both substrates, in which a liquid crystal display device.

このTFTアレイ基板20cは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。 The TFT array substrate 20c are on the insulating substrate 1, a plurality of gate lines 2 provided so as to extend mutually parallel, a plurality of which are provided so as to extend mutually parallel in the direction perpendicular to the gate line 2 It is provided with a source line 6, the. そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。 Then, at each intersection of the gate line 2 and the source line 6, TFT 8 it is provided. また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極(透明電極5d及び反射電極12)が設けられている。 The pixel electrodes of the pixel (transparent electrode 5d and the reflective electrode 12) is provided in the display area corresponding to each TFT8 surrounded by a pair of gate lines 2 and the pair of the source line 6. ここで、透明電極5dの周囲が反射電極12となって、透明電極5d及び反射電極12により画素電極を構成している。 Here, the periphery of the transparent electrode 5d is a reflective electrode 12 constitute a pixel electrode of a transparent electrode 5d and the reflective electrode 12. さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子及びソース線外部引出端子が配設している。 Furthermore, the end of the gate lines 2 and the source line 6, respectively, the gate line external lead terminals and the source line external lead terminals described later are disposed.

TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極6cと、半導体膜4上でソース電極6cと対峙するように設けられ透明画素5dに接続されたドレイン電極6dとにより構成されている。 TFT8 ​​includes a gate electrode 2c made of protrusions from the gate line 2 projecting laterally, a semiconductor film 4 provided via a gate insulating film 3 on the gate electrode 2c, from the source line 6 on the semiconductor film 4 a source electrode 6c formed of protrusion protruding laterally, is constituted by the drain electrode 6d connected to provided transparent pixel 5d so as to face the source electrode 6c on the semiconductor film 4. そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。 Then, so as to cover the TFT 8, protective layer 9 and the light-shielding layer 10 is provided. さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。 Further, the semiconductor film 4, in response to the gate electrode 2c, the channel portion 14 is provided in a region between the source electrode 6c and the drain electrode 6d.

対向基板及び液晶層は、実施形態1と同様なので、その説明を省略する。 A counter substrate and a liquid crystal layer is the same as Embodiment 1, the description thereof is omitted.

次に、本発明の実施形態3に係るTFTアレイ基板20cの製造方法について、説明する。 Next, a method of manufacturing the TFT array substrate 20c according to a third embodiment of the present invention will be described.

実施形態1と同様に、第1工程(ゲート電極形成工程)、第2工程/積層体形成工程、第2工程/レジストパターン形成工程1、第2工程/第1エッチング工程、第2工程/レジストパターン形成工程2及び第2工程/第2エッチング工程を、行うことにより、基板20c5が得られる。 Similarly to Embodiment 1, the first step (gate electrode forming step), a second step / laminate forming step, the second step / resist pattern forming step 1, a second step / first etching step, the second step / resist a pattern forming step 2, and the second step / second etching step, by performing a substrate 20c5 are obtained.

<第3工程(保護層・画素電極形成工程)> <Third Step (protective layer-pixel electrode forming step)>
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。 Similarly to Embodiment 1, in advance, to prepare a light-tight dry film.

まず、基板20c5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。 First, the entire substrate 20C5, by plasma CVD, and a silicon nitride film (thickness of about 2000 Å), forming a protective film.

次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。 Then, after peeling off one side of the cover film of the prepared dry film was, while pressing the surface of the person peeling off the cover film to the substrate, attaching a dry film, is peeled off the other cover film. これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。 Thus, the resin film of the photosensitive resin carbon is dispersed, is transferred onto the substrate, the light shielding film is formed.

なお、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であればよい。 As the light shielding film is not that the carbon limited to the resin film of the dispersed photosensitive resin, such as a pigment dispersion type black resist, a desired OD value, tapered, may be a material obtained dielectric constant . また、本実施形態では、保護膜の上層に遮光膜がある構成を例示したが、その反対に、保護膜の下層に遮光膜がある構成であってもよい。 Further, in the present embodiment has illustrated a configuration in which there is an upper light-shielding film of the protective film, on the contrary, may be configured to have the light-shielding film in the lower layer of the protective film.

このように、保護膜の上層又は下層に遮光層を形成することにより、保護層9の形成すると一緒に、遮光層10が形成される。 Thus, by forming the light shielding layer to the upper layer or the lower layer of the protective film, along with forming the protective layer 9, the light shielding layer 10 is formed. これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層10を形成することができる。 Thus, without increasing the number of photolithography process, it is possible to form the light shielding layer 10.

また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。 Further, the protective film is not a two-layer structure of a light-shielding film may be a single-layer structure of a black photoresist having a light shielding property. この場合には、上記遮光膜を省略することができ、遮光膜を形成する工程を設ける必要がなくなる。 In this case, it is possible to omit the light-shielding film, it is not necessary to provide a step of forming a light shielding film. そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

ここで、保護膜として窒化シリコン膜を例示したが、酸化シリコン膜であってもよい。 Here is a silicon nitride film as the protective film may be a silicon oxide film. また、ポリイミドやアクリル樹脂等の樹脂膜を塗布し、熱硬化することにより、保護膜を形成してもよい。 Further, a resin film such as polyimide or acrylic resin is applied, by heat curing, the protective film may be formed. 特に、樹脂膜は、窒化シリコン膜に比べて比誘電率が低く、反射電極12の周端と、ゲート線2及びソース線6との重なり部分との間の保護層9で構成される寄生容量を小さくできる。 In particular, the resin film has a specific dielectric constant than the silicon nitride film is low, the parasitic capacitance formed by the protective layer 9 between the circumferential edge of the reflective electrode 12, and the overlapping portion of the gate line 2 and the source line 6 a it can be reduced.

次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。 Then, the light-shielding film formed on the entire substrate, using a photomask, exposure, development, was post-baked to form a light shielding layer 10.

次いで、遮光層10をマスクとして、ドレイン電極の周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成すると共に、TFT8を覆う保護層9を形成する。 Then, the light shielding layer 10 as a mask, to etch the inner protective film than the peripheral edge of the drain electrode, and forming a drain electrode exposed portion to form a protective layer 9 covering the TFT 8. これによって、図11(c)に示すような基板20c6が得られる。 Thus, the substrate 20c6 as shown in FIG. 11 (c) is obtained. また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。 The protective layer 9 and the light-shielding layer 10 not only TFT 8, is formed to cover the gate line 2 and the source line 6.

ここで、ドレイン電極6dの周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成しているので、ドレイン電極6dの周端よりも外側の保護膜がエッチングされることがない。 Here, by etching the inner protective film than the peripheral edge of the drain electrode 6d, since the the drain electrode exposed part, never outside of the protective film is etched than the peripheral edge of the drain electrode 6d . そのため、大きな段差ができず、反射電極12と透明電極5dとの間の導通が確実になる。 Therefore, can not large step, is ensured conduction between the reflective electrode 12 and the transparent electrode 5d. それとは反対に、ドレイン電極6dの周端よりも外側の保護膜までエッチングする場合には、ドレイン電極6dの周端に導電膜を上層とする大きな段差ができて、導電膜が破壊されやすい構造となり、反射電極12と透明電極5dとの間の導通の妨げになる恐れがある。 To the contrary, when etching to the outside of the protective film than the peripheral edge of the drain electrode 6d is made large step to the conductive film as an upper layer on the peripheral edge of the drain electrode 6d, the conductive film is easily broken structure next, it may hinder the conduction between the reflective electrode 12 and the transparent electrode 5d.

<第4工程(反射電極・透明電極形成工程)> <Fourth Step (reflective electrode, a transparent electrode forming step)>
まず、基板20c6全体に、スパッタリング法により、アルミニウム膜(厚さ1000Å程度)12aを成膜する。 First, the entire substrate 20C6, by sputtering an aluminum film (thickness of about 1000 Å) 12a. ここで、アルミニウム膜12aは、反射率の高い材料であると共に、遮光性に優れた材料であるため、反射電極12は、周囲光を効率よく反射すると共に、TFT8に入射する光を確実に遮断することができる。 Here, an aluminum film 12a, together with a highly reflective material because it is a material excellent in light-shielding, the reflective electrode 12 is configured to efficiently reflect ambient light, reliably block the light incident on the TFT8 can do. また、アルミニウム膜の代わりにアルミニウム合金膜を用いてもよい。 It may also be used aluminum alloy film instead of the aluminum film.

次いで、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。 Then, the entire substrate, by applying a resist composed of a photosensitive resin, to form a resist layer.

次いで、基板全体に形成されたレジスト層に、フォトマスクを用いて、露光、現像、ポストベークを行い、ドレイン電極露出部の周端よりも内側の導電膜をエッチングするように構成されたレジストパターン7を形成する。 Then, the resist layer formed on the entire substrate, using a photomask, exposure, development, perform post-bake, the resist pattern that is configured to etch the inner conductive film than the peripheral edge of the drain electrode exposed portion 7 to the formation.

次いで、レジストパターン7をマスクとして、アルミニウム膜12a、ソース第1金属膜6a及びソース第2金属膜6bをエッチングして、反射電極12及び透明電極5bを形成する。 Then, the resist pattern 7 as a mask, the aluminum layer 12a, a source first metal film 6a and the source second metal film 6b is etched to form a reflective electrode 12 and the transparent electrode 5b. これによって、TFTアレイ基板20cが得られる。 Thus, TFT array substrate 20c is obtained. ここで、ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、透明電極5bを形成するので、透明電極と反射電極とは、その透明電極の周端で接続されることになる。 Here, by etching the inner conductive film than the peripheral edge of the drain electrode exposed portion, so forming a transparent electrode 5b, and the transparent electrode and the reflective electrode, to be connected at a peripheral edge of the transparent electrode . それとは反対に、ドレイン電極露出部の周端よりも外側の導電膜までエッチングした場合には、透明電極と反射電極との接続が出来なくなるだけではなく、透明電極と反射電極との間に隙間が生じ、その隙間周辺において、透過率及び反射率の変調が発生してしまう。 Gap between the contrary, when the etching to the outer conductive film than the peripheral edge of the drain electrode exposed portion not only can not the connection between the transparent electrode and the reflective electrode, a transparent electrode and the reflective electrode It occurs at around the gap, the modulation of the transmittance and reflectance occurs.

また、各反射電極12の間に、遮光性のゲート線2及びソース線6が配置されるので、反射電極12間における光漏れの発生が抑止される。 Between each of the reflection electrodes 12, the gate line 2 and the source line 6 of the light-shielding is arranged, the occurrence of light leakage is prevented between the reflective electrode 12. また、ゲート線2及びソース線6が各画素間の光遮断パターン(ブラックマトリクス)として機能することにもなり、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。 It also will be the gate line 2 and the source line 6 functions as a light blocking pattern (black matrix) among the pixels, typically, a counter substrate disposed TFT array substrate and the counter, the black matrix is ​​not required, manufacturing process of the counter substrate can be shortened. さらに、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。 Further, occurrence of light leakage current in the light leakage and the TFT between pixels by bonding misalignment between the TFT array substrate and the counter substrate is suppressed.

なお、ゲート線外部引出端子及びソース線外部引出端子については、実施形態1では、第3工程の保護層9及び画素電極5aの形成と同時に形成されたが、本実施形態では、第4工程の反射電極12及び透明電極5dの形成と同時に形成されるものである。 Note that the gate line external lead terminals and the source line external lead terminals, in the first embodiment, but is formed simultaneously with the formation of the third step of the protective layer 9 and the pixel electrode 5a, in the present embodiment, the fourth step a reflection electrode 12 and the transparent electrode 5d and those formed at the same time. 内容的には、実施形態1と実質的に同じであるので、その詳細な説明は省略するが、第4工程でのエッチングにより、ゲート線外部引出電極に対応する部分の酸化されやすいアルミニウム膜と、ソース線外部引出電極に対応する部分の酸化されやすいアルミニウム膜及びモリブデン膜と、が同時に除去されるので、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。 In terms of content, are substantially the same as the embodiment 1, the detailed description is omitted, the etching in the fourth step, the easily oxidizable aluminum film in the portion corresponding to the gate line external leading electrode prevents an aluminum film and a molybdenum film is easily oxidized in the portion corresponding to the source line external leading electrode, since but is simultaneously removed, oxidation of the gate line external leading electrode and the source line external lead electrodes. これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 This makes it possible to shorten and reduce the manufacturing cost of the TFT array substrate manufacturing process.

以上のように、本発明の製造方法によれば、半透過型のTFTアレイ基板20cを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子及びソース線外部引出端子の形成を含めて、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。 As described above, according to the manufacturing method of the present invention, the formation of a semi-transmissive TFT array substrate 20c, the light blocking layer 10 covering the TFT 8, a black matrix and the gate line external lead terminals and the source line external lead terminal between pixels including, it can be prepared in a first step, second step, third step and the fourth step four times photolithography process. そのため、半透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the transflective type TFT array substrate manufacturing process.

《発明の実施形態4》 "Embodiment of the invention 4"
以下に、本発明の実施形態4に係るTFTアレイ基板20dについて説明する。 The following describes the TFT array substrate 20d according to a fourth embodiment of the present invention.

図13、図14及び図15は、図10、図11及び図12に対応するTFTアレイ基板20dの製造工程を示す断面模式図である。 13, 14 and 15, FIG. 10 is a cross-sectional view schematically showing a manufacturing process of the TFT array substrate 20d corresponding to FIGS. なお、図15(b)がTFTアレイ基板20dの断面模式図に相当する。 Incidentally, and FIG. 15 (b) is a cross-sectional schematic view of a TFT array substrate 20d.

TFTアレイ基板20dは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。 TFT array substrate 20d includes a counter substrate provided so as to face, together with a liquid crystal layer provided so as to be held between them both substrates, in which a liquid crystal display device.

このTFTアレイ基板20dは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。 The TFT array substrate 20d includes, on an insulating substrate 1, a plurality of gate lines 2 provided so as to extend mutually parallel, a plurality of which are provided so as to extend mutually parallel in the direction perpendicular to the gate line 2 It is provided with a source line 6, the. そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。 Then, at each intersection of the gate line 2 and the source line 6, TFT 8 it is provided. また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極(透明電極5d及び反射電極12)が設けられている。 The pixel electrodes of the pixel (transparent electrode 5d and the reflective electrode 12) is provided in the display area corresponding to each TFT8 surrounded by a pair of gate lines 2 and the pair of the source line 6. ここで、透明電極5dの周囲が反射電極12となって、透明電極5d及び反射電極12とにより画素電極を構成している。 Here, the periphery of the transparent electrode 5d is a reflective electrode 12 constitute a pixel electrode by a transparent electrode 5d and the reflective electrode 12. さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子及びソース線外部引出端子が配設している。 Furthermore, the end of the gate lines 2 and the source line 6, respectively, the gate line external lead terminals and the source line external lead terminals described later are disposed.

TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極5bと、半導体膜4上でソース電極5bと対峙するように設けられ透明画素5dに接続されたドレイン電極6dとにより構成されている。 TFT8 ​​includes a gate electrode 2c made of protrusions from the gate line 2 projecting laterally, a semiconductor film 4 provided via a gate insulating film 3 on the gate electrode 2c, from the source line 6 on the semiconductor film 4 a source electrode 5b made of protrusion protruding laterally, is constituted by the drain electrode 6d connected to provided transparent pixel 5d so as to face the source electrode 5b on the semiconductor film 4. そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。 Then, so as to cover the TFT 8, protective layer 9 and the light-shielding layer 10 is provided. さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。 Further, the semiconductor film 4, in response to the gate electrode 2c, the channel portion 14 is provided in a region between the source electrode 6c and the drain electrode 6d.

対向基板及び液晶層は、実施形態1と同様なので、その説明を省略する。 A counter substrate and a liquid crystal layer is the same as Embodiment 1, the description thereof is omitted.

次に、本発明の実施形態4に係るTFTアレイ基板20dの製造方法について、説明する。 Next, a method of manufacturing the TFT array substrate 20d according to a fourth embodiment of the present invention will be described.

実施形態2と同様に、第1工程(ゲート電極形成工程)、第2工程/積層体形成工程、第2工程/レジストパターン形成工程1、第2工程/第1エッチング工程、第2工程/レジストパターン形成工程2及び第2工程/第2エッチング工程を、行うことにより、基板20d5が得られる。 Similarly to Embodiment 2, the first step (gate electrode forming step), a second step / laminate forming step, the second step / resist pattern forming step 1, a second step / first etching step, the second step / resist a pattern forming step 2, and the second step / second etching step, by performing a substrate 20d5 are obtained.

<第3工程(保護層・画素電極形成工程)> <Third Step (protective layer-pixel electrode forming step)>
まず、基板20d5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、第1保護膜を成膜する。 First, the entire substrate 20D5, by plasma CVD, and a silicon nitride film (thickness of about 2000 Å), forming the first protective film.

次いで、第1保護膜が成膜された基板全体に、スピンコート法により、カーボン粉末を含む感光性アクリル樹脂膜(厚さ30000Å程度)を塗布する。 Then, the first protective film on the entire substrate which is formed by spin coating, coating a photosensitive acrylic resin film containing a carbon powder (having a thickness of about 30000 Å).

次いで、以下のように2段階の露光を行う。 Then, for light exposure for two steps as follows.

ここで、感光性アクリル樹脂膜は露光した部分が易溶性となるものである。 Here, photosensitive acrylic resin film is one in which the exposed portions become readily soluble.

まず、h線(波長405nmの紫外線)の光線を用いて、露光エネルギー40mJによりハーフ露光状態となるように露光を行い、感光性アクリル樹脂の表面に凹部を形成する。 First, using the light of the h-line (wavelength 405nm UV), exposure to a half exposure state by exposure energy 40 mJ, to form a recess on the surface of the photosensitive acrylic resin.

次いで、ゲート線外部引出電極、ソース線外部引出電極及び透明電極を形成する部分にのみ、h線の光線を用いて、露光エネルギー240mJで完全露光を行い、現像、熱硬化して、表面が凹凸形状になった第2保護層9bを形成する。 Then, the gate line external leading electrode, into a portion for forming a source line external leading electrode and the transparent electrode, by using a light beam h-line, subjected to complete exposure with an exposure energy 240 mJ, development, and thermal curing, the surface irregularities forming a second protective layer 9b became shape.

このように、保護膜の最上層が感光性樹脂膜で形成されているので、光量を調整して感光性樹脂を露光することにより、保護膜の表面を容易に凹凸形状に形成することができる。 Thus, since the uppermost layer of the protective film is formed of a photosensitive resin film, by exposing the adjustment to the photosensitive resin to light intensity, the surface of the protective film can be formed easily uneven .

第2保護層9bは、構成材料である感光性アクリル樹脂にカーボン粉末が含まれているので、遮光膜としても機能する。 The second protective layer 9b is because it contains carbon powder in the photosensitive acrylic resin is a structural material, which functions as a light shielding film. また、感光性アクリル樹脂のような有機膜は一般に比誘電率が低いため、反射電極12の周端と、ゲート線2及びソース線6との重なり部分との間の第2保護層9bで構成される寄生容量を小さくできる。 Further, since the organic film generally have low dielectric constant, such as a photosensitive acrylic resin, constituting the second protective layer 9b between the peripheral edge of the reflective electrode 12, and the overlapping portion of the gate line 2 and the source line 6 the parasitic capacitance can be reduced.

次いで、第2保護層9bをマスクとして、第1保護膜をエッチングして、TFT8を覆う第1保護層9aを形成する。 Then, the second protective layer 9b as a mask, the first protective film is etched to form a first protective layer 9a for covering the TFT 8. これによって、図11(c)に示すような基板20d6が得られる。 Thus, the substrate 20d6 as shown in FIG. 11 (c) is obtained.

また、第1保護層9a及び第2保護層9bは、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。 The first protective layer 9a and the second protective layer 9b, not only TFT 8, is formed to cover the gate line 2 and the source line 6. これにより、遮光性を有する第2保護層9bが、TFT8に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。 Thus, the second protective layer 9b having a light shielding property, while blocking the light incident on the TFT 8, will function as a light blocking pattern (black matrix) among the pixels. そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。 Therefore, usually, on the counter substrate arranged TFT array substrate and the counter, the black matrix is ​​not required, the manufacturing process of the counter substrate can be shortened. また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFT8での光リーク電流の発生が抑止される。 Further, occurrence of light leakage current in the light leakage and TFT8 between pixels by bonding misalignment between the TFT array substrate and the counter substrate is suppressed.

<第4工程(反射電極・透明電極形成工程)> <Fourth Step (reflective electrode, a transparent electrode forming step)>
まず、基板20d6全体に、スパッタリング法により、モリブデン膜(厚さ1000Å程度)12b、アルミニウム膜(厚さ1000Å程度)12aを成膜する。 First, the entire substrate 20D6, by sputtering, (a thickness of about 1000 Å) molybdenum film 12b, a film of aluminum film (thickness of about 1000 Å) 12a.

次いで、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。 Then, the entire substrate, by applying a resist composed of a photosensitive resin, to form a resist layer.

次いで、基板全体に形成されたレジスト層に、フォトマスクを用いて、露光、現像、ポストベークを行い、レジストパターン7を形成する。 Then, the resist layer formed on the entire substrate, using a photomask, exposure, development, was post-baked to form a resist pattern 7.

次いで、レジストパターン7をマスクとして、アルミニウム膜12a及びモリブデン膜12bをエッチングして、反射電極12及び透明電極5dを形成する。 Then, the resist pattern 7 as a mask, the aluminum layer 12a and a molybdenum film 12b is etched to form a reflective electrode 12 and the transparent electrode 5d.

ここで、反射電極12の表面が、第2保護層9bの表面の凹凸形状を反映した形状になるので、反射電極12に入射した光の反射方向を、基板面の法線方向に集約することができる。 Here, the surface of the reflective electrode 12, since the shape reflecting the uneven surface of the second protective layer 9b, the reflection direction of light incident on the reflective electrode 12, to be aggregated in the normal direction of the substrate surface can. そのため、基板面の法線方向の光量が増加するため、実質的に反射電極12の反射率が向上することになる。 Therefore, since the normal direction of the light amount of the substrate surface is increased, so that the reflectance of substantially reflective electrode 12 is improved.

また、ITO膜により構成された透明導電膜5と、反射電極12を構成するアルミニウム膜12aとの間に、モリブデン膜12bが介在することになる。 Also, a is a transparent conductive film 5 composed of an ITO film, between the aluminum film 12a constituting the reflective electrode 12, so that the molybdenum film 12b is interposed. そのため、アルミニウム膜12aをエッチングする際に、アルミニウム膜12aと透明導電膜5との間で局部電池を形成することが抑止される。 Therefore, when etching the aluminum film 12a, it is prevented to form the local cell between the aluminum film 12a and the transparent conductive film 5. これにより、アルミニウム膜12aと透明導電膜5との間の電気的な腐食(電蝕)を防止できる。 Thus, electric corrosion between the aluminum film 12a and the transparent conductive film 5 (electrolytic corrosion) can be prevented.

これによって、TFTアレイ基板20dが得られる。 Thus, TFT array substrate 20d is obtained.

なお、ゲート線外部引出電極及びソース線外部引出電極については、実施形態2では、第3工程の保護層9及び画素電極5aの形成と同時に露出されたが、本実施形態では、第4工程の反射電極12及び透明電極5dの形成と同時に露出されるものである。 Note that the gate line external leading electrode and the source line external leading electrode, in the second embodiment, but is exposed simultaneously with the formation of the third step of the protective layer 9 and the pixel electrode 5a, in the present embodiment, the fourth step a reflection electrode 12 and the transparent electrode 5d and are intended to be exposed at the same time. 図16は、ゲート線外部引出電極2fの断面模式図であるが、実施形態2の図8(b)と実質的に同じであるので、その説明は省略する。 Figure 16 is a schematic cross-sectional view of the gate line external leading electrode 2f, are substantially the same as Figure 8 embodiment 2 (b), a description thereof will be omitted.

以上のように、本発明の製造方法によれば、半透過型のTFTアレイ基板20cを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子及びソース線外部引出端子の形成を含めて、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。 As described above, according to the manufacturing method of the present invention, the formation of a semi-transmissive TFT array substrate 20c, the light blocking layer 10 covering the TFT 8, a black matrix and the gate line external lead terminals and the source line external lead terminal between pixels including, it can be prepared in a first step, second step, third step and the fourth step four times photolithography process. そのため、半透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。 Therefore, it is possible to shorten and reduce the manufacturing cost of the transflective type TFT array substrate manufacturing process.

以上説明したように、本発明は、TFTアレイ基板において製造工程の短縮及び製造コストの低減が可能になるので、TFTアレイ基板を備えた液晶表示装置について有用である。 As described above, since the present invention reduces the cost of shortening and manufacturing production process in a TFT array substrate is possible, it is useful for a liquid crystal display device having a TFT array substrate.

本発明の実施形態1に係るTFTアレイ基板20aの平面模式図である。 It is a schematic plan view of a TFT array substrate 20a according to the first embodiment of the present invention. 本発明の実施形態1に係るTFTアレイ基板20aの製造工程(1/2)を示す断面模式図であり、図1中のA−A'断面に対応するものである。 It is a cross-sectional view schematically showing manufacturing steps of (1/2) of the TFT array substrate 20a according to the first embodiment of the present invention, which corresponds to A-A 'cross section of the in FIG. 本発明の実施形態1に係るTFTアレイ基板20aの製造工程(2/2)を示す断面模式図であり、図1中のA−A'断面に対応するものである。 A schematic cross-sectional view showing manufacturing process (2/2) of the TFT array substrate 20a according to the first embodiment of the present invention, which corresponds to A-A 'cross section of the in FIG. (a)は、本発明の実施形態1に係るTFTアレイ基板20aの端部の平面模式図であり、ゲート線外部引出端子2dを示すものである。 (A) is a schematic plan view of an end portion of the TFT array substrate 20a according to the first embodiment of the present invention shows a gate line external lead terminal 2d. (b)は、(a)中のB−B'断面における断面模式図である。 (B) is a cross-sectional schematic view in cross section B-B 'in (a). (a)は、本発明の実施形態1に係るTFTアレイ基板20aの端部の平面模式図であり、ソース線外部引出端子6eを示すものである。 (A) is a schematic plan view of an end portion of the TFT array substrate 20a according to the first embodiment of the present invention, showing the source line external lead terminal 6e. (b)は、(a)中のC−C'断面における断面模式図である。 (B) is a schematic sectional view taken along C-C 'cross section in the in (a). 本発明の実施形態2に係るTFTアレイ基板20bの製造工程(1/2)を示す断面模式図であり、図2の断面模式図に対応するものである。 Is a cross-sectional view schematically showing manufacturing steps of (1/2) of the TFT array substrate 20b according to Embodiment 2 of the present invention, which corresponds to the schematic cross-sectional view of FIG. 本発明の実施形態2に係るTFTアレイ基板20bの製造工程(2/2)を示す断面模式図であり、図3の断面模式図に対応するものである。 A schematic cross-sectional view showing manufacturing process (2/2) of the TFT array substrate 20b according to Embodiment 2 of the present invention, which corresponds to the schematic cross-sectional view of FIG. (a)は、本発明の実施形態2に係るTFTアレイ基板20bの端部の平面模式図であり、ゲート線外部引出電極2fを示すものである。 (A) is a schematic plan view of an end portion of the TFT array substrate 20b according to Embodiment 2 of the present invention shows a gate line external leading electrode 2f. (b)は、(a)中のD−D'断面における断面模式図である。 (B) is a schematic sectional view taken along D-D 'cross section in the in (a). 本発明の実施形態3に係るTFTアレイ基板20cの平面模式図である。 It is a schematic plan view of a TFT array substrate 20c according to a third embodiment of the present invention. 本発明の実施形態3に係るTFTアレイ基板20cの製造工程(1/3)を示す断面模式図であり、図9中のE−E'断面に対応するものである。 A schematic cross-sectional view showing manufacturing process (1/3) of the TFT array substrate 20c according to a third embodiment of the present invention, which corresponds to the E-E 'cross section in the in Fig. 本発明の実施形態3に係るTFTアレイ基板20cの製造工程(2/3)を示す断面模式図であり、図9中のE−E'断面に対応するものである。 A schematic cross-sectional view showing manufacturing process (2/3) of the TFT array substrate 20c according to a third embodiment of the present invention, which corresponds to the E-E 'cross section in the in Fig. 本発明の実施形態3に係るTFTアレイ基板20cの製造工程(3/3)を示す断面模式図であり、図9中のE−E'断面に対応するものである。 A schematic cross-sectional view showing manufacturing process (3/3) of the TFT array substrate 20c according to a third embodiment of the present invention, which corresponds to the E-E 'cross section in the in Fig. 本発明の実施形態4に係るTFTアレイ基板20dの製造工程(1/3)を示す断面模式図であり、図10の断面模式図に対応するものである。 It is a cross-sectional schematic view showing a process of manufacturing the TFT array substrate 20d (1/3) according to a fourth embodiment of the present invention, which corresponds to the schematic cross-sectional view of FIG. 10. 本発明の実施形態4に係るTFTアレイ基板20dの製造工程(2/3)を示す断面模式図であり、図10の断面模式図に対応するものである。 It is a cross-sectional schematic view showing a process of manufacturing the TFT array substrate 20d (2/3) according to a fourth embodiment of the present invention, which corresponds to the schematic cross-sectional view of FIG. 10. 本発明の実施形態4に係るTFTアレイ基板20dの製造工程(3/3)を示す断面模式図であり、図10の断面模式図に対応するものである。 It is a cross-sectional schematic view showing a process of manufacturing the TFT array substrate 20d (3/3) according to a fourth embodiment of the present invention, which corresponds to the schematic cross-sectional view of FIG. 10. 図4(b)の断面模式図に対応する本発明の実施形態4に係るTFTアレイ基板20dの端部の断面模式図であり、ゲート線外部引出電極2fを示すものである。 It is a cross-sectional schematic view of an end portion of the TFT array substrate 20d according to a fourth embodiment of the present invention corresponding to the schematic cross-sectional view of FIG. 4 (b), shows a gate line external leading electrode 2f. 本発明の実施形態1に係るTFTアレイ基板20aのゲート線外部引出端子2dを形成する工程を示す断面模式図であり、図4(b)の断面模式図に対応するものである。 A schematic cross-sectional view showing a step of forming a gate line external lead terminal 2d of the TFT array substrate 20a according to the first embodiment of the present invention, which corresponds to the schematic cross-sectional view in Figure 4 (b). 従来の方法で、ゲート線外部引出端子を形成する工程を示す断面模式図でである。 In a conventional manner, it is a cross-sectional view schematically showing a step of forming a gate line external lead terminals. 本発明の実施形態1に係るTFTアレイ基板20aのソース線外部引出端子6eを形成する工程を示す断面模式図であり、図5(b)の断面模式図に対応するものである。 Is a cross-sectional schematic view showing the step of forming a source line external lead terminal 6e of the TFT array substrate 20a according to the first embodiment of the present invention, which corresponds to the schematic cross-sectional view of FIG. 5 (b). 従来の方法で、ソース線外部引出端子を形成する工程を示す断面模式図でである。 In a conventional manner, it is a cross-sectional view schematically showing a step of forming a source line external lead terminals.

符号の説明 DESCRIPTION OF SYMBOLS

1 絶縁基板2 ゲート線2a ゲート第1金属膜2b ゲート第2金属膜2c ゲート電極2d ゲート線外部引出端子2e ゲート第3金属膜2f ゲート線外部引出電極3 ゲート絶縁膜4a 第1半導体膜4b 第2半導体膜4 半導体膜5 透明導電膜5a 画素電極5b,6c ソース電極5c,6d,6d' ドレイン電極5d 透明電極6 ソース線6a ソース第1金属膜6b ソース第2金属膜6f ソースドレイン形成部6e ソース線外部引出端子6g ソース線外部引出電極7 レジストパターン7a 第1レジストパターン7b 第2レジストパターン7c 第1開口部7d 第2開口部8 TFT 1 insulating substrate 2 gate line 2a gate first metal film 2b gate second metal film 2c gate electrode 2d gate line external lead terminals 2e gate third metal film 2f gate line external leading electrode 3 gate insulating film 4a first semiconductor film 4b first 2 semiconductor film 4 semiconductor film 5 a transparent conductive film 5a pixel electrode 5b, 6c source electrode 5c, 6d, 6d 'drain electrode 5d transparent electrode 6 the source line 6a source first metal film 6b source second metal film 6f source drain formation section 6e source line external lead terminals 6g source line external leading electrode 7 resist pattern 7a first resist pattern 7b second resist pattern 7c first opening 7d second opening 8 TFT
9 保護層9a 第1保護層9b 第2保護層10 遮光層11a,11b,11c 開口部12 反射電極12a アルミニウム膜12b モリブデン膜13 オーバーハング部14 チャネル部20a,20b,20c,20d TFTアレイ基板 9 protective layer 9a first protective layer 9b second protective layer 10 light shielding layer 11a, 11b, 11c opening 12 reflective electrode 12a aluminum film 12b molybdenum film 13 overhang 14 channel portion 20a, 20b, 20c, 20d TFT array substrate

Claims (30)

  1. 基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体膜を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタアレイ基板の製造方法であって、 A plurality of pixels provided on a substrate, are arranged for each respective pixel, a plurality of thin film transistor having a gate electrode, a source electrode, a drain electrode, and a semiconductor film in which a channel portion is formed corresponding to the gate electrode, a source line connected to the source electrode, a manufacturing method of a thin film transistor array substrate and a pixel electrode connected to the drain electrode,
    上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第1工程と、 A first step of patterning by photolithography using the gate electrode on the substrate,
    上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第2工程と、 To the substrate in which the gate electrode is formed, a gate insulating film, the semiconductor film, and laminating a conductive film including a transparent conductive film provided so as to cover the semiconductor film in this order to form a laminate, said a second step of patterning the thin film transistor by photolithography with respect to the laminate,
    フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第3工程とを備え、 By photolithography, thereby forming a protective layer covering the thin film transistors, to expose a portion of the transparent conductive film and a third step of forming the pixel electrode,
    上記第2工程は、上記積層体を覆うレジスト層を形成した後に、該レジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成するレジストパターン形成工程と、上記第1開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第1エッチング工程と、上記第2開口部の底部を除去して露出させた導電膜をエッチングする第2エッチング工程とを備えていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The second step, after forming a resist layer covering the laminate, the resist layer with respect, the channel part a region of the stack, the source line, the area other than the portion to be a source electrode and a drain electrode a first opening for exposing the conductive film in the upper position of the resist pattern forming step of forming respectively a second opening having a bottom of a predetermined thickness on the upper position of the region of the laminate to be the channel portion the and the conductive film exposed from the first opening, a first etching step of etching the lower semiconductor layer of the conductive film, the conductive film exposed by removing the bottom of the second opening TFT array substrate manufacturing method characterized by comprising a second etching step of etching the.
  2. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記第3工程で形成された保護層の上に、反射電極をフォトリソグラフィ法によりパターン形成する第4工程を備えていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The third on the protective layer formed in step, the method of manufacturing the thin film transistor array substrate, characterized in that it comprises a fourth step of patterning the reflective electrode by photolithography.
  3. 請求項1に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 1,
    上記導電膜は、遮光性を有し、 It said conductive film has a light shielding property,
    上記第3工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The third step, the method of manufacturing the thin film transistor array substrate, wherein the etching the inner conductive film than the peripheral end of the drain electrode.
  4. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記半導体膜は、上層の第1半導体膜と下層の第2半導体膜とにより構成され、 The semiconductor film is composed of a first semiconductor film and the lower layer of the second semiconductor layer of the upper layer,
    上記第2エッチング工程で、上記露出した導電膜及び上記第1半導体層をエッチングすることを特徴とする薄膜トランジスタアレイ基板 Said second etching step, a thin film transistor array substrate, wherein the etching the conductive film and the first semiconductor layer the exposed
  5. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記保護層の上層又は下層には、遮光層が形成され、 The upper layer or the lower layer of the protective layer, the light-shielding layer is formed,
    上記遮光層は、上記第3工程で上記保護層と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The light shielding layer, method of manufacturing a thin film transistor array substrate, characterized in that it is formed simultaneously with the protective layer in the third step.
  6. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記保護層は、遮光性材料により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The protective layer, the method of manufacturing the thin film transistor array substrate, characterized in that it is formed by a light-shielding material.
  7. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記ゲート電極は、複数の金属膜を積層して構成された第1金属積層膜で形成され、 The gate electrode is formed of a first metal laminated film formed by laminating a plurality of metal films,
    上記第1金属積層膜は、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The first metal laminate film, method of manufacturing a thin film transistor array substrate, characterized in that it includes a metal film made of aluminum film or aluminum alloy film.
  8. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記導電膜は、上記透明導電膜のみの単層により構成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 Said conductive film is a manufacturing method of a thin film transistor array substrate, characterized in that it is constituted by a single layer of the transparent conductive film only.
  9. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記導電膜は、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第2金属積層膜と、により形成され、 It said conductive film is the above-described transparent conductive film made of a compound of indium oxide and tin oxide, a second metal laminated film formed by laminating a plurality of metal film provided so as to cover the transparent conductive film When formed by,
    上記第2金属積層膜は、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 It said second metal laminate film, a thin film transistor array substrate manufacturing method characterized in that it is formed by the lower layer of a molybdenum film or a molybdenum alloy film and an upper aluminum film or aluminum alloy film.
  10. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記半導体膜は、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The semiconductor film, the method of manufacturing the thin film transistor array substrate, characterized in that it is formed with a high light transmittance material than amorphous silicon of the same thickness.
  11. 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate according to claim 1 or 2,
    上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the first step, the gate line external leading electrode is a plurality of gate lines and extending portions thereof connected to said gate electrode, method of manufacturing a thin film transistor array substrate, characterized in that it is formed simultaneously with the gate electrode .
  12. 請求項11に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 11,
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成されていると共に、 The gate electrode, the gate line and gate line external leading electrode is formed of a first metal laminated film formed by laminating a plurality of metal films,
    上記第1金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、 Lowermost layer of the first metal laminated film is formed by a titanium film or a titanium alloy film,
    上記第3工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, by etching, the method of manufacturing the thin film transistor array substrate, characterized in that exposing the titanium film or a titanium alloy film in a portion corresponding to the gate line external leading electrode.
  13. 請求項12に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 12,
    上記第1金属積層膜は、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The first metal laminate film, the a lowermost titanium layer or a titanium alloy film, an aluminum film or a metal film constituted by an aluminum alloy film, a molybdenum film or a molybdenum alloy film provided so as to cover the metal film When a thin film transistor array substrate manufacturing method characterized in that it is formed by.
  14. 請求項11に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 11,
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜により形成されていると共に、 The gate electrode, gate line and gate line external leading electrode, as well is formed by the first metal laminated film formed by laminating a plurality of metal films,
    上記第1金属積層膜の最上層は、チタン膜又はチタン合金膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The top layer of the first metal laminated film, method of manufacturing a thin film transistor array substrate, characterized in that it is formed by a titanium film or a titanium alloy film.
  15. 請求項14に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 14,
    上記第1金属積層膜は、アルミニウム膜又はアルミニウム合金膜を含んでおり、 The first metal film stack includes an aluminum film or an aluminum alloy film,
    上記第3工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, the method of manufacturing the thin film transistor array substrate, wherein the etching the inner protective layer and the gate insulating film than the peripheral edge of the gate line external leading electrode.
  16. 請求項1、2又は11に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 1, 2 or 11,
    上記第2工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、上記ソース電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the second step, a thin film transistor in a direction crossing the plurality of gate lines, the plurality of source lines and the source line external leading electrode is its extended portion, characterized in that is formed at the same time as the the source electrode method of manufacturing the array substrate.
  17. 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 16,
    上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成され、 The gate electrode, gate line and gate line external leading electrode is formed of a first metal laminated film formed by laminating a plurality of metal films,
    上記ソース電極、ソース線及びソース線外部引出電極は、複数の金属膜を積層して構成された第2金属積層膜で形成されていると共に、 The source electrode, the source line and the source line external leading electrode is formed of a second metal laminated film formed by laminating a plurality of metal films,
    上記第3工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第1金属積層膜及び第2金属積層膜の少なくとも最上層を除去することを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, by etching and removing at least the uppermost layer of the first metal laminated film and a second metal laminated film portion corresponding to said gate line external leading electrode and the source line external leading electrode method of manufacturing a thin film transistor array substrate.
  18. 請求項17に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 17,
    上記第1及び第2金属積層膜の最上層は、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The uppermost layer of the first and second metal laminated film, an aluminum film or an aluminum alloy film, or that it is formed by film over an aluminum film or an aluminum alloy film formed by laminating a molybdenum film or a molybdenum alloy film method of manufacturing a thin film transistor array substrate according to claim.
  19. 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 16,
    上記保護層は、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The protective layer has a light shielding property, the thin film transistor, method of manufacturing the thin film transistor array substrate, characterized in that it is formed to cover the gate line and a source line.
  20. 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 16,
    上記第3工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して1つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させるを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, by etching, by forming one opening corresponding to at least one of the plurality of gate line external leading electrode and a plurality of source line external leading electrode, the gate line external leading electrode of the plurality of and a thin film transistor array substrate manufacturing method characterized by exposing a plurality of source line external leading electrode.
  21. 請求項1に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 1,
    上記第3工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, the protective film, and the thin film transistor array substrate manufacturing method characterized by etching the gate insulating film for forming the protective layer in a region outside the peripheral edge of the drain electrode.
  22. 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 2,
    上記保護層は、その最上層が感光性樹脂膜で形成され、上記第3工程で、その表面が凹凸形状に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The protective layer is the uppermost layer is formed of a photosensitive resin film, in the third step, the method of manufacturing the thin film transistor array substrate having a surface, characterized in that it is formed in an uneven shape.
  23. 請求項22に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 22,
    上記反射電極の表面は、上記保護層の表面の凹凸形状を反映した形状に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The surface of the reflective electrode, method of manufacturing a thin film transistor array substrate, characterized in that it is formed in a shape reflecting the uneven shape of the surface of the protective layer.
  24. 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 2,
    上記第3工程では、上記薄膜トランジスタを覆う保護膜を成膜して、上記ドレイン電極の周端よりも内側の保護膜をエッチングすることにより、該ドレイン電極を構成する導電膜が露出したドレイン電極露出部を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the third step, by forming a protective film covering the thin film transistors, by etching the inner protective film than the peripheral end of the drain electrode, the drain electrode exposed conductive film constituting the drain electrode is exposed TFT array substrate manufacturing method and forming a part.
  25. 請求項24に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 24,
    上記第4工程では、上記ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、上記透明電極を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the fourth step, the than the peripheral edge of the drain electrode exposed portion by etching the inner conductive film, method of manufacturing a thin film transistor array substrate and forming the transparent electrode.
  26. 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 2,
    上記反射電極は、アルミニウム膜又はアルミニウム合金膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The reflective electrode, method of manufacturing a thin film transistor array substrate, characterized in that it is formed of an aluminum film or aluminum alloy film.
  27. 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 2,
    上記導電膜は、酸化インジウムと酸化スズとの化合物により形成された透明導電膜のみの単層により形成され、 It said conductive film is formed by a single layer of only the transparent conductive film formed by a compound of indium oxide and tin oxide,
    上記反射電極は、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The reflective electrode includes a lower layer of a molybdenum film or a molybdenum alloy film, method of manufacturing a thin film transistor array substrate, characterized in that it is formed by two layers of aluminum film or aluminum alloy film of the upper layer.
  28. 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 2,
    上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成され、 In the first step, the gate line external leading electrode is a plurality of gate lines and extending portions thereof connected to said gate electrodes are formed simultaneously with the gate electrode,
    上記第2工程では、上記複数のゲート線と交差する方向に、上記ソース電極に接続された複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されると共に、 In the second step, in a direction crossing the plurality of gate lines, a source line external leading electrode is a plurality of source lines and extended portion thereof connected to the source electrode is formed simultaneously with the source electrode together,
    上記ゲート線及びソース線は、遮光性を有し、 The gate line and the source line have a light shielding property,
    上記反射電極は、その周端が、上記ゲート線及びソース線と重なるように形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The reflective electrode has its peripheral end, the method of manufacturing the thin film transistor array substrate, characterized in that it is formed so as to overlap with the gate lines and source lines.
  29. 請求項28に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 28,
    上記保護層は、有機膜を含んでいることを特徴とする薄膜トランジスタアレイ基板の製造方法。 The protective layer, the method of manufacturing the thin film transistor array substrate, characterized by comprising the organic film.
  30. 請求項28に記載された薄膜トランジスタアレイ基板の製造方法において、 The method of manufacturing a thin film transistor array substrate of claim 28,
    上記ゲート電極を構成する第1金属積層膜は、最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜と、により構成され、 The first metal laminated film constituting the gate electrode is made and the lowermost layer of a titanium film or a titanium alloy film, an aluminum film or an aluminum alloy film, by,
    上記導電膜は、透明導電膜と、該透明導電膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、該モリブデン膜又はモリブデン合金膜を覆うように設けられアルミニウム膜又はアルミニウム合金膜と、により構成されると共に、 It said conductive film is a transparent conductive film, and a molybdenum film or a molybdenum alloy film provided so as to cover the transparent conductive film, an aluminum film or aluminum alloy film provided so as to cover the molybdenum film or a molybdenum alloy film, together constituted by,
    上記反射電極は、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により構成され、 The reflective electrode includes a lower layer of a molybdenum film or a molybdenum alloy layer, is composed of two layers of aluminum film or aluminum alloy film of the upper layer,
    上記第4工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させると共に、上記ソース線外部引出電極に対応する部分の上記透明導電膜を露出させることを特徴とする薄膜トランジスタアレイ基板の製造方法。 In the fourth step, by etching, to expose the titanium film or a titanium alloy film in a portion corresponding to the gate line external leading electrode, exposing the transparent conductive film in a portion corresponding to the source line external lead electrodes method of manufacturing a thin film transistor array substrate, characterized in that.
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