JP2006005116A - Film-forming method, semiconductor film, and multilayer insulation film - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a film-forming method, or the like for forming a film made of zinc oxide, or the like without damaging a substrate. <P>SOLUTION: A DC voltage is applied to a set of targets A, B that are opposingly arranged in a film-forming chamber 124 while at least one of them is made of highly pure zinc for sputtering by plasma generated between both the targets A, B. Zn particles in the targets A, B being subjected to sputtering are allowed to react with oxygen gas, and are deposited on a substrate that is shifted from the axial direction of the opposingly target and is arranged for forming a ZnO film on the substrate surface. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、膜形成方法、半導体膜、及び積層絶縁膜に関する。   The present invention relates to a film forming method, a semiconductor film, and a laminated insulating film.

従来、アクティブマトリックス液晶TFT(Thin Film Transistor)のチャネル層(活性層)にはアモルファスシリコン膜が広く用いられてきた。
アモルファスシリコン膜の移動度は、略1cm/(V・s)と小さく、要求されるTFT素子のON/OFF特性を確保するために、配線線幅を細くすることができない。そのため、高精細、高輝度、高速応答等の性能が求められる次世代液晶TFTとして、アモルファスシリコンに代わって、より結晶性が高く、移動度が大きい低温ポリシリコンを使用した低温ポリシリコンTFTが開発され、小型液晶装置等に導入されている。
Conventionally, an amorphous silicon film has been widely used for a channel layer (active layer) of an active matrix liquid crystal TFT (Thin Film Transistor).
The mobility of the amorphous silicon film is as small as approximately 1 cm 2 / (V · s), and the wiring line width cannot be reduced in order to ensure the required ON / OFF characteristics of the TFT element. Therefore, low-temperature polysilicon TFTs using low-temperature polysilicon with higher crystallinity and higher mobility have been developed in place of amorphous silicon as next-generation liquid crystal TFTs that require high-definition, high-brightness, high-speed response, etc. It has been introduced into small liquid crystal devices and the like.

低温ポリシリコンの結晶化を促進し、移動度を向上させるために、エキシマレーザ装置を用いたアニール等の処理が行われる。TFT素子のソース・ドレイン間隔(略数μm)と低温ポリシリコンの結晶粒子のサイズ(略1μm)とが近接するため、ソース電極とドレイン電極との間における結晶粒界の密度にばらつきが生じ易い。そのため、低温ポリシリコンを用いた場合には、面内で均一な動作特性を有するTFT素子を作成することが難しく、従って、歩留まりが低い。また、エキシマレーザ装置等の製造装置が高価であり、低温ポリシリコンに比較して、製造原価が高い。このため、現状では、低温ポリシリコンTFTへの投資効果は小さい。   In order to promote crystallization of low-temperature polysilicon and improve mobility, a treatment such as annealing using an excimer laser device is performed. Since the distance between the source and the drain of the TFT element (approximately several μm) and the size of the crystal grain of the low temperature polysilicon (approximately 1 μm) are close to each other, the density of the crystal grain boundary between the source electrode and the drain electrode is likely to vary. . For this reason, when low-temperature polysilicon is used, it is difficult to produce a TFT element having uniform operating characteristics in a plane, and therefore the yield is low. Also, a manufacturing device such as an excimer laser device is expensive, and the manufacturing cost is higher than that of low-temperature polysilicon. For this reason, at present, the investment effect on the low-temperature polysilicon TFT is small.

一方、上述したアモルファスシリコン及び低温ポリシリコン以外の半導体材料を用いてTFT素子を作成することが、実験室規模で試みられている。酸化亜鉛(ZnO)は、エネルギー準位の間隔(バンドギャップ)が広いこと、移動度が大きいこと、室温においても結晶化することなどの利点を有するため、近時注目されている。   On the other hand, an attempt has been made on a laboratory scale to produce a TFT element using a semiconductor material other than the above-described amorphous silicon and low-temperature polysilicon. Zinc oxide (ZnO) has recently attracted attention because it has advantages such as a wide energy level interval (band gap), high mobility, and crystallization even at room temperature.

酸化亜鉛膜は、例えば、分子線エピタキシ(Molecular Beam Epitaxy)あるいは有機金属気相成長(Metalorganic Vapour Phase Epitaxy)等の方法により形成可能である。従来、酸化亜鉛の成膜は、サファイヤ基板上やプラスチック基板上で行われているが、レーザによる励起が必要であり、大面積基板上への成膜には適さない。そのため、この成膜方法は、生産性が低く、工業的に行われる成膜には適用できない。酸化亜鉛膜を大面積基板上に成膜できる方法としてマグネトロンスパッタリング法が知られている(例えば、特許文献1参照)。
特開平9−87833号公報
The zinc oxide film can be formed, for example, by a method such as molecular beam epitaxy or metalorganic vapor phase epitaxy. Conventionally, deposition of zinc oxide has been performed on a sapphire substrate or a plastic substrate, but excitation by a laser is necessary, and it is not suitable for deposition on a large-area substrate. Therefore, this film formation method has low productivity and cannot be applied to industrial film formation. A magnetron sputtering method is known as a method for forming a zinc oxide film on a large-area substrate (see, for example, Patent Document 1).
JP-A-9-87833

マグネトロンスパッタリング法は、4インチのガラス基板上に半導体膜を形成することが可能であり、大型のターゲットを用いて、さらに大面積の成膜も検討されている。開発が進められているZnO−TFTでは、マグネトロンスパッタリング法を用いて、略1000Å以下の厚さを有するZnO活性層が形成されている。   In the magnetron sputtering method, a semiconductor film can be formed on a 4-inch glass substrate, and a film with a larger area is being studied using a large target. In a ZnO-TFT that is being developed, a ZnO active layer having a thickness of about 1000 mm or less is formed using a magnetron sputtering method.

しかし、マグネトロンスパッタリング法によるZnO薄膜の成膜では、成膜速度が略20Å/minと小さいという問題があった。さらに、基板がプラズマに曝されるため、基板上に形成されたゲート絶縁膜が損傷されるという問題があった。例えば、P.F.Carciaらは、Mat.Res.Soc.Symp.vol1769(2003)に、従来のマグネトロンスパッタリング法により活性層を作成したZnO−TFT素子では、プラズマがゲート絶縁膜及び活性層自体にダメージを与えるため、移動度が略5cm/(V・s)に止まることを開示する。 However, the deposition of the ZnO thin film by the magnetron sputtering method has a problem that the deposition rate is as small as about 20 Å / min. Furthermore, since the substrate is exposed to plasma, there is a problem that the gate insulating film formed on the substrate is damaged. For example, P.I. F. Carcia et al., Mat. Res. Soc. Symp. In a ZnO-TFT device in which an active layer is formed on a vol. 1769 (2003) by a conventional magnetron sputtering method, since the plasma damages the gate insulating film and the active layer itself, the mobility is about 5 cm 2 / (V · s). Disclose to

本発明は、上記実状に鑑みてなされたもので、基板にダメージを与えることなく酸化亜鉛等の膜を形成することができる膜形成方法を提供することを目的とする。
また、本発明は、酸化亜鉛等の膜を高速かつ大面積に形成することができる膜形成方法を提供することを別の目的とする。
The present invention has been made in view of the above circumstances, and an object thereof is to provide a film forming method capable of forming a film of zinc oxide or the like without damaging the substrate.
Another object of the present invention is to provide a film forming method capable of forming a film such as zinc oxide at a high speed and in a large area.

上記目的を達成するため、本発明の第1の観点に係る膜形成方法は、
対向して配置された、少なくともその一方が導電性亜鉛金属を含む一組のターゲットの間にプラズマを発生させ、発生したプラズマで生成された粒子により前記一組のターゲットをスパッタリングし、
スパッタリングされた亜鉛粒子を酸化するとともに、生成した酸化亜鉛を含む生成物を、前記プラズマから離間された位置に堆積して半導体膜を形成する、
ことを特徴とする。
In order to achieve the above object, a film forming method according to the first aspect of the present invention includes:
Generating a plasma between a pair of targets, at least one of which is disposed oppositely and containing conductive zinc metal, and sputtering the set of targets by particles generated by the generated plasma;
Oxidizes the sputtered zinc particles and deposits a product containing the generated zinc oxide at a position spaced from the plasma to form a semiconductor film.
It is characterized by that.

亜鉛粒子を、堆積位置近傍にて、反応性ガスと反応させて酸化するとともに、堆積するようにしてもよい。
反応性ガスは、酸素、活性化酸素、オゾン、原子状酸素、酸素ラジカルのいずれかを含むことが望ましい。
The zinc particles may be oxidized while being reacted with a reactive gas in the vicinity of the deposition position.
The reactive gas preferably contains any of oxygen, activated oxygen, ozone, atomic oxygen, and oxygen radicals.

一組のターゲットは、同一の材料で形成されていることが望ましい。
磁界を印加して誘起されるプラズマ中に生成された荷電粒子より、電圧が印加された一組のターゲットをスパッタリングするようにしてもよい。
It is desirable that the set of targets be made of the same material.
A set of targets to which a voltage is applied may be sputtered from charged particles generated in plasma induced by applying a magnetic field.

ゲート電極、ゲート絶縁膜が形成された基板を、プラズマから離隔して、前記ゲート絶縁膜を介した基板表面近傍に半導体膜を形成することが望ましい。   It is desirable to form a semiconductor film in the vicinity of the substrate surface through the gate insulating film by separating the substrate on which the gate electrode and the gate insulating film are formed from the plasma.

一方のターゲットは、少なくとも5N純度以上の純度を有する亜鉛から構成されることが望ましい。   One target is preferably composed of zinc having a purity of at least 5N purity.

上記目的を達成するため、本発明の第2の観点に係る半導体膜は、
対向して配置された、少なくともその一方が導電性亜鉛金属を含む一組のターゲットの間に形成されたプラズマによるスパッタリングにより発生した亜鉛粒子が酸化されて生成した酸化亜鉛を含んだ生成物が、前記プラズマから離間された基板に、堆積されて形成された、
ことを特徴とする。
In order to achieve the above object, a semiconductor film according to the second aspect of the present invention provides:
A product containing zinc oxide formed by oxidation of zinc particles generated by sputtering with plasma formed between a pair of targets at least one of which includes conductive zinc metal disposed opposite to each other. Deposited and formed on a substrate spaced from the plasma;
It is characterized by that.

一組のターゲットは同一の材料で形成されていることが望ましい。
半導体膜は、真性、n型またはp型の酸化亜鉛とすることができる。
半導体膜は、そのグレインサイズは20nm以下であることが望ましい。
また、一組のターゲットは異なる材料で形成されたものとすることができる。
半導体膜は、プラズマから鉛直方向に離間された基板に形成されることが望ましい。
The set of targets is preferably made of the same material.
The semiconductor film can be intrinsic, n-type or p-type zinc oxide.
The semiconductor film desirably has a grain size of 20 nm or less.
Also, the set of targets can be made of different materials.
The semiconductor film is preferably formed on a substrate that is vertically separated from the plasma.

略100nmの厚さ近傍でX線回折法により測定された(002)方位のピークの半値幅が、0.50°以下であることが望ましい。   It is desirable that the half-value width of the peak in the (002) direction measured by the X-ray diffraction method in the vicinity of the thickness of about 100 nm is 0.50 ° or less.

半導体膜は、III族の金属から構成される他のターゲットと導電性亜鉛金属を含むターゲットのスパッタリングにより発生した金属粒子が、亜鉛粒子が酸化されて生成された酸化亜鉛と結合されて、基板に堆積されて形成することも可能である。   In the semiconductor film, metal particles generated by sputtering of another target composed of a Group III metal and a target containing conductive zinc metal are combined with zinc oxide generated by oxidizing the zinc particles, and the substrate is bonded to the substrate. It can also be deposited.

上記目的を達成するため、本発明の第3の観点に係る積層絶縁膜は、
II族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより発生した金属粒子を、反応性ガスと反応させて生成した反応生成物を、基板に順次堆積して形成された、
ことを特徴とする。
In order to achieve the above object, the laminated insulating film according to the third aspect of the present invention provides:
It was formed by sequentially depositing reaction products produced by reacting metal particles generated by sputtering of a counter target composed of another group II, III or IV metal with a reactive gas on a substrate. ,
It is characterized by that.

反応生成物は、一方の金属粒子と酸素または窒素と反応して生成した酸化物または窒化物と他の金属の酸化物または窒化物との混合物であることが望ましい。   The reaction product is preferably a mixture of an oxide or nitride produced by reacting one metal particle with oxygen or nitrogen and an oxide or nitride of another metal.

本発明によれば、基板にダメージを与えることなく酸化亜鉛等の膜を形成することができる膜形成方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the film | membrane formation method which can form films | membranes, such as a zinc oxide, without damaging a board | substrate can be provided.

本発明の実施形態にかかる透明導電膜が形成されたTFT素子及び透明導電膜の形成方法について、以下図面を参照して説明する。   A TFT element on which a transparent conductive film according to an embodiment of the present invention is formed and a method for forming the transparent conductive film will be described below with reference to the drawings.

図1−(a),(b)は、それぞれ、本発明の実施形態にかかるTFT素子の構造を示す拡大平面図及び拡大断面図である。
図示されるように、メタルマスクを介したEB(Electron Beam)蒸着により形成されたAl等の金属からなるゲート電極11を覆うように、市販のガラス基板10上に、PE−CVD(Plasma Enhanced Chemical Vapor Deposition)により250℃の処理温度にて成膜された窒化シリコン等からなるゲート絶縁膜12が形成されている。このゲート絶縁膜12上に、後述するように、対向ターゲット方式の反応性DCマグネトロンスパッタ法により、メタルマスクを介して略60Å/minの成膜速度にて成膜された、略1000Åの厚さを有する酸化亜鉛(ZnO)チャネル層(活性層)13が成膜形成されている。このZnO活性層13を介して対向するソース/ドレイン電極14が、メタルマスクを介したAl等の金属のEB蒸着により形成されて、ボトムゲート構造のZnO−TFT(Thin Film Transistor)素子1が製造される。ここで、SD電極間隔Lは、100μmであり、SD電極幅Wは、1.5mmである。
FIGS. 1A and 1B are an enlarged plan view and an enlarged sectional view showing the structure of a TFT element according to an embodiment of the present invention, respectively.
As shown in the figure, PE-CVD (Plasma Enhanced Chemical) is formed on a commercially available glass substrate 10 so as to cover a gate electrode 11 made of metal such as Al formed by EB (Electron Beam) vapor deposition through a metal mask. A gate insulating film 12 made of silicon nitride or the like formed at a processing temperature of 250 ° C. by Vapor Deposition is formed. As will be described later, a thickness of about 1000 mm is formed on the gate insulating film 12 by a reactive DC magnetron sputtering method using a counter target method through a metal mask at a film forming speed of about 60 mm / min. A zinc oxide (ZnO) channel layer (active layer) 13 having a film is formed. The source / drain electrodes 14 facing each other through the ZnO active layer 13 are formed by EB vapor deposition of a metal such as Al through a metal mask to manufacture a bottom gate structure ZnO-TFT (Thin Film Transistor) element 1. Is done. Here, the SD electrode interval L is 100 μm, and the SD electrode width W is 1.5 mm.

図2に、半導体パラメータアナライザを用いて測定されたTFT素子1のON/OFF特性の一例を示す。SD電極間に10Vの電圧が印加されたときのON/OFF比は、3×10以上であった。なお、図示されるように、ゲート電圧Vgが印加されない時(Vg=0V)のSD電極間のOFF電流は、測定器の検出感度5×10−15A以下であった。ゲート電圧10Vが印加された時(Vg=10V)のSD電極間のON電流は、4×10−8Aであった。 FIG. 2 shows an example of ON / OFF characteristics of the TFT element 1 measured using a semiconductor parameter analyzer. The ON / OFF ratio when a voltage of 10 V was applied between the SD electrodes was 3 × 10 7 or more. As shown in the figure, the OFF current between the SD electrodes when the gate voltage Vg was not applied (Vg = 0 V) was 5 × 10 −15 A or less of the detection sensitivity of the measuring instrument. The ON current between the SD electrodes when a gate voltage of 10 V was applied (Vg = 10 V) was 4 × 10 −8 A.

図3に、図2に示されるTFT素子のON/OFF特性のヒステリシス曲線を示す。図示されるように、繰り返し測定では、SD電極間のOFF電流は、略5×10−13Aであり、SD電極間のON電流は、8×10−7Aであった。 FIG. 3 shows a hysteresis curve of the ON / OFF characteristic of the TFT element shown in FIG. As shown in the figure, in the repeated measurement, the OFF current between the SD electrodes was approximately 5 × 10 −13 A, and the ON current between the SD electrodes was 8 × 10 −7 A.

図4に、XRD(X-ray Diffraction)を用いて測定されたTFT素子のZnO活性層13の回折スペクトルの一例を示す。図示されるように、このZnO活性層13は、c軸(002)方向のピーク強度1555.6cps、半値幅(FWHM)0.44により表される結晶性を有している。   FIG. 4 shows an example of the diffraction spectrum of the ZnO active layer 13 of the TFT element measured using XRD (X-ray Diffraction). As shown in the figure, this ZnO active layer 13 has crystallinity represented by a peak intensity of 1555.6 cps in the c-axis (002) direction and a full width at half maximum (FWHM) of 0.44.

次に、図5を参照して、ZnO活性層の成膜方法について簡単に説明する。
同一の高純度のZnからなる1組(実施例では2個)のターゲットA、ターゲットBを、対向した配置されたアースシールド121内に配置する。
永久磁石122が配置された電極板123に、DC電源128により負電圧を印加して、形成された電磁場の作用により対向するターゲットA,Bの間に発生させたプラズマで、成膜室124上部から導入されたアルゴンガスを励起して、励起されたアルゴンイオンで、ターゲットA,Bをスパッタリングする。
このとき、成膜室124内の下部側の載置台126に載置された基板125近傍に、ガス供給ラインから、酸素ガスを所定の流量にて供給し、該基板125の表面近傍にて、スパッタリングされたZn粒子を酸素と反応させて、ゲート絶縁膜上に所定の膜厚のZnO膜を堆積する。
ここで、基板125は、成膜中、RF電源129の印加により発生したプラズマから鉛直下方に離間された位置に載置されており、プラズマの影響を実質的に受けない。
また、アースシールド121が配置される成膜室124上部に供給されるアルゴンガスに対して、酸素ガスは、基板125が配置される成膜室124下部に対して供給される。アルゴンガスは、成膜室124上部にて確保され、基板125近傍に供給された酸素ガスは、成膜室124下部に滞留する。成膜室124上部に発生するプラズマは成膜室124上部に閉じ込められ、成膜室124下部には発生しない。したがって、対向するターゲットA,Bの間に生成したプラズマは、アルゴンガスを励起するが、基板125近傍の酸素ガスは励起しない。
なお、ガラス基板は、図示しない駆動装置により旋回可能であるが、ZnOの成膜中には静止されており、バイアス電圧は印加されず、基板温度は室温である。
従って、載置台126の下方に備えられたヒータ127は、使用しないか、あるいはガラス基板が室温になるように加熱する。
Next, a method for forming a ZnO active layer will be briefly described with reference to FIG.
One set (two in the embodiment) of target A and target B made of the same high-purity Zn is arranged in the ground shield 121 arranged opposite to each other.
An upper portion of the film formation chamber 124 is formed by plasma generated between the targets A and B facing each other by the action of the formed electromagnetic field by applying a negative voltage to the electrode plate 123 on which the permanent magnet 122 is disposed by the DC power source 128. The argon gas introduced from is excited, and the targets A and B are sputtered with the excited argon ions.
At this time, oxygen gas is supplied at a predetermined flow rate from the gas supply line to the vicinity of the substrate 125 mounted on the mounting table 126 on the lower side in the film formation chamber 124, and in the vicinity of the surface of the substrate 125, The sputtered Zn particles are reacted with oxygen to deposit a ZnO film having a predetermined thickness on the gate insulating film.
Here, the substrate 125 is placed at a position vertically separated from the plasma generated by application of the RF power source 129 during film formation, and is not substantially affected by the plasma.
Further, oxygen gas is supplied to the lower part of the film formation chamber 124 in which the substrate 125 is arranged, in contrast to the argon gas supplied to the upper part of the film formation chamber 124 in which the earth shield 121 is arranged. The argon gas is secured in the upper part of the film formation chamber 124, and the oxygen gas supplied in the vicinity of the substrate 125 stays in the lower part of the film formation chamber 124. The plasma generated in the upper part of the deposition chamber 124 is confined in the upper part of the deposition chamber 124 and is not generated in the lower part of the deposition chamber 124. Accordingly, the plasma generated between the opposing targets A and B excites the argon gas, but does not excite the oxygen gas near the substrate 125.
The glass substrate can be rotated by a driving device (not shown), but is stationary during the ZnO film formation, no bias voltage is applied, and the substrate temperature is room temperature.
Therefore, the heater 127 provided below the mounting table 126 is not used, or is heated so that the glass substrate reaches room temperature.

対向ターゲット方式の反応性DCマグネトロンスパッタでは、プラズマが基板125上方の対向するターゲットA,B間に形成され、直接基板125に作用しないため、ZnO活性層13は、ゲート電極11及びゲート絶縁膜12にダメージを加えずに形成される。
図1に戻って、ZnO活性層13では、ゲート電極11に印加される電圧により誘起されるキャリアがSD電極間を移動する。c軸(002)方向への優先配向を示す結晶性の良好なZnO活性層13は、上記キャリアの移動度を相対的に高く維持する。そのため、TFT素子1は、ゲート電極及びチャネル層を細線化しても相対的に高いON/OFF電流比を有し、スイッチングに対して高速に応答する。
In the reactive DC magnetron sputtering of the counter target method, since the plasma is formed between the targets A and B facing each other above the substrate 125 and does not directly act on the substrate 125, the ZnO active layer 13 includes the gate electrode 11 and the gate insulating film 12. It is formed without any damage.
Returning to FIG. 1, in the ZnO active layer 13, carriers induced by the voltage applied to the gate electrode 11 move between the SD electrodes. The ZnO active layer 13 with good crystallinity showing the preferential orientation in the c-axis (002) direction maintains the carrier mobility relatively high. Therefore, the TFT element 1 has a relatively high ON / OFF current ratio even when the gate electrode and the channel layer are thinned, and responds to switching at high speed.

以下、実施例を用いて、本発明の実施形態にかかるZnO膜及び積層絶縁膜の製膜条件についてさらに詳しく説明する。
(実施例1)
成膜室内に配置されたコーニング#1737と同等のガラス基板上に、表1に示す成膜条件にて、図5に示す対向ターゲット方式のスパッタリング装置の成膜室124内に5N純度のZnからなる一組のターゲットA,Bを配置して、略1000ÅのZnO膜を形成した。
(成膜条件)
Hereinafter, the conditions for forming the ZnO film and the laminated insulating film according to the embodiment of the present invention will be described in more detail using examples.
Example 1
On the glass substrate equivalent to Corning # 1737 placed in the film formation chamber, from the 5N purity Zn in the film formation chamber 124 of the facing target type sputtering apparatus shown in FIG. 5 under the film formation conditions shown in Table 1. A set of targets A and B were arranged to form a ZnO film having a thickness of about 1000 mm.
(Deposition conditions)

XRDを用いて、このZnO膜と比較例1にて成膜されたZnO膜との回折スペクトルを測定した。図6に、両者の回折スペクトルを示す。実施例1のZnO膜は、比較例1のZnO膜に比して、(002)方位に略6倍のピーク強度を有し、その半値幅(FWHM)も、比較例1のZnO膜より小さい。   The diffraction spectrum of this ZnO film and the ZnO film formed in Comparative Example 1 was measured using XRD. FIG. 6 shows both diffraction spectra. The ZnO film of Example 1 has approximately 6 times the peak intensity in the (002) direction as compared with the ZnO film of Comparative Example 1, and its half-value width (FWHM) is also smaller than that of the ZnO film of Comparative Example 1. .

形成されたZnO膜の一部を傷つけ、その断面を露出させて、45度斜めの角度からSEM観察を行った。図7に、表面のSEM観察像を示す。点線で示された領域の表面は、平滑である。また、その領域には、20nm以下のグレインが観察された。   A part of the formed ZnO film was damaged, its cross section was exposed, and SEM observation was performed from an oblique angle of 45 degrees. FIG. 7 shows an SEM observation image of the surface. The surface of the area indicated by the dotted line is smooth. In addition, grains of 20 nm or less were observed in that region.

(実施例2)
5N純度Tiと5N純度Siとを対向ターゲットに用いて、基板温度を70℃とした以外は、表1に記載された条件に設定して、コーニング#1737と同等のガラス基板上に(TiOx/SiOy)z積層絶縁膜を形成した。表2に示すように、SEM観察によれば、(TiOx/SiOy)z積層絶縁膜は、平滑な表面を有していた。
(形成された各種積層膜のSEM観察結果)
(Example 2)
Except that 5N purity Ti and 5N purity Si were used as opposing targets and the substrate temperature was set to 70 ° C., the conditions described in Table 1 were set, and a glass substrate equivalent to Corning # 1737 (TiOx / A SiOy) z laminated insulating film was formed. As shown in Table 2, according to SEM observation, the (TiOx / SiOy) z laminated insulating film had a smooth surface.
(SEM observation results of various laminated films formed)

(実施例3)
ガスの代わりにNガスを供給し、その流量を50sccmとし、基板温度を150℃とした以外は、実施例2と同様にして、コーニング#1737と同等のガラス基板上に(TiNx/SiNy)z積層絶縁膜を形成した。表2に示したように、SEM観察によれば、(TiNx/SiNy)z積層絶縁膜は、平滑な表面を有していた。
Example 3
In the same manner as in Example 2 except that N 2 gas was supplied instead of O 2 gas, the flow rate was 50 sccm, and the substrate temperature was 150 ° C., (TiNx / A SiNy) z laminated insulating film was formed. As shown in Table 2, according to SEM observation, the (TiNx / SiNy) z laminated insulating film had a smooth surface.

(実施例4)
実施例3で用いた5N純度Siの代わりに、5N純度Alを対向ターゲットに使用して、基板温度を100℃とした以外は、実施例3と同様にして、コーニング#1737と同等のガラス基板上に(TiNx/AlNy)z積層絶縁膜を形成した。表2に示したように、SEM観察によれば、(TiNx/AlNy)z積層絶縁膜は、平滑な表面を有していた。
Example 4
A glass substrate equivalent to Corning # 1737 in the same manner as in Example 3 except that 5N purity Al was used for the counter target instead of 5N purity Si used in Example 3 and the substrate temperature was 100 ° C. A (TiNx / AlNy) z laminated insulating film was formed thereon. As shown in Table 2, according to SEM observation, the (TiNx / AlNy) z laminated insulating film had a smooth surface.

(実施例5)
intrinsic-ZnOと5N純度Mgとを対向ターゲットに用いて、Oガスの流量をゼロとし、Nガスを25sccmの流量で供給した以外は実施例1と同様にして、コーニング#1737と同等のガラス基板上に(ZnMgO/ZnO:N)x積層絶縁膜を形成した。表2に示したように、SEM観察によれば、(ZnMgO/ZnO:N)x積層絶縁膜は、平滑な表面を有していた。
(Example 5)
The same as Corning # 1737 except that intrinsic-ZnO and 5N purity Mg were used as the opposing target, the flow rate of O 2 gas was set to zero, and N 2 gas was supplied at a flow rate of 25 sccm. A (ZnMgO / ZnO: N) x laminated insulating film was formed on a glass substrate. As shown in Table 2, according to SEM observation, the (ZnMgO / ZnO: N) x laminated insulating film had a smooth surface.

(実施例6)
亜鉛とマグネシウムとの共酸化物(ZnMgO)、及び、窒素が配位した亜鉛酸化物(ZnO:N)を対向ターゲットに用いて、N流量をゼロとした以外は、実施例5と同様にして、コーニング#1737と同等のガラス基板上に(ZnMgO/ZnO:N)x積層絶縁膜を形成した。SEM観察によれば、(ZnMgO/ZnO:N)x積層絶縁膜は、平滑な表面を有していた。
(Example 6)
The same procedure as in Example 5 was conducted, except that zinc and magnesium co-oxide (ZnMgO) and nitrogen coordinated zinc oxide (ZnO: N) were used as the opposing target, and the N 2 flow rate was zero. Then, a (ZnMgO / ZnO: N) x laminated insulating film was formed on a glass substrate equivalent to Corning # 1737. According to SEM observation, the (ZnMgO / ZnO: N) x laminated insulating film had a smooth surface.

(実施例7)
断面の長軸の大きさが300mmのサイズの5N純度の金属亜鉛ターゲットを用いた以外は、実施例1と同様の成膜条件にて、2枚の4インチガラス基板に、ZnO膜を形成した。形成されたZnO膜の平均厚さは、略1000Åであり、それぞれの基板の膜厚の面内のばらつきは、略10%以下であった。
(Example 7)
A ZnO film was formed on two 4-inch glass substrates under the same film forming conditions as in Example 1 except that a 5N purity metallic zinc target having a cross-sectional major axis size of 300 mm was used. . The average thickness of the formed ZnO film was about 1000 mm, and the in-plane variation of the film thickness of each substrate was about 10% or less.

(比較例1)
被処理基板がターゲットに対面して配置される周知の高周波マグネトロンスパッタリング装置を用いて、表3に示す成膜条件にて、コーニング#1737と同等のガラス基板上に略1000Åの膜厚を有するZnO膜を形成した。ZnO膜が形成された基板には、損傷が観察された。
(高周波マグネトロンスパッタによる成膜条件)
図7に示したように、比較例1のZnO膜は、(002)方位に247.1cpsのピーク強度を有し、その半値幅(FWHM)は、0.51であった。
実施例1と同様にして、ZnO膜のSEM観察を行った。図8に、表面のSEM観察像を示す。膜の表面は、実施例1に比較して粗く、その表面には、略50nmのグレインが観察された。
(Comparative Example 1)
ZnO having a film thickness of about 1000 mm on a glass substrate equivalent to Corning # 1737 under the film forming conditions shown in Table 3 using a known high-frequency magnetron sputtering apparatus in which the substrate to be processed is placed facing the target. A film was formed. Damage was observed on the substrate on which the ZnO film was formed.
(Deposition conditions by high frequency magnetron sputtering)
As shown in FIG. 7, the ZnO film of Comparative Example 1 had a peak intensity of 247.1 cps in the (002) direction, and its half-value width (FWHM) was 0.51.
In the same manner as in Example 1, the SEM observation of the ZnO film was performed. FIG. 8 shows an SEM observation image of the surface. The surface of the film was rough compared to Example 1, and approximately 50 nm grains were observed on the surface.

以上説明したように、本発明の実施形態によれば、ZnO活性層を対向ターゲット方式の反応性スパッタリング法を用いて形成するため、ボトムゲート構造のZnO−TFT素子において、ゲート電極及びゲート絶縁膜にプラズマダメージを加えずに、ZnO活性層を形成することができる。   As described above, according to the embodiment of the present invention, since the ZnO active layer is formed using the reactive sputtering method of the counter target method, in the bottom gate structure ZnO-TFT device, the gate electrode and the gate insulating film are formed. A ZnO active layer can be formed without plasma damage.

比較例1に示した条件で作成されたZnO活性層を有する、ボトムゲート構造(逆スタガ構造)のTFT素子では、ゲート絶縁膜のダメージが観察され、TFT素子の動作に関して、移動度の低下、OFF電流の上昇などの望ましくない結果が得られた。   In a bottom gate structure (reverse stagger structure) TFT element having a ZnO active layer prepared under the conditions shown in Comparative Example 1, damage to the gate insulating film is observed, and the mobility of the TFT element is decreased. Undesirable results such as an increase in OFF current were obtained.

このことは、被処理基板がターゲットに対面していることにより引き起こされたと考えられる。
被処理基板の位置がターゲットの軸方向からずらされた状態(オフアクシス)となる、対向ターゲット方式のマグネトロンスパッタリング法を用いて、ZnO薄膜を被処理基板上に成膜することにより、基板へのプラズマダメージが大幅に低減された。
This is considered to be caused by the fact that the substrate to be processed is facing the target.
By depositing a ZnO thin film on the substrate to be processed using a counter-target magnetron sputtering method in which the position of the substrate to be processed is shifted from the axial direction of the target (off-axis), Plasma damage was greatly reduced.

また、上記の実施形態によれば、基板を加熱することなく、ZnO活性層を形成できる。このとき、ZnO活性層の試料温度は、略70℃以下である。   Moreover, according to said embodiment, a ZnO active layer can be formed, without heating a board | substrate. At this time, the sample temperature of the ZnO active layer is approximately 70 ° C. or less.

さらに、上記の実施形態によれば、略150Å/min以上の高い成膜速度を実現することができる。
従来の高抵抗酸化亜鉛ターゲットを用いた高周波マグネトロンスパッタリング法によるZnO薄膜の形成では、成膜速度は、略20Å/minであった。上記の高純度の導電性金属亜鉛ターゲットを用いて、酸素ガスが導入された反応性DCマグネトロンスパッタリング法により、ZnO薄膜は、略150Å/min以上の高い成膜速度にて、形成可能である。
Furthermore, according to the above-described embodiment, a high film formation rate of about 150 Å / min or more can be realized.
In the formation of the ZnO thin film by the high frequency magnetron sputtering method using the conventional high resistance zinc oxide target, the film forming rate was about 20 Å / min. A ZnO thin film can be formed at a high deposition rate of about 150 Å / min or higher by the reactive DC magnetron sputtering method in which oxygen gas is introduced using the above-described high-purity conductive metal zinc target.

上記の実施形態によれば、従来の高周波マグネトロンスパッタリングに比較して、ZnO膜の結晶性が向上する。   According to the above embodiment, the crystallinity of the ZnO film is improved as compared with the conventional high-frequency magnetron sputtering.

本発明は、上記の実施形態に限定されず、その応用及び変形等は任意である。
上記の実施形態では、ゲートが形成されたTFT素子にZnO活性層を成膜し、ボトムゲート構造のTFT素子を得ると説明した。しかし、ZnO活性層を成膜した後、ゲート電極を形成してもよい。例えば、図9に示すように、ガラス基板21上に、対向ターゲット方式の反応性DCマグネトロンスパッタリングにより、略1000Åの厚さを有するZnO活性層22を成膜する。このZnO活性層22上に、ソース/ドレイン電極23、ゲート絶縁膜24、ゲート電極25を順次形成して、トップゲート構造のTFT素子20が得られる。
この場合には、ゲート絶縁膜24を形成するときに、その処理温度で、ZnO活性層22がアニールされる。そのため、ZnO活性層22の結晶性がさらに向上し、その結果、移動度も上昇する。
The present invention is not limited to the above embodiment, and its application, modification, and the like are arbitrary.
In the above embodiment, it has been described that a ZnO active layer is formed on a TFT element having a gate to obtain a TFT element having a bottom gate structure. However, the gate electrode may be formed after forming the ZnO active layer. For example, as shown in FIG. 9, a ZnO active layer 22 having a thickness of about 1000 mm is formed on a glass substrate 21 by reactive DC magnetron sputtering using a counter target method. A source / drain electrode 23, a gate insulating film 24, and a gate electrode 25 are sequentially formed on the ZnO active layer 22 to obtain a TFT element 20 having a top gate structure.
In this case, when the gate insulating film 24 is formed, the ZnO active layer 22 is annealed at the processing temperature. Therefore, the crystallinity of the ZnO active layer 22 is further improved, and as a result, the mobility is also increased.

上記の実施形態では、Alゲート電極に対応するように形成されたZnO活性層を挟むようにして、対向するSD電極を形成すると説明した。しかし、図10−(a)に示すように、ゲート絶縁膜12上に形成されたZnO活性層13上に、その下面全体がZnO活性層13に接するように、互いに対向するSD電極14を形成してもよい。   In the above embodiment, it has been described that the opposing SD electrodes are formed so as to sandwich the ZnO active layer formed so as to correspond to the Al gate electrode. However, as shown in FIG. 10A, the SD electrodes 14 facing each other are formed on the ZnO active layer 13 formed on the gate insulating film 12 so that the entire lower surface thereof is in contact with the ZnO active layer 13. May be.

また、上記の実施形態では、n領域については特に説明しなかったが、TFT素子のON電流特性を向上させるため、n領域を形成することが望ましい。
図10−(b)に示すように、ゲート絶縁膜12上に形成されたZnO活性層13上に、対向ターゲット方式のDCマグネトロンスパッタリング法を用いて、例えばインジウム及び亜鉛をターゲットとして、若しくは、ガリウム及び亜鉛をターゲットとして、酸素ガスを用いた反応性スパッタリングにより、抵抗の低い透明導電膜をn領域として形成することが好ましい。この場合、インジウム−亜鉛酸化物(InZnO)またはガリウム−亜鉛酸化物(GaZnO)等の同一の材料からなる一組のターゲットを用いて、実施例1と同様にDCマグネトロンスパッタリングによりn型の酸化亜鉛膜を形成することもできる。なお、n領域として、AlZnO、ZnO:F等のZnOの他の金属との共酸化物や非金属原子の配位したZnO酸化物膜を使用することもできる。
また、対向ターゲット方式の反応性DCマグネトロンスパッタリング法によりp型の酸化亜鉛半導体膜を形成することも可能である。この場合、酸化亜鉛を主材料とし、Ga、In、Al等のドナーを含む同一の材料からなる複数のターゲットを一組として、対向ターゲット方式のDCマグネトロンスパッタリング装置を用いて、Nガスを供給することにより、ドナーおよびNを含むP型の酸化亜鉛半導体を形成することができる。
In the above embodiment, the n + region is not particularly described, but it is desirable to form the n + region in order to improve the ON current characteristics of the TFT element.
As shown in FIG. 10- (b), on the ZnO active layer 13 formed on the gate insulating film 12, a counter magnet type DC magnetron sputtering method is used, for example, using indium and zinc as targets, or gallium. It is preferable to form a transparent conductive film having a low resistance as an n + region by reactive sputtering using oxygen gas with zinc as a target. In this case, using a set of targets made of the same material such as indium-zinc oxide (InZnO) or gallium-zinc oxide (GaZnO), n-type zinc oxide is formed by DC magnetron sputtering in the same manner as in Example 1. A film can also be formed. Note that as the n + region, a ZnO co-oxide with another metal such as AlZnO or ZnO: F or a ZnO oxide film in which a non-metal atom is coordinated can be used.
It is also possible to form a p-type zinc oxide semiconductor film by a reactive DC magnetron sputtering method using a counter target. In this case, N 2 gas is supplied using a counter-target type DC magnetron sputtering apparatus with a plurality of targets made of the same material including a donor such as Ga, In, Al, etc., containing zinc oxide as a main material. By doing so, a P-type zinc oxide semiconductor containing a donor and N can be formed.

上記の実施形態では、基板温度は室温に設定されると説明したが、ZnO薄膜の結晶性を向上させるため、基板上に堆積された未反応のZn粒子と、O等の反応性ガスとの反応性を促進するため、及びZnO薄膜の成膜速度を向上させるために、基板の表面を、ヒータ等により加熱して、昇温してもよい。 In the above embodiment, it has been described that the substrate temperature is set to room temperature. However, in order to improve the crystallinity of the ZnO thin film, unreacted Zn particles deposited on the substrate, a reactive gas such as O 2, and the like In order to promote the reactivity of the above and to improve the deposition rate of the ZnO thin film, the surface of the substrate may be heated by a heater or the like to raise the temperature.

上記の実施形態では、ガラス基板にバイアス電圧を印加することについては特に説明しなかった。しかし、さらにZnO膜の結晶性を向上させるため、DC、パルスもしくは高周波電圧のバイアス電圧(電界)を印加してもよい。この場合、バイアス電圧を制御することにより、電極板に印加される電圧が相対的に小さくても、ガラス基板表面に、イオン成分の運動エネルギーをコントロールして、従来の高周波マグネトロンスパッタリングと同等な入射エネルギーにて、スパッタリングされた粒子を堆積することが可能となる。一方、従来法によるZnO膜の形成では、プラズマダメージを最小限にするために、基板に自己バイアス電圧を印加することができない。そのため、高い運動エネルギー成分を有するスパッタリングされた粒子のイオンエネルギーを制御することができなかった。   In the above embodiment, the application of the bias voltage to the glass substrate has not been particularly described. However, in order to further improve the crystallinity of the ZnO film, a bias voltage (electric field) of DC, pulse, or high frequency voltage may be applied. In this case, by controlling the bias voltage, even if the voltage applied to the electrode plate is relatively small, the kinetic energy of the ion component is controlled on the glass substrate surface, making it equivalent to conventional high-frequency magnetron sputtering. With energy, it becomes possible to deposit sputtered particles. On the other hand, in the formation of the ZnO film by the conventional method, a self-bias voltage cannot be applied to the substrate in order to minimize plasma damage. Therefore, the ion energy of the sputtered particles having a high kinetic energy component cannot be controlled.

上記の実施形態では、静止された2枚の4インチ被処理基板に、10%以内の面内均一性で、同時に成膜可能であると説明した。さらに、成膜中にガラス基板を順次旋回させることにより、連続して幅300mmの成膜を行うことができる。また、断面の長軸が300mmより大きいターゲットを使用することにより、幅300mm以上の成膜も可能である。このように、ガラス基板の移動とターゲットサイズの変更により、さらに大面積のZnO膜を同時に成膜することもできる。   In the above-described embodiment, it has been described that film formation can be performed simultaneously on two stationary 4-inch substrates to be processed with in-plane uniformity within 10%. Further, by sequentially rotating the glass substrate during film formation, film formation with a width of 300 mm can be continuously performed. In addition, by using a target whose major axis of the cross section is larger than 300 mm, a film having a width of 300 mm or more can be formed. Thus, a ZnO film having a larger area can be formed simultaneously by moving the glass substrate and changing the target size.

上記の実施形態では、成膜時、酸素ガス等を導入すると説明したが、成膜速度の向上、反応性の向上のために、活性化した酸素、オゾン、原子状酸素、酸素ラジカル等を導入してもよい。   In the above embodiment, it has been described that oxygen gas or the like is introduced at the time of film formation, but activated oxygen, ozone, atomic oxygen, oxygen radicals, or the like are introduced in order to improve the film formation speed and reactivity. May be.

上記の実施形態では、定電流DC電源から電極板に電圧を印加すると説明したが、パルス電源あるいは高周波電源を用いて電極板に電圧を印加するようにしてもよい。この場合、パルス電源にはパルス同調回路、高周波電源にはマッチングボックス等の所定の整合装置が含まれる。   In the above embodiment, the voltage is applied to the electrode plate from the constant current DC power source. However, the voltage may be applied to the electrode plate using a pulse power source or a high frequency power source. In this case, the pulse power source includes a pulse tuning circuit, and the high frequency power source includes a predetermined matching device such as a matching box.

上記の実施形態では、窒化シリコンからなるゲート絶縁膜は、PE−CVDにより250℃の処理温度にて形成されると説明したが、高周波の電界成分も利用されるICP(inductive coupled plasma)−CVDにより、例えば150℃以下の処理温度にてゲート絶縁膜を成膜してもよい。   In the above embodiment, it has been described that the gate insulating film made of silicon nitride is formed at a processing temperature of 250 ° C. by PE-CVD. However, ICP (inductive coupled plasma) -CVD in which a high-frequency electric field component is also used. Thus, for example, the gate insulating film may be formed at a processing temperature of 150 ° C. or lower.

上記の実施形態では、ゲート絶縁膜をPE−CVDにより形成すると説明したが、ゲート絶縁膜は窒化シリコン膜に限定されない。例えば、図11に示すように、対向ターゲット方式のスパッタリングにより、ガラス基板31上に形成されたゲート電極32を覆うように、(TiOx/SiOy)z積層膜、(TiNx/SiNy)z積層膜、(ZnMgO/ZnO:N)x積層膜等のいずれかからなるゲート絶縁膜33を形成してもよい。この場合、この積層膜からなるゲート絶縁膜33上にZnO活性層34およびSD電極35を形成してTFT素子30が得られる。
なお、実施例では、上記金属のターゲットから構成される一組のターゲット、若しくは、上記金属の酸化物または窒化物から構成される一組のターゲットのスパッタリングにより、上記絶縁膜を形成すると説明した。しかし、一方が金属ターゲットで、他方が金属酸化物または金属窒化物から構成される一組のターゲットをスパッタリングして、上記絶縁膜を形成することもできる。
In the above embodiment, it has been described that the gate insulating film is formed by PE-CVD, but the gate insulating film is not limited to the silicon nitride film. For example, as shown in FIG. 11, a (TiOx / SiOy) z laminated film, a (TiNx / SiNy) z laminated film, so as to cover the gate electrode 32 formed on the glass substrate 31 by facing target sputtering. You may form the gate insulating film 33 which consists of either (ZnMgO / ZnO: N) x laminated film. In this case, the TFT element 30 is obtained by forming the ZnO active layer 34 and the SD electrode 35 on the gate insulating film 33 made of the laminated film.
In the embodiment, it has been described that the insulating film is formed by sputtering a set of targets composed of the metal target or a set of targets composed of the oxide or nitride of the metal. However, the insulating film can also be formed by sputtering a set of targets, one of which is a metal target and the other is a metal oxide or metal nitride.

上記の実施形態では、TFT素子1は、ガラス基板10上に構成されると説明した。しかし、ゲート絶縁膜を150℃以下の処理温度で、ZnO活性層を室温にて成膜することができるので、TFT素子をプラスチック基板上に構成することが可能である。
また、プラスチック基板上に構成される素子は、TFTに限定されず、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、MESFET(Metal-Semiconductor Field Effect Transistor)等の薄膜トランジスタであってもよい。
In the above embodiment, it has been described that the TFT element 1 is configured on the glass substrate 10. However, since the gate insulating film can be formed at a processing temperature of 150 ° C. or lower and the ZnO active layer can be formed at room temperature, the TFT element can be formed on a plastic substrate.
The element formed on the plastic substrate is not limited to a TFT, and may be a thin film transistor such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or a MESFET (Metal-Semiconductor Field Effect Transistor).

本発明の実施形態に係る透明導電膜が形成されたTFT素子の構造を示す模式図である。 (a)は拡大平面図である。(b)は拡大断面図である。It is a schematic diagram which shows the structure of the TFT element in which the transparent conductive film which concerns on embodiment of this invention was formed. (A) is an enlarged plan view. (B) is an enlarged sectional view. 半導体パラメータアナライザを用いて測定された図1のTFT素子のON/OFF特性の例を示す測定チャートである。It is a measurement chart which shows the example of the ON / OFF characteristic of the TFT element of FIG. 1 measured using the semiconductor parameter analyzer. 半導体パラメータアナライザを用いて測定された図1のTFT素子のON/OFF特性の別の例を示す測定チャートである。It is a measurement chart which shows another example of the ON / OFF characteristic of the TFT element of FIG. 1 measured using the semiconductor parameter analyzer. XRDにより測定されたZnO活性層の回折スペクトルの例を示す模式図である。It is a schematic diagram which shows the example of the diffraction spectrum of the ZnO active layer measured by XRD. 本発明の実施形態に係る対向ターゲット方式のマグネトロンスパッタリング装置の概略構成を示す模式図である。It is a schematic diagram which shows schematic structure of the magnetron sputtering apparatus of the opposing target system which concerns on embodiment of this invention. 実施例1及び比較例1で形成されたZnO活性層のXRDにより測定された回折スペクトルの例を示す模式図である。6 is a schematic diagram showing an example of a diffraction spectrum measured by XRD of a ZnO active layer formed in Example 1 and Comparative Example 1. FIG. 実施例1で形成されたZnO活性層の膜表面を示すSEM画像である。3 is a SEM image showing the film surface of the ZnO active layer formed in Example 1. FIG. 比較例1のZnO活性層の膜表面を示すSEM画像である。3 is an SEM image showing a film surface of a ZnO active layer of Comparative Example 1. 本発明の実施形態に係るゲート絶縁膜が形成されたTFT素子の概略構造を示す模式図である。It is a schematic diagram which shows schematic structure of the TFT element in which the gate insulating film which concerns on embodiment of this invention was formed. (a)は、透明導電膜が形成されたTFT素子の他の構造を示す模式図である。 (b)は、n領域が形成されたTFT素子の概略構造を示す模式図である。(A) is a schematic diagram which shows the other structure of the TFT element in which the transparent conductive film was formed. (B) is a schematic diagram showing a schematic structure of a TFT element in which an n + region is formed. 別のゲート構造を有するTFT素子の構造を示す模式図である。It is a schematic diagram which shows the structure of the TFT element which has another gate structure.

符号の説明Explanation of symbols

1 TFT素子
10 ガラス基板
11 Alゲート電極
12 SiNゲート絶縁膜
13 ZnO活性層
14 ソース/ドレイン電極
20 TFT素子
21 ガラス基板
22 ZnO活性層
23 ソース/ドレイン電極
24 SiNゲート絶縁膜
25 Alゲート電極
30 TFT素子
31 基板
32 Alゲート電極
33 ゲート絶縁膜
34 ZnO活性層
35 ソース/ドレイン電極
DESCRIPTION OF SYMBOLS 1 TFT element 10 Glass substrate 11 Al gate electrode 12 SiN gate insulating film 13 ZnO active layer 14 Source / drain electrode 20 TFT element 21 Glass substrate 22 ZnO active layer 23 Source / drain electrode 24 SiN gate insulating film 25 Al gate electrode 30 TFT Element 31 Substrate 32 Al gate electrode 33 Gate insulating film 34 ZnO active layer 35 Source / drain electrode

Claims (17)

対向して配置された、少なくともその一方が導電性亜鉛金属を含む一組のターゲットの間にプラズマを発生させ、発生したプラズマで生成された粒子により前記一組のターゲットをスパッタリングし、
スパッタリングされた亜鉛粒子を酸化するとともに、生成した酸化亜鉛を含む生成物を、前記プラズマから離間された位置に堆積して半導体膜を形成する、
ことを特徴とする膜形成方法。
Generating a plasma between a pair of targets, at least one of which is disposed oppositely and containing conductive zinc metal, and sputtering the set of targets by particles generated by the generated plasma;
Oxidizes the sputtered zinc particles and deposits a product containing the generated zinc oxide at a position spaced from the plasma to form a semiconductor film.
A film forming method.
前記亜鉛粒子を、堆積位置近傍にて、反応性ガスと反応させて酸化するとともに、堆積する、ことを特徴とする請求項1に記載の膜形成方法。   The film forming method according to claim 1, wherein the zinc particles are oxidized while being reacted with a reactive gas in the vicinity of a deposition position. 前記反応性ガスは、酸素、活性化酸素、オゾン、原子状酸素、酸素ラジカルのいずれかを含む、
ことを特徴とする請求項2に記載の膜形成方法。
The reactive gas includes any of oxygen, activated oxygen, ozone, atomic oxygen, and oxygen radicals.
The film forming method according to claim 2.
前記一組のターゲットは同一の材料で形成されていることを特徴とする請求項1に記載の膜形成方法。   The film forming method according to claim 1, wherein the set of targets are formed of the same material. 磁界を印加して誘起されるプラズマ中に生成された荷電粒子により、電圧が印加された前記一組のターゲットをスパッタリングする、
ことを特徴とする請求項1又は2に記載の膜形成方法。
Sputtering the set of targets to which a voltage is applied by charged particles generated in a plasma induced by applying a magnetic field;
The film forming method according to claim 1, wherein:
ゲート電極、ゲート絶縁膜が形成された基板を、前記プラズマから離隔して、前記ゲート絶縁膜を介した基板表面近傍に半導体膜を形成する、ことを特徴とする請求項1に記載の膜形成方法。   2. The film formation according to claim 1, wherein a semiconductor film is formed in the vicinity of the substrate surface through the gate insulating film by separating the substrate on which the gate electrode and the gate insulating film are formed from the plasma. Method. 前記一方のターゲットは、少なくとも5N純度以上の純度を有する亜鉛から構成される、ことを特徴とする請求項1乃至5のいずれか1項に記載の膜形成方法。   The film forming method according to claim 1, wherein the one target is made of zinc having a purity of at least 5N purity. 対向して配置された、少なくともその一方が導電性亜鉛金属を含む一組のターゲットの間に形成されたプラズマによるスパッタリングにより発生した亜鉛粒子が酸化されて生成した酸化亜鉛を含んだ生成物が、前記プラズマから離間された基板に、堆積されて形成された、
ことを特徴とする半導体膜。
A product containing zinc oxide produced by oxidation of zinc particles generated by sputtering with plasma formed between a pair of targets at least one of which includes conductive zinc metal disposed oppositely, Deposited and formed on a substrate spaced from the plasma;
A semiconductor film characterized by the above.
前記一組のターゲットは同一の材料で形成されていることを特徴とする請求項8に記載の半導体膜。   The semiconductor film according to claim 8, wherein the set of targets are formed of the same material. 前記半導体膜は、真性、n型またはp型の酸化亜鉛であることを特徴とする請求項9に記載の半導体膜。   The semiconductor film according to claim 9, wherein the semiconductor film is intrinsic, n-type or p-type zinc oxide. 前記半導体膜は、そのグレインサイズが20nm以下であることを特徴とする請求項10に記載の半導体膜。   The semiconductor film according to claim 10, wherein the semiconductor film has a grain size of 20 nm or less. 前記一組のターゲットは異なる材料で形成されていることを特徴とする請求項8に記載の半導体膜。   The semiconductor film according to claim 8, wherein the set of targets are made of different materials. 前記プラズマから、鉛直方向に離間された前記基板に形成された、ことを特徴とする請求項8に記載の半導体膜。   The semiconductor film according to claim 8, wherein the semiconductor film is formed on the substrate that is vertically separated from the plasma. 略100nmの厚さ近傍でX線回折法により測定された(002)方位のピークの半値幅が、0.50°以下である、
ことを特徴とする請求項8に記載の半導体膜。
The half width of the peak in the (002) direction measured by the X-ray diffraction method in the vicinity of a thickness of about 100 nm is 0.50 ° or less.
The semiconductor film according to claim 8.
III族の金属から構成される他のターゲットと前記導電性亜鉛金属を含むターゲットのスパッタリングにより発生した金属粒子が、亜鉛粒子が酸化されて生成された酸化亜鉛と結合されて、前記基板に堆積されて形成された、
ことを特徴とする請求項8に記載の半導体膜。
Metal particles generated by sputtering of another target composed of a Group III metal and a target containing the conductive zinc metal are combined with zinc oxide generated by oxidation of the zinc particles and deposited on the substrate. Formed,
The semiconductor film according to claim 8.
II族、III族若しくはIV族の別の金属から構成される対向ターゲットのスパッタリングにより発生した金属粒子を、反応性ガスと反応させて生成した反応生成物を、基板に順次堆積して形成された、
ことを特徴とする積層絶縁膜。
It was formed by sequentially depositing reaction products produced by reacting metal particles generated by sputtering of a counter target composed of another group II, III or IV metal with a reactive gas on a substrate. ,
A laminated insulating film characterized by the above.
前記反応生成物は、一方の金属粒子と酸素または窒素と反応して生成した一方の金属の酸化物または窒化物と他の金属の酸化物または窒化物との混合物である、ことを特徴とする請求項16に記載の積層絶縁膜。   The reaction product is a mixture of an oxide or nitride of one metal produced by reacting one metal particle with oxygen or nitrogen and an oxide or nitride of another metal. The laminated insulating film according to claim 16.
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JP (1) JP2006005116A (en)

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220820A (en) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center Thin film transistor array and its manufacturing method
JP2007305658A (en) * 2006-05-09 2007-11-22 Bridgestone Corp Oxide transistor, and manufacturing method thereof
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP2008098637A (en) * 2006-10-12 2008-04-24 Xerox Corp Thin-film transistor
JP2008166716A (en) * 2006-12-05 2008-07-17 Canon Inc Bottom gate type thin film transistor, manufacturing method of the same, and display device
WO2008100039A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Oxide semiconductor target, method of forming the same, method of forming oxide semiconductor layer using the same and method of manufacturing semiconductor device using the same
WO2008117739A1 (en) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP2010031346A (en) * 2008-07-02 2010-02-12 Central Glass Co Ltd Zinc oxide thin film and thin film laminate
JP2010114423A (en) * 2008-10-09 2010-05-20 Canon Inc Substrate for growing wurtzite type crystal and method for manufacturing the same and semiconductor device
KR20100110278A (en) * 2009-04-02 2010-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
US7816680B2 (en) 2008-05-29 2010-10-19 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JP2011205089A (en) * 2010-03-05 2011-10-13 Semiconductor Energy Lab Co Ltd Method of manufacturing oxide semiconductor film, and method of manufacturing transistor
WO2012002471A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012054547A (en) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacturing method
JP2012151456A (en) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method of the same
JP2012238880A (en) * 2009-12-04 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device
US8384076B2 (en) 2008-05-15 2013-02-26 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same
US8421070B2 (en) 2006-04-17 2013-04-16 Samsung Electronics Co., Ltd. ZnO based semiconductor devices and methods of manufacturing the same
US8450732B2 (en) 2007-06-19 2013-05-28 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
CN103436849A (en) * 2013-08-20 2013-12-11 广州新视界光电科技有限公司 Sputtering method for sull
US8618543B2 (en) 2007-04-20 2013-12-31 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
JP2014075601A (en) * 2005-12-20 2014-04-24 Palo Alto Research Center Inc Method for manufacturing semiconductor device
KR101468264B1 (en) * 2010-09-13 2014-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Manufacturing method of semiconductor device
US9054205B2 (en) 2010-11-05 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9166058B2 (en) 2008-08-08 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2016015507A (en) * 2010-01-24 2016-01-28 株式会社半導体エネルギー研究所 Display device
JP2016075945A (en) * 2010-03-31 2016-05-12 株式会社半導体エネルギー研究所 Manufacturing method of liquid crystal display device
JP2016129250A (en) * 2009-12-04 2016-07-14 株式会社半導体エネルギー研究所 Semiconductor device
JP2016184739A (en) * 2009-11-06 2016-10-20 株式会社半導体エネルギー研究所 Semiconductor device
JP2016225650A (en) * 2009-12-04 2016-12-28 株式会社半導体エネルギー研究所 Semiconductor device
JP2017028304A (en) * 2009-10-16 2017-02-02 株式会社半導体エネルギー研究所 Display device
JP2017063209A (en) * 2009-10-30 2017-03-30 株式会社半導体エネルギー研究所 Semiconductor device
JP2017108193A (en) * 2009-10-30 2017-06-15 株式会社半導体エネルギー研究所 Semiconductor device
JP2017152737A (en) * 2011-01-26 2017-08-31 株式会社半導体エネルギー研究所 Signal processing circuit
JP2019071434A (en) * 2010-01-24 2019-05-09 株式会社半導体エネルギー研究所 Display device
JP2019106540A (en) * 2009-10-16 2019-06-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2019165255A (en) * 2009-10-21 2019-09-26 株式会社半導体エネルギー研究所 Semiconductor device and electronic book
JP2020065047A (en) * 2009-10-21 2020-04-23 株式会社半導体エネルギー研究所 Transistor and semiconductor device
JP7430234B2 (en) 2009-12-11 2024-02-09 株式会社半導体エネルギー研究所 semiconductor equipment

Cited By (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014075601A (en) * 2005-12-20 2014-04-24 Palo Alto Research Center Inc Method for manufacturing semiconductor device
JP2007220820A (en) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center Thin film transistor array and its manufacturing method
US8735882B2 (en) 2006-04-17 2014-05-27 Samsung Electronics Co., Ltd. ZnO based semiconductor devices and methods of manufacturing the same
US8421070B2 (en) 2006-04-17 2013-04-16 Samsung Electronics Co., Ltd. ZnO based semiconductor devices and methods of manufacturing the same
JP2007305658A (en) * 2006-05-09 2007-11-22 Bridgestone Corp Oxide transistor, and manufacturing method thereof
US7993964B2 (en) 2006-06-02 2011-08-09 Kochi Industrial Promotion Center Manufacturing method of semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP2008098637A (en) * 2006-10-12 2008-04-24 Xerox Corp Thin-film transistor
KR101452200B1 (en) * 2006-10-12 2014-10-21 제록스 코포레이션 Thin film transistor
US9905699B2 (en) 2006-12-05 2018-02-27 Canon Kabushiki Kaisha Thin film transistor, method of manufacturing the same, and display apparatus
US10714627B2 (en) 2006-12-05 2020-07-14 Canon Kabushiki Kaisha Bottom gate type thin film transistor, method of manufacturing the same, and display apparatus
JP2008166716A (en) * 2006-12-05 2008-07-17 Canon Inc Bottom gate type thin film transistor, manufacturing method of the same, and display device
US8268194B2 (en) 2007-02-16 2012-09-18 Samsung Electronics Co., Ltd. Oxide semiconductor target
WO2008100039A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Oxide semiconductor target, method of forming the same, method of forming oxide semiconductor layer using the same and method of manufacturing semiconductor device using the same
US8779419B2 (en) 2007-03-23 2014-07-15 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
TWI487118B (en) * 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
US8158974B2 (en) 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
WO2008117739A1 (en) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
US8618543B2 (en) 2007-04-20 2013-12-31 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8450732B2 (en) 2007-06-19 2013-05-28 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8384076B2 (en) 2008-05-15 2013-02-26 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same
US7816680B2 (en) 2008-05-29 2010-10-19 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JP2010031346A (en) * 2008-07-02 2010-02-12 Central Glass Co Ltd Zinc oxide thin film and thin film laminate
US9437748B2 (en) 2008-08-08 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9793416B2 (en) 2008-08-08 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10205030B2 (en) 2008-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9236456B2 (en) 2008-08-08 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9166058B2 (en) 2008-08-08 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010114423A (en) * 2008-10-09 2010-05-20 Canon Inc Substrate for growing wurtzite type crystal and method for manufacturing the same and semiconductor device
KR101715627B1 (en) * 2009-04-02 2017-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
KR20100110278A (en) * 2009-04-02 2010-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
JP2010258431A (en) * 2009-04-02 2010-11-11 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
TWI502647B (en) * 2009-04-02 2015-10-01 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
JP2017028304A (en) * 2009-10-16 2017-02-02 株式会社半導体エネルギー研究所 Display device
US10593810B2 (en) 2009-10-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US10211344B2 (en) 2009-10-16 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US11756966B2 (en) 2009-10-16 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US11742432B2 (en) 2009-10-16 2023-08-29 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
JP2019106540A (en) * 2009-10-16 2019-06-27 株式会社半導体エネルギー研究所 Semiconductor device
US10490671B2 (en) 2009-10-16 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US11302824B2 (en) 2009-10-16 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US11056515B2 (en) 2009-10-16 2021-07-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US10593710B2 (en) 2009-10-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
US10770597B2 (en) 2009-10-16 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
JP2019165255A (en) * 2009-10-21 2019-09-26 株式会社半導体エネルギー研究所 Semiconductor device and electronic book
JP2020065047A (en) * 2009-10-21 2020-04-23 株式会社半導体エネルギー研究所 Transistor and semiconductor device
US10957714B2 (en) 2009-10-21 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and semiconductor device
JP2017108193A (en) * 2009-10-30 2017-06-15 株式会社半導体エネルギー研究所 Semiconductor device
JP2017063209A (en) * 2009-10-30 2017-03-30 株式会社半導体エネルギー研究所 Semiconductor device
US11315954B2 (en) 2009-11-06 2022-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016184739A (en) * 2009-11-06 2016-10-20 株式会社半導体エネルギー研究所 Semiconductor device
US11710745B2 (en) 2009-11-06 2023-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11961842B2 (en) 2009-11-06 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US10079251B2 (en) 2009-11-06 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9853066B2 (en) 2009-11-06 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10109500B2 (en) 2009-12-04 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11728437B2 (en) 2009-12-04 2023-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer containing a c-axis aligned crystal
US9735284B2 (en) 2009-12-04 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US9240467B2 (en) 2009-12-04 2016-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11342464B2 (en) 2009-12-04 2022-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising first and second insulating layer each has a tapered shape
US11923204B2 (en) 2009-12-04 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device comprising oxide semiconductor
US10861983B2 (en) 2009-12-04 2020-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer containing a c-axis aligned crystal
US10714358B2 (en) 2009-12-04 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11456187B2 (en) 2009-12-04 2022-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor-device
US10014415B2 (en) 2009-12-04 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device has an oxide semiconductor layer containing a C-axis aligned crystal
JP2016129250A (en) * 2009-12-04 2016-07-14 株式会社半導体エネルギー研究所 Semiconductor device
US10505049B2 (en) 2009-12-04 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device has an oxide semiconductor layer containing a c-axis aligned crystal
TWI495015B (en) * 2009-12-04 2015-08-01 半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
US9721811B2 (en) 2009-12-04 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device having an oxide semiconductor layer
JP2012238880A (en) * 2009-12-04 2012-12-06 Semiconductor Energy Lab Co Ltd Semiconductor device
US10490420B2 (en) 2009-12-04 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8957414B2 (en) 2009-12-04 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising both amorphous and crystalline semiconductor oxide
US8841163B2 (en) 2009-12-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device comprising oxide semiconductor
JP2016225650A (en) * 2009-12-04 2016-12-28 株式会社半導体エネルギー研究所 Semiconductor device
JP7430234B2 (en) 2009-12-11 2024-02-09 株式会社半導体エネルギー研究所 semiconductor equipment
US11961843B2 (en) 2009-12-11 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11887553B2 (en) 2010-01-24 2024-01-30 Semiconductor Energy Laboratory Co., Ltd. Display device
US10510309B2 (en) 2010-01-24 2019-12-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2019071434A (en) * 2010-01-24 2019-05-09 株式会社半導体エネルギー研究所 Display device
US9599860B2 (en) 2010-01-24 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Display device
US11362112B2 (en) 2010-01-24 2022-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US11935896B2 (en) 2010-01-24 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2016015507A (en) * 2010-01-24 2016-01-28 株式会社半導体エネルギー研究所 Display device
US11276359B2 (en) 2010-01-24 2022-03-15 Semiconductor Energy Laboratory Co., Ltd. Display device
US11557263B2 (en) 2010-01-24 2023-01-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2011205089A (en) * 2010-03-05 2011-10-13 Semiconductor Energy Lab Co Ltd Method of manufacturing oxide semiconductor film, and method of manufacturing transistor
US10043424B2 (en) 2010-03-31 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a display device having an oxide semiconductor switching transistor
JP2016075945A (en) * 2010-03-31 2016-05-12 株式会社半導体エネルギー研究所 Manufacturing method of liquid crystal display device
US9646521B2 (en) 2010-03-31 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
WO2012002471A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8766252B2 (en) 2010-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US9275858B2 (en) 2010-07-02 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9837544B2 (en) 2010-07-02 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor layer
JP2012054547A (en) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacturing method
JP2016029728A (en) * 2010-08-06 2016-03-03 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
KR101468264B1 (en) * 2010-09-13 2014-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Manufacturing method of semiconductor device
JP2019075586A (en) * 2010-09-13 2019-05-16 株式会社半導体エネルギー研究所 Manufacturing method for semiconductor device
US9040396B2 (en) 2010-09-13 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9252248B2 (en) 2010-09-13 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device comprising oxide semiconductor layer
US9054205B2 (en) 2010-11-05 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9911858B2 (en) 2010-12-28 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012151456A (en) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method of the same
JP2017152737A (en) * 2011-01-26 2017-08-31 株式会社半導体エネルギー研究所 Signal processing circuit
CN103436849A (en) * 2013-08-20 2013-12-11 广州新视界光电科技有限公司 Sputtering method for sull

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