JP3410976B2 - Merging of logic and memory integrated circuit chip and its forming method combining film and bulk silicon transistor - Google Patents

Merging of logic and memory integrated circuit chip and its forming method combining film and bulk silicon transistor

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JP3410976B2 JP27273198A JP27273198A JP3410976B2 JP 3410976 B2 JP3410976 B2 JP 3410976B2 JP 27273198 A JP27273198 A JP 27273198A JP 27273198 A JP27273198 A JP 27273198A JP 3410976 B2 JP3410976 B2 JP 3410976B2
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【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は一般に、単一の半導体集積回路(IC)チップ上で併合される論理回路及びメモリ・アレイの設計及び形成に関して、特に、論理回路が2つの半導体レベルすなわち薄膜レベル及びバルク・シリコン(Si)・レベルを使用し、メモリ・アレイがスタティック・ランダム・アクセス・メモリ(SRA BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention generally with reference to design and form of the logic circuits and memory arrays are merged in a single semiconductor integrated circuit (IC) chip, in particular , the logic circuit uses two semiconductor level or thin film level and bulk silicon (Si), level, memory array static random access memory (SRA
M)を含む、"システム・オン・チップ"回路及びその形成方法に関する。 Including M), for 'system-on-chip "circuitry and a method of forming the same. 【0002】 【従来の技術】論理回路及びメモリ・アレイの密度の増加は、高速な回路性能及び小型の集積回路(IC)、従ってIC当たりの低コスト化をもたらす。 [0002] The increase in the density of the Related Art Logic circuits and memory arrays, high-speed circuit performance and compact integrated circuit (IC), thus resulting in lower cost per IC. 現在、論理機能及びメモリ機能は別々のIC上に形成され、全体システム・スピードは論理回路とメモリ間の通信帯域幅により制限される。 Currently, logic functions and memory functions are formed on different IC, the entire system speed is limited by the communication bandwidth between logic and memory. 約500MHzの性能限界が通信帯域幅によるものであり、論理機能及びメモリ機能が比較的長い距離(数mm)を介して通信する直接的な結果である。 Performance limit of about 500MHz was due communications bandwidth is a direct result of communicating over relatively long distances logic functions and memory functions (several mm). 【0003】また現在、16メガビット(Mb)、64 [0003] The current, 16 megabits (Mb), 64
Mb及びそれ以上のスタティック・ランダム・アクセス・メモリ(SRAM)・アレイの密度は、4個のnタイプ金属酸化物半導体(NMOS)トランジスタをSiウエハ・レベル内に配置し、2個のpタイプ金属酸化物半導体(PMOS)負荷トランジスタをSiウエハ・レベル上の薄膜(TF)多結晶Si(p−Si)層内に配置することにより増加される。 Mb and density of more static random access memory (SRAM), arrays, place the four n-type metal oxide semiconductor (NMOS) transistors in Si wafer level within two p-type metal It is increased by disposing the oxide semiconductor (PMOS) thin film load transistor Si wafer level on (TF) polycrystalline Si (p-Si) layer. これについては、例えばA. In this regard, for example A.
K. Sharmaによる"Semiconductor Memories"、IEEE Pre According to K. Sharma "Semiconductor Memories", IEEE Pre
ss、New York(1997)及びY. Takao、H. Shimada、N. S ss, New York (1997) and Y. Takao, H. Shimada, N. S
uzuki、Y. Matsukawa及びN. SasakiによるIEEE Transac uzuki, Y. IEEE due to Matsukawa and N. Sasaki Transac
tions on Electron Devices 39(1992)、p. 2147を参照されたい。 tions on Electron Devices 39 (1992), see p. 2147. SRAMセルはより小さなSiウエハ面積を要求する。 SRAM cell requires a smaller Si wafer area. これはより高い密度の、従ってより大規模な集積化SRAMアレイを達成するための3次元(3 3-dimensional (3 for this is to achieve a higher density, thus the larger integrated SRAM array
D)集積化の例である。 D) is an example of integration. 特に前記AK Sharmaにより述べられるように、3D SRAMの例では他の利点として、耐ノイズ性の向上及び低待機電流が含まれる。 In particular, as described by the AK Sharma, as another advantage in the example of 3D SRAM, include improved and low standby current noise resistance. 【0004】500MHzの性能限界を超える1つのアプローチは、論理回路とメモリ・アレイとを単一のIC [0004] One approach that exceeds the performance limit of 500MHz has a logic circuit and a memory array of single IC
上に集積化することである。 It is to integrate the above. これらのICは、"併合化論理及びメモリ"構成または"システム・オン・チップ" These IC are "merge of logic and memory" configuration or a "system on chip"
構成として知られる。 It is known as configuration. システム・オン・チップ構成は性能を向上させ得る。 System-on-chip configuration can improve performance. 現在、別個の論理チップ及びメモリ・チップを形成するために、2つの別個のプロセス技術が使用されている。 Currently, in order to form discrete logic chips and memory chips, two separate process technologies are used. 【0005】密度スケーリング及び性能向上の両方のための解決策、また論理回路及びメモリ回路を形成する単一プロセス技術が待望される。 [0005] solution for both density scaling and performance improvement, also a single process technology for forming a logic circuit and a memory circuit are awaited. 【0006】 【発明が解決しようとする課題】従って本発明の目的は、"システム・オン・チップ"ICを設計及び製作するための小型で経済的な方法を提供することである。 [0006] The present invention is to provide is therefore an object of the present invention is to provide an economical method small for design and manufacture a "system-on-chip" IC. 【0007】本発明の別の目的は、論理回路及びメモリ回路の両方のための単一のプロセス技術及び3D集積化方法を提供することである。 Another object of the present invention is to provide a single process technology and 3D integration scheme for both logic and memory circuits. 【0008】 【課題を解決するための手段】本発明によれば、 メモリ According to the present invention, in order to solve the problems], memory
・アレイと一緒に単一のICチップ内に組み込まれる論 Array and theory incorporated in a single IC chip together
理回路が、そのメモリ・アレイのトランジスタと共通の Physical circuit, in common with the transistors of the memory array
2つの半導体層レベル、すなわち薄膜(TF)レベル及びウエハ・レベル、 の各半導体層内のトランジスタから Two semiconductor layers level, i.e. a thin film (TF) level and wafer level, the transistors in the semiconductor layers of
構成される、併合化論理及びメモリICが提供される。 It is configured, merging of logic and memory IC is provided.
論理回路は差動カスコード電圧スイッチ(DCVS)論理の三次元形態であり、そこではNMOSトランジスタ Logic circuit is a three-dimensional form of the differential cascode voltage switch (DCVS) logic, where the NMOS transistor is
がウエハ・レベルの半導体基層内に形成され、また、 There are formed on the wafer-level semiconductor substrate, also, P
MOSトランジスタが前記NMOSトランジスタとオー MOS transistor is the NMOS transistor and the O
バラップ位置で前記薄膜レベルの半導体層内に形成される。 Wherein in-overlap position is formed in the semiconductor layer of the thin burr bell. この論理回路としては、例えばLG Heller、W. As the logic circuit, for example LG Heller, W.
R.Griffin、JW Davis及びn. G. Thomaにより、Diges R.Griffin, by JW Davis and n. G. Thoma, Diges
t Tech. Papers、ISSCC 1984、pp. 16-17及びFang-shi t Tech. Papers, ISSCC 1984, pp. 16-17 and Fang-shi
Lai及びWei Hwangにより、IEEE Journal of Solid-Stat By Lai and Wei Hwang, IEEE Journal of Solid-Stat
e Circuits、32(1997)、p. 563に記載の論理回路が擧 e Circuits, 32 (1997), p. 563 logic circuit according to the擧
げられる。 Gerare Ru. モリ・アレイとしては、 1つのセルが6個 The memory array, one cell 6
のトランジスタから成るスタティック・ランダム・アクセス・メモリ(SRAM) が擧げられ、そこではSRA Of static random access memory consisting of a transistor (SRAM) and the like, where the SRA
Mセルの4個のNMOS駆動トランジスタがウエハ・レベルの半導体基層内に配置され、2個のPMOS負荷トランジスタが薄膜レベルの半導体層内に前記NMOSト Disposed four NMOS driver transistor Gow Fine level in the semiconductor substrate of the M cell, the NMOS bets two PMOS load transistors in the semiconductor layer of the thin-film level
ランジスタとオーバラップ関係で配置される。 They are arranged in a transistor and overlapping relationship. 【0009】 【発明の実施の形態】本明細書では、例えば「Aバー」 [0009] In DETAILED DESCRIPTION The present specification, for example "A bar"
のように、信号名またはノード名に「バー」を付けることによって、その反転形を表わすことにする。 As in, by attaching the "bar" in the signal name or node name, it will be representing the inverted form. 【0010】図1及び図2を参照すると、従来のプレーナ・スタティック・ランダム・アクセス・メモリ(SR [0010] Referring to FIGS. 1 and 2, a conventional planar static random access memory (SR
AM)・アレイの例が示される。 Examples of AM) · array is shown. 図1は標準の6個のトランジスタCMOS SRAMセルを表す構成回路図である。 Figure 1 is a schematic circuit diagram showing a standard six transistor CMOS SRAM cell. NMOSトランジスタQ1及びQ2は"アクセス" NMOS transistors Q1 and Q2 is "access"
素子であり、NMOSトランジスタQ3及びQ4は"駆動(driver)"トランジスタであり、2個のPMOSトランジスタQ5及びQ6は"負荷"トランジスタである。 An element, NMOS transistors Q3 and Q4 is "drive (driver)" transistor, the two PMOS transistors Q5 and Q6 are "load" transistor. 【0011】標準のSRAMセルのレイアウト図が図2 [0011] The layout diagram of a standard SRAM cell in FIG. 2
に示される。 It is shown in. Q1及びQ2のNMOSトランジスタは、 Q1 and Q2 are NMOS transistors,
能動nシリコン層1及びポリシリコン層3及び4のオーバラップにより形成される。 It is formed by the overlap of the active n silicon layer 1 and the polysilicon layer 3 and 4. Q1及びQ2のソース・コンタクト10は、金属層6によりV ssまたはグラウンドに接触される。 Q1 and Q2 source contact 10 is contacted to the V ss or ground by the metal layer 6. 同様に、Q3及びQ4は能動シリコン層1及びワード・ライン(WL)を形成するポリシリコン層5のオーバラップにより形成される。 Likewise, Q3 and Q4 are formed by the overlap of the polysilicon layer 5 to form the active silicon layer 1 and the word line (WL). Q3及びQ4のドレイン・コンタクト20は、それぞれビット・ラインBitバー(ここで"バー"は反転信号を表す)及びBi Drain contacts of Q3 and Q4 20, respectively bit line Bit bar ( "bar" herein represents an inverted signal) and Bi
tに接続される。 It is connected to t. PMOS Q5トランジスタ及びQ6 PMOS Q5 transistor and Q6
トランジスタは、金属層7すなわちV DDに接続される。 Transistor is connected to the metal layer 7 i.e. V DD.
Q5及びQ6のドレイン・コンタクト40及び42は、 Drain contacts 40 and 42 of the Q5 and Q6,
図1の黒丸で示されるノードに接続される。 It is connected to the node indicated by the black circle FIG. 【0012】薄膜Si PMOS負荷トランジスタを用い、3次元(3D)にて形成される従来のSRAMセルが図3及び図4に示される。 [0012] Using the thin film Si PMOS load transistors, conventional SRAM cell formed by three-dimensional (3D) is shown in FIGS. 図3の回路は実質的に図1 Circuit of Figure 3 is substantially 1
の回路と同じである。 Is the same as that of the circuit of. 【0013】図4は従来の3D SRAMセルの構造、 [0013] FIG. 4 shows the structure of a conventional 3D SRAM cell,
並びにメモリ・アレイの密度を増加するために使用される形成方法を示す。 As well as the formation method that is used to increase the density of the memory array. 3D SRAMセルは、PMOSトランジスタQ5及びQ6を薄膜トランジスタ(TFT) 3D SRAM cell, a thin film transistor PMOS transistors Q5 and Q6 (TFT)
層、好適にはエキシマ・レーザ・アニーリング法により形成される多結晶Si(p−Si)内に配置する。 Layer, preferably arranged in the polycrystalline Si formed by excimer laser annealing method (p-Si). トランジスタQ1乃至Q4は結晶Siウエハ基板内に形成される。 Transistors Q1 to Q4 are formed in the crystalline Si wafer substrate. より詳細には、図4に示されるように、Q1 N More specifically, as shown in FIG. 4, Q1 N
MOSトランジスタ及びQ2 NMOSトランジスタはそれぞれ能動nシリコン層21及び23と、第1のポリシリコン層16及び15とのオーバラップにより形成される。 A MOS transistor and Q2 NMOS transistors each active n silicon layer 21 and 23, is formed by the overlap of the first polysilicon layer 16 and 15. 同様に、Q3及びQ4は、能動シリコン層11及び12と、ワード・ライン(WL)を形成する第1のポリシリコン層17とのオーバラップにより形成される。 Likewise, Q3 and Q4, the active silicon layer 11 and 12, is formed by the overlap of the first polysilicon layer 17 to form a word line (WL).
Q3及びQ4のドレイン・コンタクト18は、アルミニウム(Al)金属層内に形成されるビット・ライン(B Q3 and the drain contacts 18 of Q4 is aluminum (Al) bit lines formed in the metal layer (B
Lバー及びBL)に接続される。 It is connected to L bars and BL). 第2のポリシリコン層28は、PMOS TFTQ5及びQ6のゲートを形成する(下部ゲートTFT構造)。 The second polysilicon layer 28 forms the gate of the PMOS TFTQ5 and Q6 (lower gate TFT structure). 第3のポリシリコン層13及び14はTFT Q5及びQ6の能動層を形成し、またV DDラインも形成する。 The third polysilicon layer 13 and 14 to form an active layer of TFT Q5 and Q6, and also to form V DD line. 第2のポリシリコン層28と第3のポリシリコン層13及び14とのオーバラップが、TFT Q5及びQ6をそれぞれ形成する。 Overlap between the second polysilicon layer 28 and third polysilicon layer 13 and 14, to form the TFT Q5 and Q6, respectively. 【0014】差動カスコード電圧スイッチ(DCVS) [0014] The differential cascode voltage switch (DCVS)
論理は2重レールCMOS回路技術であり、それはレイアウト面積、回路遅延、消費電力及び論理的柔軟性の点で、従来の単レールNAND/NORランダム論理に勝る潜在的な利点を有する。 Logic is dual-rail CMOS circuit technology, it has potential advantages layout area, in terms of circuit delay, power consumption and logical flexibility over conventional single rail NAND / NOR random logic. DCVSはNMOS差動対のスタック(積み重ね)から構成され、それらはプル・アップのために1対の交差接続PMOS負荷に接続される。 DCVS is an NMOS differential pair of stacks (stack), which are connected to the cross-coupled PMOS load a pair for pull-up. 静的モードでは直流電流(d.c.)は流れない。 In the static mode direct current (d.c.) does not flow.
従って、従来のCMOS論理において幾つかのゲートを要求し得る複雑なブール論理機能が、DCVS内の単一ステージ・ゲート内で実現され得る。 Thus, complex Boolean logic functions may require several gates in the conventional CMOS logic can be implemented in a single stage and the gate of the DCVS. 【0015】本発明に関係する従来の単純な差動カスコード電圧スイッチ(DCVS)論理が図5及び図6に示される。 [0015] Conventional simple differential cascode voltage switch (DCVS) logic related to the present invention is shown in FIGS. 従来のDCVS AND/NANDゲートの構成回路図が図5に示され、そのレイアウト図が図6に示される。 Configuration circuit diagram of a conventional DCVS the AND / NAND gate is shown in Figure 5, the layout diagram is shown in Figure 6. この場合には、6個の全てのトランジスタが単一レベルのSiウエハ基板内に形成される。 In this case, all the transistors of six is ​​formed on a single level of the Si wafer substrate. 4個の駆動トランジスタが存在し、Q1乃至Q4はNMOS素子であり、nチャネル論理評価(真及び反転)ツリーを構成する。 Four drive transistors are present, Q1 to Q4 are NMOS devices, constituting the n-channel logic evaluation (true and inverted) tree. 回路負荷は2個の交差接続PMOS負荷トランジスタQ5及びQ6により構成され、これらは本発明にとって重要である。 Circuit load is constituted by two cross-coupled PMOS load transistors Q5 and Q6, which are important to the present invention. なぜなら、これらの素子はSiウエハ構造の大きな面積を占有し、従って、従来のDCVS論理が非常に高い面積密度を達成することを阻止するからである。 This is because these elements occupy a large area of ​​the Si wafer structure, therefore, it prevents the conventional DCVS logic to achieve very high area density. 【0016】図5では、NMOS論理ツリーの左のレグ(leg)が、直列のNMOSトランジスタQ2及びQ1 [0016] In Figure 5, the left leg of the NMOS logic tree (leg) are series NMOS transistors Q2 and Q1
により構成され、グラウンドに接続され1個のプルダウン網を形成する。 It is composed of, is connected to ground to form a single pull-down network. Q2及びQ1は、それらのゲート信号A及びBによりそれぞれ制御されるスイッチとして動作する。 Q2 and Q1 operates as a switch are controlled by their gate signals A and B. NMOS論理ツリーの右側のレグは、並列のNM The right side of the leg of the NMOS logic tree, parallel NM
OSトランジスタQ3及びQ4により構成される。 Constituted by the OS transistors Q3 and Q4. 両方のトランジスタはグラウンドに接続され別のプルダウン網を形成する。 Both transistors form a connected separate pulldown network to ground. Q3及びQ4はそれらのゲート信号、すなわち反転入力Aバー及びBバーによりそれぞれ制御される。 Q3 and Q4 are those of the gate signal, i.e. are controlled by the inverted input A bar and B bar. プルアップ網は、2個の交差接続PMOSトランジスタQ5及びQ6により構成される。 Pull-up network is constituted by two cross-coupled PMOS transistors Q5 and Q6. 入力信号A及びBがロウからハイに遷移するとき、トランジスタQ1及びQ2がオンする。 When the input signals A and B is shifted from low to high, the transistors Q1 and Q2 are turned on. この時ノードYバーがグラウンドに放電される。 In this case the node Y bar is discharged to ground. ノードYは、反転入力信号Aバー及びBバーがハイからロウに遷移する遷移期間には浮遊状態である。 Node Y, the transition period to the inverted input signal A bar and B bar transitions from high to low is a floating state. 【0017】NMOSトランジスタQ3及びQ4の両方はオフである。 [0017] both of the NMOS transistors Q3 and Q4 is off. ノードYバー上のグラウンド・レベルが、交差接続PMOS負荷トランジスタQ6をオンする。 Ground level on the node Y bar, turns on the cross-coupled PMOS load transistor Q6. 出力ノードYがハイに充電される。 Output node Y is charged high. このことが2重AND/NAND論理機能を実現する。 This is to achieve a double AND / NAND logic function. 【0018】単純なDCVS AND/NANDゲートのレイアウト図が図6に示される。 [0018] The layout diagram of a simple DCVS AND / NAND gate is shown in Figure 6. NMOSトランジスタQ1及びQ2は、能動nシリコン層31とポリシリコン層36、37とのオーバラップにより形成される。 NMOS transistors Q1 and Q2 are formed by the overlap of the active n silicon layer 31 and the polysilicon layers 36 and 37. それによりソース拡散及びドレイン拡散が、ゲートA及びBに自己整合される。 Whereby the source diffusion and drain diffusion is self-aligned to the gate A and B. Q1のソース・コンタクト41は金属層40により、V ssまたはグラウンドに接続される。 Source contacts 41 of Q1 by a metal layer 40 is connected to V ss or ground. Q2のドレイン・コンタクト43は、ノード1またはYバーに接続される。 Drain contact 43 of Q2 is connected to the node 1 or Y bar. 同様に、NMOSトランジスタQ3及びQ4は、能動nシリコン層31とポリシリコン層38、39とのオーバラップにより形成される。 Similarly, NMOS transistors Q3 and Q4 are formed by the overlap of the active n silicon layer 31 and the polysilicon layer 38, 39. それによりソース拡散及びドレイン拡散が、ゲートAバー及びBバーに自己整合される。 Whereby the source diffusion and drain diffusion is self-aligned to the gate A bar and B bar. Q3及びQ4のソース・コンタクト45、47が、金属層40によりV ssまたはグラウンドに接続される。 Source contacts 45, 47 of Q3 and Q4 is connected to V ss or ground by the metal layer 40. Q3及びQ4の共通ドレイン・ The common drain of Q3 and Q4 ·
コンタクト49がノード2またはYに接続される。 Contact 49 is connected to the node 2 or Y. PM PM
OSトランジスタQ5及びQ6は、nウェル領域33内に打ち込まれるp+領域内に形成される。 OS transistors Q5 and Q6 are formed in p + region to be driven into the n-well region 33. nウェルは通常、トランジスタのソース/ドレイン打ち込みに比較して、より深い打ち込みである。 n-well is usually, compared to the driving source / drain of the transistor, is the deeper implantation. 従って、外寸法がnウェルのエッジと隣接するn+拡散との間に、十分なスペースを提供することが必要である。 Accordingly, between the n + diffusion outer dimensions adjacent to the edge of the n-well, it is necessary to provide sufficient space. 再度、PMOSトランジスタQ5及びQ6は、能動p−シリコン層32とポリシリコン層34、35とのオーバラップにより形成される。 Again, PMOS transistors Q5 and Q6 are formed by the overlap between the active p- silicon layer 32 and the polysilicon layers 34 and 35. Q5及びQ6のソース・コンタクト51、53は金属層50すなわちV DDに接続される。 Source contacts 51, 53 of Q5 and Q6 are connected to the metal layer 50 i.e. V DD. Q5及びQ6のドレイン・コンタクト55、57はノード1及び2またはYバー及びYにそれぞれ接続される。 Drain contacts 55, 57 of Q5 and Q6 are connected to the nodes 1 and 2 or Y bars and Y. 【0019】本発明の構造の断面図が図7に示される。 The cross-sectional view of the structure of the present invention is shown in FIG.
より詳細には、図7は本発明の最も一般的な形態、すなわち論理素子及びSRAMメモリ素子の両方を形成するために使用される、3次元(3D)CMOSトランジスタ対の構成断面図を示す。 More particularly, Figure 7 shows the most common form, i.e. is used to form both logic elements and SRAM memory devices, configuration sectional view of a three-dimensional (3D) CMOS transistor pair of the invention. 便宜上、トランジスタ・レベルだけが示される(配線レベルは示されない)。 For convenience, only the transistor level is indicated (wiring levels are not shown). この単純化された断面図では、1個のNMOSトランジスタ4 In the simplified cross-sectional view, one NMOS transistor 4
00が結晶バルクSiウエハ基板401内に形成される。 00 is formed in the crystal bulk Si wafer substrate 401. PMOS負荷トランジスタ411は、NMOS素子上のSi層内に形成される。 PMOS load transistor 411 is formed on the Si layer on NMOS device. Si層406はPMOS Si layer 406 is PMOS
TFTとして使用され、好適には、エキシマ・レーザ・ It is used as a TFT, preferably, the excimer laser
アニーリング法により形成される多結晶Si(p−S Polycrystalline Si formed by annealing method (p-S
i)である。 i) a. 或いは、これは急速熱アニーリング(RT Alternatively, this rapid thermal annealing (RT
A)法により形成されるp−Siである。 A p-Si formed by A) method. 要するに、構造の下部は厚い絶縁体402、バイア・ホール403及びバイア・ホールを充填する導体404を含む。 In short, the lower portion of the structure comprises a thick insulator 402, via holes 403 and conductor 404 to fill the via holes. 【0020】厚い絶縁体402は、化学機械式研磨(C The thick insulator 402, chemical mechanical polishing (C
MP)法により平坦化され、続くPMOSトランジスタ411の形成のために平坦な表面405が残される。 Planarized by MP) method, a flat surface 405 for the formation of subsequent PMOS transistor 411 is left. 構造の上部には薄膜Si層406、ゲート誘電層407、 Thin Si layer 406 on the top of the structure, gate dielectric layer 407,
ゲート導体408及びソース・コンタクト及びドレイン・コンタクト409が含まれる。 Gate conductor 408 and the source and drain contacts 409 are included. ソース金属レベル及びドレイン金属レベル409は、厚い絶縁体(不動態化) Source metal level and drain metal level 409, thick insulator (passivation)
層410により絶縁される。 It is insulated by the layer 410. この構造の薄膜Si上部レベルの形成については、図16乃至図19に関連して後述される。 The formation of the thin film Si top level of this structure is described below with reference to FIGS. 16 to 19. 【0021】本発明の一般的な場合及び好適な実施例について図8及び図9を参照して述べることにする。 [0021] For the general case and the preferred embodiment of the present invention will be described with reference to FIGS. これは本発明の1実施例である、DCVS論理回路内のAN This is one embodiment of the present invention, AN in DCVS logic circuit
D差動論理ゲート及びNAND差動論理ゲートの3D回路構成の詳細構造を示す。 D Differential showing the detailed structure of the 3D circuit configuration of logic gates and NAND differential logic gates. DCVS回路概念が図8に差動形態で示され、これはDCVS論理回路(3次元構成すなわち3D DCVS)内のANDゲート及びNAN DCVS circuit concept is shown in differential form in Figure 8, which is an AND gate and NAN of DCVS logic circuit (three-dimensional structure i.e. 3D DCVS) in
Dゲートの両方の回路構成図を示す。 It shows a circuit diagram of both D gate. 再度、便宜上、トランジスタ・レベル及びM4までの選択された配線レベルだけが示される(完全な配線レベルは示されていない)。 Again, for convenience, only selected wiring levels up transistor level and M4 are shown (complete wiring levels are not shown). 能動トランジスタQ1乃至Q4が、結晶Siウエハ基板内に形成される。 Active transistor Q1 through Q4 are formed in the crystal Si wafer substrate. 2個の交差接続PMOS負荷トランジスタQ5及びQ6が、好適にはエキシマ・レーザ・アニーリング法により形成される多結晶Si(p−S Two cross-coupled PMOS load transistors Q5 and Q6 are preferably polycrystalline Si which is formed by excimer laser annealing method (p-S
i)を用いてTFT層内に形成される。 It is formed on the TFT layer with i). 差動入力に依存して、NMOS組み合わせ論理評価ツリー網により、一方の出力(FまたはFバー)がプル・ダウンされる。 Depending on the differential input, the NMOS combinational logic evaluation tree network, one output (F or F bar) is pulled down. 正のフィードバック作用は、PMOSラッチを静的出力F Positive feedback effects, static output F the PMOS latch
及びFバーに、または完全に差動的なV DD及びグラウンド論理レベルにセットする。 And F bar or fully differential set to dynamic V DD and ground logic level. 【0022】3D DCVSの基本回路動作は、図5に関連して上述された2D DCVSと同じである。 The basic circuit operation of the 3D DCVS is the same as 2D DCVS described above in connection with FIG. 3D 3D
の場合には、プルアップ負荷網が2個の交差接続PMO In the case of the pull-up load network are two cross-coupled PMO
STFTを含む。 Including the STFT. このことは、前記負荷素子の設計の柔軟性の点で大きな利点を提供する。 This provides significant advantages in terms of design flexibility of the load element. 複雑な論理ゲートのプルアップ性能、すなわち早い立上り時間が劇的に向上され得る。 Pull-up performance of complex logic gates, i.e. fast rise time may be dramatically improved. 従来、2重レール論理は、もっぱら高性能デジタル・システムにおいて使用された。 Traditionally, dual-rail logic was used exclusively in high performance digital systems. 2Dまたは3D 2D or 3D
DCVS対応のより複雑なNMOS論理ツリーを構成する設計手順が、カルノ図(Karnaugh map、Kマップ) Design procedure to construct more complex NMOS logic tree DCVS correspondence, Carnot view (Karnaugh map, K map)
により合成され得る。 It may be synthesized by. 【0023】この回路の構成を示す詳細断面図が図9に示される。 The detailed cross-sectional view showing the structure of this circuit is shown in FIG. p−エピタキシャル層501がp+基板50 p- epitaxial layer 501 is p + substrate 50
0上に付着される。 0 is deposited on. 標準のNMOSプロセスにより、p By standard NMOS process, p
+基板500上に能動トランジスタQ1乃至Q4が形成される。 + Active transistor Q1 through Q4 to the substrate 500 is formed. トランジスタQ1乃至Q4のための能動領域5 Active area 5 for the transistors Q1 to Q4
03が、N添加物のイオン打ち込みにより定義される。 03 is defined by ion implantation of N additions.
次に、浅いトレンチ分離(STI)502が、隣接する素子Q2及びQ3を分離する。 Next, a shallow trench isolation (STI) 502 separates the adjacent elements Q2 and Q3. 付着されたポリシリコン層がパターン化され、トランジスタQ1乃至Q4の自己整合型Siゲート、それぞれ524、525、526及び527を形成する。 The deposited polysilicon layer is patterned to form a transistor Q1 through Q4 of the self-aligned Si gate, respectively 524, 525, and 526 and 527. イオン打ち込みにより、N添加ソース領域及びドレイン領域503が形成される。 By ion implantation, N added source region and a drain region 503 are formed. ソース・コンタクト505が形成され第1の金属層(M1)に接続される。 Is connected to the first metal layer source contact 505 is formed (M1). トランジスタQ1、Q3及びQ4のソース接合コンタクトは、M1すなわちグラウンドに接続される。 Source junction contact of the transistors Q1, Q3 and Q4 are connected to M1 i.e. ground. Q1、Q2、Q3及びQ4のトランジスタ・ゲートは、それぞれ入力信号B、A及びAバー、Bバーに接続される。 Q1, transistor gate of Q2, Q3 and Q4 are each input signal B, A and A bar is connected to the B bar. 厚い絶縁体506が化学蒸着(CVD)により付着される。 Thick insulator 506 is deposited by chemical vapor deposition (CVD). 前述のように、厚い絶縁体506が化学機械式研磨(CMP)法により平坦化され、平坦な表面5 As described above, the thick insulator 506 is planarized by chemical mechanical polishing (CMP) method, flat surface 5
18が続くPMOS負荷トランジスタの形成のために残される。 18 is left for the formation of subsequent PMOS load transistor. 【0024】次に、バルクNMOSトランジスタとPM Next, the bulk NMOS transistor and the PM
OS薄膜トランジスタ(TFT)との接続のために重要な、バイア・ホールがパターン化されエッチングされる。 Important for connection with OS thin-film transistor (TFT), the via holes are patterned and etched. これらのバイア・ホールは、導体530及び532 These via holes, the conductor 530 and 532
により充填される。 It is filled with. 導体530はQ2をQ5に接続する。 Conductor 530 connects Q2 to Q5. 導体532はQ3及びQ4をQ6に接続する。 Conductor 532 connects the Q3 and Q4 to Q6. 【0025】PMOS負荷トランジスタがTFT Si [0025] The PMOS load transistor TFT Si
層、好適にはエキシマ・レーザ・アニーリング法により形成される多結晶Si(p−Si)内に形成される。 Layer, preferably formed in the polycrystalline Si formed by excimer laser annealing method (p-Si). 構造は薄膜Si層の付着から開始し、能動アイランド50 Structure starting from the deposition of the thin film Si layer, the active island 50
7をパターニングする。 7 is patterned. 共形に付着されるゲート絶縁体層508が形成される。 Gate dielectric layer 508 is conformally deposited is formed. 次に、高度に添加されたポリシリコン層が付着され、自己整合型のシリコン・ゲート5 Next, the adhesion highly added polysilicon layer, a silicon gate 5 of the self-aligned
09を形成する。 09 to form a. P添加ソース領域及びドレイン領域を形成するためにイオン打ち込みが使用される。 Ion implantation is used to form the P additive source and drain regions. ソース・ Source·
コンタクト及びドレイン・コンタクトがM2金属層またはM3金属層に接続される。 And drain contacts are connected to the M2 metal layer or M3 metal layer. TFT Q5のドレイン・ The drain of the TFT Q5 ·
コンタクト531は金属層M2に接続されノードFバーを形成する。 Contact 531 forms the node F bar is connected to the metal layer M2. TFT Q6のドレイン・コンタクト53 Drain contact 53 of the TFT Q6
3は金属層M2に接続されノードFを形成する。 3 to form a node F is connected to the metal layer M2. これらのノードは、出力信号線Fバー及びFにそれぞれ接続される。 These nodes are connected to the output signal line F bars and F. 更に、TFT Q5のソース・コンタクト512 In addition, the source contact 512 of TFT Q5
及びTFT Q6のソース・コンタクト511がM3層514に接続され、次にバイア516を介して第4の金属層(M4)517に接続される。 And source contacts 511 of the TFT Q6 are connected to the M3 layer 514 is then connected to the fourth metal layer (M4) 517 through a via 516. DDが薄膜配線51 V DD is a thin film wiring 51
4から相互接続511を通じてTFT Q6に印加され、同様に、薄膜配線514から相互接続512を通じてTFT Q5に印加される。 4 is applied to the TFT Q6 via interconnect 511, likewise, is applied to the TFT Q5 through interconnect 512 from thin film wiring 514. 付着される誘電層510 Dielectric layer 510 is deposited
及び515は、薄膜配線レベルを分離する。 And 515, to separate the thin film wiring levels. ここで本質的な配線レベルだけが示される。 Here only the essential wiring levels is shown. また、V DD 514上に配置される配線レベルの1つだけが示される。 Further, only one of the wiring levels disposed on V DD 514 is shown. 配線接続の残りは標準のVLSI技術により形成される。 The remaining wiring connections are formed by standard VLSI technology. 【0026】本発明の特定の場合及び好適な実施例について、図10及び図11を参照して述べることにする。 [0026] For certain cases and preferred embodiment of the present invention, it will be described with reference to FIGS. 10 and 11.
パスゲート装備型3D差動カスコード電圧スイッチ(D Pass gate-equipped 3D differential cascode voltage switch (D
CVSPG)と呼ばれる、新たな高性能及び低電力回路技術について説明する。 CVSPG) to be called will be described a new high-performance and low-power circuit techniques. 回路スタイルはDCVS内のN N of circuit style within DCVS
MOS論理スタック化ツリーの代わりに、DCVSPG Instead of the MOS logic stack of tree, DCVSPG
内のパスゲート論理ツリーを用いて設計される。 It is designed using the pass gate logic tree of the inner. DCV DCV
Sはレシオ回路(ratio circuit)として分類される。 S is classified as ratio circuit (ratio circuit).
DCVSPGはレシオレス回路(ratioless circuit) DCVSPG is ratioless circuit (ratioless circuit)
と見なされる。 It is considered to be. 図10は、3次元構造においてDCVS 10, DCVS in the three-dimensional structure
PG論理を用いて形成される単純なAND/NANDゲートの回路図である。 It is a circuit diagram of a simple AND / NAND gate formed using the PG logic. 【0027】図10において、パスゲート論理ツリーの左側のレグが、並列の2個のNMOS Q2及びQ1から構成される。 [0027] In FIG. 10, the left leg of the pass gate logic tree composed of parallel two NMOS Q2 and Q1. ここでDCVSでは、これらの2個のN In this case DCVS, these two N
MOSトランジスタが直列であるが(図8参照)、DC Although MOS transistor is a series (see Figure 8), DC
VSPGでは、これら2個のNMOSトランジスタが並列である。 In VSPG, these two NMOS transistors are in parallel. 複雑な論理機能が設計されるときには、明らかに有利である(図12乃至図15参照)。 When complex logic functions are designed is clearly advantageous (see FIGS. 12 to 15). パスゲート・ツリーの右側のレグは、同様に2個の並列なNMOS The right side of the leg of the pass-gate tree, as well as two parallel NMOS
Q3及びQ4から構成される。 Consisting of Q3 and Q4. パスゲート論理ツリーは、再帰的にカルノ図を用いることにより非常に系統的に合成され得る。 Pass gate logic tree can be very systematically synthesized by using a recursive Carnot view. 2つの入力変数A及びBを有する基本論理が図10に示される。 Basic logic with two input variables A and B are shown in Figure 10. 入力信号AまたはBは、NM Input signal A or B, NM
OSゲート制御またはNMOSソース接続のいずれかである。 It is one of the OS gate control or NMOS source connection. この場合、信号Aが制御変数であると仮定すると、B信号は機能変数である。 In this case, assuming that the signal A is the control variable, B signals are functional variables. 制御変数はゲートに接続するために使用され、機能変数はNMOS素子のソースに接続される。 Control variable is used to connect to the gate, functional variable is connected to the source of the NMOS device. 制御信号Aバー及びAの下で、用語(te Under the control signals A bar and A, the term (te
rms)を図10に示されるように一緒にグループ化する。 Grouped together as shown the rms) Figure 10. AバーはQ1及びQ3の制御ゲートに接続される。 A bar is connected to the control gates of Q1 and Q3.
AはQ2及びQ4の制御ゲートに接続される。 A is connected to the control gates of Q2 and Q4. Q1、Q Q1, Q
2、Q3及びQ4のソースは、それぞれ機能変数V DD 2, the source of Q3 and Q4, each function variable V DD,
Bバー、グラウンド及びBに接続される。 B bar is connected to ground and B. 2個の交差接続TFT PMOSトランジスタQ5及びQ6は、正に図8に示されるのと同様プルアップ網を形成する。 Two cross-connected TFT PMOS transistors Q5 and Q6 form a positively similar pull-up network to that shown in FIG. 【0028】図10に示される3D DCVSPG A [0028] 3D DCVSPG A shown in FIG. 10
ND/NAND回路は、NMOSツリーをパスゲート設計により置換することにより、実際に浮遊ノード問題を解決する。 ND / NAND circuits, by replacing passgate design NMOS tree, the solution to actually floating node problem. 同一の前の状態において、両方の入力信号A In the same previous state, both the input signals A
及びBがロウからハイに遷移するときQ2及びQ4の両方がオンする。 And B are turned on both Q2 and Q4 when transitioning from low to high. 次に反転信号Aバー及びBバーがハイからロウに遷移するとき、ノードFバーがグラウンドに放電される。 The next time the inverted signal A bar and B bar transitions from high to low, node F bars is discharged to ground. しかしながら、出力ノードFは即時ハイ状態に充電されている。 However, the output node F is charged immediately high. これは2重AND/NAND論理機能を実現する。 This is to achieve a double AND / NAND logic function. 浮遊ノード問題は発生しない。 Floating node problem does not occur. 【0029】図11は、図10の回路を実現する構造の詳細断面図である。 FIG. 11 is a detailed sectional view of the structure for realizing the circuit of Figure 10. 便宜上、トランジスタ・レベル及びM4までの選択された配線レベルだけが示される(完全な配線レベルは示されない)。 For convenience, only selected wiring levels up transistor level and M4 are shown (not complete wiring levels are shown). この回路の詳細な形成は図9に非常に類似する。 Detailed formation of this circuit is very similar to FIG. 変更点はトランジスタ接続機構だけである。 Changes are only transistor connection mechanism. 図10では、NMOS網の左側のレグが並列接続である。 In Figure 10, the left leg of the NMOS network is connected in parallel. p−エピタキシャル層601がp+基板600上に付着される。 p- epitaxial layer 601 is deposited on the p + substrate 600. p+基板600上に能動トランジスタQ1乃至Q4を形成するために、標準のNMOS To form a p + substrate 600 active transistor Q1 through Q4 on, standard NMOS
プロセスが使用される。 Process is used. この構造の形成は、図9に関連して既に上述された。 The formation of this structure has already been described above in connection with FIG. 浅いトレンチ分離(STI)60 Shallow trench isolation (STI) 60
2が、隣接する素子Q2及びQ3を分離する。 2 separates the adjacent elements Q2 and Q3. 付着されたポリシリコン層がパターン化され、自己整合型Siゲート604、624、625及び626を形成する。 The deposited polysilicon layer is patterned to form a self-aligned Si gate 604,624,625 and 626. イオン打ち込みにより、N添加ソース領域及びドレイン領域603が形成される。 By ion implantation, N added source region and a drain region 603 are formed. 【0030】4つの続く接続が、第1の金属層(M1) [0030] Four subsequent connections, the first metal layer (M1)
を用いて形成される。 It is formed using. トランジスタQ1及びQ2のソース接合コンタクトは、それぞれV DD及び入力信号Bバーに接続される。 Source junction contact of the transistors Q1 and Q2 are connected to V DD and the input signal B bar respectively. トランジスタQ3及びQ4のソース接合コンタクトは、それぞれグラウンド及び入力信号Bに接続される。 Source junction contact of the transistors Q3 and Q4 is connected to ground and the input signal B, respectively. これらの接続は、付着されたポリシリコン層を用いて形成される。 These connections are formed by using a deposited polysilicon layer. Q1のトランジスタ・ゲート60 Q1 transistor gate 60 of the
4及びQ3のトランジスタ・ゲート625は入力信号A Transistor gate 625 of 4 and Q3 is the input signal A
バーに接続される。 It is connected to the bar. Q2のトランジスタ・ゲートは入力信号Aに接続され、Q4のトランジスタ・ゲートもまた、入力信号Aに接続される。 Transistor gate of Q2 is connected to the input signal A, the transistor and the gate of Q4 is also connected to the input signal A. 次に、厚い絶縁体606 Then, thick insulator 606
が化学蒸着(CVD)により付着される。 There is deposited by chemical vapor deposition (CVD). 前述のように、厚い絶縁体606は化学機械式研磨(CMP)法により平坦化され、平坦な表面618が続くPMOS負荷トランジスタの形成のために残される。 As described above, the thick insulator 606 is planarized by chemical mechanical polishing (CMP) method, it is left to form the flat surface 618 is followed PMOS load transistor. バイア・ホールがパターン化されてエッチングされ、導体630がバイア・ホールを充填するために付着される。 Via holes are etched patterned conductor 630 is deposited to fill the via holes. 【0031】再度、TFT Q5及びQ6の形成は、トランジスタ・アイランド607のための能動領域から開始される。 [0031] Again, the formation of TFT Q5 and Q6 is started from an active region for the transistor island 607. 次に、薄い絶縁体のゲート絶縁体層608が付着される。 Next, the gate insulating layer 608 of the thin insulator is deposited. 次に、高度に添加されたポリシリコン層が付着され、自己整合型のシリコン・ゲート609を形成する。 Next, the adhesion highly added polysilicon layer, forming a silicon gate 609 of the self-aligned. ゲート609を自己整合型のマスクとして使用して、P添加ソース領域及びドレイン領域を形成するためにイオン打ち込みが使用される。 The gate 609 used as a self-aligned mask, ion implantation is used to form the P additive source and drain regions. TFT Q5及びQ6 TFT Q5 and Q6
のドレイン・コンタクトそれぞれ631及び633は、 The drain contacts, respectively 631 and 633,
第2の金属層(M2)を用いてそれぞれ出力信号線Fバー及びFに接続される。 It is connected to the output signal line F bars and F respectively with the second metal layer (M2). 更に、TFT Q5及びQ6のソース・コンタクトそれぞれ612、611は、第3の金属層(M3)614に接続される。 Furthermore, the source contact each 612,611 of TFT Q5 and Q6 are connected to the third metal layer (M3) 614. M3から第4の金属層(M4)617への接続はスタッド616として示される。 Connection from M3 to the fourth metal layer (M4) 617 is shown as a stud 616. DDは薄膜配線614から相互接続611を通じてTFT Q6に印加される。 V DD is applied to the TFT Q6 through interconnect 611 from thin film wiring 614. DDはまた薄膜配線6 V DD is also thin film wiring 6
14から相互接続612を通じてTFT Q5に印加される。 14 is applied to the TFT Q5 through interconnect 612 from. 付着される誘電層610及び615は薄膜配線レベルを分離する。 Dielectric layer 610 and 615 are attached to separate the thin film wiring levels. 本質的な配線レベルだけが示される。 Only essential wiring levels is shown.
また、V DD 614上に配置される配線レベルの1つだけが示される。 Further, only one of the wiring levels disposed on V DD 614 is shown. 配線接続の残りは、標準のVLSI技術により形成される。 The remaining wire connection is formed by standard VLSI technology. 【0032】本発明の最も一般的な形態について、図1 [0032] The most common form of the present invention, FIG. 1
2を参照しながら述べることにする。 It will be described with reference to 2. 図12は本発明の一般的な形態であり、複数の差動(2重レール)入力を有する論理ゲートを含み組み合わせ論理網を形成する。 Figure 12 is a general form of the present invention, to form a combinatorial logic network comprises logic gates having a plurality of differential (dual rail) input.
2個の交差接続PMOS TFT76及び77が一番上に存在する。 Two cross-coupled PMOS TFT76 and 77 are present at the top. 論理設計手段がDCVSまたはDCVSP Logic design means DCVS or DCVSP
Gにより、NMOS素子の差動対を複雑なブール論理機能を処理できる強力な組み合わせ論理ツリー網にカスコードすることにより達成される。 The G, is achieved by cascade powerful combination logic tree network a differential pair of NMOS devices can handle complex Boolean logic functions. 従って、従来のCMO Thus, the conventional CMO
Sにおいて幾つかのゲートを要求し得る複雑な論理が、 Complex logic that may require several gates in S is,
DCVSまたはDCVSPGにおいて単一ステージ・ゲートにより実現され得る。 It may be implemented by a single stage gate in DCVS or DCVSPG. 例えば、図13に示されるように、従来のCMOS回路では論理加算回路は16個のトランジスタ(8個のPMOSトランジスタ及び8個のNMOSトランジスタ)により実現され得る。 For example, as shown in FIG. 13, the logic adder circuit in the conventional CMOS circuits may be implemented by 16 transistors (8 PMOS transistors and eight NMOS transistors). それに対してDCVSでは、図14に示されるように12個のトランジスタ(2個のPMOSトランジスタ及び10個のNMOSトランジスタ)が、またDCVSPGでは、図15に示されるように10個のトランジスタ(2個のP In DCVS contrast, twelve transistors as shown in FIG. 14 (two PMOS transistors and 10 NMOS transistors), but also in DCVSPG, two ten transistors (as shown in Figure 15 P of
MOSトランジスタ及び8個のNMOSトランジスタ) MOS transistor and eight of the NMOS transistor)
が論理ゲート回路を形成する。 There is formed a logic gate circuit. 【0033】組み合わせ論理素子は、非スタック化PM The combination logic element, non-stacking PM
OS素子を負荷回路及びバッファ回路内のプルアップ素子として使用して設計され得る。 May be designed OS device load circuit and used as a pull-up element in the buffer circuit. 従ってPMOS素子の最適化及びPMOSとNMOS間の間隔の最適化が緩和され、DCVS設計における素子及びプロセスの複雑度の負担を軽減する。 Thus the relaxed optimization and PMOS and optimization of spacing between the NMOS PMOS devices, to reduce the burden of complexity of elements and processes in DCVS design. 【0034】本発明に従い、論理構造及びメモリ構造の両方を形成するプロセス工程の単一のセットについて、 [0034] In accordance with the present invention, for a single set of process steps for forming both the logical structure and a memory structure,
図16乃至図19を参照して述べることにする。 It will be described with reference to FIGS. 16 to 19. これらの図は、本発明の薄膜トランジスタ(TFT)PMOS These figures, the present invention thin film transistors (TFT) PMOS
レベルを形成するプロセス工程の一般的な流れを示すものである。 It shows a general flow of the process step of forming the level. まず最初に、完成されたNMOSトランジスタのレベル802が、Siウエハ基板801上に存在すると仮定する。 First, it assumes that the level 802 of the completed NMOS transistor is present on the Si wafer substrate 801 first. 厚い絶縁体803が化学機械式研磨(C Thick insulator 803 is a chemical-mechanical polishing (C
MP)により付着され平坦化される。 Deposited by MP) is flattened. これによりTFT This TFT
形成のための滑らかな開始表面800が提供される。 Smooth start surface 800 is provided for the formation. バイア・ホール804がリソグラフィによりパターン化され、エッチングされ、導体を充填されてレベル間接続8 Via hole 804 is patterned by lithography and etched, between levels are filled with conductor connection 8
05を形成する。 05 to form a. 導体は好適には、例えばタングステンなどの耐熱金属である。 Conductors preferably a refractory metal such as tungsten. レベル間接続805の平坦化の後、アモルファスSiの薄膜 (約500オングストローム(Å)乃至1000Åの厚さ)が、好適な方法(スパッタリング、プラズマ加速CVDまたはLPCVD)により付着され、リソグラフィによりアイランドにパターン化されp−Siに変換される。 Pattern After planarization of interlevel connection 805, a thin film of amorphous Si (a thickness of about 500 Angstroms (Å) to 1000 Å) is deposited by a suitable method (sputtering, plasma enhanced CVD or LPCVD), the island by lithography It is converted to reduction to p-Si. エキシマ・レーザ・アニーリング(ELA)が、 付着したアモルファス Si Excimer laser annealing (ELA) is deposited amorphous Si
薄膜を結晶化するための好適な方法であるが、急速熱アニーリング(RTA)も使用され得る。 Although the preferred method for crystallizing a thin film, rapid thermal annealing (RTA) may also be used. 図16は結果のポリシリコン・アイランド806を示す。 Figure 16 shows a polysilicon island 806 results. 【0035】図17はゲート誘電体807の付着を示し、これは好適には約1000Å乃至1500Åの厚さの非晶質SiO 2であり、化学蒸着(CVD)により3 [0035] Figure 17 shows the deposition of gate dielectric 807, which is preferably a amorphous SiO 2 having a thickness of about 1000Å to 1500 Å, 3 by chemical vapor deposition (CVD)
00℃乃至400℃の温度で付着される。 00 is ° C. or deposited at a temperature of 400 ° C.. ゲート電極はブランケット金属層(アルミニウムまたは他の金属)として付着され、リソグラフィによりパターン化されてゲート808が形成される。 The gate electrode is deposited as a blanket metal layer (aluminum or other metal), the gate 808 is patterned is formed by lithography. Pタイプ添加物のホウ素80 Boron in the P-type additive 80
9が、イオン打ち込みまたはイオン・シャワー・ドーピングにより薄膜Si層806内に配置される。 9 is disposed in the thin film Si layer 806 by ion implantation or ion shower doping. B+イオンのエネルギは、イオンが誘電体807を貫通し、薄膜Si層806内に入り込むように選択される。 Energy of B + ions, ions through the dielectric 807, is selected so as to enter into the thin Si layer 806. ゲート8 Gate 8
08は添加物が配置されない層をマスクするために使用され、従ってゲートは自己整合型のマスクである。 08 is used to mask a layer additives is not disposed, therefore the gate is self-aligned mask. 任意的に、軽度に添加されたドレイン構造を形成するために、2工程ドーピング手順が使用され得る。 Optionally, in order to form a lightly added drains structure, two step doping procedure may be used. 次に、構造がRTAまたはELA法により数秒間加熱され、添加物のホウ素原子を活性化する。 Next, the structure is heated for a few seconds by RTA or ELA method, to activate the boron atoms of the additive. 【0036】図18は厚い絶縁体810の付着を示し、 [0036] Figure 18 shows the attachment of the thick insulator 810,
これは化学蒸着により付着される非晶質SiO 2または窒化ケイ素である。 This amorphous SiO 2 or silicon nitride is deposited by chemical vapor deposition. バイア・ホール811がパターン化され、エッチングされて、TFTのソース領域及びドレイン領域812と接触する。 Via holes 811 are patterned and etched, in contact with the source region and the drain region 812 of the TFT. 【0037】図19はバイア・ホール811を充填する導体813の付着を示す。 [0037] Figure 19 shows the attachment of the conductor 813 filling the via holes 811. 好適な材料はアルミニウムであるが他の金属も使用され得る。 A preferred material is aluminum, but may also be used other metals. ソース/ドレイン金属レベル814が付着され、薄膜配線(TFTソース/ドレイン金属レベル)にパターン化される。 Source / drain metal level 814 is deposited and patterned on the thin film wiring (TFT source / drain metal level). 最後に不動態化絶縁体815が付着される。 Finally the passivation insulator 815 is attached. ここでは回路図及びTF Here the circuit diagram and TF
T層を強調するために、配線レベル814は詳細には示されていない。 To emphasize the T layer, wiring levels 814 are not shown in detail. 本質的な配線レベルは図9及び図11に示される。 Essential wiring levels are shown in FIGS. 9 and 11. 【0038】まとめとして、本発明の構成に関して以下の事項を開示する。 [0038] In summary, disclosed the following items with respect to configuration of the present invention. 【0039】(1)単一の集積回路(IC)チップ内で、バルク・シリコン(Si)・レベル及び薄膜Siレベルの2つの別個の半導体レベル内に形成される複数のトランジスタであって、該トランジスタが、前記ICチップの選択領域内に論理回路を形成し、前記ICチップの残りの領域内にスタティック・ランダム・アクセス・ [0039] (1) a single integrated circuit (IC) chip, a plurality of transistors formed in bulk silicon (Si), levels and two separate semiconductor level in the thin film Si levels, the transistors, wherein forming the logic circuits in the IC chip of the selected areas, a static random access to the remaining area of ​​the IC chip
メモリ(SRAM)・アレイを形成するために接続されるトランジスタ。 Transistors connected to form a memory (SRAM) · array. (2)前記薄膜Siレベル内に形成されるpタイプ金属酸化物半導体(PMOS)負荷素子と、前記バルクSi (2) the p-type metal oxide semiconductor formed on the thin film Si level in (PMOS) and a load element, said bulk Si
レベル内に形成されるnタイプ金属酸化物半導体(NM n-type metal oxide semiconductor formed within the level (NM
OS)駆動素子とを有する、前記(1)記載のトランジスタ。 And a OS) drive element, wherein (1) the transistor according. (3)前記論理回路を形成するために接続されるトランジスタが、差動カスコード電圧スイッチ(DCVS)論理として構成される、前記(1)記載のトランジスタ。 (3) the transistor connected to form a logic circuit configured as a differential cascode voltage switch (DCVS) logic, the (1) transistor according. (4)前記トランジスタが、n−ツリー網内に複雑なブール論理機能素子を形成するために接続される、前記(3)記載のトランジスタ。 (4) the transistors are connected to form a complex Boolean logic function element into the n- tree network, wherein (3) transistor according. (5)前記論理回路を形成するために接続されるトランジスタが、パス・ゲートを具備する差動カスコード電圧スイッチ(DCVS)論理として構成される、前記(1)記載のトランジスタ。 (5) the transistor connected to form a logic circuit configured as a differential cascode voltage switch (DCVS) logic having a pass gate, wherein (1) the transistor according. (6)前記トランジスタが、n−ツリー網内に複雑なブール論理機能素子を形成するために接続される、前記(5)記載のトランジスタ。 (6) the transistors are connected to form a complex Boolean logic function element into the n- tree network, wherein (5) the transistor according. (7)前記SRAMアレイのセルが、前記バルクSiレベル内に形成される4個のnタイプ金属酸化物半導体(NMOS)駆動トランジスタと、該駆動トランジスタ上に配置される前記薄膜Siレベル内に形成される2個のpタイプ金属酸化物半導体(PMOS)負荷トランジスタとを有する、前記(1)記載のトランジスタ。 (7) cells of the SRAM array, formed on said and four n-type metal oxide semiconductor (NMOS) drive transistor formed on the bulk Si level in the thin film Si level in which is disposed on the driving transistor two and a p-type metal oxide semiconductor (PMOS) load transistor, the transistor of the (1), wherein the. (8)前記2つのSiレベルが、前記薄膜Si層の形成以前に、化学機械式研磨(CMP)により平坦化される誘電層により分離される、前記(1)記載のトランジスタ。 (8) the two Si levels, the formation previous thin Si layer are separated by a dielectric layer that is planarized by chemical mechanical polishing (CMP), wherein (1) the transistor according. (9)前記バルクSiレベル内に形成されるnタイプ金属酸化物半導体(NMOS)トランジスタと、該NMO (9) the a n-type metal oxide semiconductor (NMOS) transistor formed on the bulk Si level within the NMO
Sトランジスタ上に配置される前記薄膜Siレベル内に形成されるpタイプ金属酸化物半導体(PMOS)トランジスタとを有し、前記薄膜Siレベルが、エキシマ・ And a p-type metal oxide semiconductor (PMOS) transistor formed in the thin film Si level in which is disposed on the S transistor, the thin film Si levels, excimer
レーザ・アニーリング(ELA)法により形成される、 Is formed by laser annealing (ELA) method,
前記(1)記載のトランジスタ。 Wherein (1) the transistor according. (10)集積回路(IC)チップ内の2つの別個の半導体層内に複数のトランジスタを形成する方法であって、 (10) A method of forming a plurality of transistors in an integrated circuit (IC) 2 distinct semiconductor layer in the chip,
バルク・シリコン(Si)・レベル内に、nタイプ金属酸化物半導体(NMOS)トランジスタを形成するステップと、前記バルクSiレベル上に厚い絶縁体を付着するステップと、付着された前記厚い絶縁体を平坦化するステップと、平坦化された前記厚い絶縁体上に薄膜(T A bulk silicon (Si), the level in the step of forming the n-type metal oxide semiconductor (NMOS) transistor, comprising the steps of depositing a thick insulator to the bulk Si level on the deposited said thick insulator and planarizing, thin film flattened said thick insulator on body (T
F)Siレベルを形成するステップと、前記TF Si Forming a F) Si levels, the TF Si
レベル内にpタイプ添加物を打ち込むステップと、前記TF Siレベル内にpタイプ金属酸化物半導体(PM A step of implanting a p-type additive in level, the TF Si level p-type metal oxide in a semiconductor (PM
OS)トランジスタを形成するステップとを含む、方法。 And forming a OS) transistors, methods. (11)前記pタイプ添加物がホウ素である、前記(1 (11) the p-type additive is boron, the (1
0)記載の方法。 0) The method described. (12)前記ICチップの選択領域内に論理回路を形成するために、前記トランジスタを接続するステップと、 (12) to form a logic circuit in the IC chip of the selected region, and connecting said transistors,
前記ICチップの残りの領域内にスタティック・ランダム・アクセス・メモリ(SRAM)・アレイを形成するために、前記トランジスタを接続するステップとを含む、前記(10)記載の方法。 To form the remaining static random access memory in the region (SRAM), an array of the IC chip, and connecting the transistors, the (10) The method according. (13)前記論理回路を形成するために接続される前記トランジスタが、差動カスコード電圧スイッチ(DCV (13) said transistor connected to form the logic circuit, a differential cascode voltage switch (DCV
S)論理として構成される、前記(10)記載の方法。 S) configured as a logical, the (10) The method according. (14)前記トランジスタが、n−ツリー網内に複雑なブール論理機能素子を形成するために接続される、前記(13)記載の方法。 (14) said transistor is connected to form a complex Boolean logic function element into the n- tree network, the (13) The method according. (15)前記論理回路を形成するために接続される前記トランジスタが、パス・ゲートを具備する差動カスコード電圧スイッチ(DCVSPG)論理として構成される、前記(10)記載の方法。 (15) wherein the transistors connected to form a logic circuit configured as a differential cascode voltage switch (DCVSPG) logic having a pass gate, wherein (10) The method according. (16)前記トランジスタが、n−ツリー網内に複雑なブール論理機能素子を形成するために接続される、前記(15)記載の方法。 (16) said transistor is connected to form a complex Boolean logic function element into the n- tree network, the (15) The method according.

【図面の簡単な説明】 【図1】従来のプレーナSRAMセルの構成図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration diagram of a conventional planar SRAM cell. 【図2】従来のプレーナSRAMセルの平面図である。 2 is a plan view of a conventional planar SRAM cell. 【図3】従来の3次元SRAMセルの構成図である。 3 is a block diagram of a conventional three-dimensional SRAM cell. 【図4】従来の3次元SRAMセルの断面図である。 4 is a cross-sectional view of a conventional three-dimensional SRAM cell. 【図5】従来のDCVS論理セルの構成図である。 5 is a configuration diagram of a conventional DCVS logic cell. 【図6】従来のDCVS論理セルの平面図である。 6 is a plan view of a conventional DCVS logic cell. 【図7】本発明による相補形金属酸化物半導体(CMO [7] complementary metal oxide semiconductor according to the present invention (CMO
S)トランジスタ対の3次元構造を示す断面図である。 It is a sectional view showing a three-dimensional structure of S) transistor pair. 【図8】3次元DCVS論理AND/NANDゲートの構成図である。 8 is a configuration diagram of a three-dimensional DCVS logic AND / NAND gate. 【図9】3次元DCVS論理AND/NANDゲートの断面図である。 9 is a cross-sectional view of a three-dimensional DCVS logic AND / NAND gate. 【図10】3次元DCVSPG(パス・ゲート)論理により形成される特定の論理AND/NANDゲートの構成図である。 [10] 3D DCVSPG (pass-gate) is a structural view of a specific logical AND / NAND gate formed by the logic. 【図11】3次元DCVSPG(パス・ゲート)論理により形成される特定の論理AND/NANDゲートの断面図である。 [11] 3D DCVSPG (pass-gate) is a sectional view of a particular logical AND / NAND gate formed by the logic. 【図12】3次元DCVS論理により形成される一般的なn−ツリー論理のブロック図及び構成図である。 12 is a block diagram and a diagram of a typical n- tree logic which is formed by a three-dimensional DCVS logic. 【図13】DCVS論理により形成される従来(2次元)のスタティックCMOS加算回路の構成図である。 13 is a block diagram of a static CMOS adder circuit of a conventional (2D) formed by DCVS logic. 【図14】2個のPMOS薄膜トランジスタ(TFT) [14] two of the PMOS thin film transistor (TFT)
及び10個のNMOS結晶Siトランジスタを用いる3 And 3 using 10 NMOS crystal Si transistor
次元のDCVS加算回路の構成図である。 It is a configuration diagram of a DCVS adder circuit dimensions. 【図15】2個のPMOS TFT及び8個のNMOS [15] two of the PMOS TFT and eight NMOS
結晶Siトランジスタを用いる3次元のDCVSPG加算回路の構成図である。 It is a block diagram of a 3-dimensional DCVSPG summing circuit using a crystal Si transistor. 【図16】3次元SRAM及び3次元DCV論理回路の両方で使用されるTFTレベルのプロセス手順を示す断面図である。 16 is a sectional view showing a TFT-level process steps used in both 3D SRAM and 3D DCV logic circuit. 【図17】3次元SRAM及び3次元DCV論理回路の両方で使用されるTFTレベルのプロセス手順を示す断面図である。 17 is a sectional view showing a TFT-level process steps used in both 3D SRAM and 3D DCV logic circuit. 【図18】3次元SRAM及び3次元DCV論理回路の両方で使用されるTFTレベルのプロセス手順を示す断面図である。 18 is a sectional view showing a TFT-level process steps used in both 3D SRAM and 3D DCV logic circuit. 【図19】3次元SRAM及び3次元DCV論理回路の両方で使用されるTFTレベルのプロセス手順を示す断面図である。 19 is a cross-sectional view illustrating a TFT-level process steps used in both 3D SRAM and 3D DCV logic circuit. 【符号の説明】 1、11、12、21、23、31 能動nシリコン層3、4、5、13、14、15、16、17、28、3 [EXPLANATION OF SYMBOLS] 1,11,12,21,23,31 active n silicon layer 3,4,5,13,14,15,16,17,28,3
4、35、36、37、38、39、406 ポリシリコン層6、7、40、50、513、514、517、61 4,35,36,37,38,39,406 polysilicon layer 6,7,40,50,513,514,517,61
4、617 金属層10、18、20、30、32、40、41、42、4 4,617 metal layer 10,18,20,30,32,40,41,42,4
3、45、47、49、51、53、55、57、40 3,45,47,49,51,53,55,57,40
9、505、511、512、531、533、60 9,505,511,512,531,533,60
5、611、612、628、631、633 ソースまたはドレイン・コンタクト32 能動pシリコン層33 nウェル領域400、802 NMOSトランジスタ401、500、801 シリコン・ウエハ基板402、410、506、606、803、810、8 5,611,612,628,631,633 source or drain contact 32 active p silicon layer 33 n-well region 400,802 NMOS transistors 401,500,801 silicon wafer substrate 402,410,506,606,803,810 , 8
11、815 絶縁体403、516、530、532、616、630、8 11,815 insulator 403,516,530,532,616,630,8
04 バイア・ホール404、530、532、630、805、813 導体407、508、608、807 ゲート誘電層(絶縁層) 408 ゲート導体411 PMOS負荷トランジスタ501、601 p−エピタキシャル層502、602 トレンチ分離503、603、812 ソースまたはドレイン領域507、607、806 ポリシリコン・アイランド509、524、525、526、527、604、6 04 via hole 404,530,532,630,805,813 conductors 407,508,608,807 gate dielectric layer (insulating layer) 408 gate conductor 411 PMOS load transistors 501 and 601 p-epitaxial layer 502, 602 a trench isolation 503 , 603,812 source or drain region 507,607,806 polysilicon island 509,524,525,526,527,604,6
09、624、625、626 シリコン・ゲート510、515、610、615 誘電層609、808 ゲート616 スタッド809 ホウ素添加814 ソースまたはドレイン金属レベル 09,624,625,626 silicon gate 510,515,610,615 dielectric layer 609,808 gate 616 Stud 809 boronizing 814 source or drain metal level

フロントページの続き (51)Int.Cl. 7識別記号 FI H01L 21/8244 H01L 27/04 A 27/04 27/06 102J 27/06 27/10 381 27/10 461 29/78 613B 27/11 H03K 19/094 A 29/786 H03K 19/0944 19/20 (72)発明者 フィリップ・ジョージ・エマ アメリカ合衆国06811、コネチカット州 ダンバリー、フォックス・デン・ロード 28 (72)発明者 ウェイ・ホワン アメリカ合衆国10504、ニューヨーク州 アーモンク、ロング・ポンド・ロード 3 (72)発明者 ステファン・マックコーネル・ゲイツ アメリカ合衆国10562、ニューヨーク州 オシニング、イニングウッド・ロード 22 (56)参考文献 特開 平6−13576(JP,A) 特開 平8−241957(JP,A) 特開 昭62−190753(JP,A) 特開 平9−45922(JP,A) 特開 平8−167655(JP,A) IEEE Journal of S olid Front page continued (51) Int.Cl. 7 identifications FI H01L 21/8244 H01L 27/04 A 27/04 27/06 102J 27/06 27/10 381 27/10 461 29/78 613B 27/11 H03K 19/094 A 29/786 H03K 19/0944 19/20 (72) inventor Philip George Emma United States 06811, Danbury, Conn., Fox Den Road 28 (72) inventor Wei Huang United States 10504, New York Armonk, Long Pond Road 3 (72) inventor Stephen Mack Cornell Gates United States 10562, New York Oshiningu, inning Wood Road 22 (56) reference Patent flat 6-13576 (JP, A) JP flat 8-241957 (JP, A) JP Akira 62-190753 (JP, A) JP flat 9-45922 (JP, A) JP flat 8-167655 (JP, A) IEEE Journal of S olid State Circit s,Vol. State Circit s, Vol. 32,No. 32, No. 4,April 1997,pp. 4, April 1997, pp. 563−573 563-573

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】単一の集積回路(IC)チップ内で、バルク・シリコン(Si)レベル及び薄膜Siレベルの2つの別個の半導体レベル内に3次元形態に形成された複数 (57) in Claims 1. A single integrated circuit (IC) chip, a three-dimensional form bulk silicon (Si) level and two separate semiconductor level in the thin film Si level multiple formed
    トランジスタから成るICチップであって、 前記バル An IC chip consisting of transistors, said Val
    クSiレベルの前記複数のトランジスタ及び前記薄膜S Wherein the plurality of transistors of click Si level and the thin film S
    iレベルの前記複数のトランジスタは、それぞれ、前記 wherein the plurality of transistors of i levels, respectively, wherein
    ICチップの選択された領域では差動カスコード電圧ス Differential cascode voltage scan for the selected area of the IC chip
    イッチ(DCVS)論理回路の差動入力トランジスタ及 Switch (DCVS) logic circuit differential input transistors及
    び負荷トランジスタを構成するように接続され、かつ、 It is connected to form a fine load transistor, and,
    前記ICチップの残りの領域ではスタティック・ランダ Static random in the remaining region of the IC chip
    ム・アクセス・メモリ・アレイの各セルの駆動トランジ Drive transients of each cell of the non-access memory array
    スタ及び負荷トランジスタを構成するように接続されて They are connected to form a static and load transistor
    いる併合化論理及びメモリICチップ。 Merging of logical and memory IC chips are. 【請求項2】 前記DCVS論理回路内の前記差動入力ト<br/>ランジスタがn−ツリー網内に複雑なブール論理機能素子を構成するように接続されている請求項1に記載の Wherein according to the DCVS the differential displays the amount <br/> claim 1 connected to transistor constitutes a complex Boolean logic function element into the n- tree network in the logic circuit I
    Cチップ。 C chip. 【請求項3】 前記DCVS論理回路がパスゲート付き差 Wherein the DCVS logic circuit pass gates with differential
    カスコード電圧スイッチ(DCVSPG)論理回路で In dynamic cascode voltage switch (DCVSPG) logic circuit
    ある請求項1に記載のICチップ。 IC chip according to a claim 1. 【請求項4】 前記DCVSPG論理回路の前記差動入力 Wherein said differential input of said DCVSPG logic circuit
    トランジスタが、n−ツリー網内に複雑なブール論理機能素子を構成するように接続されている請求項3に記載のICチップ Transistor, IC chip according to claim 3 which is connected to form a complex Boolean logic function element into the n- tree network. 【請求項5】 単一の集積回路(IC)チップ内で、バル In 5. A single integrated circuit (IC) chip, Bal
    ク・シリコン(Si)・レベル及び薄膜Siレベルの2 Click silicon (Si) of the level and thin film Si Level 2
    つの別個の半導体レベル内に3次元形態に形成された複 Double formed One distinct three-dimensional form in a semiconductor level in
    数のトランジスタの組合せから成るICチップを形成する方法であって、 前記 バルクSiレベル内に、 複数の nタイプ金属酸化物半導体(NMOS)トランジスタを形成するステップと、 前記バルクSiレベル上に厚い絶縁体を付着するステップと、 付着された前記厚い絶縁体を平坦化するステップと、 平坦化された前記厚い絶縁体上に薄膜Siレベルを形成するステップと、 前記薄膜Siレベル内にpタイプ添加物を打ち込むステップと、 前記薄膜Siレベル内に複数の pタイプ金属酸化物半導体(PMOS)トランジスタを形成するステップと、 前記複数のNMOSトランジスタ及び前記複数のPMO A method of forming an IC chip comprising a combination of the number of transistors, the bulk Si level in the steps of forming a plurality of n-type metal oxide semiconductor (NMOS) transistors, thick on the bulk Si level on an insulating a step of adhering the body, planarizing the deposited said thick insulator, and forming a thin film Si level on the thick insulator having a flattened, p-type additive to the thin film Si level in a step of implanting, forming a plurality of p-type metal oxide semiconductor (PMOS) transistor in the thin film Si level in the plurality of NMOS transistors and the plurality of PMO
    Sトランジスタを、それぞれ、前記ICチップの選択さ The S transistors, respectively, selection of the IC chip
    れた領域では、差動カスコード電圧スイッチ(DCV The region, the differential cascode voltage switch (DCV
    S)論理回路の差動入力トランジスタ及び負荷トランジ Differential input transistors S) logic and load transients
    スタを構成するように接続し、かつ、前記ICチップの And connected to form a static and the IC chip
    残りの領域では、スタティック・ランダム・アクセス・ In the remaining area, static random access
    メモリ・アレイの各セルの駆動トランジスタ及び負荷ト Driving transistors and the load bets of each cell of the memory array
    ランジスタを構成するように 接続するステップと、 より成る併合化論理及びメモリICチップの形成方法。 Steps and, merging of logic and memory IC chip forming method more comprising connecting to constitute a transistor. 【請求項6】 前記接続するステップは、前記DCVS論 6. A step of connecting, the DCVS Theory
    理回路の前記差動入力トランジスタがn−ツリー網内に複雑なブール論理機能素子を構成するように接続することを含む請求項5に記載の方法。 The method of claim 5, comprising the differential input transistors of sense circuits are connected to form a complex Boolean logic function element into the n- tree network. 【請求項7】 前記接続するステップは、前記複数のNM 7. A step of connecting, the plurality of NM
    OSトランジスタ及び前記複数のPMOSトランジスタ OS transistor and the plurality of PMOS transistors
    を、それぞれ、前記ICチップの選択された領域では、 The respectively in selected regions of the IC chip,
    パスゲート付き差動カスコード電圧スイッチ(DCVS Pass gate with differential cascode voltage switch (DCVS
    PG)論理回路の前記差動入力トランジスタ及び負荷ト PG) said differential input transistors and the load preparative logic circuit
    ランジスタを構成するように接続することを含む請求項 Claims, including connecting to constitute a transistor
    に記載の方法。 The method according to 5.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241473A (en) * 2003-02-04 2004-08-26 Renesas Technology Corp Semiconductor storage device
KR100618827B1 (en) * 2004-05-17 2006-09-08 삼성전자주식회사 Semiconductor device comprising FinFET and fabricating method thereof
DE102005022306B4 (en) 2004-05-17 2009-12-31 Samsung Electronics Co., Ltd., Suwon Method for producing a semiconductor device with a Fin field effect transistor (FinFET)
US7315466B2 (en) * 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
KR100678461B1 (en) 2004-11-08 2007-02-02 삼성전자주식회사 Srams having a landing pad in contact with an upper and a lower cell gate patterns and methods of forming the same
KR100610020B1 (en) * 2005-01-13 2006-08-08 삼성전자주식회사 Cell power switching circuit in semiconductor memory device and voltage supplying method therefor
KR100665853B1 (en) * 2005-12-26 2007-01-09 삼성전자주식회사 Stacked memory cell for use in high-density cmos sram
JP2008004666A (en) * 2006-06-21 2008-01-10 Ftl:Kk Method of manufacturing three dimensional semiconductor device
KR20170044209A (en) 2009-10-29 2017-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101770981B1 (en) * 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Logic circuit and semiconductor device
KR101810254B1 (en) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and operating method thereof
KR101488521B1 (en) 2009-11-06 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
KR101693914B1 (en) 2009-11-20 2017-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101715048B1 (en) 2010-09-13 2017-03-13 삼성전자주식회사 Memory device for reducing boosting charge leakages and memory system including the same
TWI416706B (en) 2010-12-20 2013-11-21 Univ Nat Chiao Tung Esd structure for 3d ic
KR101946360B1 (en) * 2011-05-16 2019-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Programmable logic device
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP5981711B2 (en) 2011-12-16 2016-08-31 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method of semiconductor device
TWI660490B (en) 2014-03-13 2019-05-21 日商半導體能源研究所股份有限公司 Imaging device
KR20150122589A (en) 2014-04-23 2015-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Imaging device

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* Cited by examiner, † Cited by third party
Title
IEEE Journal of Solid−State Circits,Vol.32,No.4,April 1997,pp.563−573

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