JP2009141221A - ZnO半導体膜の製造方法、ZnO半導体膜及びこれを用いた半導体装置 - Google Patents
ZnO半導体膜の製造方法、ZnO半導体膜及びこれを用いた半導体装置 Download PDFInfo
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Abstract
【課題】p型のZnO半導体膜を製造するにあたって、生産性の良好なZnO半導体膜の製造方法を提供することを目的とする。
【解決手段】ZnO及びRuを含むターゲット21,22を用いたスパッタリングにより、Ruを含有するZnO半導体膜を形成する。1×10−7Torr程度の超高真空でスパッタリングすることにより、p型のZnO半導体膜を容易に製造できる。
【選択図】図1
【解決手段】ZnO及びRuを含むターゲット21,22を用いたスパッタリングにより、Ruを含有するZnO半導体膜を形成する。1×10−7Torr程度の超高真空でスパッタリングすることにより、p型のZnO半導体膜を容易に製造できる。
【選択図】図1
Description
本発明は、ZnO半導体膜の製造方法、ZnO半導体膜及びこれを用いた半導体装置に関する。
酸化物半導体を用いた透明な電子回路や紫外発光ダイオードなどの次世代電子デバイスを実現するためには、p型酸化物半導体の開発が不可欠である。なかでもそのポテンシャルの高さからZnOが注目されている。しかしながらZnOのn型化は比較的容易であり実現されているが、p型化は極めて困難であり、p型ZnOの作製に成功した例は報告されているものの、量産に適した製造方法による製造が可能な構成は見つかっていない。
例えば、アルカリ金属および窒素を含有させることでZnOのp型化を行う方法が提案されている(例えば特許文献1参照。)。
また、ZnOにAgを含有させることでp型化を行う方法も提案されている(例えば特許文献2参照。)。
また、ZnOにAgを含有させることでp型化を行う方法も提案されている(例えば特許文献2参照。)。
上記特許文献1に記載されたp型ZnO膜は、PLD(パルスレーザーデポジション)法を用い、基板温度を550℃として製造している。PLD法は量産性に不向きであり、生産性に問題がある。また基板温度を550℃に上昇させる工程は、半導体装置や表示装置等においてp型ZnO半導体膜を製造する場合に、他の半導体層等への影響を考慮する必要があり、好ましくない。
また、上記特許文献2に記載されているp型ZnO膜の製造方法は、レーザーMBE(分子線エピタキシー)法によるもので、ZnO半導体のエピタキシャル成長による形成の際に面内引張歪を与えることでAgをZnサイトに置換させるようにしている。このために、Ag化合物を含有しないZnO系酸化物結晶の面内格子定数よりも大きな面内格子定数を有する半導体結晶層を用いて、この半導体結晶層の表面でZnO膜をエピタキシャル成長させる必要がある。したがって、ZnO半導体層の下層の材料が限定され、また製造工程も複雑となり、生産性に問題が生じる恐れがある。
以上の問題に鑑みて、本発明は、p型のZnO半導体膜を製造するにあたって、生産性の良好なZnO半導体膜の製造方法を提供し、また生産性よく製造することが可能なZnO半導体膜及びこれを用いた半導体装置を提供することを目的とする。
上記課題を解決するため、本発明によるZnO半導体膜の製造方法は、ZnO及びRuを含むターゲットを用いたスパッタリングにより、Ruを含有するZnO半導体膜を形成する。
本発明によるZnO半導体膜は、Zn及びOを構成元素とし、Ruが含有されることを特徴とする。
本発明による半導体装置は、Zn及びOを構成元素とし、Ruが含有されるZnO半導体層を備えることを特徴とする。
上述したように、本発明のZnO半導体膜の製造方法においては、ZnOを含むターゲットに加えてRuを含むターゲットを用いてスパッタリングによりZnO半導体膜を製造するものである。このようにRuを含有させることによって、スパッタリングにより製造したZnO半導体膜がp型を示すことを確認した。したがって、本発明によれば、スパッタリングによる製造が可能であるため、量産性にすぐれ、すなわち生産性よく製造することが可能となる。
本発明によれば、p型のZnO半導体膜をスパッタリングにより生産性よく製造することができる。
以下本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
(1)第1の実施の形態
先ず、本発明の実施の形態に係るZnO半導体膜の製造方法とこれにより製造したZnO半導体膜について説明する。
図1は、本発明の実施の形態に係るZnO半導体膜の製造方法に適用可能なスパッタ装置の一例の概略構成図である。図1に示すように、このスパッタ装置100は、真空容器10内に、ターゲット21及び22を載置する電極11及び12が設けられる。電極11及び12にそれぞれ電源13及び14が接続される。ターゲット21及び22に対向する位置に基板20を保持する保持台18が設けられる。保持台18は例えば接地される。保持台18は矢印rで示すように、図示しない回転手段により回転可能とされる。また容器10には、その内部を排気する排気管15を通じてターボ分子ポンプ、イオンポンプ等の排気部16が接続される。また、ガス導入管17も接続され、Arガス、Krガス、Xeガス等の不活性ガスが導入されて容器10内を所定のガス圧に保持するようになされる。
(1)第1の実施の形態
先ず、本発明の実施の形態に係るZnO半導体膜の製造方法とこれにより製造したZnO半導体膜について説明する。
図1は、本発明の実施の形態に係るZnO半導体膜の製造方法に適用可能なスパッタ装置の一例の概略構成図である。図1に示すように、このスパッタ装置100は、真空容器10内に、ターゲット21及び22を載置する電極11及び12が設けられる。電極11及び12にそれぞれ電源13及び14が接続される。ターゲット21及び22に対向する位置に基板20を保持する保持台18が設けられる。保持台18は例えば接地される。保持台18は矢印rで示すように、図示しない回転手段により回転可能とされる。また容器10には、その内部を排気する排気管15を通じてターボ分子ポンプ、イオンポンプ等の排気部16が接続される。また、ガス導入管17も接続され、Arガス、Krガス、Xeガス等の不活性ガスが導入されて容器10内を所定のガス圧に保持するようになされる。
このようなスパッタ装置100において、ZnO半導体膜を製造する工程は以下の通りである。まず、容器10内を気密に保持した状態で、ターボポンプ等の排気部16により所定の真空度まで排気する。一方ターゲット21及び22として、ZnOとRu、またRuを少量含有するZnOとRu等のターゲットを用意し、電極11及び12上に配置する。Siや石英等より成る基板20は予め図示しない予備室、いわゆるロードロック室等に保持しておく。容器10内が所定の真空度に達した状態で、基板20を容器10内に導入し、保持台18に保持される。更に容器10内の排気を行い、所定の真空度に達するまで排気を行う。排気部16としては、10−7Torr(約1.3×10−5Pa)程度以下、好ましくは10−8Torr(約1.3×10−6Pa)以下程度の超高真空に排気することが可能なポンプを用いる。この状態で、ガス導入管17からAr、Kr、Xe等の不活性ガスが導入され、電極11及び12に所定の電圧が印加されて、スパッタリングが行われる。
このようなスパッタ装置により製造したZnO半導体膜が、p型特性を示すことを確認した。この例では図1に示すスパッタ装置を用いて、基板20として石英基板を用い、ターゲット21及び22としてZnOターゲット及びRuターゲットを用いた。ターゲットの配置は、平面ほぼ円形の載置台上に、中心に対し等間隔な4つのターゲット配置箇所のうち、隣接する位置に配置した。スパッタリングの条件は以下の通りである。
到達真空度:2×10−8Torr
基板温度:成膜中は加熱なし。成膜後300℃で10分間アニール。
Arガス圧:2mTorr
成膜パワー:ZnOはRF200W、RuはDC3W
膜厚:100nm
到達真空度:2×10−8Torr
基板温度:成膜中は加熱なし。成膜後300℃で10分間アニール。
Arガス圧:2mTorr
成膜パワー:ZnOはRF200W、RuはDC3W
膜厚:100nm
形成したRuドープZnO膜はRuが7原子%である。このZnO半導体膜について、ホール効果測定器を用いて測定した結果、抵抗率は0.98Ω・cm、キャリア濃度は1.3×1019cm−3であり、p型であることが確認された。
このZnO半導体膜の結晶性を、X線回折装置(XRD:X-ray diffraction)により測定した。図2にRuをドープしなかったZnOと、Ruを7原子%ドープしたZnOとについてのアニール前の測定結果をそれぞれ実線a1及びa2として示す。見られるピークはZnO(0002)面である。図2の結果から、Ruを7原子%含有してもピークのずれは小さく、結晶性の乱れはほとんど生じていないことが分かる。
また、(0002)面からのピークの配向分散Δθ50の、Ruのドープ量に対する依存性を調べた。図3にこの結果を示す。図3から、RuのドープがないZnO半導体膜は、アニール後に配向分散が悪化することが分かる。一方、RuのドープがあるZnO半導体膜は、アニール後に配向分散の悪化が見られない。またRuが7原子%程度までは配向分散も向上している。したがって、ドープ量が7原子%以下の場合は、Ruのドープにより結晶性が向上していることが分かる。これらは、AlやGaなどをZnOにドープし、n型ZnOにしたときに見られる効果と同様である。
したがって、Ruのドープ量の範囲を、0原子%を超える7原子%以下とすることにより、結晶性の向上を図ることができる。
したがって、Ruのドープ量の範囲を、0原子%を超える7原子%以下とすることにより、結晶性の向上を図ることができる。
以上の結果から、Ruを含有するZnO半導体膜は、通常のスパッタ装置を用いて製造することが可能であることが分かる。また、ZnOにRuのドープを行うことで容易にp型のZnOを得ることができる。更にこの場合、基板として通常の石英基板を用いて、p型のZnO半導体膜を製造することができ、特殊な基板や下地層を必要としない。
本発明によれば、再現性よく容易に通常のスパッタ法によってp型のZnO半導体膜を得ることができる。
本発明によれば、再現性よく容易に通常のスパッタ法によってp型のZnO半導体膜を得ることができる。
なお、Ruのドープ量を7原子%とする場合は、可視光の帯域において光透過率がやや低いが、Ruのドープ量を低くすることによって改善する傾向が見られる。したがって、p型のZnO半導体膜として用いる半導体装置によっては、用途上必要とされる光透過率を達成するために、Ruのドープ量を適宜選定することが望ましい。
次に、本発明によるp型のZnO半導体膜を用いた半導体装置の各実施の形態について説明する。
(2)第2の実施の形態
図4は、本発明の第2の実施の形態に係る半導体装置の概略断面構成図である。この例においては、LED(Light Emitting Diode)等の半導体発光素子型の半導体装置30を構成する場合を示す。基板31上に、バッファ層32、第1導電型の半導体層(n型半導体)33、真性の半導体層より成る発光層34、Ruを含有するZnO半導体膜より成る第2導電型の半導体層(p型半導体層)35、第1の電極36がこの順に積層される。第1の電極36から第1導電型の半導体層33の厚さ方向途中位置までエッチング等によりパターニングされ、露出した第1導電型の半導体層33に第2の電極37が被着されて、半導体装置30が構成される。
なお、第2の電極37は、第1導電型の半導体層33の上ではなく、基板31の裏面上に設けてもよい。この場合は、第1の電極36から第1導電型の半導体層33に至るエッチングを行う必要がない。
ここで、例えば基板31やこの上の各層32〜34、36を、ZnOや他の光透過性材料より構成することで、透明なLEDを提供することができる。n型半導体層33としては例えばAlやGaをドープしたZnO半導体膜を用いることができ、発光層34として真性のZnO半導体膜を用いることができる。RuをドープしたZnO半導体膜はスパッタリングにより成膜でき、その他のZnOは超高真空でのスパッタ、或いはMBE(Molecular Beam Epitaxy:分子線エピタキシー)法等によって作製できる。またZnOより成る電極36及び37は、通常のスパッタリングにより作製できる。なお、基板31は石英基板を用いてもよい。
このように、本発明によれば、スパッタやMBE等の通常の容易な製造方法によって、特殊な下地層等を設けることなく、透明なLED型の半導体装置30を得ることができる。
(2)第2の実施の形態
図4は、本発明の第2の実施の形態に係る半導体装置の概略断面構成図である。この例においては、LED(Light Emitting Diode)等の半導体発光素子型の半導体装置30を構成する場合を示す。基板31上に、バッファ層32、第1導電型の半導体層(n型半導体)33、真性の半導体層より成る発光層34、Ruを含有するZnO半導体膜より成る第2導電型の半導体層(p型半導体層)35、第1の電極36がこの順に積層される。第1の電極36から第1導電型の半導体層33の厚さ方向途中位置までエッチング等によりパターニングされ、露出した第1導電型の半導体層33に第2の電極37が被着されて、半導体装置30が構成される。
なお、第2の電極37は、第1導電型の半導体層33の上ではなく、基板31の裏面上に設けてもよい。この場合は、第1の電極36から第1導電型の半導体層33に至るエッチングを行う必要がない。
ここで、例えば基板31やこの上の各層32〜34、36を、ZnOや他の光透過性材料より構成することで、透明なLEDを提供することができる。n型半導体層33としては例えばAlやGaをドープしたZnO半導体膜を用いることができ、発光層34として真性のZnO半導体膜を用いることができる。RuをドープしたZnO半導体膜はスパッタリングにより成膜でき、その他のZnOは超高真空でのスパッタ、或いはMBE(Molecular Beam Epitaxy:分子線エピタキシー)法等によって作製できる。またZnOより成る電極36及び37は、通常のスパッタリングにより作製できる。なお、基板31は石英基板を用いてもよい。
このように、本発明によれば、スパッタやMBE等の通常の容易な製造方法によって、特殊な下地層等を設けることなく、透明なLED型の半導体装置30を得ることができる。
(3)第3の実施の形態
図5は、本発明の第3の実施の形態に係る半導体装置の概略断面構成図である。この例においては、トップゲート型のTFT(Thin Film Transistor)に適用する半導体装置40を示す。図5に示すように、基板41上に、下地層42が形成され、その上にRuを含有するZnO半導体膜43が形成される。この上にSiO2、ZnO等より成る第1の絶縁層44(ゲート絶縁膜)が形成され、その上に第1の電極(ゲート電極)45が形成される。更にSiO2、ZnO等より成る第2の絶縁層46が形成される。第1の絶縁層44及び第2の絶縁層46に開口部を形成し、ZnO半導体膜43と電気的に接続する第2の電極(ソース電極)47及び第3の電極(ドレイン電極)48が形成される。これにより、Ruを含有するp型のZnO半導体膜を用いたTFT構成の半導体装置40が得られる。このような構成とする場合、ZnO半導体膜より成る層以外の各層を光透過性材料で構成し、また第1〜3の電極45、47及び48もZnO等の光透過性導電材料により構成することで、透明なTFTを得ることができる。
なお、図5においては、p型チャネル層を有するTFTのみを示すが、例えばn型のZnO半導体膜より成るチャネル層を有するTFT型の半導体装置を近接して形成することにより、CMOS(Complementary Metal Oxide Semiconductor)を構成することができる。この場合も、各層を光透過性材料より構成することによって、透明なCMOSを構成することも可能である。
図5は、本発明の第3の実施の形態に係る半導体装置の概略断面構成図である。この例においては、トップゲート型のTFT(Thin Film Transistor)に適用する半導体装置40を示す。図5に示すように、基板41上に、下地層42が形成され、その上にRuを含有するZnO半導体膜43が形成される。この上にSiO2、ZnO等より成る第1の絶縁層44(ゲート絶縁膜)が形成され、その上に第1の電極(ゲート電極)45が形成される。更にSiO2、ZnO等より成る第2の絶縁層46が形成される。第1の絶縁層44及び第2の絶縁層46に開口部を形成し、ZnO半導体膜43と電気的に接続する第2の電極(ソース電極)47及び第3の電極(ドレイン電極)48が形成される。これにより、Ruを含有するp型のZnO半導体膜を用いたTFT構成の半導体装置40が得られる。このような構成とする場合、ZnO半導体膜より成る層以外の各層を光透過性材料で構成し、また第1〜3の電極45、47及び48もZnO等の光透過性導電材料により構成することで、透明なTFTを得ることができる。
なお、図5においては、p型チャネル層を有するTFTのみを示すが、例えばn型のZnO半導体膜より成るチャネル層を有するTFT型の半導体装置を近接して形成することにより、CMOS(Complementary Metal Oxide Semiconductor)を構成することができる。この場合も、各層を光透過性材料より構成することによって、透明なCMOSを構成することも可能である。
(4)第4の実施の形態
図6は、本発明の第4の実施の形態に係る半導体装置の概略断面構成図である。この例においては、ボトムゲート型のTFTに適用する半導体装置60を示す。図6に示すように、この場合もガラス等より成る基板61上に、ゲート電極62が所定のパターンに形成され、その上を覆ってZnO、SiO2等より成る絶縁層、すなわちゲート絶縁層63が形成される。ゲート絶縁層63上のゲート電極62の上部に対応する位置に、Ruを含有するZnO半導体膜より成るチャネル層64が形成される。チャネル層64の上部に保護膜65が形成され、その両側にソース電極66及びドレイン電極67が形成されて、p型のZnO半導体膜をチャネル層とするpチャネルTFT構成の半導体装置60が得られる。この場合においても、ZnO半導体膜より成るチャネル層64以外の各層を光透過性材料で構成し、また電極66及び67、ゲート電極62もZnO等の光透過性導電材料により構成することで、透明なTFTとして構成することができる。
また、この場合においても、例えばn型のZnO半導体膜より成るチャネル層を有するTFT型の半導体装置を併せて形成することにより、CMOSを構成することができる。各層を光透過性材料より構成することによって、透明なCMOSの構成も可能である。
図6は、本発明の第4の実施の形態に係る半導体装置の概略断面構成図である。この例においては、ボトムゲート型のTFTに適用する半導体装置60を示す。図6に示すように、この場合もガラス等より成る基板61上に、ゲート電極62が所定のパターンに形成され、その上を覆ってZnO、SiO2等より成る絶縁層、すなわちゲート絶縁層63が形成される。ゲート絶縁層63上のゲート電極62の上部に対応する位置に、Ruを含有するZnO半導体膜より成るチャネル層64が形成される。チャネル層64の上部に保護膜65が形成され、その両側にソース電極66及びドレイン電極67が形成されて、p型のZnO半導体膜をチャネル層とするpチャネルTFT構成の半導体装置60が得られる。この場合においても、ZnO半導体膜より成るチャネル層64以外の各層を光透過性材料で構成し、また電極66及び67、ゲート電極62もZnO等の光透過性導電材料により構成することで、透明なTFTとして構成することができる。
また、この場合においても、例えばn型のZnO半導体膜より成るチャネル層を有するTFT型の半導体装置を併せて形成することにより、CMOSを構成することができる。各層を光透過性材料より構成することによって、透明なCMOSの構成も可能である。
以上説明したように、本発明によれば、p型のZnO半導体膜を用いることによって、これをp型クラッド層やp型チャネル層として用いるLED、TFT等の各種半導体装置を構成することができる。その場合に、他の層も光透過性材料により構成することによって、透明な半導体装置を提供することが可能である。
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
10.容器、11,12.電極、13,14.電源、15.排気管、16.排気手段、17.ガス導入管、18.基板保持台、20.基板、21,22.ターゲット、30.半導体装置、31.基板、32.バッファ層、33.n型半導体層、34.発光層、35.p型半導体層、36,37.電極、40.半導体装置、41.基板、42.下地層、43.Ruを含有するZnO半導体膜、44.第1の絶縁層、45.第1の電極、46.第2の絶縁層、47.第2の電極、48.第3の電極、60.半導体装置、61.基板、62.ゲート電極、63.ゲート絶縁膜、64.チャネル層、65.保護膜、66.ソース電極、67.ドレイン電極、100.スパッタ装置
Claims (9)
- ZnO及びRuを含むターゲットを用いたスパッタリングにより、Ruを含有するZnO半導体膜を形成する
ことを特徴とするZnO半導体膜の製造方法。 - 請求項1記載のZnO半導体膜の製造方法において、
超高真空で前記スパッタリングを行うことを特徴とするZnO半導体膜の製造方法。 - 請求項2記載のZnO半導体膜の製造方法において、
10−7Torr以下の真空で前記スパッタリングを行うことを特徴とするZnO半導体膜の製造方法。 - Zn及びOを構成元素とし、Ruが含有される
ことを特徴とするZnO半導体膜。 - 請求項4記載のZnO半導体膜において、
Ruの含有率が0原子%を超える7原子%以下とされることを特徴とするZnO半導体膜。 - 請求項4記載のZnO半導体膜において、
ZnO及びRuを含むターゲットを用いたスパッタリングにより形成されることを特徴とするZnO半導体膜。 - Zn及びOを構成元素とし、Ruが含有されるZnO半導体層を備える
ことを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
基板上に、
第1導電型の半導体層と、
第2導電型の半導体層と、
電極と、が形成され、
前記第1導電型又は第2導電型の半導体層のうち、p型の半導体層が、前記Ruが含有されるZnO半導体膜より成ることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
基板上に、
ソース電極と、
ドレイン電極と、
ZnO半導体膜と、
ゲート絶縁層と、
ゲート電極と、を有し、
前記ZnO半導体膜が、前記Ruが含有されるZnO半導体膜より成ることを特徴とする半導体装置。
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