JPH06104277A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06104277A JPH06104277A JP25282192A JP25282192A JPH06104277A JP H06104277 A JPH06104277 A JP H06104277A JP 25282192 A JP25282192 A JP 25282192A JP 25282192 A JP25282192 A JP 25282192A JP H06104277 A JPH06104277 A JP H06104277A
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- Japan
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- forming
- film
- integrated circuit
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Abstract
(57)【要約】
【目的】 LDD 構造を有する半導体集積回路を製造する
フォトマスク工程を減らし、歩留り、素子特性を改善す
るとともに製造コストを低減する。 【構成】 シリコン基板のＮ型ウェル31にゲート酸化膜
32を介してゲート電極を形成し、その側面にサイドウォ
ール34を形成した後、Ｐ型不純物イオンを低濃度で斜め
から注入し、さらに高濃度で垂直方向から注入し、アニ
ールを施して低濃度領域部分と高濃度領域部分とを同時
形成する。
フォトマスク工程を減らし、歩留り、素子特性を改善す
るとともに製造コストを低減する。 【構成】 シリコン基板のＮ型ウェル31にゲート酸化膜
32を介してゲート電極を形成し、その側面にサイドウォ
ール34を形成した後、Ｐ型不純物イオンを低濃度で斜め
から注入し、さらに高濃度で垂直方向から注入し、アニ
ールを施して低濃度領域部分と高濃度領域部分とを同時
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法、特にホットキャリア耐性に優れたLDD 構造のMOS 型
半導体装置の製造方法に関するものである。
法、特にホットキャリア耐性に優れたLDD 構造のMOS 型
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、MOS 型半導体装置が微細化される
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生され、その結
果としてしきい値電圧が変動し、半導体装置の諸特性が
劣化することが問題になってきている。
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生され、その結
果としてしきい値電圧が変動し、半導体装置の諸特性が
劣化することが問題になってきている。
【０００３】このような問題を解決するために、LDD(Li
ghtly Doped Drain)構造の半導体装置が提案されてい
る。このLDD 構造は、MOS 型半導体装置のドレイン領域
およびソース領域を、チャネル領域近傍に位置する低濃
度領域部分と、これに隣接する高濃度領域部分とから構
成したものである。例えば、ＮチャネルMOS 型半導体装
置においては、チャネル領域の近傍にＮ型不純物濃度が
1016〜1018cm-3の低濃度領域部分を形成し、これに隣接
して〜1019の高濃度領域部分を形成している。このよう
なLDD 構造のMOS 型半導体装置においては、低濃度領域
部分によってチャネル領域における強電界が緩和される
ので、ホットキャリアの発生が抑止され、上述した問題
を解決することができる。
ghtly Doped Drain)構造の半導体装置が提案されてい
る。このLDD 構造は、MOS 型半導体装置のドレイン領域
およびソース領域を、チャネル領域近傍に位置する低濃
度領域部分と、これに隣接する高濃度領域部分とから構
成したものである。例えば、ＮチャネルMOS 型半導体装
置においては、チャネル領域の近傍にＮ型不純物濃度が
1016〜1018cm-3の低濃度領域部分を形成し、これに隣接
して〜1019の高濃度領域部分を形成している。このよう
なLDD 構造のMOS 型半導体装置においては、低濃度領域
部分によってチャネル領域における強電界が緩和される
ので、ホットキャリアの発生が抑止され、上述した問題
を解決することができる。
【０００４】上述したLDD 構造は主にホットエレクトロ
ンの発生による悪影響が大きなＮチャネルMOS トランジ
スタに多く採用されている。従来のＮチャネルMOS トラ
ンジスタの製造工程を図１〜14にしたがって説明する
が、この例ではＰチャネルMOSトランジスタをも含むCMO
Sトランジスタを製造するものである。先ず、図１に示
すように、P 型のシリコン基板11の表面に厚さ1500Åの
シリコン酸化膜12を熱酸化法によって形成する。その
後、フォトマスク処理を施して図２に示すようにシリコ
ン酸化膜12の上にレジストパターン13を形成する。次
に、このレジストパターン13をマスクとして31P + 等の
Ｎ型不純物をイオン注入する。次に、例えばバッファー
ドフッ酸等のウエットエッチングによってレジストパタ
ーン13をマスクとしてシリコン酸化膜12を選択的にエッ
チングする。
ンの発生による悪影響が大きなＮチャネルMOS トランジ
スタに多く採用されている。従来のＮチャネルMOS トラ
ンジスタの製造工程を図１〜14にしたがって説明する
が、この例ではＰチャネルMOSトランジスタをも含むCMO
Sトランジスタを製造するものである。先ず、図１に示
すように、P 型のシリコン基板11の表面に厚さ1500Åの
シリコン酸化膜12を熱酸化法によって形成する。その
後、フォトマスク処理を施して図２に示すようにシリコ
ン酸化膜12の上にレジストパターン13を形成する。次
に、このレジストパターン13をマスクとして31P + 等の
Ｎ型不純物をイオン注入する。次に、例えばバッファー
ドフッ酸等のウエットエッチングによってレジストパタ
ーン13をマスクとしてシリコン酸化膜12を選択的にエッ
チングする。
【０００５】さらにレジストパターン13とシリコン酸化
膜12とを除去した後、拡散熱処理を施して図３に示すよ
うにＮ型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さが約2500Åのシリコン酸化膜12a が形成され
る。続いてシリコン酸化膜12a をエッチングにより除去
した後、厚さ約300 Åの新しいシリコン酸化膜12b を一
様に形成し、さらにその上に耐酸化膜として作用するシ
リコン窒化膜15を約1500Åの厚さに形成した状態を図４
に示す。
膜12とを除去した後、拡散熱処理を施して図３に示すよ
うにＮ型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さが約2500Åのシリコン酸化膜12a が形成され
る。続いてシリコン酸化膜12a をエッチングにより除去
した後、厚さ約300 Åの新しいシリコン酸化膜12b を一
様に形成し、さらにその上に耐酸化膜として作用するシ
リコン窒化膜15を約1500Åの厚さに形成した状態を図４
に示す。
【０００６】次に、図５に示すようにフォトマスク工程
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てＰ型の不純物をイオン注入した後、選択酸化を行って
フィールド酸化膜15をエッチングした状態を図６に示
す。次に、しきい値コントロールのためのイオン注入を
行い、シリコン酸化膜12bをエッチングし、図７に示す
ように約２００Åの厚さのゲート酸化膜12d を新たに形
成する。さらに、このゲート酸化膜12d の上にゲート電
極を構成する多結晶シリコン膜16を約4000Åの厚さに堆
積形成した後、900 ℃のPoCl3 にてＮ型不純物をドープ
する。その後、フォトマスクによってレジストパターン
13b を形成し、このレジストパターンをマスクとして多
結晶シリコン膜16を選択的にエッチングしてゲート電極
を構成する部分だけ残す。
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てＰ型の不純物をイオン注入した後、選択酸化を行って
フィールド酸化膜15をエッチングした状態を図６に示
す。次に、しきい値コントロールのためのイオン注入を
行い、シリコン酸化膜12bをエッチングし、図７に示す
ように約２００Åの厚さのゲート酸化膜12d を新たに形
成する。さらに、このゲート酸化膜12d の上にゲート電
極を構成する多結晶シリコン膜16を約4000Åの厚さに堆
積形成した後、900 ℃のPoCl3 にてＮ型不純物をドープ
する。その後、フォトマスクによってレジストパターン
13b を形成し、このレジストパターンをマスクとして多
結晶シリコン膜16を選択的にエッチングしてゲート電極
を構成する部分だけ残す。
【０００７】次に、レジストパターン13b を除去した
後、LDD 構造を形成するためにＮ型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、Ｎ型の低濃度ソースおよびド
レイン領域部分17a および17b を同時に形成する。次
に、ＰチャネルトランジスタのＰソースおよびドレイン
領域を形成するためにＮチャネルトランジスタ領域を選
択的にレジストによってマスクし、Ｐチャネル領域にＰ
型不純物イオンを注入する。この上に膜厚が約2500Åの
CVD-SiO2膜18を形成した後、900 ℃でアニールを施し、
Ｐ型ソースおよびドレイン領域19a および19b を形成す
る。次に、LDD 構造を形成するためにCVD-SiO2膜18を異
方性エッチングしてゲート多結晶シリコン膜16の側面に
サイドウォール18a を形成した状態を図９に示す。
後、LDD 構造を形成するためにＮ型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、Ｎ型の低濃度ソースおよびド
レイン領域部分17a および17b を同時に形成する。次
に、ＰチャネルトランジスタのＰソースおよびドレイン
領域を形成するためにＮチャネルトランジスタ領域を選
択的にレジストによってマスクし、Ｐチャネル領域にＰ
型不純物イオンを注入する。この上に膜厚が約2500Åの
CVD-SiO2膜18を形成した後、900 ℃でアニールを施し、
Ｐ型ソースおよびドレイン領域19a および19b を形成す
る。次に、LDD 構造を形成するためにCVD-SiO2膜18を異
方性エッチングしてゲート多結晶シリコン膜16の側面に
サイドウォール18a を形成した状態を図９に示す。
【０００８】次に、図10に示すようにＰ型チャネルトラ
ンジスタ領域全体をレジストパターン13c によって被覆
した後、Ｎ型不純物イオンを高濃度で注入する。その
後、熱処理を施してＮ型不純物を拡散させて高濃度ソー
スおよびドレイン領域部分17cおよび17d を同時に形成
する。さらに同様のフォトマスク処理を施してＰ型の高
濃度ソースおよびドレイン領域19c および19d を形成し
た後、3000ÅのCVD-SiO2膜および6000ÅのCVD-BPSG膜よ
り成る層間絶縁膜20を堆積させ、900 ℃でリフローさせ
た状態を図11に示す。続いて図12に示すように層間絶縁
膜20にコンタクトホールを形成する。その後、TiN/Al-S
i-Cuより成る金属膜を１μm の厚さに堆積し、さらにフ
ォトマスク処理を施して金属膜を選択的にエッチングし
て配線パターン21を形成した状態を図13に示す。最後
に、420 ℃で合金化処理を行った後、パッシベーション
膜22を1.0 〜1.5 μm の厚さに堆積形成した状態を図14
に示す。
ンジスタ領域全体をレジストパターン13c によって被覆
した後、Ｎ型不純物イオンを高濃度で注入する。その
後、熱処理を施してＮ型不純物を拡散させて高濃度ソー
スおよびドレイン領域部分17cおよび17d を同時に形成
する。さらに同様のフォトマスク処理を施してＰ型の高
濃度ソースおよびドレイン領域19c および19d を形成し
た後、3000ÅのCVD-SiO2膜および6000ÅのCVD-BPSG膜よ
り成る層間絶縁膜20を堆積させ、900 ℃でリフローさせ
た状態を図11に示す。続いて図12に示すように層間絶縁
膜20にコンタクトホールを形成する。その後、TiN/Al-S
i-Cuより成る金属膜を１μm の厚さに堆積し、さらにフ
ォトマスク処理を施して金属膜を選択的にエッチングし
て配線パターン21を形成した状態を図13に示す。最後
に、420 ℃で合金化処理を行った後、パッシベーション
膜22を1.0 〜1.5 μm の厚さに堆積形成した状態を図14
に示す。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の製造方法によれば、ＮチャネルMOS のチャネ
ル近傍には低濃度のソースおよびドレイン領域部分17a
および17b が形成され、強電界が緩和されるので、ホッ
トキャリア耐性を改善することができ、したがって素子
特性を改善することができるが、LDD 構造とするための
低濃度領域部分と高濃度領域部分とを別々のフォトマス
ク工程で形成する必要があるため、フォトマスク工程が
複雑となり、歩留りが低下するとともに製造コストが上
昇する欠点がある。すなわち、ＮチャネルMOS のソース
およびドレインの低濃度領域部分を形成するためのフォ
トマスク工程と、ＰチャネルMOS のソースおよびドレイ
ンの低濃度領域部分を形成するためのフォトマスク工程
と、ＮチャネルMOS のソースおよびドレインの高濃度領
域部分を形成するためのフォトマスク工程と、Ｐチャネ
ルMOS のソースおよびドレインの高濃度領域部分を形成
するためのフォトマスク工程との４つのフォトマスク工
程が必要である。一般に、半導体集積回路の製造コスト
は、製造プロセス工程数に依存し、製造工程数が多くな
ればターン・ラン・タイムが長くなり、その結果として
歩留りが悪くなり、素子特性が劣化するとともに製造コ
ストも上昇することになる。製造コストを低減するに
は、製造工程の自動化、大量生産等の生産性の改善が考
えられるが、技術的な改善によっても製造コストを下げ
ることができる。上述した従来の半導体集積回路の製造
方法においては、全部で11のフォトマスク工程があり、
この内ＰチャネルトランジスタおよびＮチャネルトラン
ジスタのLDD 構造を得るためのフォトマスク工程は上述
したように４つあり、それだけターン・ラン・タイムが
長くなり、歩留りが低下し、素子特性が劣化するととも
に製造コストが上昇する欠点がある。
集積回路の製造方法によれば、ＮチャネルMOS のチャネ
ル近傍には低濃度のソースおよびドレイン領域部分17a
および17b が形成され、強電界が緩和されるので、ホッ
トキャリア耐性を改善することができ、したがって素子
特性を改善することができるが、LDD 構造とするための
低濃度領域部分と高濃度領域部分とを別々のフォトマス
ク工程で形成する必要があるため、フォトマスク工程が
複雑となり、歩留りが低下するとともに製造コストが上
昇する欠点がある。すなわち、ＮチャネルMOS のソース
およびドレインの低濃度領域部分を形成するためのフォ
トマスク工程と、ＰチャネルMOS のソースおよびドレイ
ンの低濃度領域部分を形成するためのフォトマスク工程
と、ＮチャネルMOS のソースおよびドレインの高濃度領
域部分を形成するためのフォトマスク工程と、Ｐチャネ
ルMOS のソースおよびドレインの高濃度領域部分を形成
するためのフォトマスク工程との４つのフォトマスク工
程が必要である。一般に、半導体集積回路の製造コスト
は、製造プロセス工程数に依存し、製造工程数が多くな
ればターン・ラン・タイムが長くなり、その結果として
歩留りが悪くなり、素子特性が劣化するとともに製造コ
ストも上昇することになる。製造コストを低減するに
は、製造工程の自動化、大量生産等の生産性の改善が考
えられるが、技術的な改善によっても製造コストを下げ
ることができる。上述した従来の半導体集積回路の製造
方法においては、全部で11のフォトマスク工程があり、
この内ＰチャネルトランジスタおよびＮチャネルトラン
ジスタのLDD 構造を得るためのフォトマスク工程は上述
したように４つあり、それだけターン・ラン・タイムが
長くなり、歩留りが低下し、素子特性が劣化するととも
に製造コストが上昇する欠点がある。
【００１０】本発明の目的は、上述した従来の欠点を解
消し、LDD 構造を得るためのフォトマスク工程を減らす
ことによってターン・ラン・タイムを短縮し、歩留りお
よび素子特性を改善するとともに製造コストを低減する
ことができる半導体集積回路の製造方法を提供しようと
するものである。
消し、LDD 構造を得るためのフォトマスク工程を減らす
ことによってターン・ラン・タイムを短縮し、歩留りお
よび素子特性を改善するとともに製造コストを低減する
ことができる半導体集積回路の製造方法を提供しようと
するものである。
【００１１】
【課題を解決するための手段】本発明による半導体集積
回路の製造方法は、一導電型の半導体領域の表面にゲー
ト絶縁膜を形成する工程と、このゲート絶縁膜の上にゲ
ート電極をパターニングして形成する工程と、このゲー
ト電極の側面にサイドウォールを形成する工程と、前記
ゲート電極およびサイドウォールをマスクとして反対導
電型の不純物を斜め方向から低濃度でイオン注入し、ほ
ぼ真上から高濃度でイオン注入する工程と、これらイオ
ン注入した不純物をドライブインして、ゲート電極の下
側に延在する低濃度不純物領域部分と、これと連続し、
サイドウォールの下側から外側に向けて延在する高濃度
不純物領域部分とを形成する工程とを具えることを特徴
とするものである。
回路の製造方法は、一導電型の半導体領域の表面にゲー
ト絶縁膜を形成する工程と、このゲート絶縁膜の上にゲ
ート電極をパターニングして形成する工程と、このゲー
ト電極の側面にサイドウォールを形成する工程と、前記
ゲート電極およびサイドウォールをマスクとして反対導
電型の不純物を斜め方向から低濃度でイオン注入し、ほ
ぼ真上から高濃度でイオン注入する工程と、これらイオ
ン注入した不純物をドライブインして、ゲート電極の下
側に延在する低濃度不純物領域部分と、これと連続し、
サイドウォールの下側から外側に向けて延在する高濃度
不純物領域部分とを形成する工程とを具えることを特徴
とするものである。
【００１２】
【作用】このような本発明の製造方法においては、ゲー
ト電極の下側にある不純物の低濃度領域部分とそれに連
続する高濃度領域部分とを同一のフォトマスク工程で形
成することができるので、例えばCMOSトランジスタを製
造する場合には、従来の製造方法に比べてフォトマスク
工程は２つ減ることになり、それだけターン・ラン・タ
イムを短縮することができる。したがって、歩留りおよ
び素子特性が改善されるとともに製造コストも低減され
ることになる。例えばCMOSトランジスタを製造する場合
には、ＮチャネルMOS のソースおよびドレインの低濃度
領域部分と高濃度領域部分とは同一のフォトマスク工程
で同時に形成でき、ＰチャネルMOSのソースおよびドレ
インの低濃度領域部分と高濃度領域部分も同一のフォト
マスク工程で同時に形成できる。
ト電極の下側にある不純物の低濃度領域部分とそれに連
続する高濃度領域部分とを同一のフォトマスク工程で形
成することができるので、例えばCMOSトランジスタを製
造する場合には、従来の製造方法に比べてフォトマスク
工程は２つ減ることになり、それだけターン・ラン・タ
イムを短縮することができる。したがって、歩留りおよ
び素子特性が改善されるとともに製造コストも低減され
ることになる。例えばCMOSトランジスタを製造する場合
には、ＮチャネルMOS のソースおよびドレインの低濃度
領域部分と高濃度領域部分とは同一のフォトマスク工程
で同時に形成でき、ＰチャネルMOSのソースおよびドレ
インの低濃度領域部分と高濃度領域部分も同一のフォト
マスク工程で同時に形成できる。
【００１３】
【実施例】図15〜19は本発明による半導体集積回路の製
造方法の一実施例における順次の工程を示す断面図であ
り、本例ではCMOSトランジスタを製造するものである
が、図面ではその内のＰチャネルトランジスタを形成す
る方法に付いて示してある。シリコン基板にＮ型ウェル
31およびＰ型ウェルを形成し、さらに厚い酸化膜で素子
分離領域を形成した後、表面にゲート酸化膜32を約150
Åの厚さに形成した様子を図15に示す。次に、ゲート電
極材料としてN + 多結晶シリコン膜を約4500Åの厚さに
堆積形成し、フォトリソグラフ処理によってパターニン
グしてゲート電極33を形成した状態を図16に示す。次
に、熱酸化工程を施し、N + 多結晶シリコン膜の表面に
600 〜1000Åのシリコン酸化膜を形成した後、その上に
約2000ÅのCVD-SiO2膜を堆積形成し、このCVD-SiO2膜を
異方性エッチング、例えばリアクティブ・イオン・エッ
チングにより選択的に除去してゲート電極33の側面にサ
イドウォール34を形成した様子を図17に示す。
造方法の一実施例における順次の工程を示す断面図であ
り、本例ではCMOSトランジスタを製造するものである
が、図面ではその内のＰチャネルトランジスタを形成す
る方法に付いて示してある。シリコン基板にＮ型ウェル
31およびＰ型ウェルを形成し、さらに厚い酸化膜で素子
分離領域を形成した後、表面にゲート酸化膜32を約150
Åの厚さに形成した様子を図15に示す。次に、ゲート電
極材料としてN + 多結晶シリコン膜を約4500Åの厚さに
堆積形成し、フォトリソグラフ処理によってパターニン
グしてゲート電極33を形成した状態を図16に示す。次
に、熱酸化工程を施し、N + 多結晶シリコン膜の表面に
600 〜1000Åのシリコン酸化膜を形成した後、その上に
約2000ÅのCVD-SiO2膜を堆積形成し、このCVD-SiO2膜を
異方性エッチング、例えばリアクティブ・イオン・エッ
チングにより選択的に除去してゲート電極33の側面にサ
イドウォール34を形成した様子を図17に示す。
【００１４】次に、Ｎチャネルトランジスタを形成すべ
き領域をレジストによって選択的に被覆した後、図18に
示すようにＰチャネルトランジスタを形成すべきＮ型ウ
ェル31に45°の角度を以て斜めからＰ型不純物であるボ
ロンイオンを注入する。この際のボロン濃度は1E14cm-2
とし、打ち込みエネルギーは40KeV とする。このような
斜め注入(Tilt Implantation) を行うことによってボロ
ンイオンはサイドウォール34の下側およびゲート電極33
の下側に入り込むことになる。次に、イオンビームの注
入角度および濃度を調整し、ボロンイオンを2E15〜5E15
cm -2の濃度でＮ型ウェル31の表面に対してほぼ直角を
成す角度でイオン注入する。この際の注入エネルギーは
30KeV とする。このボロンの代わりにフッ化ボロン(B
F2) を用いることもできるが、その場合の加速エネルギ
ーは90KeV とする。
き領域をレジストによって選択的に被覆した後、図18に
示すようにＰチャネルトランジスタを形成すべきＮ型ウ
ェル31に45°の角度を以て斜めからＰ型不純物であるボ
ロンイオンを注入する。この際のボロン濃度は1E14cm-2
とし、打ち込みエネルギーは40KeV とする。このような
斜め注入(Tilt Implantation) を行うことによってボロ
ンイオンはサイドウォール34の下側およびゲート電極33
の下側に入り込むことになる。次に、イオンビームの注
入角度および濃度を調整し、ボロンイオンを2E15〜5E15
cm -2の濃度でＮ型ウェル31の表面に対してほぼ直角を
成す角度でイオン注入する。この際の注入エネルギーは
30KeV とする。このボロンの代わりにフッ化ボロン(B
F2) を用いることもできるが、その場合の加速エネルギ
ーは90KeV とする。
【００１５】その後、Ｐチャネルトランジスタを形成す
べき領域をレジストによって選択的に被覆し、Ｎチャネ
ルトランジスタを形成すべき領域に対してＮ型不純物で
あるリンを2E13cm-2の低濃度で、80KeV のエネルギーで
45°の角度を以て斜めから注入し、次に砒素を5E15cm-2
の高濃度で、90KeV のエネルギーでほぼ垂直な方向から
注入する。続いてCVD-SiO2膜およびBPSG膜より成る絶縁
膜35を約１μm の厚さに堆積形成し、900 ℃の温度でリ
フローさせた様子を図19に示す。このようにして、ゲー
ト電極33の下側には低濃度のソースおよびドレイン領域
部分36および37が形成されるとともにこれと連続して高
濃度のソースおよびドレイン領域部分38および39が形成
されることになる。勿論Ｎチャネルトランジスタについ
ても同様に低濃度および高濃度のソースおよびドレイン
領域部分が同時に形成されることになる。
べき領域をレジストによって選択的に被覆し、Ｎチャネ
ルトランジスタを形成すべき領域に対してＮ型不純物で
あるリンを2E13cm-2の低濃度で、80KeV のエネルギーで
45°の角度を以て斜めから注入し、次に砒素を5E15cm-2
の高濃度で、90KeV のエネルギーでほぼ垂直な方向から
注入する。続いてCVD-SiO2膜およびBPSG膜より成る絶縁
膜35を約１μm の厚さに堆積形成し、900 ℃の温度でリ
フローさせた様子を図19に示す。このようにして、ゲー
ト電極33の下側には低濃度のソースおよびドレイン領域
部分36および37が形成されるとともにこれと連続して高
濃度のソースおよびドレイン領域部分38および39が形成
されることになる。勿論Ｎチャネルトランジスタについ
ても同様に低濃度および高濃度のソースおよびドレイン
領域部分が同時に形成されることになる。
【００１６】以後の工程は従来のものと同様であり、絶
縁膜35にコンタクトホールを形成し、配線パターンを施
して完成する。このようなCMOSトランジスタはLDD 構造
を有するものであるが、そのための低濃度領域部分36,
37および高濃度領域部分38,39は同一のフォトマスクで
同時に形成できるので、従来のプロセスに比べてＰチャ
ネルトランジスタに対して１回、Ｎチャネルトランジス
タに対して１回の計２回のフォトマスクプロセスを省略
することができる。
縁膜35にコンタクトホールを形成し、配線パターンを施
して完成する。このようなCMOSトランジスタはLDD 構造
を有するものであるが、そのための低濃度領域部分36,
37および高濃度領域部分38,39は同一のフォトマスクで
同時に形成できるので、従来のプロセスに比べてＰチャ
ネルトランジスタに対して１回、Ｎチャネルトランジス
タに対して１回の計２回のフォトマスクプロセスを省略
することができる。
【００１７】図20〜24は本発明による半導体集積回路の
製造方法の他の実施例における順次の工程を示す断面図
である。図20および21の工程は前例の図15および16に示
した工程と同様であり、シリコン基板に形成したＮ型ウ
ェル41の表面にゲート酸化膜42を形成し、その上に多結
晶シリコン膜を形成し、これをパターニングしてゲート
電極43を形成する。次に、ゲート電極43の上に膜厚が60
0 〜1000Åの薄い酸化膜44を形成し、Ｎチャネルトラン
ジスタを形成すべき領域をレジストで被覆した後、図22
に示すように全面に約400 〜800 Åの厚さの薄い樹脂膜
45を塗布形成する。このように樹脂膜45を薄く塗布する
と、平坦な面の上には薄く塗布されるが、ゲート電極43
の側面には樹脂が溜まり、その厚さは1000〜2000Åとな
る。本例でのこの厚い樹脂膜をサイドウォール46として
使用するものである。このようにゲート電極側面に選択
的に樹脂を厚く塗布するには、多結晶シリコンより成る
ゲート電極43の高さを高くしたり、ゲート電極の上にCV
D-SiO2膜を形成したりして段差を大きくするのが有効で
ある。また、樹脂をスピンコータで塗布する場合には、
樹脂を溶剤で薄め、回転を遅くすることも有効である。
また、樹脂の材料としてはポジタイプのレジスト、ネガ
タイプのレジスト或いはレジストと一緒に使われる水溶
性の反射防止膜の材料、ポリイミド系の樹脂などを用い
ることができるが、特に水溶性の材料を用い場合には、
水洗によって容易に除去できるのでプロセスが簡単とな
るので好適である。
製造方法の他の実施例における順次の工程を示す断面図
である。図20および21の工程は前例の図15および16に示
した工程と同様であり、シリコン基板に形成したＮ型ウ
ェル41の表面にゲート酸化膜42を形成し、その上に多結
晶シリコン膜を形成し、これをパターニングしてゲート
電極43を形成する。次に、ゲート電極43の上に膜厚が60
0 〜1000Åの薄い酸化膜44を形成し、Ｎチャネルトラン
ジスタを形成すべき領域をレジストで被覆した後、図22
に示すように全面に約400 〜800 Åの厚さの薄い樹脂膜
45を塗布形成する。このように樹脂膜45を薄く塗布する
と、平坦な面の上には薄く塗布されるが、ゲート電極43
の側面には樹脂が溜まり、その厚さは1000〜2000Åとな
る。本例でのこの厚い樹脂膜をサイドウォール46として
使用するものである。このようにゲート電極側面に選択
的に樹脂を厚く塗布するには、多結晶シリコンより成る
ゲート電極43の高さを高くしたり、ゲート電極の上にCV
D-SiO2膜を形成したりして段差を大きくするのが有効で
ある。また、樹脂をスピンコータで塗布する場合には、
樹脂を溶剤で薄め、回転を遅くすることも有効である。
また、樹脂の材料としてはポジタイプのレジスト、ネガ
タイプのレジスト或いはレジストと一緒に使われる水溶
性の反射防止膜の材料、ポリイミド系の樹脂などを用い
ることができるが、特に水溶性の材料を用い場合には、
水洗によって容易に除去できるのでプロセスが簡単とな
るので好適である。
【００１８】その後、Ｐチャネルトランジスタのソース
およびドレインを形成するために、図23に示すようにボ
ロンを1E14cm-2の低濃度で、斜めから注入する。この打
ち込み角度は50°とし、また注入エネルギーは50KeV と
する。次に、2E15〜5E15cm-2の高濃度で、同じくボロン
をシリコン基板41の表面に対してほぼ垂直の方向から注
入する。その後、Ｎチャネルトランジスタを形成すべき
領域を被覆するレジストを除去するとともに樹脂膜45を
除去し、Ｐチャネルトランジスタを形成する領域をレジ
ストで被覆した後、上述したところと同様のフォトマス
ク処理を行ってＮチャネルトランジスタのソースおよび
ドレインの低濃度および高濃度領域部分を同時に形成す
る。さらに、レジストおよび樹脂膜を除去した後、CVD-
SiO2膜およびBPSG膜より成る絶縁膜47を１μm の厚さに
堆積形成し、900 〜950 ℃の温度でリフローさせた状態
を図24に示す。このリフロー工程中に、先に注入した不
純物イオンが拡散し、ゲート電極43の下側に延在する低
濃度のソースおよびドレイン領域部分48および49と、そ
れに連続する高濃度のソースおよびドレイン領域部分5
0, 51とが同時に形成されることになる。その後の工程
は従来と同様であり、絶縁膜46にコンタクトホールを形
成し、金属配線パターンを形成する。
およびドレインを形成するために、図23に示すようにボ
ロンを1E14cm-2の低濃度で、斜めから注入する。この打
ち込み角度は50°とし、また注入エネルギーは50KeV と
する。次に、2E15〜5E15cm-2の高濃度で、同じくボロン
をシリコン基板41の表面に対してほぼ垂直の方向から注
入する。その後、Ｎチャネルトランジスタを形成すべき
領域を被覆するレジストを除去するとともに樹脂膜45を
除去し、Ｐチャネルトランジスタを形成する領域をレジ
ストで被覆した後、上述したところと同様のフォトマス
ク処理を行ってＮチャネルトランジスタのソースおよび
ドレインの低濃度および高濃度領域部分を同時に形成す
る。さらに、レジストおよび樹脂膜を除去した後、CVD-
SiO2膜およびBPSG膜より成る絶縁膜47を１μm の厚さに
堆積形成し、900 〜950 ℃の温度でリフローさせた状態
を図24に示す。このリフロー工程中に、先に注入した不
純物イオンが拡散し、ゲート電極43の下側に延在する低
濃度のソースおよびドレイン領域部分48および49と、そ
れに連続する高濃度のソースおよびドレイン領域部分5
0, 51とが同時に形成されることになる。その後の工程
は従来と同様であり、絶縁膜46にコンタクトホールを形
成し、金属配線パターンを形成する。
【００１９】上述した本発明による半導体集積回路の製
造方法によれば、低濃度領域部分を形成するための斜め
方向からのイオン注入における注入角度は40〜70°の範
囲内で任意 選ぶことができるが、この注入角度および
そのときの注入エネルギーを変化さ ることによってし
きい値電圧(Vth) 、ドレイン- ソース電流(Ids) 、相互
コンダクタンス(gm ) などの素子特性を任意に調整する
ことができる。以下の表１はその様子を表す実験データ
を示すものである。
造方法によれば、低濃度領域部分を形成するための斜め
方向からのイオン注入における注入角度は40〜70°の範
囲内で任意 選ぶことができるが、この注入角度および
そのときの注入エネルギーを変化さ ることによってし
きい値電圧(Vth) 、ドレイン- ソース電流(Ids) 、相互
コンダクタンス(gm ) などの素子特性を任意に調整する
ことができる。以下の表１はその様子を表す実験データ
を示すものである。
【表１】
【００２０】本発明においては上述したようにゲート電
極の側面にサイドウォールを形成した後、低濃度領域を
形成するためのイオン注入を斜め方向から行うが、図25
に示すようにサイドウォールを形成することなくイオン
注入を斜め方向から行う場合には、 アニール後に低濃
度領域部分がチャネルの内部に一層深く入り込んでしま
うとともに高濃度領域の先端がゲート電極の下側に入る
ようになり、したがってチャネル長が短くなり、実効ゲ
ート長の制御が困難になり、チャネル長を余り短くする
ことができなくなり、微細化が困難となってしまう。こ
れに対して本発明によれば、高濃度領域部分はゲート電
極の下側に入らないので、チャネル長が短縮されること
がなく、したがってチャネル長の制御が可能となり、微
細化が可能となる。
極の側面にサイドウォールを形成した後、低濃度領域を
形成するためのイオン注入を斜め方向から行うが、図25
に示すようにサイドウォールを形成することなくイオン
注入を斜め方向から行う場合には、 アニール後に低濃
度領域部分がチャネルの内部に一層深く入り込んでしま
うとともに高濃度領域の先端がゲート電極の下側に入る
ようになり、したがってチャネル長が短くなり、実効ゲ
ート長の制御が困難になり、チャネル長を余り短くする
ことができなくなり、微細化が困難となってしまう。こ
れに対して本発明によれば、高濃度領域部分はゲート電
極の下側に入らないので、チャネル長が短縮されること
がなく、したがってチャネル長の制御が可能となり、微
細化が可能となる。
【００２１】本発明は上述した実施例にのみ限定される
ものではなく幾多の変更や変形が可能である。例えば上
述した実施例では低濃度領域部分を形成するためのイオ
ン注入を最初に行い、その後で高濃度領域部分を形成す
るためのイオン注入を行うようにしたが、この順序を逆
とすることもできる。さらに、ゲート電極の側面に形成
するサイドウォールの材料や製造方法や種々の変形が可
能である。
ものではなく幾多の変更や変形が可能である。例えば上
述した実施例では低濃度領域部分を形成するためのイオ
ン注入を最初に行い、その後で高濃度領域部分を形成す
るためのイオン注入を行うようにしたが、この順序を逆
とすることもできる。さらに、ゲート電極の側面に形成
するサイドウォールの材料や製造方法や種々の変形が可
能である。
【００２２】
【発明の効果】上述した本発明による半導体集積回路の
製造方法によれば、LDD 構造を形成するための低濃度領
域部分と高濃度領域部分とを同じフォトマスク工程によ
って同時に形成することができるので、従来の方法に比
べてフォトマスク工程を少なくすることができ、その結
果としてターン・ラン・タイムを短縮することができ、
それだけ歩留りおよび信頼性を改善することができると
ともに製造コストを低減することができる。また、低濃
度領域を形成するための低濃度の不純物イオンの打ち込
み角度および加速エネルギーを調整することによって素
子特性を任意に変化させることができる。
製造方法によれば、LDD 構造を形成するための低濃度領
域部分と高濃度領域部分とを同じフォトマスク工程によ
って同時に形成することができるので、従来の方法に比
べてフォトマスク工程を少なくすることができ、その結
果としてターン・ラン・タイムを短縮することができ、
それだけ歩留りおよび信頼性を改善することができると
ともに製造コストを低減することができる。また、低濃
度領域を形成するための低濃度の不純物イオンの打ち込
み角度および加速エネルギーを調整することによって素
子特性を任意に変化させることができる。
【図１】図１は、従来のCMOSトランジスタを製造する方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図２】図２は、同じくその次の工程を示す断面図であ
る。
る。
【図３】図３は、同じくその次の工程を示す断面図であ
る。
る。
【図４】図４は、同じくその次の工程を示す断面図であ
る。
る。
【図５】図５は、同じくその次の工程を示す断面図であ
る。
る。
【図６】図６は、同じくその次の工程を示す断面図であ
る。
る。
【図７】図７は、同じくその次の工程を示す断面図であ
る。
る。
【図８】図８は、同じくその次の工程を示す断面図であ
る。
る。
【図９】図９は、同じくその次の工程を示す断面図であ
る。
る。
【図１０】図１０は、同じくその次の工程を示す断面図
である。
である。
【図１１】図１１は、同じくその次の工程を示す断面図
である。
である。
【図１２】図１２は、同じくその次の工程を示す断面図
である。
である。
【図１３】図１３は、同じくその次の工程を示す断面図
である。
である。
【図１４】図１４は、同じくその次の工程を示す断面図
である。
である。
【図１５】図１５は、本発明による半導体集積回路の製
造方法の一実施例の工程を示す断面図である。
造方法の一実施例の工程を示す断面図である。
【図１６】図１６は、同じくその次の工程を示す断面図
である。
である。
【図１７】図１７は、同じくその次の工程を示す断面図
である。
である。
【図１８】図１８は、同じくその次の工程を示す断面図
である。
である。
【図１９】図１９は、同じくその次の工程を示す断面図
である。
である。
【図２０】図２０は、本発明による半導体集積回路の製
造方法の他の実施例の工程を示す断面図である。
造方法の他の実施例の工程を示す断面図である。
【図２１】図２１は、同じくその次の工程を示す断面図
である。
である。
【図２２】図２２は、同じくその次の工程を示す断面図
である。
である。
【図２３】図２３は、同じくその次の工程を示す断面図
である。
である。
【図２４】図２４は、同じくその次の工程を示す断面図
である。
である。
【図２５】図２５ＡおよびＢは、サイドウォールを形成
しないで斜めからイオン注入を行う場合の工程を示す断
面図である。
しないで斜めからイオン注入を行う場合の工程を示す断
面図である。
31 Ｎ型ウェル 32 ゲート酸化膜 33 ゲート電極 34 サイドウォール 35 絶縁膜 36 ソース低濃度領域部分 37 ドレイン低濃度領域部分 38 ソース高濃度領域部分 39 ドレイン高濃度領域部分 41 Ｎ型ウェル 42 ゲート酸化膜 43 ゲート電極 44 酸化膜 45 樹脂膜 46 サイドウォール 47 絶縁膜 48 ソース低濃度領域部分 49 ドレイン低濃度領域部分 50 ソース高濃度領域部分 51 ドレイン高濃度領域部分
Claims (3)
- 【請求項１】 一導電型の半導体領域の表面にゲート絶
縁膜を形成する工程と、このゲート絶縁膜の上にゲート
電極をパターニングして形成する工程と、このゲート電
極の側面にサイドウォールを形成する工程と、前記ゲー
ト電極およびサイドウォールをマスクとして反対導電型
の不純物を斜め方向から低濃度でイオン注入し、ほぼ真
上から高濃度でイオン注入する工程と、これらイオン注
入した不純物をドライブインして、ゲート電極の下側に
延在する低濃度不純物領域部分と、この低濃度不純物領
域部分と連続し、サイドウォールの下側から外側に向け
て延在する高濃度不純物領域部分とを形成する工程とを
具えることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記ゲート電極を形成した後、樹脂を塗
布してゲート電極の側面にサイドウォールを形成するこ
とを特徴とする請求項１記載の半導体集積回路の製造方
法。 - 【請求項３】 前記樹脂として水溶性の材料のものを用
いることを特徴とする請求項２記載の半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25282192A JPH06104277A (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25282192A JPH06104277A (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104277A true JPH06104277A (ja) | 1994-04-15 |
Family
ID=17242681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25282192A Pending JPH06104277A (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| KR100319449B1 (ko) * | 1999-04-12 | 2002-01-05 | 윤덕용 | 극소 채널 소자의 제조방법 |
| CN109300914A (zh) * | 2018-09-27 | 2019-02-01 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制作方法 |
-
1992
- 1992-09-22 JP JP25282192A patent/JPH06104277A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319449B1 (ko) * | 1999-04-12 | 2002-01-05 | 윤덕용 | 극소 채널 소자의 제조방법 |
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| CN109300914A (zh) * | 2018-09-27 | 2019-02-01 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制作方法 |
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