JP2000114528A - 薄膜トランジスタの製造方法および電気光学装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート酸化膜や誘電体層にダメージを与える
ことのない薄膜トランジスタの製造方法および電気光学
装置の製造方法を提供する。 【解決手段】 基板１０上に半導体層１を形成する工程
と、半導体層１の少なくともチャネルとなる領域上に絶
縁膜２０１を形成する工程と、絶縁膜２０１上からチャ
ネルとなる半導体層１に低濃度に不純物を打ち込む工程
と、絶縁膜２０１を除去した後に、チャネルとなる半導
体層１上にゲート絶縁膜２を形成する工程と、ゲート絶
縁膜２の上にゲート電極３ａを形成する工程と、半導体
層１に選択的に高濃度に不純物を打ち込むことにより、
ソース・ドレイン領域を形成する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に薄膜トラ
ンジスタを形成する薄膜トランジスタの製造方法および
電気光学装置の製造方法に関する。

【０００２】

【従来の技術】電気光学装置の基板上に形成される薄膜
トランジスタ（以下、適宜「ＴＦＴ」と呼ぶ）の半導体
層の導電性を向上させる目的で、半導体層にリンやボロ
ン等をドーピングする技術が知られている。また、画素
ごとに形成されたスイッチング素子としての薄膜トラン
ジスタと蓄積容量とを同時に作り込む構造のものが知ら
れている。この場合、薄膜トランジスタの半導体層を蓄
積容量の電極の一つとして利用するとともに、半導体層
上に設けられるゲート酸化膜層を誘電体層として利用す
ることにより、製造工程数を低減することができる。そ
して、この場合には蓄積容量の電極を構成する半導体層
の領域にドーピングすることにより、この領域の低抵抗
化を図ることができる。ドーピングによればドーパント
の濃度の制御が比較的容易であり、また半導体層の領域
によってドープ密度を変化させたい場合に対応し易いと
いう利点がある。

【０００３】そして、上記のようなドーパントの注入
は、半導体層上に予め形成されたゲート酸化膜層を介し
て行うようにしている。ゲート酸化膜を介してドーピン
グすることにより、半導体層の厚み方向に対するドープ
濃度の均一化を図ることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、ゲート
酸化膜あるいは誘電体膜を介してドーピングすると、イ
オン打ち込みによりゲート酸化膜あるいは誘電体膜にダ
メージが与えられ、ゲート電極に対向する領域や蓄積容
量の誘電体層となる領域における耐圧特性の劣化等が問
題となるおそれがある。

【０００５】本発明は、ゲート酸化膜や誘電体層にダメ
ージを与えることのない薄膜トランジスタの製造方法お
よび電気光学装置の製造方法を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、本発明の薄膜トランジスタの製造方法は、基板上に
薄膜トランジスタを形成する薄膜トランジスタの製造方
法において、前記基板上に半導体層を形成する工程と、
前記半導体層の少なくともチャネルとなる領域上に絶縁
膜を形成する工程と、前記絶縁膜上から前記チャネルと
なる半導体層に低濃度に不純物を打ち込む工程と、前記
絶縁膜を除去した後に、前記チャネルとなる半導体層上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の
上にゲート電極を形成する工程と、前記半導体層に選択
的に高濃度に不純物を打ち込むことにより、ソース・ド
レイン領域を形成する工程とを有することを特徴とす
る。

【０００７】本発明の薄膜トランジスタの製造方法によ
れば、絶縁膜上からチャネルとなる半導体層に低濃度に
不純物を打ち込み、次に絶縁膜を除去し、次にチャネル
となる半導体層上にゲート絶縁膜を形成するので、チャ
ネルとなる半導体層に対し、低濃度に不純物を打ち込む
工程においてゲート絶縁膜に不純物が打ち込まれない。
したがって、ゲート絶縁膜へのダメージを避けることが
できる。

【０００８】本発明の薄膜トランジスタの製造方法の一
態様は、前記絶縁膜を除去する工程の後に、前記チャネ
ルとなる半導体層をパターニングする工程と、前記ゲー
ト絶縁膜を形成する工程とを有することを特徴とする。

【０００９】この態様によれば、絶縁膜を除去する工程
において半導体層の下層の基板が同時にエッチングされ
るおそれがなく、したがって基板に損傷を与えない。

【００１０】本発明の薄膜トランジスタの製造方法の一
態様は、前記半導体層の下層には島状の遮光膜層あるい
は、前記半導体層に接続される島状の導電層が配置され
てなることを特徴とする。

【００１１】この態様によれば、半導体層をパターニン
グする工程において遮光膜層あるいは導電層をアライメ
ントマークとして利用できる。

【００１２】本発明の薄膜トランジスタの製造方法の一
態様は、前記薄膜トランジスタはＬＤＤ構造を有するこ
とを特徴とする。この態様では、ゲート絶縁膜のダメー
ジがないため、優れた特性を有するＬＤＤ構造の薄膜ト
ランジスタを得ることができる。

【００１３】本発明の薄膜トランジスタの製造法の一態
様は、前記薄膜トランジスタはオフセット構造を有する
ことを特徴とする。この態様では、ゲート絶縁膜のダメ
ージがないため、優れた特性を有するオフセット構造の
薄膜トランジスタを得ることができる。

【００１４】本発明の薄膜トランジスタの製造法の一態
様は、前記薄膜トランジスタはセルフアライン構造を有
することを特徴とする。この態様では、ゲート絶縁膜の
ダメージがないため、優れた特性を有するセルフアライ
ン構造の薄膜トランジスタを得ることができる。

【００１５】上記課題を解決するため、本発明の電気光
学装置の製造方法は、基板上の複数の走査線と、複数の
データ線と、前記各走査線と前記各データ線に接続され
た薄膜トランジスタと、前記薄膜トランジスタに接続さ
れた画素電極と、蓄積容量とを有する電気光学装置の製
造方法において、前記基板上に、前記薄膜トランジスタ
のチャネルとなる第１半導体層と、前記蓄積容量の第１
電極となる第２半導体層を形成する工程と、少なくとも
前記第２半導体層上に絶縁膜を形成して、前記第２半導
体層に前記絶縁膜上から不純物を打ち込む工程と、前記
第２半導体層上の前記絶縁膜を除去する工程と、前記第
１半導体層上にゲート絶縁膜を形成し、第２半導体層上
に誘電体膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成し、前記誘電体膜上に前記蓄積容量の第
２電極を形成する工程とを有することを特徴とする。

【００１６】本発明の電気光学装置の製造方法によれ
ば、第２半導体層上に絶縁膜を形成した後、第２半導体
層に絶縁膜上から不純物を打ち込み、次に第２半導体層
上の絶縁膜を除去し、その後、第２半導体層上に誘電体
膜を形成するので、第２半導体層に絶縁膜上から不純物
を打ち込む工程において誘電体層に不純物が打ち込まれ
ることがなく、したがって誘電体膜へのダメージを避け
ることができる。

【００１７】本発明の電気光学装置の製造方法の一態様
は、前記第１半導体層および前記第２半導体層は同一膜
からなることを特徴とする。この態様では、工程数を低
減できる。

【００１８】本発明の電気光学装置の製造方法の一態様
は、前記同一膜はポリシリコンからなることを特徴とす
る。

【００１９】本発明の電気光学装置の製造方法の一態様
は、前記ゲート絶縁膜および前記誘電体膜は同一膜から
なることを特徴とする。この態様では、工程数を低減で
きる。

【００２０】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の製造方法を液晶等の電気光学装置に適用した第１の
実施の形態について、図面に基づいて説明する。

【００２１】本発明の製造方法が適用される電気光学装
置の構成及び動作について、図１から図３を参照して説
明する。図１は、電気光学装置の画面表示領域を構成す
るマトリクス状に形成された複数の画素における各種素
子、配線等の等価回路である。

【００２２】図１において、本実施の形態による電気光
学装置の画面表示領域を構成するマトリクス状に形成さ
れた複数の画素は、画素電極９aを制御するためのＴＦ
Ｔ３０がマトリクス状に複数形成されており、画像信号
が供給されるデータ線６ａが当該ＴＦＴ３０のソースに
電気的に接続されている。データ線６ａに書き込む画像
信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給し
ても構わないし、相隣接する複数のデータ線６ａ同士に
対して、グループ毎に供給するようにしても良い。ま
た、ＴＦＴ３０のゲートに走査線３ａが電気的に接続さ
れており、所定のタイミングで、走査線３ａにパルス的
に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で
印加するように構成されている。画素電極９ａは、ＴＦ
Ｔ３０のドレインに電気的に接続されており、スイッチ
ング素子であるＴＦＴ３０を一定期間だけそのスイッチ
を閉じることにより、データ線６ａから供給される画像
信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込
む。画素電極９ａを介して液晶等の電気光学物質に書き
込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎ
は、対向基板（後述する）に形成された対向電極（後述
する）との間で一定期間保持される。液晶の場合は、印
加される電圧レベルにより分子集合の配向や秩序が変化
することにより、光を変調し、階調表示を可能にする。
ノーマリーホワイトモードであれば、印加された電圧に
応じて入射光がこの液晶部分を通過不可能とされ、ノー
マリーブラックモードであれば、印加された電圧に応じ
て入射光がこの液晶部分を通過可能とされ、全体として
電気光学装置からは画像信号に応じたコントラストを持
つ光が出射する。ここで、保持された画像信号がリーク
するのを防ぐために、画素電極９ａと対向電極との間に
形成される液晶容量と並列に蓄積容量７０を付加する。
例えば、画素電極９ａの電圧は、ソース電圧が印加され
た時間よりも３桁も長い時間だけ蓄積容量７０により保
持される。これにより、保持特性は更に改善され、コン
トラスト比の高い電気光学装置が実現できる。

【００２３】次に、電気光学装置の画像表示領域内にお
ける画素部の構成について図２及び図３を参照して説明
する。図２は、データ線、走査線、画素電極等が形成さ
れたＴＦＴアレイ基板の相隣接する複数の画素群の平面
図であり、図３は、図２のＡ−Ａ’断面図である。尚、
図３においては、各層や各部材を図面上で認識可能な程
度の大きさとするため、各層や各部材毎に縮尺を異なら
しめてある。

【００２４】図２において、電気光学装置のＴＦＴアレ
イ基板上には、マトリクス状に複数の透明な画素電極９
ａ（実線９ａ’により輪郭が示されている）が設けられ
ており、画素電極９ａの縦横の境界に各々沿ってデータ
線６ａ、走査線３ａ及び容量線３ｂが設けられている。
データ線６ａは、コンタクトホール５を介してポリシリ
コン膜等の半導体層１ａのうち後述のソース領域に電気
的接続されており、画素電極９ａは、コンタクトホール
８を介して半導体層１ａのうち後述のドレイン領域に電
気的接続されている。また、半導体層１ａのうち後述の
チャネル領域（図中右下りの斜線の領域）に対向するよ
うに走査線３ａが配置されている。

【００２５】電気光学装置は、図３に示すような、透明
な一方の基板の一例を構成するＴＦＴアレイ基板１０
と、これに対向配置される透明な他方の基板の一例を構
成する対向基板２０（図８）とを備えている。ＴＦＴア
レイ基板１０は、例えば石英基板からなり、対向基板２
０は、例えばガラス基板や石英基板からなる。ＴＦＴア
レイ基板１０には、画素電極９ａが設けられており、そ
の上側には、ラビング処理等の所定の配向処理が施され
た配向膜（不図示）が設けられる。画素電極９ａは例え
ば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）な
どの透明導電性薄膜からなる。また配向膜は例えば、ポ
リイミド薄膜などの有機薄膜からなる。

【００２６】ＴＦＴアレイ基板１０には、図３に示すよ
うに、各画素電極９ａに隣接する位置に、各画素電極９
ａをスイッチング制御する画素スイッチング用ＴＦＴ３
０が設けられている。

【００２７】他方、図８に示す対向基板２０には、その
全面に渡って不図示の対向電極（共通電極）が設けられ
ており、その下側には、ラビング処理等の所定の配向処
理が施された配向膜（不図示）が設けられている。対向
電極は例えば、ＩＴＯ膜などの透明導電性薄膜からな
る。また配向膜は、ポリイミド薄膜などの有機薄膜から
なる。

【００２８】対向基板２０には、更に図３に示すよう
に、各画素の開口領域以外の領域に遮光膜２３が設けら
れている。このため、対向基板２０の側から入射光が画
素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル
領域１ａ’やＬＤＤ（LightlyDoped Drain）領域１ｂ及
び１ｃに侵入することはない。更に、遮光膜２３は、コ
ントラストの向上、色材の混色防止などの機能を有す
る。

【００２９】このように構成され、画素電極９ａと対向
電極２１とが対面するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、後述のシール材５２
（図６および図８）により囲まれた空間に電気光学物質
が封入され、電気光学物質層５０が形成される。電気光
学物質層５０は、画素電極９ａからの電界が印加されて
いない状態で配向膜により所定の配向状態を採る。電気
光学物質層５０は、例えば一種又は数種類のネマティッ
ク電気光学物質を混合した電気光学物質からなる。シー
ル材５２は、二つの基板１０及び２０をそれらの周辺で
貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹
脂からなる接着剤であり、両基板間の距離を所定値とす
るためのグラスファイバー或いはガラスビーズ等のスペ
ーサが混入されている。

【００３０】本実施の形態では、ゲート電極３ａと半導
体層１ａとの間に設けるゲート絶縁膜２を、ゲート電極
３ａに対向する位置から延設して誘電体膜として用い、
半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更
にこれらに対向する容量線３ｂの一部を第２蓄積容量電
極とすることにより、蓄積容量７０が構成されている。
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅ
が、データ線６ａ及び走査線３ａの下に延設されて、同
じくデータ線６ａ及び走査線３ａに沿って延びる容量線
３ｂ部分に絶縁膜２を介して対向配置されて、第１蓄積
容量電極１ｆとされている。特に蓄積容量７０の誘電体
としての絶縁膜２は、高温酸化によりポリシリコン膜上
に形成されるＴＦＴ３０のゲート絶縁膜２に他ならない
ので、薄く且つ高耐圧の絶縁膜とすることができ、蓄積
容量７０は比較的小面積で大容量の蓄積容量として構成
できる。

【００３１】図３において、画素スイッチング用ＴＦＴ
３０は、ＬＤＤ（Lightly Doped Drain）構造を有して
おり、走査線３ａ（ゲート電極）、走査線３ａからの電
界によりチャネルが形成される半導体層１のチャネル領
域１ａ、走査線３ａと半導体層１ａとを絶縁するゲート
絶縁膜２、データ線６ａ（ソース電極）、半導体層１ａ
の低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低
濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導
体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン
領域１ｅを備えている。高濃度ドレイン領域１ｅには、
複数の画素電極９ａのうちの対応する一つが接続されて
いる。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ
及び１ｅは後述のように、半導体層１ａに対し、ｎ型又
はｐ型のチャネルを形成するかに応じて所定濃度のｎ型
用又はｐ型用のドーパントをドープすることにより形成
されている。ｎ型チャネルのＴＦＴは、動作速度が速い
という利点があり、画素のスイッチング素子である画素
スイッチング用ＴＦＴ３０として用いられることが多
い。本実施の形態では特にデータ線６ａは、Ａｌ等の金
属膜や金属シリサイド等の合金膜などの遮光性の薄膜か
ら構成されている。また、走査線３ａ、ゲート絶縁膜２
及び第１層間絶縁膜１２の上には、高濃度ソース領域１
ｄへ通じるコンタクトホール５及び高濃度ドレイン領域
１ｅへ通じるコンタクトホール８が各々形成された第２
層間絶縁膜４が形成されている。このソース領域１ｂへ
のコンタクトホール５を介して、データ線６ａは高濃度
ソース領域１ｄに電気的接続されている。更に、データ
線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン
領域１ｅへのコンタクトホール８が形成された第３層間
絶縁膜７が形成されている。この高濃度ドレイン領域１
ｅへのコンタクトホール８を介して、画素電極９ａは高
濃度ドレイン領域１ｅに電気的接続されている。前述の
画素電極９ａは、このように構成された第３層間絶縁膜
７の上面に設けられている。

【００３２】画素スイッチング用ＴＦＴ３０は、好まし
くは上述のようにＬＤＤ構造を持つが、低濃度ソース領
域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打
ち込みを行わないオフセット構造を持ってよいし、ゲー
ト電極３ａをマスクとして高濃度で不純物イオンを打ち
込み、自己整合的に高濃度ソース及びドレイン領域を形
成するセルフアライン型のＴＦＴであってもよい。

【００３３】また本実施の形態では、画素スイッチング
用ＴＦＴ３０のゲート電極（データ線３ａ）をソース−
ドレイン領域１ｂ及び１ｅ間に１個のみ配置したシング
ルゲート構造としたが、これらの間に２個以上のゲート
電極を配置してもよい。この際、各々のゲート電極には
同一の信号が印加されるようにする。このようにデュア
ルゲート（ダブルゲート）或いはトリプルゲート以上で
ＴＦＴを構成すれば、チャネルとソース−ドレイン領域
接合部のリーク電流を防止でき、オフ時の電流を低減す
ることができる。これらのゲート電極の少なくとも１個
をＬＤＤ構造或いはオフセット構造にすれば、更にオフ
電流を低減でき、安定したスイッチング素子を得ること
ができる。

【００３４】次に、本発明の製造方法による上記電気光
学装置の製造プロセスについて説明する。

【００３５】基板１０の上に、約４５０〜５５０℃、好
ましくは約５００℃の比較的低温環境中で、流量約４０
０〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガ
ス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０Ｐ
ａのＣＶＤ）により、ａ−Ｓｉ（アモルファスシリコ
ン）膜を形成する。その後、窒素雰囲気中で、約６００
〜７００℃にて約１〜７２時間、好ましくは、４〜６時
間のアニール処理を施すことにより、図４の工程（１）
に示すように、ｐ−Ｓｉ（ポリシリコン）膜１を約５０
〜２００ｎｍの厚さ、好ましくは約５５ｎｍの厚さとな
るまで固相成長させる。

【００３６】次に図４の工程（２）に示すように、減圧
ＣＶＤ法等を用いて、約５０〜１５０ｎｍの厚さ、好ま
しくは約８０ｎｍの厚さの高温酸化シリコン膜（ＨＴＯ
膜）２０１をｐ−Ｓｉ膜１上に形成する。次いで図４の
工程（３）に示すように半導体層１に、約０〜２×１０
^１２ｃｍ^２のドーズ量にてボロンをイオン注入等により
ドープする。次いで図４の工程（４）に示すように、Ｔ
ＦＴ３０が形成される領域を覆うようにＨＴＯ膜２０１
上にレジスト層２０２を形成し、蓄積容量７０が形成さ
れる半導体層１の領域に、約１×１０^１４〜１×１０
^１５ｃｍ^２のドーズ量にてボロンをイオン注入等により
ドープする。工程（３）と工程（４）はどちらを先に行
なってもかまわない。

【００３７】次に、図４の工程（５）に示すように、レ
ジスト層２０２を除去するとともに、ウェットエッチン
グにてＨＴＯ膜２０１を除去する。次いで工程（６）に
示すように、チャネル領域を含む半導体層１を約９００
〜１３００℃の温度、好ましくは約１０００℃の温度で
熱酸化することにより、約３０ｎｍの比較的薄い厚さの
熱酸膜を形成し、さらに減圧ＣＶＤ法等により高温酸化
シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５０ｎｍ
の比較的薄い厚さに堆積し、多層構造を持つゲート絶縁
膜２を形成する。この結果、半導体層１の厚さは、約３
０〜１５０ｎｍの厚さ、好ましくは約３５〜１００ｎｍ
の厚さとなり、ゲート絶縁膜２の厚さは、約２０〜１５
０ｎｍの厚さ、好ましくは約８０ｎｍの厚さとなる。こ
のように高温熱酸化時間を短くすることにより、特に８
インチ程度の大型ウエハーを使用する場合に熱によるそ
りを防止することができる。ただし、半導体層１を熱酸
化することのみにより、単一層構造を持つゲート絶縁膜
２を形成してもよい。

【００３８】次に、図５の工程（７）に示すように、チ
ャネル領域を含む半導体層１に、ゲート絶縁膜２を介し
て、減圧ＣＶＤ法等によりポリシリコン層を形成すると
ともに、このポリシリコン層をパターニングして走査線
（ゲート電極）３ａおよび容量線３ｂを形成する。

【００３９】ただし、走査線（ゲート電極）３ａおよび
容量線３ｂをｐ−Ｓｉ層ではなく、Ａｌ等の金属膜また
は金属シリサイドから形成してもよいし、もしくはこれ
らの金属膜または金属シリサイド膜とｐ−Ｓｉ膜を組み
合わせて多層に形成してもよい。この場合、走査線（ゲ
ート電極）あるいは容量線３ｂを、遮光膜として用いる
こともでき、特に、対向基板と電気光学装置用基板との
貼り合わせずれによる画素開口率の低下を防ぐことがで
きる利点がある。

【００４０】次に図５の工程（８）に示すように、容量
線３ｂよりも幅の広いレジスト層２０４を容量線３ｂの
上に形成する。次いでＴＦＴ３０をＬＤＤ構造を持つｎ
チャネル型とする場合、半導体層（ｐ−ＳＩ層）１に、
先ずソース領域およびドレイン領域のうちチャネル側に
それぞれ隣接する一部を構成する低濃度ドープ領域（低
濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ）を形
成するために、走査線（ゲート電極）３ａを拡散マスク
として、ＰなどのＶ族元素のドーパントを低濃度で（例
えば、Ｐイオンを１〜３×１０^１３／ｃｍ^２のドーズ量
にて）ドープする。

【００４１】続いて、工程（９）に示すように走査線
（ゲート電極）３ａよりも幅の広いマスクでレジスト層
２０５を走査線（ゲート電極）３ａ上に形成した後、同
じくＰなどのＶ族元素のドーパントを高濃度で（例え
ば、Ｐイオンを１〜３×１０^１５／ｃｍ^２のドーズ量に
て）ドープする。また、ＴＦＴ３０をｐチャネル型とす
る場合、半導体層（ｐ−Ｓｉ層）１に、低濃度ソース領
域１ｂ及び低濃度ドレイン領域１ｃを形成するために、
ＢなどのIII族元素のドーパントを用いてドープする。

【００４２】このようにＬＤＤ構造とした場合、ショー
トチャネル効果を低減できる利点が得られる。なお、こ
のように低濃度と高濃度の２段階に分けてドープを行わ
なくても良い。例えば、低濃度のドープを行わずに、オ
フセット構造のＴＦＴとしてもよく、走査線（ゲート電
極）３ａをマスクとして、Ｐイオン、Ｂイオン等を用い
たイオン注入技術によりセルフアライン型のＴＦＴとし
てもよい。

【００４３】これらの工程と並行して、ｎチャネル型ｐ
−ＳｉＴＦＴおよびｐチャネル型ｐ−ＳｉＴＦＴから構
成される相補型トランジスタ構造を持つ図６および図８
のデータ線駆動回路１０１および走査線駆動回路１０４
を電気光学装置用基板１０上の周辺部に形成する。この
ように、ＴＦＴ３０はｐ−ＳｉＴＦＴであるので、ＴＦ
Ｔ３０の形成時にほぼ同一工程で、データ線駆動回路１
０１および走査線駆動回路１０４を形成することがで
き、製造上有利である。

【００４４】次に図５の工程（１０）に示すように、走
査線３ａ（ゲート電極）および容量線３ｂを覆うよう
に、例えば、常圧または減圧ＣＶＤ法やＴＥＯＳガス等
を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ
（リンシリケートガラス）、ＢＳＧ（ボロンシリケート
ガラス）、ＢＰＳＧ（簿論リンシリケートガラス）など
のシリケートガラス膜、窒化シリコン膜や酸化シリコン
膜等からなる第２層間絶縁膜４を形成する。第２層間絶
縁膜４の層厚は、約５００〜１５０００オングストロー
ムが好ましい。そして、ソース領域およびドレイン領域
を活性化するために約１０００℃のアニール処理を２０
分程度行った後、工程（１１）に示すようにデータ線６
ａ（ソース電極）に対するコンタクトホール５を、反応
性エッチング、反応性イオンビームエッチング等のドラ
イエッチングにより形成する。この際、反応性エッチン
グ、反応性イオンビームエッチングのような異方性エッ
チングによりコンタクトホール５を開孔した方が、開孔
形状をマスク形状とほぼ同じにできるという利点があ
る。ただし、ドライエッチングとウェットエッチングと
を組み合わせて開孔すれば、コンタクトホールをテーパ
状にできるので、配線接続時の断線を防止できるという
利点が得られる。また、走査線３ａ（ゲート電極）を図
示しない配線と接続するためのコンタクトホールも、コ
ンタクトホール５と同一の工程により第２層間絶縁膜４
に開ける。

【００４５】次に第２層間絶縁膜４の上に、スパッタリ
ング処理等により、遮光性のＡｌ等の低抵抗金属や金属
シリサイド等を、約１０〜５００ｎｍの厚さに堆積し、
さらにフォトリソグラフィ工程、エッチング工程等によ
り、データ線６ａ（ソース電極）を形成する（工程（１
１））。

【００４６】次に図５の工程（１２）に示すように、デ
ータ線６ａ（ソース電極）上を覆うように、例えば、常
圧または減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳ
Ｇ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス
膜、窒化シリコン膜や酸化シリコン膜等からなる第３層
間絶縁膜７を形成する。第３層間絶縁膜７の層厚は、約
５００〜１５００ｎｍが好ましい。あるいは、このよう
なシリケートガラス膜に代えてまたは重ねて、有機膜や
ＳＯＧ（スピンオンガラス）をスピンコートして、もし
くはＣＭＰ処理を施して、平坦な膜を形成しても良い。

【００４７】さらに、画素電極９ａとドレイン領域１ｅ
とを電気的接続するためのコンタクトホール８を、反応
性エッチング、反応性イオンビームエッチング等のドラ
イエッチングにより形成する。この際、反応性エッチン
グ、反応性イオンビームエッチングのような異方性エッ
チングにより、コンタクトホール８を開孔した方が、開
孔形状をマスク形状とほぼ同じにできるという利点が得
られる。ただし、ドライエッチングとウェットエッチン
グとを組み合わせて開孔すれば、コンタクトホール８を
テーパ状にできるので、配線接続時の断線を防止できる
という利点が得られる。

【００４８】次に、第３層間絶縁膜７の上に、スパッタ
リング処理等により、ＩＴＯ膜等の透明導電性薄膜を、
約５０〜２００ｎｍの厚さに堆積し、さらにフォトリソ
グラフィ工程、エッチング工程等により、画素電極９ａ
を形成する（図３）。なお、当該電気光学物質パネルを
反射型の電気光学装置に用いる場合には、Ａｌ等の反射
率の高い不透明な材料から画素電極９ａを形成してもよ
い。

【００４９】続いて、画素電極９ａの上にポリイミド系
の配向膜の塗布液を塗布した後、所定のプレティルト角
を持つように且つ所定方向でラビング処理を施すこと等
により、配向膜（図示せず）が形成される。

【００５０】（第２の実施の形態）以下、本発明の製造
方法を電気光学装置に適用した第２の実施の形態につい
て、図面に基づいて説明する。第２の実施の形態は半導
体層のパターニングを行う前に、ＨＴＯ膜を除去するよ
うにしたものである。

【００５１】図６の工程（１）に示すように、基板１０
の全面にｐ−Ｓｉからなる半導体層１を形成した後、工
程（２）に示すように半導体層１上にＨＴＯ膜２０１を
形成する。次いで工程（３）に示すように、半導体層１
に、約０〜２×１０^１２ｃｍ^２のドーズ量にてボロンを
イオン注入等によりドープする。次いで工程（４）に示
すように、ＴＦＴ３０が形成される領域を覆うようにＨ
ＴＯ膜２０１上にレジスト層２０２を形成し、蓄積容量
７０が形成される半導体層１の領域に、約１×１０^１４
〜１×１０^１５ｃｍ^２のドーズ量にてボロンをイオン注
入等によりドープする。工程（３）と工程（４）はどち
らを先に行なってもかまわない。

【００５２】次に、図６の工程（５）に示すように、レ
ジスト層２０１およびＨＴＯ膜２０１を除去した後、半
導体層１をパターニングする。その後、工程（６）に示
すようにゲート酸化膜を形成する。以降の工程について
は、第１の実施の形態と同一である。

【００５３】第２の実施の形態では、図６の工程（５）
におけるＨＴＯ膜２０１を除去する工程において、基板
１０が半導体層１に完全に覆われているため、エッチン
グ液が基板１０に到達しない。このため、ＨＴＯ膜２０
１を除去するに際して基板１０にダメージを与えるおそ
れがないという利点がある。

【００５４】第２の実施の形態では、ドープ時のマスク
として機能するレジスト層２０２を形成する時点では未
だ半導体層１がパターニングされてない。このため、レ
ジスト層２０２を形成すべき位置、あるいはドープした
位置が特定できなくなる可能性がある。そこで、半導体
層１を形成する前に基板１０上にあらかじめ遮光層、あ
るいはｐ−Ｓｉ層等の導電層を形成しておき、これをア
ライメントマークとして利用することができる。遮光層
あるいは導電層は、例えば島状に形成してもよい。遮光
層は基板１０側からの光が半導体層１に入り込むことを
防ぐことができる。また導電層は半導体層のドレイン領
域に画素電極とをコンタクトホールを形成する際のドレ
イン領域の突き抜けのストッパーとして機能する。図７
には、半導体層１の下層に遮光層２０６を設けた例を示
している。この遮光層２０６をアライメントマークとし
て利用して、レジスト層２０２の形成および半導体層１
のパターニングを行えばよい。半導体層をパターニング
した後の工程は、上記の実施例で記載した工程と同様で
あり、その説明を省略する。

【００５５】上述の実施例では電気光学装置を一例とし
て説明したが、薄膜トランジスタを用いた他の構成の場
合でも、薄膜トランジスタの製造方法を上記の構成を用
いれば、ゲート絶縁膜へのダメージを防ぎ、高性能なト
ランジスタを提供することができる。また、上記の実施
例の電気光学装置は、液晶装置を例としてエレクトロル
ミネッセンス等の電気光学装置にも適用可能である。

【００５６】（電気光学装置の全体構成）以上のように
構成された電気光学装置の各実施の形態の全体構成を図
８及び図９を参照して説明する。尚、図８は、ＴＦＴア
レイ基板１０をその上に形成された各構成要素と共に対
向基板２０の側から見た平面図であり、図９は、対向基
板２０を含めて示す図８のＨ−Ｈ’断面図である。

【００５７】図８において、ＴＦＴアレイ基板１０の上
には、シール材５２がその縁に沿って設けられており、
その内側に並行して、例えば遮光膜２３と同じ或いは異
なる材料から成る表示領域と非表示領域を仕切る額縁
（周辺見切り）としての遮光膜５３が設けられている。
シール材５２の外側の領域には、データ線駆動回路１０
１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に
沿って設けられており、走査線駆動回路１０４が、この
一辺に隣接する２辺に沿って設けられている。走査線３
ａに供給される走査信号遅延が問題にならないのなら
ば、走査線駆動回路１０４は片側だけでも良いことは言
うまでもない。また、データ線駆動回路１０１を画面表
示領域の辺に沿って両側に配列してもよい。例えば奇数
列のデータ線６ａは画面表示領域の一方の辺に沿って配
設されたデータ線駆動回路から画像信号を供給し、偶数
列のデータ線は前記画面表示領域の反対側の辺に沿って
配設されたデータ線駆動回路から画像信号を供給するよ
うにしてもよい。この様にデータ線６ａを櫛歯状に駆動
するようにすれば、データ線駆動回路の占有面積を拡張
することができるため、複雑な回路を構成することが可
能となる。更にＴＦＴアレイ基板１０の残る一辺には、
画面表示領域の両側に設けられた走査線駆動回路１０４
間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部の少なくとも１箇所に
おいては、ＴＦＴアレイ基板１０と対向基板２０との間
で電気的導通をとるための導通材からなる銀点１０６が
設けられている。そして、図９に示すように、シール材
５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材
５２によりＴＦＴアレイ基板１０に固着されている。

【００５８】以上図１から図９を参照して説明した各実
施の形態における電気光学装置のＴＦＴアレイ基板１０
上には更に、製造途中や出荷時の当該電気光学装置の品
質、欠陥等を検査するための検査回路等を形成してもよ
い。また、データ線駆動回路１０１及び走査線駆動回路
１０４をＴＦＴアレイ基板１０の上に設ける代わりに、
例えばＴＡＢ（テープオートメイテッドボンディング基
板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板
１０の周辺部に設けられた異方性導電フィルムを介して
電気的及び機械的に接続するようにしてもよい。また、
対向基板２０の投射光が入射する側及びＴＦＴアレイ基
板１０の出射光が出射する側には各々、例えば、ＴＮ
（ツイステッドネマティック）モード、ＳＴＮ（スーパ
ーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード
等の動作モードや、ノーマリーホワイトモード／ノーマ
リーブラックモードの別に応じて、偏光フィルム、位相
差フィルム、偏光板などが所定の方向で配置される。

【００５９】以上説明した各実施の形態における電気光
学装置では、画素電極９ａに対向する所定領域にＲＧＢ
のカラーフィルタをその保護膜と共に、対向基板２０上
に形成してもよい。更に、対向基板２０上に１画素1個
対応するようにマイクロレンズを形成してもよい。この
ようにすれば、入射光の集光効率を向上することで、明
るい電気光学装置が実現できる。更にまた、対向基板２
０上に、何層もの屈折率の相違する干渉層を堆積するこ
とで、光の干渉を利用して、ＲＧＢ色を作り出すダイク
ロイックフィルタを形成してもよい。このダイクロイッ
クフィルタ付き対向基板によれば、より明るいカラー電
気光学装置が実現できる。また、対向基板２には適宜、
ＲＧＢのカラーフィルタ、ダイクロイックフィルタ、マ
イクロレンズ等を形成しても良い。さらに、ＴＦＴアレ
イ基板１に特開平９−１２７４９７号公報、特公平３−
５２６１１号公報、特開平３−１２５１２３号公報、特
開平８−１７１１０１号公報等に開示されているよう
に、ＴＦＴ３０の下側にも、例えば高融点からなる遮光
層を設けても良い。

【００６０】以上、電気光学装置を例に説明したが、本
発明は、他の電気光学装置についても適用可能である。

【００６１】

【発明の効果】本発明の薄膜トランジスタの製造方法に
よれば、絶縁膜上からチャネルとなる半導体層に低濃度
に不純物を打ち込み、次に絶縁膜を除去し、次にチャネ
ルとなる半導体層上にゲート絶縁膜を形成するので、チ
ャネルとなる半導体層に対し、低濃度に不純物を打ち込
む工程においてゲート絶縁膜に不純物が打ち込まれな
い。したがって、ゲート絶縁膜へのダメージを避けるこ
とができる。

【００６２】本発明の電気光学装置の製造方法によれ
ば、第２半導体層上に絶縁膜を形成した後、第２半導体
層に絶縁膜上から不純物を打ち込み、次に第２半導体層
上の絶縁膜を除去し、その後、第２半導体層上に誘電体
膜を形成するので、第２半導体層に絶縁膜上から不純物
を打ち込む工程において誘電体層に不純物が打ち込まれ
ることがなく、したがって誘電体膜へのダメージを避け
ることができる。

【図面の簡単な説明】

【図１】電気光学装置の表示領域を示す模式図。

【図２】電気光学装置の画素を示す図。

【図３】図２のＡ−Ａ´線断面図。

【図４】本発明の製造方法による電気光学装置の製造工
程を示す図。

【図５】図４に続く製造工程を示す図。

【図６】第２の実施の形態の製造方法を示す工程図。

【図７】遮光層を示す断面図。

【図８】電気光学装置を構成する要素の配置図。

【図９】図８のＨ−Ｈ´線断面図。

【符号の説明】

１ 半導体層 ２ ゲート酸化膜 ３ａ 走査線 ３ｂ 容量線 ３０ 薄膜トランジスタ ７０ 蓄積容量 ２０１ 酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｃ Ｆターム(参考） 2H092 GA51 JA24 JA34 JA37 JA41 JB22 JB31 JB51 JB67 KA04 MA05 MA06 MA07 MA18 MA19 MA23 MA27 MA29 MA41 NA15 NA22 NA27 PA01 PA06 PA07 PA08 5F110 AA12 BB01 CC02 FF02 GG02 GG13 GG25 GG32 GG47 GG52 HJ13 HL03 HL23 NN23 NN24 NN25 NN26 NN35

Claims (11)

【特許請求の範囲】
1. 【請求項１】 基板上に薄膜トランジスタを形成する薄
   膜トランジスタの製造方法において、 前記基板上に半導体層を形成する工程と、 前記半導体層の少なくともチャネルとなる領域上に絶縁
   膜を形成する工程と、 前記絶縁膜上から前記チャネルとなる半導体層に低濃度
   に不純物を打ち込む工程と、 前記絶縁膜を除去した後に、前記チャネルとなる半導体
   層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記半導体層に選択的に高濃度に不純物を打ち込むこと
   により、ソース・ドレイン領域を形成する工程とを有す
   ることを特徴とする薄膜トランジスタの製造方法。
2. 【請求項２】 前記絶縁膜を除去する工程の後に、前記
   チャネルとなる半導体層をパターニングする工程と、前
   記ゲート絶縁膜を形成する工程とを有することを特徴と
   する請求項１に記載の薄膜トランジスタの製造方法。
3. 【請求項３】 前記半導体層の下層には島状の遮光膜層
   あるいは、前記半導体層に接続される島状の導電層が配
   置されてなることを特徴とする請求項２に記載の薄膜ト
   ランジスタの製造方法。
4. 【請求項４】 前記薄膜トランジスタはＬＤＤ構造を有
   することを特徴とする請求項１乃至請求項３に記載の薄
   膜トランジスタの製造方法。
5. 【請求項５】 前記薄膜トランジスタはオフセット構造
   を有することを特徴とする請求項１乃至請求項３に記載
   の薄膜トランジスタの製造方法。
6. 【請求項６】 前記薄膜トランジスタはセルフアライン
   構造を有することを特徴とする請求項１乃至請求項３に
   記載の薄膜トランジスタの製造方法。
7. 【請求項７】 基板上の複数の走査線と、複数のデータ
   線と、前記各走査線および前記各データ線に接続された
   薄膜トランジスタと、前記薄膜トランジスタに接続され
   た画素電極と、蓄積容量とを有する電気光学装置の製造
   方法において、 前記基板上に、前記薄膜トランジスタのチャネルとなる
   第１半導体層と、前記蓄積容量の第１電極となる第２半
   導体層を形成する工程と、 少なくとも前記第２半導体層上に絶縁膜を形成して、前
   記第２半導体層に前記絶縁膜上から不純物を打ち込む工
   程と、 前記第１及び第２半導体層上の前記絶縁膜を除去する工
   程と、 前記第１半導体層上にゲート絶縁膜を形成し、第２半導
   体層上に誘電体膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成し、前記誘電体
   膜上に前記蓄積容量の第２電極を形成する工程とを有す
   ることを特徴とする電気光学装置の製造方法。
8. 【請求項８】 前記絶縁膜を除去する工程の後、前記第
   １及び第２半導体層をパターニングする工程を有するこ
   とを特徴とする請求項７に記載の電気光学装置の製造方
   法。
9. 【請求項９】 前記第１半導体層および前記第２半導体
   層は同一膜からなることを特徴とする請求項７又は請求
   項８に記載の電気光学装置の製造方法。
10. 【請求項１０】 前記同一膜はポリシリコンからなるこ
    とを特徴とする請求項９に記載の電気光学装置の製造方
    法。
11. 【請求項１１】 前記ゲート絶縁膜および前記誘電体膜
    は同一膜からなることを特徴とする請求項７乃至請求項
    １０に記載の電気光学装置の製造方法。