CN105428240A - 薄膜晶体管及制备方法 - Google Patents

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CN105428240A CN201510946983.2A CN201510946983A CN105428240A CN 105428240 A CN105428240 A CN 105428240A CN 201510946983 A CN201510946983 A CN 201510946983A CN 105428240 A CN105428240 A CN 105428240A
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任思雨
苏君海
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Abstract

一种薄膜晶体管的制备方法,包括如下步骤:S110、在基板的表面依次形成缓冲层、非晶硅层及第一栅极绝缘层;S120、将所述非晶硅层转化为多晶硅层;S130、对所述第一栅极绝缘层及所述多晶硅层进行构图工艺,以形成多晶硅硅岛;S140、经所述第一栅极绝缘层对所述多晶硅层进行离子注入,形成沟道掺杂;S150、在所述第一栅极绝缘层上形成第二栅极绝缘层;S160、在所述第二栅极绝缘层上方形成栅极、层间绝缘层及源极和漏极。上述薄膜晶体管的制备方法,可以使多晶硅层与第一栅极绝缘层的接触界面紧密,有效避免外界环境或者后续工序对多晶硅层造成污染,而且可以使得到的薄膜晶体管沟道阈值电压不易漂移,电性能更稳定。

Description

薄膜晶体管及制备方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种薄膜晶体管及制备方法。
背景技术
用于AMOLED(ActiveMatrix/OrganicLightEmittingDiode)的TFT(ThinFilmTransistor)结构已经有多种,目前主要是采用低温多晶硅薄膜晶体管(LTPS-TFT)驱动OLED发光。目前LTPS-TFT的制造工艺中,非晶硅薄膜经过高温去氢、准分子激光退火形成多晶硅,图案化刻蚀形成多晶硅硅岛后,直接进行离子注入调整沟道阈值电压,随后通过等离子体增强化学气相沉积法(PECVD)沉积栅极绝缘层SiO2-SiNx,接着再形成栅极、层间绝缘层、源漏极。在此过程中,与栅极绝缘层接触的沟道多晶硅表面需要分别经过刻蚀光刻胶脱膜处理、离子注入束流的轰击;从多晶硅形成到表面沉积栅极绝缘膜,需要的工艺时间较长,对该沟道多晶硅表面损伤较大。而且从多晶硅表面直接进行离子注入,容易造成多晶硅晶格损伤,引起沟道效应。
发明内容
基于此,针对上述问题,有必要提供一种薄膜晶体管及制备方法,能够有效避免离子注入过程对多晶硅层表面损伤,降低多晶硅表面电阻。
一种薄膜晶体管的制备方法,包括如下步骤:
S110、在基板的表面依次形成缓冲层、非晶硅层及第一栅极绝缘层;
S120、将所述非晶硅层转化为多晶硅层;
S130、对所述第一栅极绝缘层及所述多晶硅层进行构图工艺,以形成多晶硅硅岛;
S140、经所述第一栅极绝缘层对所述多晶硅层进行离子注入,形成沟道掺杂;
S150、在所述第一栅极绝缘层上形成第二栅极绝缘层;
S160、在所述第二栅极绝缘层上方形成栅极、层间绝缘层及源极和漏极。
在其中一个实施例中,步骤S130采用如下步骤实现:
在所述第一栅极绝缘层的表面形成光刻胶层,通过掩膜板曝光,以形成图形化区域;
通过刻蚀工艺对所述第一栅极绝缘层及所述多晶硅层进行刻蚀,以形成多晶硅硅岛;
脱去所述光刻胶层。
在其中一个实施例中,所述第一栅极绝缘层的厚度为40~100nm。
在其中一个实施例中,采用等离子体化学气相沉积法在所述基板的表面形成所述缓冲层、所述非晶硅层及所述第一栅极绝缘层。
在其中一个实施例中,采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层。
在其中一个实施例中,步骤S160采用如下步骤实现:
在所述第二栅极绝缘层的上方形成栅极金属层,并通过构图工艺形成栅极;
以所述栅极作为掩膜,对所述多晶硅硅岛进行离子注入,形成源区及漏区;
在所述栅极上方形成层间绝缘层;
在所述第一栅极绝缘层、所述第二栅极绝缘层及所述层间绝缘层上形成过孔;
在所述过孔内形成源极和漏极,并使所述源极与所述源区连接,所述漏极与所述漏区连接。
在其中一个实施例中,所述第一栅极绝缘层为氧化硅材料。
在其中一个实施例中,所述第二栅极绝缘层为氮化硅材料。
一种薄膜晶体管,其采用上述任一方法制备。
上述薄膜晶体管的制备方法,通过在基板的表面依次沉积缓冲层、非晶硅层及第一栅极绝缘层,再将非晶硅层转化为多晶硅层,可以使多晶硅层与第一栅极绝缘层的接触界面紧密,有效避免外界环境或者后续工序对多晶硅层造成污染,而且可以使得到的薄膜晶体管沟道阈值电压Vth不易漂移,电性能更稳定。
此外,上述薄膜晶体管的制备方法,离子注入形成沟道掺杂的过程是隔着第一栅极绝缘层对多晶硅材料进行离子注入的,使得离子在高能加速后进入到多晶硅表面层之前经过第一栅极绝缘层与第一栅极绝缘层的原子进行碰撞及散射后,注入到多晶硅表面的离子能量会降低,降低了对Si-Si键的损伤,有效避免离子注入对多晶硅表面的损伤,而且还可以有助于调整离子注入深度,避免注入离子直接进入离多晶硅层表面较深的位置引起沟道效应。
附图说明
图1为本发明一实施例中薄膜晶体管的制备方法的流程示意图;
图2A~2F为本发明一实施例中薄膜晶体管的制备方法中各步骤对应的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似改进,因此本发明不受下面公开的具体实施的限制。
需要说明的是,当元件被称为“固定于”另一个元件,它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的,并不表示是唯一的实施方式。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1,其为本发明一实施例中薄膜晶体管的制备方法的流程示意图。
薄膜晶体管的制备方法,包括如下步骤:
S110、在基板100的表面依次形成缓冲层200、非晶硅层300及第一栅极绝缘层400,其完成后的截面示意图请参阅图2A。
例如,采用等离子体化学气相沉积(PECVD)工艺在基板的表面依次形成缓冲层、非晶硅层及第一栅极绝缘层。
又如,S110采用如下步骤实现:
S111、在基板100上形成缓冲层200。
例如,在干净的基板上形成缓冲层,基板可为玻璃基板或柔性基板。形成的缓冲层可以提高待形成的非晶硅与基板之间的附着程度,有利于降低热传导效应,减缓被激光加热的硅的冷却速率,有利于多晶硅的结晶。同时,还可以防止基板中的金属离子扩散至多晶硅层,降低杂质缺陷,并且可以减少漏电流的产生。
具体地,在玻璃基板上利用等离子体化学气相沉积法(PECVD)工艺沉积一层一定厚度的缓冲层,例如,所述缓冲层的厚度为50~400nm。沉积材料可以为单层的氧化硅(SiOx)膜层或氮化硅(SiNx)膜层,或者为氧化硅(SiOx)和氮化硅(SiNx)的叠层。在本实施例中,缓冲层包括依次层叠在基板上的氮化硅层及氧化硅层,例如,氮化硅层设置于基板与氧化硅层之间,又如,氮化硅层及氧化硅层的厚度比例为1:2至1:4,优选为1:3,又如,氮化硅层及氧化硅层的总厚度为280nm。这样有利于后续的氢化过程,及得到良好的电学性能。又如,在本发明一实施例中,氮化硅层的厚度为50~100nm,氧化硅层的厚度为150~300nm。
其中,形成SiNx膜层的反应气体为SiH4、NH3、N2的混合气体,或者为SiH2Cl2、NH3、N2的混合气体;形成SiOx膜层的反应气体为SiH4、N2O的混合气体,或者为SiH4、硅酸乙酯(TEOS)的混合气体。
S112、在缓冲层200上沉积非晶硅层300。
例如,采用等离子体增强化学气相沉积(PECVD)工艺在绝缘层上沉积非晶硅层。又如,沉积温度一般控制在500℃以下。
在本实施例中,非晶硅层的厚度为40nm~60nm。当然,也可根据具体的工艺需要选择合适的厚度。例如,非晶硅层的厚度为42nm~55nm,又如,非晶硅层的厚度为45nm、48nm、50nm、52nm或54nm。
S113、在非晶硅层300上沉积第一栅极绝缘层400。
例如,采用等离子体增强化学气相沉积(PECVD)工艺在绝缘层上沉积第一栅极绝缘层。又如,沉积温度一般控制在500℃以下。进一步的,为了提高第一栅极绝缘层与非晶硅层的界面效果,利用氧化硅与非晶硅的较好的接触效果,以提高第一栅极绝缘层与非晶硅层的界面平整性。例如,第一栅极绝缘层为氧化硅材料,进一步的,第一栅极绝缘层的厚度为40~100nm。又如,第一栅极绝缘层的厚度为60~80nm。
由于第一栅极绝缘层与非晶硅层经连续沉积后得到,两者的接触界面紧密,与传统工艺相比,可以避免非晶硅层裸露在空气中,防止环境对非晶硅层表面造成影响。
S120、将所述非晶硅层300转化为多晶硅层500,其完成后的截面示意图请参阅图2B。
例如,采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层。具体的,采用氯化氙(XeCl)、氟化氪(KrF)、氟化氩(ArF)等准分子激光器进行激光退火,例如波长为308nm的氯化氙激光器,来进行准分子激光退火。激光光束经过光学系统后为线性光源。
又如,准分子激光退火的脉冲重复率(pulserepetitionratio)为300Hz~800Hz,又如,准分子激光退火的脉冲重复率为400Hz~600Hz;又如,扫描间距(scanpitch)为15μm~30μm。又如,激光能量密度为150~600mJ/cm2,又如,激光能量密度为350~500mJ/cm2。又如,扫描速率优选为0.5mm/s~50mm/s,又如,扫描速率为0.5mm/s~50mm/s,又如,扫描速率为1mm/s~30mm/s,又如,扫描速率为2mm/s~10mm/s。又如,脉冲时间为20~30nm。又如,重叠率为92%~97%。又如,激光能量密度为250~600mJ/cm2,又如,激光能量密度为420~490mJ/cm2;又如,脉冲之间能量波动6sigma值小于2.7%,光束截面能量均匀度(uniformity)2sigma值长轴小于1.8%、短轴小于3%。
优选地,在进行激光退火工艺之前,需要对非晶硅层进行去氢处理,使得氢含量降至1%以下,防止氢爆现象的产生。例如,将基板置于高温炉中,在温度为400~500℃的条件下进行高温退火,以将氢从非晶硅层中排除。
S130、对所述第一栅极绝缘层400及所述多晶硅层500进行构图工艺,以形成多晶硅硅岛510,其完成后的截面示意图请参阅图2C。
具体的,步骤S130采用如下步骤实现:在所述第一栅极绝缘层的表面形成光刻胶层,通过掩膜板曝光,以形成图形化区域;通过刻蚀工艺对所述第一栅极绝缘层及所述非晶硅层进行刻蚀,以形成多晶硅硅岛;脱去所述光刻胶层。
可以理解,由于光刻胶层直接形成与第一栅极绝缘层的表面,可以避免对多晶硅层的表面造成污染,影响多晶硅层性能。
S140、经所述第一栅极绝缘层400对所述多晶硅层500进行离子注入,形成沟道掺杂区域520,其完成后的截面示意图请参阅图2D。
本实施例中,沟道掺杂的目的是为了调节薄膜晶体管的阈值电压。例如,当需要薄膜晶体管的阈值电压向正的方向移动时,对有源层进行硼元素掺杂;当需要薄膜晶体管的阈值电压向负的方向移动时,对有源层进行磷元素掺杂或砷元素掺杂。
离子注入方式包括具有质量分析仪的离子注入方式、不具有质量分析仪的离子云式注入方式、等离子注入方式或固态扩散式注入方式。例如,在本实施例中,采用具有质量分析仪的离子注入方式。
根据薄膜晶体管阈值电压的需要,注入介质为含硼元素或含磷元素的气体。例如,需要含硼元素注入时,如以B2H6与H2的混合气体为注入介质,又如,B2H6与H2的比例为1%~30%,注入能量范围为2~50KeV,更优选的能量范围为4~10KeV,注入剂量范围为0~5×1013atoms/cm3,优选地,注入剂量范围为0~9×1012atoms/cm3。又如,采用含磷元素,如以PH3与H2的混合气体作为注入介质,例如,PH3与H2的比例为1%~30%;注入能量范围为5~50KeV,更优选的能量范围为7~20KeV;注入剂量范围为0~5×1013atoms/cm3,优选地,注入剂量范围为0~9×1012atoms/cm3
虽然经第一栅极绝缘层,但是离子依然能够注入到多晶硅层内,而且由于氧化硅为非晶材料,注入离子通过第一栅极绝缘层后,在氧化硅中与硅氧原子产生碰撞及散射,使得进入多晶硅层的离子角度分布较广,从而减小沟道效应发生的几率。
可以理解,在多晶硅层表面直接进行离子注入,在其靠近表面部分会造成大量的晶格损伤,晶格原子被撞离格点,变成非晶态而影响载流子的迁移率。而本申请中注入离子过程是隔着第一栅极绝缘层对多晶硅层进行离子注入的,注入离子通过第一栅极绝缘层中硅氧原子的碰撞及散射,可以有助于调整离子注入深度,避免注入离子直接进入离多晶硅层表面较深的位置引起沟道效应,同时还可降低离子注入对多晶硅层表面的损伤。
需要说明的是,步骤S130与步骤S140的顺序可以调换。即,可以将第一栅极绝缘层及多晶硅层进行刻蚀,形成多晶硅硅岛后,再经第一栅极绝缘层对多晶硅硅岛进行离子注入,以形成沟道掺杂。或者,先经第一栅极绝缘层对多晶硅层进行离子注入,形成沟道掺杂后,再对第一栅极绝缘层和多晶硅层进行刻蚀,形成多晶硅硅岛。
S150、在所述第一栅极绝缘层400上形成第二栅极绝缘层600,其完成后的截面示意图请参阅图2E。
例如,通过等离子化学气相沉积工艺在第一栅极绝缘层上形成第二栅极绝缘层。又如,沉积温度一般控制在500℃以下。又如,第二栅极绝缘层为氮化硅材料。又如,第二栅极绝缘层的厚度为20~60nm。又如,第二栅极绝缘层的厚度为30~50nm。又如,第二栅极绝缘层的厚度为40~45nm。需要说明的是,第二栅极绝缘层的厚度需要根据具体的情况进行选择,例如,根据薄膜晶体管中栅极绝缘层所需要达到的介电系数调整第二栅极绝缘层的厚度。
S160、在所述第二栅极绝缘层600上方形成栅极700、层间绝缘层800及源极910和漏极920,其完成后的截面示意图请参阅图2F。
具体的,步骤S160采用如下步骤实现:
S161、在所述第二栅极绝缘层600的上方形成栅极金属层,并通过构图工艺形成栅极700。
本实施例中,在栅极绝缘层上形成栅极金属层的过程可以采用本领域技术人员熟知的形成栅极的步骤,如先在栅极绝缘层形成栅极金属层,然后对栅极金属层进行光刻和湿法刻蚀等操作最终在栅极绝缘层上形成栅极,在此不做限定。
S162:以栅极700作为掩膜,对沟道掺杂区域进行离子注入,形成源区521及漏区522。
例如,在本实施例中采用具有质量分析仪的离子注入方式。又如,根据设计需要,注入介质为含硼元素和/或含磷元素的气体,以形成P型或N型薄膜晶体管。例如,采用含硼元素,如以B2H6/H2的混合气体为注入介质,例如,B2H6与H2的比例为1%~30%;注入能量范围为5~50KeV,更优选的能量范围为20~30KeV;注入剂量范围为1×1013~1×1017atoms/cm3,优选地,注入剂量范围为5×1014~5×1015atoms/cm3;又如,采用含磷元素,如以PH3/H2的混合气体作为注入介质。如以PH3/H2的混合气体为注入介质,例如,PH3与H2的比例为1%~30%;注入能量范围为20~110KeV,更优选的能量范围为50~70KeV;注入剂量范围为1×1013~1×1017atoms/cm3,优选地,注入剂量范围为5×1014~5×1015atoms/cm3
S163、在所述栅极700上方形成层间绝缘层800。
S164、在所述第一栅极绝缘层400、所述第二栅极绝缘层600及所述层间绝缘层800上形成过孔。
S165、在所述过孔内形成源极910和漏极920,使所述源极910与源区521连接,使所述漏极920与所述漏区522连接。
本实施例中,在栅极绝缘层上形成栅极金属层的过程可以采用本领域技术人员熟知的形成栅极的步骤,例如,采用磁控溅射等常用的成膜方式在过孔内以及层间绝缘层上形成金属膜,然后对金属膜进行光刻及湿法刻蚀等操作形成源极和漏极。
另外,本发明还提供一种薄膜晶体管,包括上述任一方法制备得到的薄膜晶体管。例如,一种薄膜晶体管,其采用上述任一方法制备得到。
上述薄膜晶体管的制备方法,通过在基板的表面依次沉积缓冲层、非晶硅层及第一栅极绝缘层,再将非晶硅层转化为多晶硅层,可以使得多晶硅层与第一栅极绝缘层的接触界面紧密,有效避免外界环境或者后续工序对多晶硅层造成污染,而且可以使得到的薄膜晶体管沟道阈值电压Vth不易漂移,电性能更稳定。
此外,上述薄膜晶体管的制备方法,离子注入形成沟道掺杂的过程中是隔着第一栅极绝缘层对多晶硅材料进行离子注入的,使得离子在高能加速后进入到多晶硅表面层之前经过第一栅极绝缘层与第一栅极绝缘层的原子进行碰撞及散射后,注入到多晶硅表面的离子能量会降低,降低了对Si-Si键的损伤,有效避免离子注入对多晶硅表面的损伤,而且还可以有助于调整离子注入深度,避免注入离子直接进入离多晶硅层表面较深的位置引起沟道效应。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种薄膜晶体管的制备方法,其特征在于,包括如下步骤:
S110、在基板的表面依次形成缓冲层、非晶硅层及第一栅极绝缘层;
S120、将所述非晶硅层转化为多晶硅层;
S130、对所述第一栅极绝缘层及所述多晶硅层进行构图工艺,以形成多晶硅硅岛;
S140、经所述第一栅极绝缘层对所述多晶硅层进行离子注入,形成沟道掺杂;
S150、在所述第一栅极绝缘层上形成第二栅极绝缘层;
S160、在所述第二栅极绝缘层上方形成栅极、层间绝缘层及源极和漏极。
2.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,步骤S130采用如下步骤实现:
在所述第一栅极绝缘层的表面形成光刻胶层,通过掩膜板曝光,以形成图形化区域;
通过刻蚀工艺对所述第一栅极绝缘层及所述多晶硅层进行刻蚀,以形成多晶硅硅岛;
脱去所述光刻胶层。
3.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述第一栅极绝缘层的厚度为40~100nm。
4.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,采用等离子体化学气相沉积法在所述基板的表面形成所述缓冲层、所述非晶硅层及所述第一栅极绝缘层。
5.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层。
6.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,步骤S160采用如下步骤实现:
在所述第二栅极绝缘层的上方形成栅极金属层,并通过构图工艺形成栅极;
以所述栅极作为掩膜,对所述多晶硅硅岛进行离子注入,形成源区及漏区;
在所述栅极上方形成层间绝缘层;
在所述第一栅极绝缘层、所述第二栅极绝缘层及所述层间绝缘层上形成过孔;
在所述过孔内形成源极和漏极,并使所述源极与所述源区连接,所述漏极与所述漏区连接。
7.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述第一栅极绝缘层为氧化硅材料。
8.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,所述第二栅极绝缘层为氮化硅材料。
9.一种薄膜晶体管,其特征在于,其采用权利要求1~8中任一方法制备。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994070A (zh) * 2017-12-06 2018-05-04 武汉华星光电半导体显示技术有限公司 晶体管及其制作方法
CN109449210A (zh) * 2018-09-19 2019-03-08 云谷(固安)科技有限公司 驱动薄膜晶体管及制备方法、阵列基板及显示器件
WO2019062260A1 (zh) * 2017-09-28 2019-04-04 信利(惠州)智能显示有限公司 薄膜晶体管及其制作方法、以及阵列基板与显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196832A (zh) * 1996-06-28 1998-10-21 精工爱普生株式会社 薄膜晶体管及其制造方法和使用该薄膜晶体管的电路和液晶显示装置
JP2000114528A (ja) * 1998-09-29 2000-04-21 Seiko Epson Corp 薄膜トランジスタの製造方法および電気光学装置の製造方法
CN104766804A (zh) * 2015-04-24 2015-07-08 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104867833A (zh) * 2015-04-09 2015-08-26 信利(惠州)智能显示有限公司 薄膜晶体管及其制作方法、阵列基板以及显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196832A (zh) * 1996-06-28 1998-10-21 精工爱普生株式会社 薄膜晶体管及其制造方法和使用该薄膜晶体管的电路和液晶显示装置
JP2000114528A (ja) * 1998-09-29 2000-04-21 Seiko Epson Corp 薄膜トランジスタの製造方法および電気光学装置の製造方法
CN104867833A (zh) * 2015-04-09 2015-08-26 信利(惠州)智能显示有限公司 薄膜晶体管及其制作方法、阵列基板以及显示装置
CN104766804A (zh) * 2015-04-24 2015-07-08 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019062260A1 (zh) * 2017-09-28 2019-04-04 信利(惠州)智能显示有限公司 薄膜晶体管及其制作方法、以及阵列基板与显示装置
CN107994070A (zh) * 2017-12-06 2018-05-04 武汉华星光电半导体显示技术有限公司 晶体管及其制作方法
WO2019109488A1 (zh) * 2017-12-06 2019-06-13 武汉华星光电半导体显示技术有限公司 晶体管及其制作方法
CN109449210A (zh) * 2018-09-19 2019-03-08 云谷(固安)科技有限公司 驱动薄膜晶体管及制备方法、阵列基板及显示器件

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