CN105702743A - 薄膜晶体管及制备方法 - Google Patents
薄膜晶体管及制备方法 Download PDFInfo
- Publication number
- CN105702743A CN105702743A CN201610129011.9A CN201610129011A CN105702743A CN 105702743 A CN105702743 A CN 105702743A CN 201610129011 A CN201610129011 A CN 201610129011A CN 105702743 A CN105702743 A CN 105702743A
- Authority
- CN
- China
- Prior art keywords
- layer
- insulating barrier
- grid insulating
- film transistor
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 86
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 209
- 230000004888 barrier function Effects 0.000 claims description 106
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 238000001259 photo etching Methods 0.000 claims description 26
- 239000003795 chemical substances by application Substances 0.000 claims description 24
- 238000002360 preparation method Methods 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 15
- 238000005224 laser annealing Methods 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000004380 ashing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000003292 glue Substances 0.000 claims description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 229920001621 AMOLED Polymers 0.000 abstract description 7
- 230000001965 increasing effect Effects 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 239000007789 gas Substances 0.000 description 14
- 238000000151 deposition Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 11
- 238000002513 implantation Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000002156 mixing Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229940090044 injection Drugs 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005660 chlorination reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004093 laser heating Methods 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- HGCGQDMQKGRJNO-UHFFFAOYSA-N xenon monochloride Chemical compound [Xe]Cl HGCGQDMQKGRJNO-UHFFFAOYSA-N 0.000 description 2
- 229910000809 Alumel Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
一种薄膜晶体管的制备方法，包括如下步骤：在基板上依次形成半导体层及第一栅极绝缘层；在第一栅极绝缘层上形成光刻胶图案，光刻胶图案包括第一光刻胶层及第二光刻胶层，第一光刻胶层的厚度大于第二光刻胶层的厚度；以光刻胶图案为掩模，对半导体层及第一栅极绝缘层进行第一次刻蚀处理；除去第二光刻胶层；对第一栅极绝缘层进行第二次刻蚀处理，以除去至少部分第一栅极绝缘层未被第一光刻胶层覆盖的区域的厚度；除去第一光刻胶层；在第一栅极绝缘层上形成第二栅极绝缘层；在第二栅极绝缘层上形成栅极。上述薄膜晶体管的制备方法，增加了驱动薄膜晶体管的亚阈值摆幅，提高了AMOLED的驱动性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种薄膜晶体管及制备方法。
背景技术
AMOLED在能耗、色彩饱和度、对比度、柔性应用等方面相对于LCD显示出明显的优势，市场占有率迅速上升。AMOLED的pixel电路中，其薄膜晶体管可分为开关薄膜晶体管(SwitchTFT)和驱动薄膜晶体管(DriverTFT)。SwitchTFT作为数字电路的开关，工作在关态和后阈值区的开态、从产品功耗、PPI、开关速度等方面考虑，其亚阈值摆幅越小越好。DriverTFT控制流过OLED的电流，工作在亚阈值附近，为保证各灰阶的准确显示，其驱动能力不可过高。在尺寸相同的情况下，亚阈值摆幅越小、其驱动能力越大，因现有生产工艺，由于DriverTFT同switchTFT使用同样工艺流程，所以其亚阈值摆幅是相同的。为了保证Switch的开关能力，工艺上会一般会朝着将亚阈值摆幅降低的方向努力。对于DriverTFT只能通过增加栅极长度来降低其驱动能力，这是AMOLED显示电路中DriverTFT尺寸很大的一个重要原因。但随着PPI的增高，Layout空间越来越不足，DriverTFT的大尺寸已成为限制PPI继续增大的一个重要因素。
发明内容
基于此，针对上述问题，有必要提供一种薄膜晶体管及制备方法，在不改变栅极长度的前提下能够有效增加驱动薄膜晶体管的亚阈值摆幅，提高AMOLED的驱动性能。
一种薄膜晶体管的制备方法，包括如下步骤：
在基板上依次形成半导体层及第一栅极绝缘层；
在所述第一栅极绝缘层上形成光刻胶图案，所述光刻胶图案包括第一光刻胶层及第二光刻胶层，所述第一光刻胶层对应所述半导体层中待形成驱动薄膜晶体管的区域，所述第二光刻胶层对应所述半导体层中待形成开关薄膜晶体管的区域，所述第一光刻胶层的厚度大于所述第二光刻胶层的厚度；
以所述光刻胶图案为掩模，对所述半导体层及所述第一栅极绝缘层进行第一次刻蚀处理，以除去所述半导体层及所述第一栅极绝缘层上未被光刻胶图案覆盖的区域；
除去所述第二光刻胶层；
对所述第一栅极绝缘层进行第二次刻蚀处理，以除去至少部分所述第一栅极绝缘层未被第一光刻胶层覆盖的区域的厚度；
除去所述第一光刻胶层；
在所述第一栅极绝缘层上形成第二栅极绝缘层；
在所述第二栅极绝缘层上形成栅极。
在其中一个实施例中，在所述基板上依次形成半导体层及第一栅极绝缘层，具体包括如下步骤：
在基板上依次形成缓冲层及非晶硅层；
将所述非晶硅层转化为多晶硅层，得到所述半导体层；
在所述半导体层上形成第一栅极绝缘层。
在其中一个实施例中，将所述非晶硅层转化为多晶硅层后，还包括：对所述多晶硅层进行沟道掺杂。
在其中一个实施例中，采用等离子体化学气相沉积法在所述基板的表面形成所述缓冲层及所述非晶硅层。
在其中一个实施例中，采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层。
在其中一个实施例中，在所述第一栅极绝缘层上形成光刻胶图案，具体包括如下步骤：
在所述第一栅极绝缘层上形成光刻胶薄膜，采用半色调掩模板对所述光刻胶薄膜进行曝光和显影，形成光刻胶图案，所述光刻胶图案包括第一光刻胶层和第二光刻胶层，其中，所述第一光刻胶层对应所述半导体层的图案中待形成驱动薄膜晶体管的区域，所述第二光刻胶层对应所述半导体层的图案中待形成开关薄膜晶体管的区域。
在其中一个实施例中，通过灰化处理除去所述第二光刻胶层。
在其中一个实施例中，采用干法刻蚀技术除去所述第一光刻胶层。
在其中一个实施例中，在所述第二栅极绝缘层上形成栅极之后，还包括如下步骤：
以所述栅极作为掩膜，对所述半导体层进行离子注入，形成源极重掺杂区及漏极重掺杂区；
在所述栅极上方形成层间绝缘层；
在所述第一栅极绝缘层、所述第二栅极绝缘层及所述层间绝缘层上形成过孔；
在所述过孔内形成源极和漏极，并使所述源极与所述源极重掺杂区连接，所述漏极与所述漏极重掺杂区连接。
一种薄膜晶体管，其采用上述任一方法制备。
上述薄膜晶体管的制备方法，由于除去了部分开关薄膜晶体管对应的第一栅极绝缘层的厚度，使得驱动薄膜晶体管对应的第一栅极绝缘层的厚度大于开关薄膜晶体管对应的第一栅极绝缘层的厚度，在不改变或减小开关薄膜晶体管的栅极绝缘层厚度，且不改变驱动薄膜晶体管的栅极长度的前提下，增加了驱动薄膜晶体管的栅极绝缘层的厚度，从而增加了驱动薄膜晶体管的亚阈值摆幅，提高了AMOLED的驱动性能。
附图说明
图1为本发明一实施例中薄膜晶体管的制备方法的流程示意图；
图2A～2M为本发明一实施例中薄膜晶体管的制备方法中各步骤对应的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1，其为本发明一实施例中薄膜晶体管的制备方法的流程示意图。
一种薄膜晶体管的制备方法，包括如下步骤：
S110、在基板上依次形成半导体层及第一栅极绝缘层。
具体地，S110采用如下步骤实现：
S111、在基板上形成缓冲层。
例如，在干净的基板上形成缓冲层，基板可为玻璃基板或柔性基板。形成的缓冲层可以提高待形成的非晶硅与基板之间的附着程度，有利于降低热传导效应，减缓被激光加热的硅的冷却速率，有利于多晶硅的结晶。同时，还可以防止基板中的金属离子扩散至多晶硅层，降低杂质缺陷，并且可以减少漏电流的产生。
具体地，在玻璃基板上利用等离子体化学气相沉积法(PECVD)工艺沉积一层一定厚度的缓冲层，例如，所述缓冲层的厚度为50～400nm。沉积材料可以为单层的氧化硅(SiOx)膜层或氮化硅(SiNx)膜层，或者为氧化硅(SiOx)和氮化硅(SiNx)的叠层。在本实施例中，缓冲层包括依次层叠在基板上的氮化硅层及氧化硅层，例如，氮化硅层设置于基板与氧化硅层之间，又如，氮化硅层及氧化硅层的厚度比例为1:2至1:4，优选为1:3，又如，氮化硅层及氧化硅层的总厚度为280nm。这样有利于后续的氢化过程，及得到良好的电学性能。又如，在本发明一实施例中，氮化硅层的厚度为50～100nm，氧化硅层的厚度为150～300nm。
其中，形成SiNx膜层的反应气体为SiH4、NH3、N2的混合气体，或者为SiH2Cl2、NH3、N2的混合气体；形成SiOx膜层的反应气体为SiH4、N2O的混合气体，或者为SiH4、硅酸乙酯(TEOS)的混合气体。
S112、在缓冲层上沉积非晶硅层。
例如，采用等离子体增强化学气相沉积(PECVD)工艺在缓冲层上沉积非晶硅层。又如，沉积温度一般控制在500℃以下。
在本实施例中，非晶硅层的厚度为40nm～60nm。当然，也可根据具体的工艺需要选择合适的厚度。例如，非晶硅层的厚度为42nm～55nm，又如，非晶硅层的厚度为45nm、48nm、50nm、52nm或54nm。
S113、将所述非晶硅层转化为多晶硅层，得到所述半导体层。
例如，采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层，形成所述半导体层。具体的，采用氯化氙(XeCl)、氟化氪(KrF)、氟化氩(ArF)等准分子激光器进行激光退火，例如波长为308nm的氯化氙激光器，来进行准分子激光退火。激光光束经过光学系统后为线性光源。
又如，准分子激光退火的脉冲重复率(pulserepetitionratio)为300Hz～800Hz，又如，准分子激光退火的脉冲重复率为400Hz～600Hz；又如，扫描间距(scanpitch)为15μm～30μm。又如，激光能量密度为150～600mJ/cm2，又如，激光能量密度为350～500mJ/cm2。又如，扫描速率优选为0.5mm/s～50mm/s，又如，扫描速率为0.5mm/s～50mm/s，又如，扫描速率为1mm/s～30mm/s，又如，扫描速率为2mm/s～10mm/s。又如，脉冲时间为20～30nm。又如，重叠率为92％～97％。又如，激光能量密度为250～600mJ/cm2，又如，激光能量密度为420～490mJ/cm2；又如，脉冲之间能量波动6sigma值小于2.7％，光束截面能量均匀度(uniformity)2sigma值长轴小于1.8％、短轴小于3％。
优选地，在进行激光退火工艺之前，需要对非晶硅层进行去氢处理，使得氢含量降至1％以下，防止氢爆现象的产生。例如，将基板置于高温炉中，在温度为400～500℃的条件下进行高温退火，以将氢从非晶硅层中排除。
在本发明一实施例中，将所述非晶硅层转化为多晶硅层后，还包括：对所述多晶硅层进行沟道掺杂，以调节薄膜晶体管的阈值电压。例如，当需要薄膜晶体管的阈值电压向正的方向移动时，对多晶硅层进行硼元素掺杂；当需要薄膜晶体管的阈值电压向负的方向移动时，对多晶硅层进行磷元素掺杂或砷元素掺杂。
S113、在所述半导体层上形成第一栅极绝缘层。
例如，采用等离子体增强化学气相沉积(PECVD)工艺在所述半导体层上沉积第一栅极绝缘层。又如，沉积温度一般控制在500℃以下。又如，第一栅极绝缘层为氮化硅层、氧化硅层或氮化硅、氧化硅叠层结构。进一步的，第一栅极绝缘层的厚度为40～100nm。又如，第一栅极绝缘层的厚度为60～80nm。
又如，在本发明另一实施例中，步骤S110包括如下步骤：在基板上依次形成缓冲层、非晶硅层及第一栅极绝缘层；将所述非晶硅层转化为多晶硅层，形成半导体层。由于第一栅极绝缘层与非晶硅层经连续沉积后得到，两者的接触界面紧密，与传统工艺相比，可以避免非晶硅层裸露在空气中，防止环境对非晶硅层表面造成影响。
又如，在本发明一实施例中，在将所述非晶硅层转化为多晶硅层后，经所述第一栅极绝缘层，对所述多晶硅层进行沟道掺杂，虽然经第一栅极绝缘层，但是离子依然能够注入到多晶硅层内，而且注入离子通过第一栅极绝缘层后，由于第一栅极绝缘层为非晶材料，注入在第一栅极绝缘层中与硅氧原子产生碰撞及散射，使得进入多晶硅层的离子角度分布较广，从而减小沟道效应发生的几率。
S120、在所述第一栅极绝缘层上形成光刻胶图案，所述光刻胶图案包括第一光刻胶层及第二光刻胶层，所述第一光刻胶层对应所述半导体层中待形成驱动薄膜晶体管的区域，所述第二光刻胶层对应所述半导体层中待形成开关薄膜晶体管的区域，所述第一光刻胶层的厚度大于所述第二光刻胶层的厚度。
具体地，在所述第一栅极绝缘层上形成光刻胶薄膜，采用半色调掩模板(halftone)对所述光刻胶薄膜进行曝光和显影，形成光刻胶图案，所述光刻胶图案包括光刻胶完全保留区域和光刻胶半保留区域，其中，所述光刻胶完全保留区域对应所述半导体层的图案中待形成驱动薄膜晶体管的区域，即，第一光刻胶层，所述光刻胶半保留区域对应所述半导体层的图案中待形成开关薄膜晶体管的区域，即，第二光刻胶层。
S130、以所述光刻胶图案为掩模，对所述半导体层及所述第一栅极绝缘层进行第一次刻蚀处理，以除去所述半导体层及所述第一栅极绝缘层未被光刻胶图案覆盖的区域。
例如，第一次刻蚀处理为干法刻蚀，如，利用等离子轰击技术对所述半导体层及所述第一栅极绝缘层进行第一次刻蚀。可以理解，由于光刻胶层直接形成与第一栅极绝缘层的表面，可以避免对多晶硅层的表面造成污染，影响多晶硅层性能。
S140、除去所述第二光刻胶层。
具体地，对所述光刻胶图案进行灰化处理，以除去第二光刻胶层并减薄第一光刻胶层。例如，利用等离子轰击技术对所述光刻胶图案进行灰化处理，以除去第二光刻胶层并减薄第一光刻胶层。
S150、对所述第一栅极绝缘层进行第二次刻蚀处理，以除去至少部分所述第一栅极绝缘层未被第一光刻胶层覆盖的区域的厚度。
例如，第二次刻蚀处理为干法刻蚀，如，利用等离子轰击技术对所述第一栅极绝缘层进行第二次刻蚀，根据设计需要，除去或减薄所述第一栅极绝缘层未被第一光刻胶层覆盖的区域，从而使得对应于开关薄膜晶体管的第一栅极绝缘层的厚度小于对应于驱动薄膜晶体管的第一栅极绝缘层的厚度。
S160、除去所述第一光刻胶层。
例如，采用干法刻蚀技术以除去所述第一光刻胶层。具体地，采用O2等离子体等气体对第一光刻胶层进行轰击以除去第一栅极绝缘层上的第一光刻胶层。
S170、在所述第一栅极绝缘层上形成第二栅极绝缘层。
例如，通过等离子化学气相沉积工艺在第一栅极绝缘层上形成第二栅极绝缘层。又如，沉积温度一般控制在500℃以下。又如，第二栅极绝缘层的厚度为20～60nm。又如，第二栅极绝缘层的厚度为30～50nm。又如，第二栅极绝缘层的厚度为40～45nm。需要说明的是，第二栅极绝缘层的厚度需要根据具体的情况进行选择，例如，根据薄膜晶体管中栅极绝缘层所需要达到的介电系数调整第二栅极绝缘层的厚度。
S180、在所述第二栅极绝缘层上形成栅极。
例如，在第二栅极绝缘层上形成栅极金属层的过程可以采用本领域技术人员熟知的形成栅极的步骤，如先在第二栅极绝缘层形成栅极金属层，然后对栅极金属层进行光刻和湿法刻蚀等操作最终在第二栅极绝缘层上形成栅极，在此不做限定。
在本发明一实施例中，在所述第二栅极绝缘层上形成栅极之后，还包括如下步骤：
S181、以所述栅极作为掩膜，对所述半导体层进行离子注入，形成源极重掺杂区及漏极重掺杂区；
例如，在本实施例中采用具有质量分析仪的离子注入方式。又如，根据设计需要，注入介质为含硼元素和/或含磷元素的气体，以形成P型或N型薄膜晶体管。例如，采用含硼元素，如以B2H6/H2的混合气体为注入介质，例如，B2H6与H2的比例为1％～30％；注入能量范围为5～50KeV，更优选的能量范围为20～30KeV；注入剂量范围为1×1013～1×1017atoms/cm3，优选地，注入剂量范围为5×1014～5×1015atoms/cm3；又如，采用含磷元素，如以PH3/H2的混合气体作为注入介质。如以PH3/H2的混合气体为注入介质，例如，PH3与H2的比例为1％～30％；注入能量范围为20～110KeV，更优选的能量范围为50～70KeV；注入剂量范围为1×1013～1×1017atoms/cm3，优选地，注入剂量范围为5×1014～5×1015atoms/cm3。
S182、在所述栅极上方形成层间绝缘层。
在所述第一栅极绝缘层、所述第二栅极绝缘层及所述层间绝缘层上形成过孔；
S183、在所述过孔内形成源极和漏极，并使所述源极与所述源极重掺杂区连接，所述漏极与所述漏极重掺杂区连接。
另外，本发明还提供一种薄膜晶体管，包括上述任一方法制备得到的薄膜晶体管。例如，一种薄膜晶体管，其采用上述任一方法制备得到。
根据半导体原理，亚阈值摆幅
其中k为玻尔兹曼常数，T为温度，电子电量，Cd为耗尽层电容，Cit为沟道\绝缘层界面态电容，Ci为栅极绝缘层电容。
另有，Ci＝εrε0/ti其中εr为栅极绝缘层相对介电常数，ε0为绝对介电常数，ti为栅极绝缘层厚度。
由上可知，栅极绝缘层厚度越大，栅极绝缘层电容就越小，亚阈值摆幅就越大。
上述薄膜晶体管的制备方法，由于除去或减薄了开关薄膜晶体管对应的第一栅极绝缘层，使得驱动薄膜晶体管对应的第一栅极绝缘层的厚度大于开关薄膜晶体管对应的第一栅极绝缘层的厚度，在不改变或减小开关薄膜晶体管的栅极绝缘层厚度及驱动薄膜晶体管栅极长度的前提下，增加了驱动薄膜晶体管的栅极绝缘层的厚度，从而增加了驱动薄膜晶体管的亚阈值摆幅，提高了AMOLED的驱动性能。
下面结合具体实施方式对本发明作进一步的详细说明，以便于本领域技术人员充分理解本发明。
请参阅图2A至图2M，其为本发明一实施例中薄膜晶体管的制备方法中各步骤对应的结构示意图。
请参阅图2A，在基板100上形成缓冲层200。
例如，在干净的基板上形成缓冲层，基板可为玻璃基板或柔性基板。形成的缓冲层可以提高待形成的非晶硅与基板之间的附着程度，有利于降低热传导效应，减缓被激光加热的硅的冷却速率，有利于多晶硅的结晶。同时，还可以防止基板中的金属离子扩散至多晶硅层，降低杂质缺陷，并且可以减少漏电流的产生。
具体地，在玻璃基板上利用等离子体化学气相沉积法(PECVD)工艺沉积一层一定厚度的缓冲层，例如，所述缓冲层的厚度为50～400nm。沉积材料可以为单层的氧化硅(SiOx)膜层或氮化硅(SiNx)膜层，或者为氧化硅(SiOx)和氮化硅(SiNx)的叠层。在本实施例中，缓冲层包括依次层叠在基板上的氮化硅层及氧化硅层，例如，氮化硅层设置于基板与氧化硅层之间，又如，氮化硅层及氧化硅层的厚度比例为1:2至1:4，优选为1:3，又如，氮化硅层及氧化硅层的总厚度为280nm。这样有利于后续的氢化过程，及得到良好的电学性能。又如，在本发明一实施例中，氮化硅层的厚度为50～100nm，氧化硅层的厚度为150～300nm。
请参阅图2B，在缓冲层200上形成非晶硅层300。
具体地，采用等离子体增强化学气相沉积(PECVD)工艺在缓冲层200上沉积非晶硅层300。又如，沉积温度一般控制在500℃以下。
在本实施例中，非晶硅层300的厚度为40nm～60nm。当然，也可根据具体的工艺需要选择合适的厚度。例如，非晶硅层的厚度为42nm～55nm，又如，非晶硅层的厚度为45nm、48nm、50nm、52nm或54nm。
请参阅图2C，将非晶硅层300转化为多晶硅层310。
例如，采用准分子激光退火的方法将非晶硅层300转化为多晶硅层310。具体地，采用氯化氙(XeCl)、氟化氪(KrF)、氟化氩(ArF)等准分子激光器进行激光退火，例如波长为308nm的氯化氙激光器，来进行准分子激光退火。
又如，准分子激光退火的脉冲重复率(pulserepetitionratio)为300Hz～800Hz，又如，准分子激光退火的脉冲重复率为400Hz～600Hz；又如，扫描间距(scanpitch)为15μm～30μm。又如，激光能量密度为150～600mJ/cm2，又如，激光能量密度为350～500mJ/cm2。又如，扫描速率优选为0.5mm/s～50mm/s，又如，扫描速率为0.5mm/s～50mm/s，又如，扫描速率为1mm/s～30mm/s，又如，扫描速率为2mm/s～10mm/s。又如，脉冲时间为20～30nm。又如，重叠率为92％～97％。又如，激光能量密度为250～600mJ/cm2，又如，激光能量密度为420～490mJ/cm2；又如，脉冲之间能量波动6sigma值小于2.7％，光束截面能量均匀度(uniformity)2sigma值长轴小于1.8％、短轴小于3％。
优选地，在进行激光退火工艺之前，需要对非晶硅层进行去氢处理，使得氢含量降至1％以下，防止氢爆现象的产生。例如，将基板置于高温炉中，在温度为400～500℃的条件下进行高温退火，以将氢从非晶硅层中排除。
请参阅图2D，在多晶硅层310上形成第一栅极绝缘层400。
具体地，采用化学气相沉积方法，在多晶硅层310上形成第一栅极绝缘层400。例如，沉积温度一般控制在500℃以下。又如，第一栅极绝缘层400的厚度可为80～200nm，也可根据具体工艺需要选择合适的厚度。又如，第一栅极绝缘层400采用单层的氧化硅、氮化硅，或者二者的叠层。
请参阅图2E，在第一栅极绝缘层400上形成光刻胶图案(图未标)，所述光刻胶图案包括第一光刻胶层510及第二光刻胶层520，第一光刻胶层510对应多晶硅层310中待形成驱动薄膜晶体管的区域，第二光刻胶层520对应多晶硅层520中待形成开关薄膜晶体管的区域，第一光刻胶层510的厚度大于第二光刻胶层520的厚度。
请参阅图2F，以所述光刻胶图案为掩模，对多晶硅层310及第一栅极绝缘层400进行第一次刻蚀处理，以除去多晶硅层310及第一栅极绝缘层400未被光刻胶图案覆盖的区域。
请参阅图2G，除去第二光刻胶层520。
具体地，对所述光刻胶图案进行灰化处理，以除去第二光刻胶层520并减薄第一光刻胶层510。例如，利用等离子轰击技术对所述光刻胶图案进行灰化处理，以除去第二光刻胶层520并减薄第一光刻胶层510。
请参阅图2H，对第一栅极绝缘层400进行第二次刻蚀处理，以除去或减薄所述第一栅极绝缘层400未被第一光刻胶层510覆盖的区域。
具体地，利用等离子轰击技术对第一栅极绝缘层400进行第二次刻蚀，根据设计需要，除去或减薄第一栅极绝缘层400未被第一光刻胶层510覆盖的区域，从而使得对应于开关薄膜晶体管的第一栅极绝缘层的厚度小于对应于驱动薄膜晶体管的第一栅极绝缘层的厚度。
请参阅图2I，除去所述第一光刻胶层510。
具体地，采用O2等离子体等气体对第一光刻胶层510进行轰击以除去第一栅极绝缘层400上的第一光刻胶层510。
请参阅图2J，在所述第一栅极绝缘层400上形成第二栅极绝缘层600。
具体地，通过等离子化学气相沉积工艺在第一栅极绝缘层上形成第二栅极绝缘层。例如，沉积温度一般控制在500℃以下。又如，第二栅极绝缘层的厚度为20～60nm。又如，第二栅极绝缘层的厚度为30～50nm。又如，第二栅极绝缘层的厚度为40～45nm。需要说明的是，第二栅极绝缘层的厚度需要根据具体的情况进行选择，例如，根据薄膜晶体管中栅极绝缘层所需要达到的介电系数调整第二栅极绝缘层的厚度。
请参阅图2K，在第二栅极绝缘层600上形成栅极700。
具体地，采用溅射等方法在栅极绝缘层600上沉积栅极金属层，通过构图工艺，使栅极金属层形成伪栅极700。例如，栅极金属层的材料为钼、铝、铬、铜、铝镍合金及钼钨合金等金属或合金，又如，使用上述几种材料的组合。在本实施例中，栅极700的厚度为100-800nm，当然，栅极700的厚度也可根据具体工艺需要选择合适的厚度。
请参阅图2L，以栅极700为掩膜，对多晶硅层310进行重掺杂离子注入工艺，形成源区311及漏区312。
例如，以栅极700为掩膜，对栅极700两侧的多晶硅层310区域进行重掺杂离子注入工艺，形成源极重掺杂区311及漏极重掺杂区312。在本实施例中采用具有质量分析仪的离子注入方式，采用含磷元素，如以PH3/H2的混合气体作为注入介质。如以PH3/H2的混合气体为注入介质，例如，PH3与H2的比例为1％～30％；注入能量范围为20～110KeV，更优选的能量范围为50～70KeV；注入剂量范围为1×1013～1×1017atoms/cm3，优选地，注入剂量范围为5×1014～5×1015atoms/cm3。
请参阅图2M，在栅极700的上方形成层间绝缘层800及源极910和漏极920，使源极910与源极重掺杂区311连接，使漏极920与漏极重掺杂区312连接，得到具有开关薄膜晶体管ST及驱动薄膜晶体管DT的薄膜晶体管。
具体地，其采用如下步骤实现：
在栅极700上方形成层间绝缘层800。
在第一栅极绝缘层400、第二栅极绝缘层500及层间绝缘层800上形成过孔。
在所述过孔内形成源极910和漏极920，使源极910与源极重掺杂区311连接，使漏极920与漏极重掺杂区312连接，得到具有开关薄膜晶体管ST及驱动薄膜晶体管DT的薄膜晶体管。
本实施例中，采用磁控溅射等常用的成膜方式在过孔内以及层间绝缘层上形成金属膜，然后对金属膜进行光刻及湿法刻蚀等操作形成源极和漏极。
另外，本发明还提供一种薄膜晶体管，包括上述任一方法制备得到的薄膜晶体管。例如，一种薄膜晶体管，其采用上述任一方法制备得到。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种薄膜晶体管的制备方法，其特征在于，包括如下步骤：
在基板上依次形成半导体层及第一栅极绝缘层；
在所述第一栅极绝缘层上形成光刻胶图案，所述光刻胶图案包括第一光刻胶层及第二光刻胶层，所述第一光刻胶层对应所述半导体层中待形成驱动薄膜晶体管的区域，所述第二光刻胶层对应所述半导体层中待形成开关薄膜晶体管的区域，所述第一光刻胶层的厚度大于所述第二光刻胶层的厚度；
以所述光刻胶图案为掩模，对所述半导体层及所述第一栅极绝缘层进行第一次刻蚀处理，以除去所述半导体层及所述第一栅极绝缘层上未被光刻胶图案覆盖的区域；
除去所述第二光刻胶层；
对所述第一栅极绝缘层进行第二次刻蚀处理，以除去至少部分所述第一栅极绝缘层未被第一光刻胶层覆盖的区域的厚度；
除去所述第一光刻胶层；
在所述第一栅极绝缘层上形成第二栅极绝缘层；
在所述第二栅极绝缘层上形成栅极。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述基板上依次形成半导体层及第一栅极绝缘层，具体包括如下步骤：
在基板上依次形成缓冲层及非晶硅层；
将所述非晶硅层转化为多晶硅层，得到所述半导体层；
在所述半导体层上形成第一栅极绝缘层。
3.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，将所述非晶硅层转化为多晶硅层后，还包括：对所述多晶硅层进行沟道掺杂。
4.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，采用等离子体化学气相沉积法在所述基板的表面形成所述缓冲层及所述非晶硅层。
5.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，采用准分子激光退火的方法将所述非晶硅层转化为所述多晶硅层。
6.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述第一栅极绝缘层上形成光刻胶图案，具体包括如下步骤：
在所述第一栅极绝缘层上形成光刻胶薄膜，采用半色调掩模板对所述光刻胶薄膜进行曝光和显影，形成光刻胶图案，所述光刻胶图案包括第一光刻胶层和第二光刻胶层，其中，所述第一光刻胶层对应所述半导体层的图案中待形成驱动薄膜晶体管的区域，所述第二光刻胶层对应所述半导体层的图案中待形成开关薄膜晶体管的区域。
7.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，通过灰化处理除去所述第二光刻胶层。
8.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，采用干法刻蚀技术除去所述第一光刻胶层。
9.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述第二栅极绝缘层上形成栅极之后，还包括如下步骤：
以所述栅极作为掩膜，对所述半导体层进行离子注入，形成源极重掺杂区及漏极重掺杂区；
在所述栅极上方形成层间绝缘层；
在所述第一栅极绝缘层、所述第二栅极绝缘层及所述层间绝缘层上形成过孔；
在所述过孔内形成源极和漏极，并使所述源极与所述源极重掺杂区连接，所述漏极与所述漏极重掺杂区连接。
10.一种薄膜晶体管，其特征在于，其采用权利要求1～9中任一方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610129011.9A CN105702743B (zh) | 2016-03-07 | 2016-03-07 | 薄膜晶体管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610129011.9A CN105702743B (zh) | 2016-03-07 | 2016-03-07 | 薄膜晶体管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105702743A true CN105702743A (zh) | 2016-06-22 |
| CN105702743B CN105702743B (zh) | 2018-11-06 |
Family
ID=56220901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610129011.9A Active CN105702743B (zh) | 2016-03-07 | 2016-03-07 | 薄膜晶体管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105702743B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109256397A (zh) * | 2018-09-20 | 2019-01-22 | 合肥鑫晟光电科技有限公司 | 显示基板及其制备方法、显示装置 |
| CN113130513A (zh) * | 2016-11-01 | 2021-07-16 | 群创光电股份有限公司 | 显示设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999136B2 (en) * | 2002-09-17 | 2006-02-14 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabricating method thereof |
| CN103715226A (zh) * | 2013-12-12 | 2014-04-09 | 京东方科技集团股份有限公司 | Oled阵列基板及其制备方法、显示面板及显示装置 |
| CN104183608A (zh) * | 2014-09-02 | 2014-12-03 | 深圳市华星光电技术有限公司 | Tft背板结构及其制作方法 |
| CN104241298A (zh) * | 2014-09-02 | 2014-12-24 | 深圳市华星光电技术有限公司 | Tft背板结构及其制作方法 |
| CN104659285A (zh) * | 2015-01-20 | 2015-05-27 | 深圳市华星光电技术有限公司 | 适用于amoled的tft背板制作方法及结构 |
-
2016
- 2016-03-07 CN CN201610129011.9A patent/CN105702743B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999136B2 (en) * | 2002-09-17 | 2006-02-14 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabricating method thereof |
| CN103715226A (zh) * | 2013-12-12 | 2014-04-09 | 京东方科技集团股份有限公司 | Oled阵列基板及其制备方法、显示面板及显示装置 |
| CN104183608A (zh) * | 2014-09-02 | 2014-12-03 | 深圳市华星光电技术有限公司 | Tft背板结构及其制作方法 |
| CN104241298A (zh) * | 2014-09-02 | 2014-12-24 | 深圳市华星光电技术有限公司 | Tft背板结构及其制作方法 |
| CN104659285A (zh) * | 2015-01-20 | 2015-05-27 | 深圳市华星光电技术有限公司 | 适用于amoled的tft背板制作方法及结构 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113130513A (zh) * | 2016-11-01 | 2021-07-16 | 群创光电股份有限公司 | 显示设备 |
| CN109256397A (zh) * | 2018-09-20 | 2019-01-22 | 合肥鑫晟光电科技有限公司 | 显示基板及其制备方法、显示装置 |
| US11069725B2 (en) | 2018-09-20 | 2021-07-20 | Hefei Xinsheng Optoelectronics Technology Co., Ltd. | Display substrate and method of preparing the same, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105702743B (zh) | 2018-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563659B2 (en) | Method of fabricating poly-crystalline silicon thin film and method of fabricating transistor using the same | |
| US6586346B1 (en) | Method of forming an oxide film | |
| TWI492315B (zh) | 低溫多晶矽薄膜晶體管製造方法 | |
| Kubo et al. | Characteristics of polycrystalline-Si thin film transistors fabricated by excimer laser annealing method | |
| US7871872B2 (en) | Method of manufacturing thin film transistor having lightly doped drain regions | |
| JP2007220817A (ja) | 薄膜トランジスタ及びその製法 | |
| CN103050410A (zh) | 低温多晶硅薄膜晶体管的制造方法、低温多晶硅薄膜晶体管 | |
| JP2008108985A (ja) | 半導体素子の製法 | |
| CN105428244A (zh) | 薄膜晶体管及制备方法 | |
| CN105702743A (zh) | 薄膜晶体管及制备方法 | |
| US20060145158A1 (en) | Poly-crystalline silicon thin film transistor | |
| JPH04165679A (ja) | 絶縁ゲイト型半導体装置 | |
| CN105428240A (zh) | 薄膜晶体管及制备方法 | |
| US7982272B2 (en) | Thin-film semiconductor device and method for manufacturing the same | |
| Kim et al. | Single-grain thin-film transistor using Ni-mediated crystallization of amorphous silicon with a silicon nitride cap layer | |
| CN105870201B (zh) | Tft器件结构及其制作方法 | |
| WO2020113613A1 (zh) | 薄膜晶体管结构及其制作方法、显示装置 | |
| CN104851809A (zh) | 薄膜晶体管及其制作方法、以及阵列基板与显示装置 | |
| CN104867833A (zh) | 薄膜晶体管及其制作方法、阵列基板以及显示装置 | |
| Oh et al. | Poly‐Si TFTs with bottom‐gate structure using excimer laser crystallisation for AMOLED displays | |
| TW546843B (en) | Poly-silicon thin film transistor and method of forming the same | |
| CN107731929B (zh) | 薄膜晶体管的制作方法 | |
| CN105742370A (zh) | 低温多晶硅薄膜晶体管及其制备方法 | |
| Wang et al. | A novel process-compatible fluorination technique with electrical characteristic improvements of poly-Si TFTs | |
| US10748759B2 (en) | Methods for improved silicon nitride passivation films |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |