CN104849525A - 测试组件及使用该测试组件的测试方法 - Google Patents

Abstract

提供一种测试组件，其特征在于，包括：上层芯片、中间层芯片、下层芯片；接触孔，设置在所述中间层芯片上并且贯穿所述中间层芯片，用于连接所述上层芯片和所述中间层芯片；第一标尺，与所述上层芯片和所述下层芯片中的任意一层芯片的中心对准；第二标尺，与所述接触孔的中心对准；所述第一标尺和所述第二标尺设有能够通过OVL读取的直线标记。

Description

测试组件及使用该测试组件的测试方法

技术领域

本发明涉及一种在AMOLED（Active Matrix/Organic Light EmittingDiode：有源矩阵有机发光二极体面板）产品中通过测试各层芯片层间接触电阻从而获取设计参数的测试组件（testkey）及使用该测试组件的测试方法。

背景技术

在现行的AMOLED产品设计中，因AA区需采取多颗TFT，故在进行高解析度产品设计时空间较为紧张，尤其是在层与层间进行转接的地方，在机台最小线宽及最小线距无法提升的情况下，尽可能缩小转接处所占像素（Pixel）空间能够对高解析度产品设计有直接效益。

如果不同层间的接触孔之间存在偏差（接触孔发生相互错位的情形），则会影响到层间的接触电阻的大小。因此，需要在有限的线宽内，获取该偏差与接触电阻之间的可接受的极限值，才能够有效地设计接触孔，缩减转接空间的边缘值。

在现有技术中，理论上虽然能够针对每层的接触孔进行测量，然后分别进行比较，由此获得各层间接触孔的偏差。但是，在实际操作中，由于各层的芯片极小（um级），接触孔更小，接触孔间的偏差则更加难以测得。并且每次测量时都需要使测量工具与芯片的接触孔的中心对准，难度极大。因此，由于难以测量出各层间芯片的接触孔的偏差，导致现有的技术中并无较好方法进行可靠地转接处空间缩减的边缘（Margin）值计算。

发明内容

为了解决上述问题，本发明提供一种测试组件，其特征在于，包括：上层芯片、中间层芯片、下层芯片；接触孔，设置在所述中间层芯片上并且贯穿所述中间层芯片，用于连接所述上层芯片和所述中间层芯片；第一标尺，与所述上层芯片和所述下层芯片中的任意一层芯片的中心对准；第二标尺，与所述接触孔的中心对准；所述第一标尺和所述第二标尺设有能够通过OVL读取的直线标记。

并且，所述两个标尺的刻度单位大小不同；当所述两个标尺的0刻度位对齐时，各刻度之间的偏差，等于各刻度的读数；当所述两个标尺的一个刻度位对齐时，该刻度的读数，等于两个标尺的0刻度位的偏差。

另外，本发明还提供一种用于测试接触电阻及取得设计参数的测试方法，针对多个如上所述的测试组件中的每个测试组件，利用所述第一标尺和所述第二标尺分别测量所述任意一层芯片的中心与所述接触孔的中心之间的偏差，并且利用IR量测机台来测量所述任意一层芯片和另一芯片间的接触电阻，所述另一芯片是指所述上层芯片和所述下层芯片中的所述任意一层芯片之外的另一芯片，在多个所述测试组件中，设定各自的所述偏差的量逐级增加，根据测量出的所述偏差和所述接触电阻，来确认所述接触电阻最大时的所述偏差。

通过该测试组件以及使用该测试组件的测试方法，能够尽快并且简便地测出两层芯片的偏移的极限位置，能够更好的挖掘制程能力的极限，从而尽可能缩小转接处所占像素空间，能够对高解析度产品设计有直接效益，并且能够根据计测出的极限位置来可靠地计算转接处空间缩减的极限值。

附图说明

图1是本发明的测试组件（testkey）的概略示意图。

图2A、图2B是用于说明标尺的测量方式的示意图。

图3是用于说明利用测试组件进行测试的图之一。

图4是用于说明利用测试组件进行测试的图之二。

具体实施方式

图1是本发明的测试组件（testkey）的概略示意图，如图1所示，测试组件1包括上层芯片10、中间层芯片11、下层芯片12、设置在中间层芯片11上并且贯穿该中间层芯片11的接触孔14、设有能够通过OVL（套准）读取的直线标记（OVL mark）的两个标尺16、18。针对接触孔14，在制程中需要有足够的边缘（margin），从而使之不会掉到下层芯片12的图形之外，接触孔14与上层芯片10均通过与下层对位来确定相对位置进行制作。另外，在图1中，用虚线示出了接触孔14，表示其被上层芯片10覆盖，并且接触孔14所处的中间芯片11也被上层芯片10覆盖，下面仅示出接触孔14。

另外，这里所述的图形，是指测试组件的芯片自身所呈现的图形，例如，图1中的上层芯片10、下层芯片12均呈现为正方形。

在图1中，接触孔14用于连接所述上层芯片10和下层芯片12。另外，两个标尺16、18分别具有纵横两个部分，即，标尺16具有横向部分16-1、纵向部分16-2，标尺18具有横向部分18-1、纵向部分18-2。标尺16对应于上层的芯片10，能够在横向和纵向测量芯片10的各部分；标尺18对应于接触孔14，能够在横向和纵向测量接触孔14的位置和大小；通过组合标尺16、18，能够测量上层芯片10与接触孔14的偏差。

并且，在该测试组件1中，标尺16、18是与芯片10及中间层芯片11（包括接触孔14）一起制造出来的，各标尺的0刻度位（0位），分别对准每层芯片的图形的中心，即，标尺16的0刻度位（包括横向部分16-1和纵向部分16-2）对准芯片10的图形的中心，标尺18的0刻度位（包括横向部分18-1和纵向部分18-2）对准接触孔14的中心。

作为标尺的刻度，例如可以如图2A所示，标尺16、18的中心均为0刻度单位（0位），以0为中心分别向两边延伸，每格刻度为0.1刻度单位，这里仅示出了-0.5～+0.5的范围。标尺的刻度单位可以根据需要而设定。单独使用标尺16、18时，能够单独测量与标尺对应的层上的部分的尺寸，而组合使用标尺16、18时，能够测量出两层上的构件的偏差，即，当标尺16、18的0刻度位对齐时，各刻度之间的偏差，就等于各刻度的读数，而偏差的单位即为两标尺的单位刻度之间的差；当标尺16、18的某一刻度对齐时，所对齐的刻度的读数，就是两标尺的0位之间的差。

例如，如图2A所示，设标尺16的每一小格与标尺18的每一小格刻度之间的差为0.1um，即单位刻度为0.1um。因此，当两标尺16、18的中心0位对齐时，标尺16的0.1刻度与标尺18的0.1刻度之间的偏差，等于该刻度的读数0.1，而其单位即为单位刻度的差0.1um，也就是说，两标尺所测出的不同层的芯片的偏差即距离a2-a1=0.1um。同样地，测得距离a4-a3=0.2um。由此可知，实际读取时，对应的标尺刻度相重合，其读数就是标尺的0位之间的差。例如，在图2B中，两标尺16、18的0.4单位处的刻度对齐（参照圆圈内的部分），因此可知两标尺0位的偏差为0.4，即，读数为0.4um。

如果图2B中两标尺的0刻度分别对应于各自层的芯片的中心位置，则通过该读数0.4um，可知两者的偏差为0.4um。

下面参照图3、图4来说明利用该测试组件1进行测试的过程，为了方便说明，在图3、图4中仅示出了标尺16、18的纵向部分16-2、18-2，下面将这些纵向部分仅称为标尺16、18。并且，另外，在图3、4中，用虚线圆弧示出的部分表示接触孔14的被上层芯片10覆盖的部分，用阴影线示出的部分表示接触孔14的没有被上层芯片10覆盖的部分。

测试组件1被设计为如图3所示，标尺16的0刻度位对准芯片10的图形（长方形）的中心P1，标尺18的0刻度位对准接触孔14的中心P2。如图3中的椭圆圈所示，两标尺的0.1刻度对齐，因此，两标尺的0刻度位之间的偏移为0.1um，因此可知，芯片10的图形的中心P1相对于接触孔14的中心P2而在纵方向上移0.1um。

经过制程后实际的测试组件1如图4所示，标尺16的0刻度位对准芯片10的图形的中心P1，标尺18的0刻度位对准接触孔的中心P2。如图4中椭圆圈所示，两标尺的0.4刻度对齐，因此，两标尺的0刻度位之间的偏移为0.4um，因此可知，芯片10的图形的中心P1相对于接触孔的中心P2而在纵方向上移0.4um。

由此可知，因为OVL偏差，图4中实际两层芯片的接触孔中心的偏移为0.4um，即，存在0.3um（0.4um-0.1um）的来自于实际制程的误差。如果此时测量了上下两层芯片（上层芯片10和下层芯片12）之间的接触电阻值（rc），则可知该测试组件1所量测的接触电阻值是实际上芯片10的图形的中心P1相对于接触孔14的中心P2而在纵方向上偏移0.4um的情况下的接触电阻值（rc），即，此时的接触电阻值对应的偏移值为0.4um。根据该偏移值，能够计算出在有限的线宽内上层芯片10与接触孔14的设计边缘值。

同样地，通过上述方法来测出下层芯片12的图形的中心相对于接触孔14的中心的偏移值，根据该偏移值，能够计算出在有限的线宽内下层芯片12与接触孔14的设计边缘值。

另外，作为接触阻抗的测量方法，例如使用IR量测机台，使两根探针分别接触上层芯片10和下层芯片12，通过给定电流(一般取I=0.1mA)，来量取接触电阻的数值（rc）。

通过设置多个测试组件1，并且使这些测试组件中的偏移值的量逐级改变（增加或减少），例如使偏移值分别为-0.5um、-0.4um、-0.3um、-0.2um、-0.1um、0um、0.1um、0.2um、0.3um、0.4um、0.5um等，这样，对所述多个测试组件1按上述方式进行测量，能够获得多个相互对应的偏移值和接触电阻值，通过对这些对应的数据进行分析，能够得到所需要的最大的接触电阻值以及与其对应当偏移值。

如果最大的接触电阻值就是来自于图4的测试组件1，则可以得出结论是：当两层芯片的接触孔实际偏移为0.4um时，为OVL偏差的极限位置。

通过测出两层芯片的接触孔偏移的极限位置，能够据此来计算边缘值，从而能够更好的挖掘制程能力的极限，尽可能缩小转接处所占像素空间，能够对高解析度产品设计有直接效益，并且能够根据计测出的极限位置来可靠地计算转接处空间缩减的极限值。

在该实施方式中，仅举例说明了两层芯片的情况，但本发明也同样能够应用于三层以上的多层芯片的情况。在三层以上的多层芯片中，只要设置分别与各芯片层及接触孔对应的标尺，分别计算出每两层间的偏移值即可，标尺的设置方法以及测量方法与上述实施方式相同。

Claims (10)

1.一种测试组件，其特征在于，包括：

上层芯片、中间层芯片、下层芯片，

接触孔，设置在所述中间层芯片上并且贯穿所述中间层芯片，用于连接所述上层芯片和所述中间层芯片，

第一标尺，与所述上层芯片和所述下层芯片中的任意一层芯片的中心对准，

第二标尺，与所述接触孔的中心对准；

所述第一标尺和所述第二标尺设有能够通过OVL读取的直线标记。

2.如权利要求1所述的测试组件，其特征在于，

所述第一标尺和所述第二标尺的刻度单位大小不同，

当所述第一标尺和所述第二标尺的0刻度位对齐时，各刻度之间的偏差，等于各刻度的读数，

当所述第一标尺和所述第二标尺的一个刻度位对齐时，该刻度的读数，等于两个标尺的0刻度位的偏差。

3.如权利要求1或2所述的测试组件，其特征在于，

所述第一标尺和所述第二标尺是与所述上层芯片及所述接触孔一起制造出来的。

4.如权利要求1或2所述的测试组件，其特征在于，

所述第一标尺和所述第二标尺的每一格刻度之间的差为0.1um。

5.一种用于测试接触电阻的测试方法，其特征在于，

针对多个如权利要求1所述的测试组件中的每个测试组件，利用所述第一标尺和所述第二标尺分别测量所述任意一层芯片的中心与所述接触孔的中心之间的偏差，并且利用IR量测机台来测量所述任意一层芯片和另一芯片间的接触电阻，所述另一芯片是指所述上层芯片和所述下层芯片中的所述任意一层芯片之外的芯片，

在多个所述测试组件中，设定各自的所述偏差的量逐级增加，

根据测量出的所述偏差和所述接触电阻，来确认所述接触电阻最大时的所述偏差。

6.如权利要求5所述的测试接触电阻的测试方法，其特征在于，

所述第一标尺和所述第二标尺的刻度单位大小不同，

当所述第一标尺和所述第二标尺的0刻度位对齐时，各刻度之间的偏差，等于各刻度的读数，

当所述第一标尺和所述第二标尺的一个刻度位对齐时，该刻度的读数，等于两个标尺的0刻度位的偏差。

7.如权利要求5或6所述的测试接触电阻的测试方法，其特征在于，

所述第一标尺和所述第二标尺是与所述上层芯片及所述接触孔一起制造出来的。

8.如权利要求5或6所述的测试接触电阻的测试方法，其特征在于，

所述第一标尺和所述第二标尺的每一格刻度之间的差为0.1um。

9.如权利要求5或6所述的测试接触电阻的测试方法，其特征在于，

在多个所述测试组件中，使所述偏差的量分别为-0.5um、-0.4um、-0.3um、-0.2um、-0.1um、0um、0.1um、0.2um、0.2um、-0.4um、0.5um。

10.如权利要求5或6所述的测试接触电阻的测试方法，其特征在于，

将所述接触电阻最大时的所述偏差，作为OVL偏差的极限位置。