JP2007042790A - ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 - Google Patents
ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 Download PDFInfo
- Publication number
- JP2007042790A JP2007042790A JP2005224128A JP2005224128A JP2007042790A JP 2007042790 A JP2007042790 A JP 2007042790A JP 2005224128 A JP2005224128 A JP 2005224128A JP 2005224128 A JP2005224128 A JP 2005224128A JP 2007042790 A JP2007042790 A JP 2007042790A
- Authority
- JP
- Japan
- Prior art keywords
- shaped structure
- modified
- silicon layer
- forming
- box
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 105
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 105
- 239000010703 silicon Substances 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 47
- 125000006850 spacer group Chemical group 0.000 claims abstract description 63
- 239000004020 conductor Substances 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
【課題】 ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築すること。
【解決手段】 シリコンフィンをエッチングするために用いられる最終ハードマスク、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法が提供される。より詳細には、第１のマスクがマンドレルを生成するために用いられ、第２のマスクがマンドレルの側壁スペーサをパターン形成するために用いられ、第３のマスクが該側壁スペーサの１つにより連結されたボックス形状構造体をパターン形成するために用いられる。ボックス形状構造体に対するゲート導体の位置合わせがもたらされる。
【選択図】 図１１
【解決手段】 シリコンフィンをエッチングするために用いられる最終ハードマスク、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法が提供される。より詳細には、第１のマスクがマンドレルを生成するために用いられ、第２のマスクがマンドレルの側壁スペーサをパターン形成するために用いられ、第３のマスクが該側壁スペーサの１つにより連結されたボックス形状構造体をパターン形成するために用いられる。ボックス形状構造体に対するゲート導体の位置合わせがもたらされる。
【選択図】 図１１
Description
本開示は、シリコンフィンをエッチングするために用いられる最終ハードマスク、ソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法を用いる、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法を提示する。
トランジスタのサイズを小さくする必要性が継続しているため、新規な小さい種類のトランジスタが創生されている。トランジスタ技術における１つの最近の進歩は、ＦｉｎＦＥＴとして知られるフィン型電界効果トランジスタの導入である。引用によりここに組み入れられる（Ｈｕｅ他に付与された特許文献１）（以下「Ｈｕ」）は、中心に沿ってチャネルを有する中心フィンを含み、ソース及びドレインをフィン構造体の端部に有するＦｉｎＦＥＴ構造体を開示する。ゲート導体がチャネル部分をカバーする。
ＦｉｎＦＥＴ構造体は、トランジスタをベースとするデバイスのサイズを減少させるが、継続して、ＦｉｎＦＥＴ、及び該ＦｉｎＦＥＴを製造する方法を改善することは重要である。以下に述べられる本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴのシリコンメサを構築するための３つのマスクによる方法を用いる。
本開示は、マンドレルを積層構造体の上に形成することにより開始される、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造するための方法を提示する。積層構造体は、基板と、該基板の上のシリコン層と、該シリコン層の上のハードマスクとを含む。次に、本発明は、マンドレルの周囲に側壁スペーサを形成し、次いで該マンドレルを除去して、自立型の側壁スペーサを所定の位置に残す。次いで本発明は、幾つかのパターン形成されたマスクを使用して、側壁スペーサの選択されたセグメントのすべてを除去する。
次に、本発明は、フォトマスクを用いて、残りの側壁スペーサ部分の上にボックス形状構造体を形成し、残りの側壁スペーサのセグメントが該ボックス形状構造体を連結して、修正Ｈ字形状構造体がハードマスクの上に生成されるようにする。ボックス形状構造体を形成するこの工程は、修正Ｈ字形状構造体とは別に、位置合わせマークを積層構造体に形成することを含む。
次いで、本発明は、修正Ｈ字形状構造体のパターンをハードマスクに転写し、後で該修正Ｈ字形状構造体を除去する。これに続いて、本発明は、ハードマスクを用いて、修正Ｈ字形状構造体のパターンをシリコン層に転写し、該シリコン層の一部が、フィンにより連結された２つの対向するボックス形状構造体を含む修正Ｈ字形状構造体を得るようにする。
次に、本発明は、犠牲酸化物を、シリコン層の修正Ｈ字形状構造体上に成長させ、不純物を該シリコン層のフィンに注入して、チャネル領域におけるしきい電圧値を調整する。次いで、犠牲酸化物が除去されて、ゲート酸化物がシリコン層のフィンの上に形成／成長される。
その後で、本発明は、ゲート導体をシリコン層のボックス形状構造体の間に形成する。ゲート導体はフィンと交差する。ゲート導体を形成するこの工程は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより生成された位置合わせマークを用いて、該ゲート導体を修正Ｈ字形状構造体に対して位置合わせする。次に、本発明はゲート側壁スペーサをゲート導体上に形成する。ゲート側壁スペーサは、ゲート導体上にのみ存在し、シリコン層の修正Ｈ字形状構造体上に存在することはない。次いで、本発明の方法は、付加的なシリコンをシリコン層の修正Ｈ字形状構造体上に成長させる。付加的なシリコンを成長させる工程の後で、本発明は、不純物をシリコン層の修正Ｈ字形状構造体に注入して、ソース／ドレイン及び延長部並びにハロを形成する。次いで、周知の加工技術を用いて構造体を完成させ、種々のアイソレータ／絶縁体、コンタクトなどを形成する。
本発明のこれら及びその他の態様及び目的は、以下の説明及び添付の図面と併せて考慮された場合により良く認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態及びその幾多の特定の詳細を示すが、例示目的に過ぎず、限定的なものではないことを理解すべきである。本発明の精神から離れることなく、多数の変更及び修正を本発明の範囲内で行うことができ、本発明は、そのようなすべての修正を含むものである。
本発明は、図面を参照することにより、以下の詳細な説明からより良く理解されるであろう。
本発明、及びその種々の特徴並びに利点の詳細は、添付の図面に示され、以下の説明に詳述される非限定的な実施形態を参照することによって、より完全に説明される。図面に示される特徴は、必ずしも縮尺通りのものではない。周知の部品及び加工技術は、本発明を不必要に曖昧なものにしない程度に省かれている。ここで用いられる例は、本発明を実施することができる方法の理解を助けるため、及び当業者が本発明を実施することをさらに可能にするためのものに過ぎないことが意図されている。したがって、これらの例は、本発明の範囲を制限するものとして解釈されるべきではない。
本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法を提供する。通常のＣＭＯＳ工程に見出される配置構成を大部分は保持している位置合わせツリー及び工程が、以下に述べられる。
本開示は、マンドレル１００を積層構造体の上に形成することにより開始される、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法を提示する（図１Ａ、図１Ｂ）。このマンドレル１００は、フォトレジスト、窒化ケイ素、二酸化ケイ素、ポリシリコンのようなパターン形成された材料のいずれかにより構成することができる。図において、「Ａ」図は、構造体の平面図又は水平断面図を表わし、「Ｂ」図は、「Ａ」図に示される構造体の線Ｉ−Ｉ’又はＩＩ−ＩＩ’のいずれかに沿った断面図である。積層構造体は、基板１０８と、該基板１０８の上のシリコン層１０６と、該シリコン層１０６の上のハードマスク１０４（例えば、二酸化ケイ素、窒化ケイ素）とを含む。
次いで、本発明は、マンドレル１００の側部の周りに側壁スペーサ１０２を形成し、次いで該マンドレルを除去して、自立型の側壁スペーサ１０２を所定の位置に残す（図２Ａ、図２Ｂ）。側壁スペーサは、二酸化ケイ素、窒化ケイ素、ポリシリコンのような形成されたスペーサ材料のいずれかにより構成することができる。図３Ａ及び３Ｂに示すように、本発明は、次いで、パターン形成されたマスク３００を使用して、側壁スペーサ１１０、１１２、１１６の選択されたセグメントのすべてを除去する。要素３００はマスクを表わし、要素３０２は該マスクの開口部を表わしており、エッチング工程ではこの開口部を通してスペーサ１１０を除去する。マスク３００は、フォトレジスト、窒化ケイ素、二酸化ケイ素のようなパターン形成された材料のいずれかにより構成することができる。これにより、（マスク３００が除去された後の構造体を示す）図４Ａ及び図４Ｂに示すように、（上から見た場合に）Ｕ字形状又はＣ字形状の自立型構造体がハードマスク１０４上に形成される。
次に、図５Ａ及び図５Ｂに示すように、本発明は、第１の側壁スペーサ１１０を除去した後の残りの対向する側壁スペーサ１１２、１１６の上にボックス形状構造体５００を形成して、残りの側壁スペーサ１１４が該ボックス形状構造体５００を連結し、修正Ｈ字形状構造体５０４がハードマスク１０４上に生成されるようにする。マスク５００は、フォトレジスト、窒化ケイ素、二酸化ケイ素のようなパターン形成された材料のいずれかにより構成することができる。この構造体は、残りのフィン１１４が、対向するボックス形状構造体５００の長さ方向中央位置にないため、「修正」Ｈ字形状構造体５０４と呼ばれる。ボックス形状構造体５００を形成するこの工程は、修正Ｈ字形状構造体５０４とは別に、位置合わせマーク５０２を積層構造体に形成することを含む。位置合わせマーク５０２は、ボックス形状構造体５００を定めるために用いられたマスクによって定められる形状である。これらのマーク５０２は、ハードマスク材料１０４に転写されて、後で、シリコンの領域１０６をパターン形成するために用いられる。これらのマーク５０２は、後続の工程において、ゲート導体をパターン形成するための光学的露光工具を位置合わせするために用いられ、これによって、ボックス形状構造体に対するゲートの最適な重ね合わせ（最小の重ね合わせ誤差）が達成されることを確実にする。マーク５０２は、Ｈ字形状構造体５００から非常に遠いため、「Ｂ」図には示されていない。
次いで、図６Ａ及び図６Ｂに示すように、本発明は、修正Ｈ字形状構造体のパターン５０４をハードマスク１０４に転写する（エッチング又は同様な周知の材料除去工程により）。ハードマスク１０４における修正Ｈ字形状構造体は、図において要素６０４として表示される。この修正Ｈ字形状構造体６０４は、さらに、対向するボックス形状構造体６００と、連結フィン６０２とを含む。その後で、本発明は、修正Ｈ字形状構造体５０４を除去する。
したがって、上に示したように、本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク６０４、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法を提供する。より詳細には、第１のマスクがマンドレル１００を生成するために用いられ、第２のマスク３００が側壁スペーサ１０２をパターン形成するために用いられ、第３のマスク５００がボックス形状構造体６００をパターン形成するために用いられる。この方法から引き出される利点は、非常に狭幅のフィンの正確な形成、及びボックス形状構造体に対するゲート導体の間隔を最小にすることを含み、これによって、外因性抵抗が低く、高速で、非常に短いゲート長のＦｉｎＦＥＴを製造することが可能性になる。
これに続いて、本発明は、パターン形成されたハードマスク１０４を用いて（この場合にもエッチング又は同様な選択的材料除去方法を用いて）、修正Ｈ字形状構造体のパターン６０４を該シリコン層１０６に転写して、図７Ａ及び図７Ｂに示すように、シリコン層１０６の一部が修正Ｈ字形状構造体のパターン６０４を得るようにする。シリコン層１０６における修正Ｈ字形状構造体は、同様に、図７Ｂに示すように、フィン７０２により連結された２つの対向するボックス形状構造体７００を含む。次いで、本発明は、犠牲酸化物（図示せず）をシリコン層１０６の修正Ｈ字形状構造体上に成長させ、不純物（ホウ素、ヒ素、リン、インジウムなど）を、該シリコン層１０６のフィン７０２及びボックス形状構造体７００に注入して、チャネル領域のしきい電圧を調整する。マスク（図示せず）を用いて、異なる不純物により、ｐ型ＦＥＴ及びｎ型ＦＥＴを別々にイオン注入して、様々なしきい電圧値を生成することができる。次いで、犠牲酸化物が除去されて、ゲート酸化物がシリコン層１０６のフィン７０２の上に形成／成長される。
次いで、本発明は、図８Ａ及び図８Ｂに示すように、ゲート導体８００をシリコン層１０６のボックス形状構造体の間に形成する。ゲート導体８００は、例えば、通常のマスキング工程（図示せず）を用いてパターン形成されるポリシリコン、金属、金属合金などから構成することができる。ゲート導体８００はフィン７０２と交差し、いわゆる高ｋ材料（例えば、ハフニウムケイ酸塩又は二酸化ハフニウム）のようなゲート酸化物その他のゲート絶縁体によって該フィン７０２から分離される。ゲート導体８００を形成するこの工程は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより生成された位置合わせマーク５０２を用いて、該ゲート導体８００を修正Ｈ字形状構造体と位置合わせする。ボックス形状構造体６００、７００及びゲート導体８００をパターン形成するために同じ位置合わせマーク５０２を使用することにより、本発明は、実質的に、ゲート導体８００とボックス形状構造体７００との間の位置合わせ及び間隔の精度を高める。通常はプレーナＦＥＴにおいて好ましいものとされる能動シリコンチャネル、すなわちフィンに対する位置合わせが、ここでは、ソース及びドレイン領域（ボックス形状構造体６００、７００）を定める形状に対する位置合わせに置き換えられる。プレーナの場合には、チャネルに対する厳密な重ね合わせが、チャネルに対する位置合わせを決定するが、本発明のＦｉｎＦＥＴの場合には、フィンの狭幅の性質により、チャネルに対する付加的な重ね合わせ空間が与えられ、さらに、ボックス形状構造体に対するゲート導体の位置合わせは、プレーナＦＥＴの場合とは異なり、外因性抵抗の減少及びより高速のＦＥＴをもたらす。
次に、図９Ａ及び図９Ｂに示すように、本発明は、ゲート側壁スペーサ９００をゲート導体８００上に形成する。ゲート側壁スペーサ９００は、二酸化ケイ素、窒化ケイ素などを含むあらゆる成長された又は形成された材料を含むことができる。ゲート側壁スペーサ９００は、ゲート導体８００上においてのみ存在し、シリコン層１０６の修正Ｈ字形状構造体上に存在することはない。ゲート側壁スペーサ９００は、窒化ケイ素の化学蒸着（ＣＶＤ）のような材料のコンフォーマル成層の次に、方向性エッチング（例えば、反応性イオンエッチング）を行うことにより形成することができる。方向性エッチングは、垂直方向表面しかエッチングするものではなく、したがって、スペーサ材料のすべてがフィンの側壁から除去されるまで継続することができる。ゲート導体は、フィンより高さがあり、したがって、スペーサ９００は、依然として、ゲート導体８００の下方部分に残ることになる。
次いで、図１０Ａ及び図１０Ｂに示すように、本発明の方法は、付加的なシリコン９０２をシリコン層１０６の修正Ｈ字形状構造体上に成長させる。この選択的なシリコンの成長は、ゲート導体及びスペーサを超えて露光されたフィンの厚さを拡張させ、これによってソース及びドレインにおける外因性抵抗の減少を可能にする。付加的なシリコン９０２を成長させる工程の後に、本発明は、不純物をシリコン層１０６の修正Ｈ字形状構造体に注入して、ソース／ドレインの延長部を形成する。さらに、この時点でハロ注入を行い、ＦｉｎＦＥＴにおける短チャネル効果をさらに減少させることができる。次いで、周知の加工技術を用いて構造体を完成させ、種々のアイソレータ／絶縁体、コンタクトなどを形成する。
図１１は、本発明をフローチャート形態で示す。より詳細には、本発明の方法は、マンドレルを積層構造体の上に形成することにより開始される１１００。積層構造体は、基板と、該基板の上のシリコン層と、該シリコン層の上のハードマスクとを含む。次に、本発明は、マンドレルの周りに側壁スペーサを形成し１１０２、次いで、該マンドレルを除去して１１０４、自立型の側壁スペーサを所定の位置に残す。本発明は、次いで、幾つかのパターン形成されたマスクを使用して、側壁スペーサのセグメントを除去する１１０６。これにより、横方向にＵ字形態の又は後向きにＣ字形態の（上から見た場合に）自立型構造体がハードマスク上に形成される。次に、本発明は、ボックス形状構造体を、第１の側壁スペーサを除去した後の残りの対向する側壁スペーサの上に形成して１１０８、該側壁スペーサが該ボックス形状構造体を連結し、修正Ｈ字形状構造体がハードマスクの上に生成される。ボックス形状構造体１１０８を形成するこの工程は、該ボックス形状構造体１１０８を定めるのにも用いられたフォトマスクを用いて、修正Ｈ字形状構造体１１０８とは別に、位置合わせマークを積層構造体に形成することを含む。
次いで、本発明は、修正Ｈ字形状構造体のパターンをハードマスクに転写し１１１０、その後で、該修正Ｈ字形状構造体を除去する１１１２。これに続いて、本発明は、ハードマスクを用いて、修正Ｈ字形状構造体のパターンをシリコン層に転写し１１１４、該シリコン層の一部が、フィンにより連結された２つの対向するボックス形状構造体を含む修正Ｈ字形状構造体を得るようにする。
次に、本発明は、犠牲酸化物をシリコン層の修正Ｈ字形状構造体上に成長させ１１１６、不純物を該シリコン層のフィン及びボックス形状構造体に注入して１１１８、チャネル領域及びソース／ドレイン領域を形成する。次いで、犠牲酸化物が除去され１１２０、ゲート酸化物がシリコン層のフィンの上に形成される／成長される１１２２。
その後で、本発明は、ゲート導体をシリコン層１１２４のボックス形状構造体の間に形成する。ゲート導体は、フィンと交差する。ゲート導体を形成するこの工程１１２４は、ボックス形状構造体を生成するために用いられたものと同じフォトマスクにより形成された位置合わせマークを用いて、該ゲート導体を修正Ｈ字形状構造体に位置合わせする。次に、本発明は、ゲート側壁スペーサをゲート導体上に形成する１１２６。ゲート側壁スペーサは、ゲート導体上においてのみ存在し、シリコン層の修正Ｈ字形状構造体上に存在することはない。次いで、本発明の方法は、付加的なシリコンをシリコン層の修正Ｈ字形状構造体上に成長させる１１２８。付加的なシリコンを成長させる工程の後で、本発明は、不純物をシリコン層の修正Ｈ字形状構造体に注入して、ソース／ドレイン及び延長部並びにハロを形成する１１３０。次いで、周知の加工技術を用いて構造体を完成させ１１３２、様々なアイソレータ／絶縁体、コンタクトなどを形成する。
したがって、上に示したように、本発明は、シリコンフィンをエッチングするために用いられる最終ハードマスク６０４、ＦｉｎＦＥＴのソース／ドレインのシリコン領域、及びレジスタ、ダイオード、及びコンデンサといった非ＦｉｎＦＥＴデバイスのシリコンメサを構築するための３つのマスクによる方法を提供する。より詳細には、第１のマスクがマンドレル１００を生成するために用いられ、第２のマスク３００が側壁スペーサ１０２をパターン形成するために用いられ、第３のマスク５００がボックス形状構造体６００をパターン形成するために用いられる。この方法から引き出される利点は、非常に狭幅のフィンの正確な形成、及びボックス形状構造体に対するゲート導体の間隔を最小にすることを含み、これによって、外因性抵抗が低く、高速で、非常に短いゲート長のＦｉｎＦＥＴを製造することが可能になる。
本発明は、低ゲート対ドレイン容量で、低外因性抵抗ＦｉｎＦＥＴという利点をもたらす。さらに、本発明により形成されるＦｉｎＦＥＴは、これらの利点の結果として、非常に高速で切り換えることができる。回路密度の増加及び電力消費の減少もまた、ここで提供される要素の組み合わせによりもたらされる。したがって、マイクロプロセッサ、メモリ、デジタル信号プロセッサ、及びアナログの用途における高速の及び／又は低電力のＣＭＯＳ回路及び製品は、電力効率の増大、低コスト、及びより高速という利点をもたらすことができる。
本発明は、好ましい実施形態により述べられたが、当業者であれば、本発明は特許請求の精神及び範囲内の修正により実施できることが分かるであろう。
１００：マンドレル
１０２：側壁スペーサ
１０４：ハードマスク
１０６：シリコン層
１０８：基板
８００：ゲート導体
９００：ゲート側壁スペーサ
９０２：付加的なシリコン
１０２：側壁スペーサ
１０４：ハードマスク
１０６：シリコン層
１０８：基板
８００：ゲート導体
９００：ゲート側壁スペーサ
９０２：付加的なシリコン
Claims (20)
- フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法であって、
修正Ｈ字形状構造体をシリコン層構造体の上に形成するステップであって、前記修正Ｈ字形状構造体とは別に位置合わせマークを前記シリコン層構造体に形成することを含むステップと、
前記修正Ｈ字形状構造体のパターンを前記シリコン層構造体のシリコン層に転写して、前記シリコン層の一部が、フィンにより連結された２つの対向するボックス形状構造体を含む修正Ｈ字形状構造体を有するようにするステップと、
前記フィンと交差するゲート導体を前記シリコン層の前記ボックス形状構造体の間に形成するステップであって、前記位置合わせマークを用いて前記ゲート導体を前記修正Ｈ字形状構造体に対して位置合わせするステップと、
前記ゲート導体上にのみ存在し、前記シリコン層の前記修正Ｈ字形状構造体上に存在しないゲート側壁スペーサを、前記ゲート導体上に形成するステップと、
付加的なシリコンを前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
を含む方法。 - 前記修正Ｈ字形状構造体を形成する工程が、
マンドレルを前記シリコン層構造体上に形成するステップと、
側壁スペーサを前記マンドレルの周りに形成するステップと、
前記マンドレルを除去して、前記側壁スペーサを所定の位置に残すステップと、
前記側壁スペーサの部分を除去するステップと、
前記側壁スペーサの部分の上にマスクを形成して、残りの側壁スペーサが前記マスクを連結し、前記修正Ｈ字形状構造体を生成するようにするステップと、
を含む請求項１に記載の方法。 - 前記残りのスペーサが前記対向する側壁スペーサに対して直角である請求項２に記載の方法。
- 前記付加的なシリコンを成長させる工程の後に、不純物を前記シリコン層の前記修正Ｈ字形状構造体に注入する工程をさらに含む請求項１に記載の方法。
- 前記ゲート導体を形成する前に、
犠牲酸化物を前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
不純物を前記シリコン層の前記フィン及び前記ボックス形状構造体に注入するステップと、
前記犠牲酸化物を除去するするステップと、
をさらに含む請求項１に記載の方法。 - 前記ゲート導体を形成する前に、ゲート絶縁体を前記シリコン層の前記フィンの上に形成する工程をさらに含む請求項１に記載の方法。
- 前記修正Ｈ字形状構造体において、前記フィンが、前記対向するボックス形状構造体の長さ方向中央位置にない請求項１に記載の方法。
- フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法であって、
基板と、前記基板の上のシリコン層と、前記シリコン層の上のハードマスクとを含む積層構造体の上に、修正Ｈ字形状構造体を形成するステップであって、前記修正Ｈ字形状構造体とは別に位置合わせマークを該積層構造体に形成することを含むステップと、
前記修正Ｈ字形状構造体のパターンを、前記ハードマスクに転写するステップと、
前記修正Ｈ字形状構造体を除去するステップと、
前記ハードマスクを用いて前記修正Ｈ字形状構造体のパターンを前記シリコン層に転写して、該シリコン層の一部が、フィンにより連結された２つの対向するボックス形状構造体を含む修正Ｈ字形状構造体を有するようにするステップと、
前記フィンと交差するゲート導体を前記シリコン層の前記ボックス形状構造体の間に形成するステップであって、前記位置合わせマークを用いて前記ゲート導体を前記修正Ｈ字形状構造体に対して位置合わせするステップと、
前記ゲート導体上にのみ存在し、前記シリコン層の前記修正Ｈ字形状構造体上に存在しないゲート側壁スペーサを、前記ゲート導体上に形成するステップと、
付加的なシリコンを前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
を含む方法。 - 前記修正Ｈ字形状構造体を形成する工程が、
マンドレルを前記ハードマスク上に形成するステップと、
側壁スペーサを前記マンドレルの周りに形成するステップと、
前記マンドレルを除去して、前記側壁スペーサを所定の位置に残すステップと、
前記側壁スペーサの１つのセグメントを除去するステップと、
ボックス形状構造体を、前記側壁スペーサの前記１つのセグメントを除去した後の残りの対向する側壁スペーサの上に形成して、残りの側壁スペーサが前記ボックス形状構造体を連結し、前記修正Ｈ字形状構造体を生成するようにするステップと、
を含む請求項８に記載の方法。 - 前記残りのスペーサが、前記対向する側壁スペーサに対して直角である請求項９に記載の方法。
- 前記付加的なシリコンを成長させる工程の後に、不純物を前記シリコン層の前記修正Ｈ字形状構造体に注入する工程をさらに含む請求項８に記載の方法。
- 前記ゲート導体を形成する前に、
犠牲酸化物を前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
不純物を前記シリコン層の前記フィン及び前記ボックス形状構造体に注入するステップと、
前記犠牲酸化物を除去するステップと、
をさらに含む請求項８に記載の方法。 - 前記ゲート導体を形成する前に、ゲート酸化物を前記シリコン層の前記フィンの上に形成する工程をさらに含む請求項８に記載の方法。
- 前記修正Ｈ字形状構造体において、前記フィンが、前記対向するボックス形状構造体の長さ方向中央位置にない請求項８に記載の方法。
- フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法であって、
基板と、前記基板の上のシリコン層と、前記シリコン層の上のハードマスクとを含む積層構造体の上にマンドレルを形成するステップと、
側壁スペーサを前記マンドレルの周りに形成するステップと、
前記マンドレルを除去して、前記側壁スペーサを所定の位置に残すステップと、
前記側壁スペーサの１つのセグメントを除去するステップと、
ボックス形状構造体を、前記側壁スペーサの前記１つのセグメントを除去した後の残りの対向する側壁スペーサの上に形成して、残りの側壁スペーサが前記ボックス形状構造体を連結し、修正Ｈ字形状構造体を前記ハードマスクの上に生成するようにするステップであって、前記修正Ｈ字形状構造体とは別に、位置合わせマークを前記積層構造体に形成することを含むステップと、
前記修正Ｈ字形状構造体のパターンを前記ハードマスクに転写するステップと、
前記修正Ｈ字形状構造体を除去するステップと、
前記ハードマスクを用いて、前記修正Ｈ字形状構造体のパターンを前記シリコン層に転写して、該シリコン層の一部が、フィンにより連結された２つの対向するボックス形状構造体を含む修正Ｈ字形状構造体を有するようにするステップと、
前記フィンと交差するゲート導体を前記シリコン層の前記ボックス形状構造体の間に形成するステップであって、前記位置合わせマークを用いて前記ゲート導体を前記修正Ｈ字形状構造体に対して位置合わせするステップと、
前記ゲート導体上にのみ存在し、前記シリコン層の前記修正Ｈ字形状構造体上に存在しないゲート側壁スペーサを、前記ゲート導体上に形成するステップと、
付加的なシリコンを前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
を含む方法。 - 前記付加的なシリコンを成長させる工程の後に、不純物を前記シリコン層の前記修正Ｈ字形状構造体に注入する工程をさらに含む請求項１５に記載の方法。
- 前記ゲート導体を形成する前に、
犠牲酸化物を前記シリコン層の前記修正Ｈ字形状構造体上に成長させるステップと、
不純物を前記シリコン層の前記フィン及び前記ボックス形状構造体に注入するステップと、
前記犠牲酸化物を除去するステップと、
をさらに含む請求項１５に記載の方法。 - 前記ゲート導体を形成する前に、ゲート酸化物を前記シリコン層の前記フィンの上に形成する工程をさらに含む請求項１５に記載の方法。
- 前記残りのスペーサが、前記対向する側壁スペーサに対して直角である請求項１５に記載の方法。
- 前記修正Ｈ字形状構造体において、前記フィンが、前記対向するボックス形状構造体の長さに方向中央位置にない請求項１５に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005224128A JP5105721B2 (ja) | 2005-08-02 | 2005-08-02 | ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005224128A JP5105721B2 (ja) | 2005-08-02 | 2005-08-02 | ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007042790A true JP2007042790A (ja) | 2007-02-15 |
| JP5105721B2 JP5105721B2 (ja) | 2012-12-26 |
Family
ID=37800512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005224128A Expired - Fee Related JP5105721B2 (ja) | 2005-08-02 | 2005-08-02 | ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5105721B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153860A (ja) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | 半導体構造体および半導体構造体を形成する方法 |
| US7867853B2 (en) | 2007-12-27 | 2011-01-11 | Elpida Memory, Inc. | Method of manufacturing semiconductor device and semiconductor Fin-shaped channel |
| WO2015027676A1 (zh) * | 2013-08-27 | 2015-03-05 | 北京大学 | 一种隧穿场效应晶体管及其制备方法 |
| KR101624428B1 (ko) | 2014-08-20 | 2016-05-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | u자형 채널을 갖는 FINFET 트랜지스터, SRAM 셀 및 그 형성 방법 |
| CN111316422A (zh) * | 2017-10-30 | 2020-06-19 | 国际商业机器公司 | 高k介电特征均匀性的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003209041A (ja) * | 2002-01-15 | 2003-07-25 | Seiko Epson Corp | パターンの位置合わせ精度測定方法、パターンの形成方法、電気光学装置の製造方法、半導体装置の製造方法 |
| WO2004019414A1 (en) * | 2002-08-23 | 2004-03-04 | Intel Corporation | Tri-gate devices and methods of fabrication |
-
2005
- 2005-08-02 JP JP2005224128A patent/JP5105721B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003209041A (ja) * | 2002-01-15 | 2003-07-25 | Seiko Epson Corp | パターンの位置合わせ精度測定方法、パターンの形成方法、電気光学装置の製造方法、半導体装置の製造方法 |
| WO2004019414A1 (en) * | 2002-08-23 | 2004-03-04 | Intel Corporation | Tri-gate devices and methods of fabrication |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7867853B2 (en) | 2007-12-27 | 2011-01-11 | Elpida Memory, Inc. | Method of manufacturing semiconductor device and semiconductor Fin-shaped channel |
| JP2010153860A (ja) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | 半導体構造体および半導体構造体を形成する方法 |
| US8962398B2 (en) | 2008-12-23 | 2015-02-24 | International Business Machines Corporation | Body contacted hybrid surface semiconductor-on-insulator devices |
| US9023694B2 (en) | 2008-12-23 | 2015-05-05 | International Business Machines Corporation | Body contacted hybrid surface semiconductor-on-insulator devices |
| WO2015027676A1 (zh) * | 2013-08-27 | 2015-03-05 | 北京大学 | 一种隧穿场效应晶体管及其制备方法 |
| KR101624428B1 (ko) | 2014-08-20 | 2016-05-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | u자형 채널을 갖는 FINFET 트랜지스터, SRAM 셀 및 그 형성 방법 |
| US9893191B2 (en) | 2014-08-20 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET transistor with u-shaped channel |
| CN111316422A (zh) * | 2017-10-30 | 2020-06-19 | 国际商业机器公司 | 高k介电特征均匀性的方法 |
| CN111316422B (zh) * | 2017-10-30 | 2023-06-20 | 国际商业机器公司 | 高k介电特征均匀性的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5105721B2 (ja) | 2012-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Choi et al. | A spacer patterning technology for nanoscale CMOS | |
| US9589848B2 (en) | FinFET structures having silicon germanium and silicon channels | |
| JP5128110B2 (ja) | 方法、半導体構造（準自己整合ソース／ドレインフィンｆｅｔプロセス） | |
| US9904163B2 (en) | Cut-mask patterning process for FIN-like field effect transistor (FINFET) device | |
| US6987289B2 (en) | High-density FinFET integration scheme | |
| CN100431118C (zh) | 构成用于腐蚀finfet的硅翅的最终硬掩模的三掩模方法 | |
| CN103681347B (zh) | 制造FinFET器件的方法 | |
| JP4166758B2 (ja) | フィン型電界効果トランジスタおよびその製造方法 | |
| TWI313512B (en) | A pull-back method of forming fins in finfets | |
| US8192641B2 (en) | Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces | |
| US8936986B2 (en) | Methods of forming finfet devices with a shared gate structure | |
| US10615080B2 (en) | Methods of manufacturing semiconductor devices by etching active fins using etching masks | |
| US10319597B2 (en) | Semiconductor device with particular fin-shaped structures and fabrication method thereof | |
| JP2010258124A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2015508575A (ja) | 電界効果トランジスタ及びその形成方法 | |
| JP5105721B2 (ja) | ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法 | |
| CN110061054A (zh) | 半导体元件及其制作方法 | |
| TWI642110B (zh) | 半導體元件及其製作方法 | |
| CN105489494B (zh) | 半导体元件及其制作方法 | |
| US9378973B1 (en) | Method of using sidewall image transfer process to form fin-shaped structures | |
| EP1727194A1 (en) | Method for high topography patterning | |
| JP2007273759A (ja) | 半導体装置の製造方法 | |
| US9620589B2 (en) | Integrated circuits and methods of fabrication thereof | |
| JP2003197907A (ja) | エピタキシャル層を利用するトランジスター構造及びその製造方法 | |
| JP2008117816A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080527 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120522 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120911 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121002 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5105721 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |