CN111316422A - 高k介电特征均匀性的方法 - Google Patents

高k介电特征均匀性的方法 Download PDF

Info

Publication number
CN111316422A
CN111316422A CN201880069329.XA CN201880069329A CN111316422A CN 111316422 A CN111316422 A CN 111316422A CN 201880069329 A CN201880069329 A CN 201880069329A CN 111316422 A CN111316422 A CN 111316422A
Authority
CN
China
Prior art keywords
layer
fin
pillar
oxide
trim layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880069329.XA
Other languages
English (en)
Other versions
CN111316422B (zh
Inventor
张辰
山下典洪
杨振荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN111316422A publication Critical patent/CN111316422A/zh
Application granted granted Critical
Publication of CN111316422B publication Critical patent/CN111316422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

提供了一种形成垂直传输鳍式场效应晶体管的方法。该方法包括在衬底上形成掺杂层，以及在掺杂层上形成多层鳍，其中多层鳍包括下修整层部分、上修整层部分以及在上下修整层部分之间的鳍状沟道部分。去除下修整层部分的一部分以形成下修整层柱，并且去除上修整层部分的一部分以形成上修整层柱。在上修整层柱附近形成上凹槽填充物，在下修整层柱附近形成下凹槽填充物。去除鳍状状沟道部分的一部分以在上修整层柱和下修整层柱之间形成鳍状状沟道柱。

Description

高K介电特征均匀性的方法
技术领域
本发明总体上涉及形成与相邻的非高k器件特征具有尺寸均匀性的高k电介质器件特征，更具体地，涉及在预定位置终止以控制特征均匀性的凹陷的高k介电层的形成。
背景技术
场效应晶体管(FET)通常具有源极、沟道和漏极，其中电流从源极流向漏极，并且栅极控制电流通过沟道的流动。场效应晶体管(FET)可以具有多种不同的结构，例如FET将源极、沟道和漏极形成在衬底材料本身中，电流在水平方向上(即，在衬底平面中)流动，并且FinFET将沟道形成成从衬底向外延伸，但是电流也从源极到漏极水平流动。与具有平行于衬底平面的单个栅极的MOSFET相比，FinFET的沟道可以是薄矩形硅(Si)的直立平板，通常称为在鳍上具有栅极的鳍。取决于源极和漏极的掺杂，可以形成n-FET或p-FET。
FET的示例可以包括金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅场效应晶体管(IGFET)。两种FET也可以耦合以形成互补金属氧化物半导体(CMOS)器件，其中p沟道MOSFET和n沟道MOSFET耦合在一起。
随着器件尺寸的不断减小，形成单个部件和电触点变得更加困难。因此，需要一种方法来保留传统FET结构的优点，同时克服由于形成较小的器件组件而产生的缩放问题。
发明内容
根据本发明的实施例，提供了一种形成垂直传输鳍式场效应晶体管的方法。该方法包括：在衬底上形成掺杂层；以及在掺杂层上形成多层鳍，其中，多层鳍包括下修整层部分、上修整层部分以及在下修整层部分和下修整层之间的鳍状沟道部分。方法还包括去除下修整层部分的一部分以形成下修整层柱，以及去除上修整层部分的一部分以形成上修整层柱。该方法还包括在上修整层柱附近形成上凹槽填充物，在下修整层柱附近形成下凹槽填充物。该方法还包括去除鳍状沟道部分的一部分以在上修整层柱和下修整层柱之间形成鳍状沟道柱。
根据本发明的另一个实施例，提供了一种形成垂直传输鳍式场效应晶体管的方法。该方法包括在掺杂层上形成多层鳍，其中该多层鳍包括硅锗(SiGe)下修整层部分、硅锗(SiGe)上修整层部分和在下修整层部分和上修整层部分之间的硅(Si)鳍状沟道部分。该方法还包括去除下修整层部分的一部分以形成下修整层柱，以及去除上修整层部分的一部分以形成上修整层柱。该方法还包括在上修整层柱附近形成上凹槽填充物，在下修整层柱附近形成下凹槽填充物。该方法还包括去除鳍状沟道部分的一部分以在上修整层柱和下修整层柱之间形成鳍状沟道柱。
根据本发明的又一个实施例，提供了一种垂直传输鳍式场效应晶体管。垂直传输鳍式场效应晶体管(VT FinFET)包括在衬底上的底部源/漏区。VT FinFET进一步包括在底部源极/漏极区上的下修整层柱，在下修整层柱上的鳍状沟道柱和在鳍状沟道柱上的上修整层柱。VT FinFET还包括在上修整层柱的侧壁上的上凹槽填充物，在鳍状沟道柱和上凹槽填充物的底表面上的高k沟道衬里。
这些和其他特征和优点将从其说明性实施例的以下详细描述中变得显而易见，该详细描述将结合附图来阅读。
附图说明
以下描述将参考以下附图，提供优选实施例的细节，其中：
图1是示出根据本发明的实施例的在衬底上的多层半导体堆叠的截面侧视图；
图2是示出根据本发明的实施例的具有鳍状模板的多个多层鳍的截面侧视图；
图3是示出根据本发明的实施例的在具有隔离区域的衬底上的多个多层鳍的截面侧视图；
图4是示出根据本发明的实施例的具有在上修整(trim)层凹槽和下修整层凹槽中形成的上凹槽填充物和下凹槽填充物的多个多层鳍的截面侧视图；
图5是示出根据本发明的实施例的在底部源极/漏极区域和下凹槽填充物上形成的底部隔离层的截面侧视图；
图6是示出根据本发明的实施例的在横向修整多层鳍堆叠的鳍状沟道部分之后的鳍状沟道柱的横截面侧视图；
图7是示出根据本发明的实施例的在底部间隔物层、下凹槽填充物、鳍状沟道柱、上凹槽填充物和鳍状模板的暴露表面上形成的高k介电层的横截面侧视图；
图8是示出根据本发明实施例的高k介电层上的保护套层的截面侧视图；
图9是示出根据本发明的一个实施例的在回蚀刻保护套层之后高k介电层的暴露部分和变薄的鳍状沟道部分和下凹槽填充物的上的保护裙套横截面侧视图；
图10是示出根据本发明的一个实施例的在去除高k介电层的暴露部分之后暴露的鳍状模板和上凹槽填充物的横截面侧视图；
图11是示出了根据本发明的一个实施例的在去除保护裙套之后，鳍状沟道柱和下凹槽填充物上的暴露的高k沟道衬里的横截面侧视图；
图12是示出根据本发明实施例的在底部间隔物层、高k沟道衬里、上凹槽填充物和鳍状模板上形成覆盖层之后的热处理的截面侧视图；
图13是示出根据本发明的实施例的在底部间隔物层、高k沟道衬里、上凹槽填充物和鳍状模板上形成的功函数层，以及在功函数层上形成的寄宿衬里的截面侧视图；
图14是示出根据本发明的一个实施例的在寄宿衬里上的填充层的横截面侧视图；
图15是示出根据本发明的实施例的具有减小的高度的填充层、寄宿衬里、功函数层和鳍状模板的截面侧视图；
图16是示出根据本发明的实施例的通过去除鳍状模板而暴露的上凹槽填充物和上修整层柱的顶表面的横截面侧视图；
图17是示出根据本发明的实施例的通过去除功函数层的一部分而暴露的上凹槽填充物和上修整层柱的横截面侧视图；
图18是示出根据本发明的实施例的在填充层、上凹槽填充物和上修整层柱上的硬掩模层的截面侧视图；
图19是示出根据本发明的实施例的在回蚀刻硬掩模层的一部分以形成硬掩模套环之后的暴露的填充层、上凹槽填充物和上修整层柱的横截面侧视图；以及
图20是示出根据本发明的实施例的在硬掩模套环、上凹槽填充物和上修整层柱上形成的顶部源极/漏极区域的截面侧视图。
具体实施方式
本发明的实施例通常涉及控制形成栅极结构的高k介电层的长度和位置，因此高k介电层的上端不延伸超过形成邻接栅极电极的层。高k介电层比相邻的非高k器件特征可以具有改善的尺寸均匀性。
本发明的实施例总体上涉及补偿形成栅极结构的高k介电层的蚀刻特性的差异，以避免相对于形成邻接栅极电极的层具有蚀刻中的高k介电层。
本发明的实施例通常还涉及在预定位置终止以控制栅极结构的尺寸均匀性以确定栅极长度的凹陷的高k介电层的形成。在变薄的沟道区域上形成高k介电层的凹陷部分可以控制高k介电层的末端的高度和位置。悬垂的鳍状模板和上凹槽填充物可以屏蔽凹陷的高k介电层，并提供定义的修整表面，以通过自对准倒角去除高k介电层。
本发明的实施例通常还涉及使用保护性裙套(apron)和悬垂的鳍状模板来在蚀刻期间屏蔽形成栅结构的高k介电层的一部分。
可以应用本发明的示例性应用/用途包括但不限于：在逻辑和存储器件中使用的垂直传输鳍式场效应晶体管(VT FinFET)。
应该理解，将根据给定的说明性架构来描述本发明的各方面；然而，在本发明的方面的范围内，其他架构、结构、衬底材料以及工艺特征和步骤可以变化。
现在参考附图，在附图中，相同的数字表示相同或相似的元件，并且首先参考图1，示出了根据本发明的实施例的在衬底上的多层半导体堆叠的截面侧视图。
衬底110可以是例如单晶半导体材料晶片或绝缘体上半导体堆叠晶片。衬底110可以包括提供结构支撑的支撑层和可以形成器件的有源半导体层。绝缘层可以在有源半导体层和支撑层之间，以形成绝缘体上半导体衬底(SeOI)(例如，绝缘体上硅衬底(SOI))。在各种实施例中，衬底110可以是单晶硅晶片。
支撑层可以包括晶相、半晶相、微晶相、纳米晶相和/或非晶相。支撑层可以是半导体(例如，硅(Si)、碳化硅(SiC)、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、碲化镉(CdTe)等)、绝缘体(例如：玻璃(例如二氧化硅、硼硅酸盐玻璃)、陶瓷(例如氧化铝(Al2O3、蓝宝石)、塑料(例如聚碳酸酯、聚乙腈))、金属(例如铝、金、钛、钼铜(MoCu)复合材料等)，或其组合。
有源半导体层可以是晶体半导体，例如IV或IV-IV半导体(例如，硅(Si)、碳化硅(SiC)、硅锗(SiGe)、锗(Ge))、或III-V半导体(例如，砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb))。在各种实施例中，半导体层可以是单晶硅。
绝缘层可以是例如掩埋氧化物(BOX)层(例如SiO2)或形成掩埋绝缘材料的注入层。
在一个或多个实施例中，可以在衬底110上形成掺杂层115，其中可以对掺杂层115适当地掺杂n型掺杂剂和/或p型掺杂剂以形成鳍式场效应晶体管器件的源极/漏极。可以通过在衬底110上外延生长或通过将掺杂剂注入到衬底中来形成掺杂层115。掺杂层115可以是半导体材料，例如，硅(Si)或硅锗(SiGe)，其中，掺杂层115可以是单晶材料。
在各个实施例中，掺杂层115可以是n掺杂或p掺杂的单晶硅(Si)。掺杂层115可以是衬底110上的多层半导体叠层的第一层。掺杂层115可以以原位(在层形成期间)，非原位(在层形成之后)或两者被掺杂以达到预定的掺杂剂浓度。
在各种实施例中，掺杂层115的厚度可以在大约20nm至大约50nm的范围内，但是可以考虑其他厚度。
在一个或多个实施例中，可以在掺杂层115上形成多层鳍堆叠的下修整层120，其中下修整层120可以通过外延生长形成。下修整层120可以是单晶半导体材料。在各种实施例中，下修整层120可以是硅锗(SiGe)，其中下修整层120可以是单晶SiGe。
在各种实施例中，下修整层120的厚度可以在约4nm至约10nm的范围内，或在约5nm至约8nm的范围内。
在一个或多个实施例中，可以在下修整层120上形成多层鳍堆叠的中间沟道层130，其中可以通过在下修整层120上外延生长来形成中间沟道层130。沟道层130可以是单晶半导体材料。中间沟道层130可以是硅(Si)，其中中间沟道层130可以是单晶硅。
在各个实施例中，中间沟道层130的厚度可以在约10nm至约40nm的范围内，或在约15nm至约30nm的范围内，或在约10nm至约25nm的范围内，或在约20nm至约25nm的范围内。中间沟道层130可以是单晶半导体材料。
在一个或多个实施例中，可以在中间沟道层130上形成多层鳍堆叠的上修整层140，其中上修整层140可以通过在中间沟道层130上外延生长形成。修整层140可以是单晶半导体材料。在各种实施例中，上修整层140可以是SiGe，其中上修整层140可以是单晶SiGe。
在各种实施例中，上修整层140的厚度可以在大约4nm至大约10nm的范围内，或者在大约5nm至大约8nm的范围内。
下修整层120、中间沟道层130和上修整层140可以在掺杂层115上形成多层鳍堆叠。下修整层120、中间沟道层130、上修整层140和掺杂层115可以在衬底110上形成多层半导体叠层。在各个实施例中，下修整层120和上修整层140可以是与中间沟道层130不同的材料，其中下修整层120和上修整层140可以相对于中间沟道层130有选择地被蚀刻。
图2是示出根据本发明实施例的具有鳍状模板的多个多层鳍的截面侧视图。
在一个或多个实施例中，可以在衬底110上的掺杂层115上形成多个多层鳍111，其中可以通过多次构图制造工艺例如侧壁图像转印(SIT)工艺、自对准双图案(SADP)工艺、自对准三图案(SATP)工艺或自对准四图案(SAQP)来形成多层鳍111。可以通过使用例如浸没式光刻法、极紫外光刻法或X射线光刻法之类的直接写入工艺或双重构图工艺来形成垂直鳍。
在各个实施例中，鳍状模板150可以在每个多层鳍111上，其中在构图工艺期间形成鳍状模板150。鳍状模板150可以是硬掩模，例如，氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、硼碳化硅(SiBC)、硼化碳氮化硅(SiBCN)、碳化硼(BC)、氮化硼(BN)或其组合。
多层鳍111的形成可以从上修整层140形成上修整层部分141，从中间沟道层130形成鳍状沟道部分131，并且从下修整层120形成下修整层部分121。
多层鳍111和鳍状模板150的宽度可以在约10nm至约40nm的范围内，或者在约20nm至约30nm的范围内，但是可以设想其他鳍的宽度。多层鳍111从与下面的掺杂层115的界面测量的高度可以在约18nm至约60nm的范围内，或在约25nm至约46nm的范围内，或约30nm至约40nm的范围内。当然可以考虑其他高度。
图3是示出根据本发明的实施例的在具有隔离区域的衬底上的多个多层鳍的截面侧视图。
在一个或多个实施例中，可以掩蔽多个多层鳍111，并且可以形成穿过掺杂层115进入衬底110的隔离区160。例如，可以通过定向蚀刻(例如反应离子蚀刻(RIE))来形成隔离区160。隔离区160可以填充有绝缘介电材料，例如氧化硅(SiO)，其中隔离区160可以是浅沟槽隔离区。隔离区160的形成可以将掺杂层115分成底部源极/漏极区116，其中一个或多个多层鳍111可以在底部源极/漏极区116上，其可以形成包括一个或多个多层鳍111的器件的底部源极/漏极。
图4是示出根据本发明的一个实施例的具有在上修整层凹槽和下修整层凹槽中形成的上凹槽填充物和下凹槽填充物的多个多层鳍的截面侧视图。
在一个或多个实施例中，下修整层部分121和上修整层部分141可以相对于鳍状沟道部分131被选择性地蚀刻，以形成上修整层凹槽和下修整层凹槽。上修整层柱143可以保留在鳍状沟道部分131上，而下修整层柱123可以保留在掺杂层115和鳍状沟道部分之间。可以使用湿法各向同性蚀刻，例如使用氢氧化铵、过氧化氢和水的SC1湿法蚀刻，以选择性去除SiGe下修整层部分121和SiGe上修整层部分141的硅锗(SiGe)材料以在不修整硅(Si)鳍状沟道部分131的情况下形成上和下修整层凹槽。形成的上和下修整层凹槽可以是围绕上和下修整层柱123、143的环形凹槽。
在形成上修整层凹槽之后，上修整层柱143可以保留在鳍状沟道部分131上。鳍状模板150可以由上修整层柱143支撑。下修整层柱123可以在形成下修整层凹槽之后保留在掺杂层115上。鳍状沟道部分131可以由下修整层柱123支撑。
在一个或多个实施例中，可以在上修整层凹槽中形成上凹槽填充物145，并且可以在下修整层凹槽中形成下凹槽填充物125。上凹槽填充物145和下凹槽填充物125可以通过填充在上和下修整层凹槽中的各向同性沉积(例如，原子层沉积(ALD)、等离子体增强ALD(PEALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)或它们的组合)形成。可以使用各向同性蚀刻来去除沉积在掺杂层115、鳍状沟道部分131和鳍状模板150的暴露表面上的凹槽填充材料。
在一个或多个实施例中，上凹槽填充物145和下凹槽填充物125可以是氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、硼碳化硅(SiBC)、硼化碳氮化硅(SiBCN)、氮化硼(BN)或其组合。在各种实施例中，上凹槽填充物145和下凹槽填充物125可以是硼化碳氮化硅(SiBCN)。在各种实施例中，可以相对于上凹槽填充物145和下凹槽填充物125选择性地去除鳍状模板150，其中，例如，鳍状模板150可以是氮化硅(SiN)，上凹槽填充物145和下凹槽填充物125可以是SiBCN。
图5是示出根据本发明的实施例的在底部源极/漏极区域和下凹槽填充物上形成的底部隔离层的截面侧视图。
在一个或多个实施例中，可以在底部源极/漏极区116上形成底部间隔物层170，其中可以通过定向沉积例如气体团簇离子束(GCIB)沉积或高密度等离子体(HDP)沉积形成底部间隔物层170。可以使用各向同性蚀刻(例如，湿式化学蚀刻)从多层鳍111的暴露的侧壁去除沉积的材料。
在各个实施例中，底部间隔物层170的厚度可以在大约8nm至大约15nm的范围内，其中底部间隔物层170可以覆盖底部源极/漏极区116的表面。底部间隔物层170可以覆盖一个或多个多层鳍中的每一个上的下凹槽填充物125的至少一部分。下凹槽填充物125的顶表面与底部间隔物层170的顶表面之间的高度差可以在大约2nm至大约4nm的范围内。
在一个或多个实施例中，底部间隔物层170可以是氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、硼碳化硅(SiBC)、碳氮化硼硅(SiBCN)、碳化硼(BC)、氮化硼(BN)或它们的组合，其中底部间隔物层170可以是不同于上凹槽填充物145和下凹槽填充物125的材料。
图6是示出根据本发明的实施例的在横向修整多层鳍堆叠的鳍状沟道部分之后的鳍状沟道柱的横截面侧视图。
在一个或多个实施例中，鳍状沟道部分131可以变薄，其中鳍状沟道部分131的一部分可以被去除以形成鳍状沟道柱133。鳍状沟道柱133可以形成在上修整层柱143和下修整层柱123之间的多层鳍111的中间层。
在各种实施例中，鳍状沟道柱133的宽度可以在约4nm至约12nm的范围内，或在约5nm至约10nm的范围内，或在约6nm至约8nm的范围内。上修整层柱143和下修整层柱123的宽度可以在约4nm至约12nm的范围内，或在约5nm至约10nm的范围内，或在约6nm至约8nm的范围内，其中上修整层柱143和下修整层柱123的宽度类似于鳍状沟道柱133的宽度(即，宽度变化小于1nm)。上凹槽填充物145和下凹槽填充物125的外侧壁可从鳍状沟道柱133的侧壁延伸。上凹槽填充物145可在上修整层柱143的侧壁上，其中上凹槽填充物可形成遮蔽鳍状沟道柱133的侧壁的悬垂物。
图7是示出了根据本发明的实施例的在底部间隔物层、下凹槽填充物、鳍状沟道柱、上凹槽填充物和鳍状模板的暴露表面上形成的高k介电层横的截面侧视图。
在一个或多个实施例中，高k介电层180可以形成在每个多层鳍111的底部间隔物层170、下凹槽填充物125、鳍状沟道柱133、上凹槽填充物145和鳍状模板150的暴露表面上。高k介电层180可以通过保形沉积(即，ALD、PEALD或其组合)形成。
在各种实施例中，高k介电层180可以是金属氧化物，例如，氧化铪(HfO)、氧化铪硅(HfSiO)、氧化氮化铪硅(HfSiON)、氧化镧(LaO)、镧铝氧化物(LaAlO)、氧化锆(ZrO)、锆氧化硅(ZrSiO)、氧氮化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)和氧化铝(AlO)。高k材料可以进一步包括掺杂剂，例如镧(La)和铝(Al)。在各种实施例中，高k介电层180可以是化学计量的氧化铪(例如，HfO2)。
在各种实施例中，高k介电层180的厚度可以在大约1nm至大约4nm的范围内，或在大约1.5nm至大约2.5nm的范围内。
图8是示出根据本发明实施例的高k介电层上的保护套层的截面侧视图。
在一个或多个实施例中，保护套层190可以形成在高k介电层180上，其中保护套层190可以通过各向同性沉积(例如，ALD、PEALD、CVD、PECVD)形成。在各种实施例中，保护套层190可以是多晶硅(poly-Si)、非晶碳(a-C)或旋涂玻璃。
图9是示出根据本发明实施例的在回蚀刻保护套层之后高k介电层的暴露部分和变薄的鳍状沟道部分和下凹槽填充物上的保护裙套的横截面侧视图。
在一个或多个实施例中，可以去除保护性护套层190的一部分，以暴露底部间隔物层170、鳍状模板150和上凹槽填充物145上的高k介电层180的一部分。可以使用定向蚀刻(例如，RIE)去除保护套层190的一部分，以从高k介电层180上的保护套层190的垂直部分上形成保护裙套195，该保护层覆盖鳍状沟道柱133、底部间隔物层170和下凹槽填充物125，同时去除保护套层190的水平部分。
图10是示出根据本发明的一个实施例的在去除高k介电层的暴露部分之后暴露的鳍状模板和上凹槽填充物的横截面侧视图。
在一个或多个实施例中，可以去除高k介电层180的暴露部分，以暴露底部间隔物层170、鳍状模板150和上凹槽填充物145的部分。在鳍状沟道柱133的侧壁上以及上凹槽填充物145和下凹槽填充物125的一部分可以保留高k沟道衬里181。高k沟道衬里181的一部分可以保留在上凹槽填充物145的悬垂的底表面上以形成高k介电层的悬垂部分。可以使用受控的各向同性蚀刻(例如，湿法化学蚀刻、等离子蚀刻)去除高k介电层180的暴露部分，其中可以将高k介电层180修整为与上凹槽填充物145的侧壁表面齐平，或从侧壁表面向内约1nm至2nm的距离。
图11是示出了根据本发明的一个实施例的在去除保护裙套之后，鳍状沟道柱和下凹槽填充物上的暴露的高k沟道衬里的横截面侧视图。
在一个或多个实施例中，可以使用选择性各向同性蚀刻(例如，湿蚀刻)去除保护裙套195以暴露高k沟道衬里181。
图12是示出根据本发明实施例的在底部间隔物层、高k沟道衬里、上凹槽填充物和鳍状模板上形成覆盖层之后的热处理的截面侧视图。
在一个或多个实施例中，覆盖层200可以形成在底部间隔物层170、高k沟道衬里181、上凹槽填充物145和鳍状模板150上。覆盖层200可以是非晶硅(a-Si)。可以在形成覆盖层200之前在底部间隔物层170、高k沟道衬里181、上凹槽填充物145和鳍状模板150上形成退火衬里201。退火衬里201可以是氮化钛(TiN)。
图13是示出根据本发明的实施例的在底部间隔物层、高k沟道衬里、上凹槽填充物和鳍状模板上形成的功函数层，以及在功函数层上形成的寄宿衬里的截面侧视图。
在一个或多个实施例中，可以在热处理其他器件特征之后去除覆盖层200和退火衬里201。
在一个或多个实施例中，可以在底部间隔物层、高k沟道衬里、上凹槽填充物和鳍状模板上形成功函数层210，其中功函数层210可以通过保形沉积(即ALD，PEALD)形成。
在各个实施例中，功函数层210可以是氮化物，包括但不限于氮化钛(TiN)、氮化铪(HfN)、氮化铪硅(HfSiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)；碳化物，包括但不限于碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳化铪(HfC)及其组合。功函数层210可以形成用于VT FinFET的栅极电极。金属栅极材料可以不作为栅极电极的一部分形成在功函数层210上。
在一个或多个实施例中，可以在功函数层210上形成寄宿衬里220，其中可以通过各向同性沉积(例如，ALD、PEALD、CVD、PECVD或其组合)来形成寄宿衬里220。
在一个或多个实施例中，寄宿衬里220可以是氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、硼碳化硅(SiBC)、硼碳氮化硅(SiBCN)、氮化硼(BN)或其组合。在各种实施例中，寄宿衬里220可以是硼化碳氮化硅(SiBCN)。寄宿衬里220可以是不同于鳍状模板150和功函数层210的介电材料，以允许选择性地去除。
图14是示出根据本发明的一个实施例的在寄宿衬里上的填充层的横截面侧视图。
在一个或多个实施例中，可以在寄宿衬里220上形成填充层230。填充层230可以是选自由包含氧化硅(SiO)、低K绝缘电介质、氮氧化硅(SiON)、碳掺杂的氧化硅(SiO：C)、氟掺杂的氧化硅(SiO：F)、氮化硼碳(BCN)、氢倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、有机硅玻璃(SiCOH)、多孔SiCOH及其组合的一组中的介电材料。
图15是示出根据本发明的实施例的具有减小的高度的填充层、寄宿衬里、功函数层和鳍状模板的截面侧视图。
在一个或多个实施例中，可以使用化学机械抛光(CMP)去除填充层230，寄宿衬里220和功函数层210的上部以暴露鳍状模板150的顶表面。
图16是示出根据本发明的实施例的通过去除鳍状模板而暴露的上凹槽填充物和上修整层柱的顶表面的横截面侧视图。
在一个或多个实施例中，可以通过选择性蚀刻(例如，湿式化学蚀刻、等离子蚀刻)来去除鳍状模板150，以暴露上凹槽填充物145和上修整层柱143的顶表面。
图17是示出根据本发明的实施例的通过去除功函数层的一部分而暴露的上凹槽填充物和上修整层柱的横截面侧视图。
在一个或多个实施例中，可以通过使用选择性蚀刻去除功函数层210的一部分来暴露上凹槽填充物145的侧壁的至少一部分。功函数层的顶表面可以保留在上凹槽填充物145的悬垂的表面上的高k沟道衬里181的一部分上方。去除功函数层的该部分可以形成槽。
图18是示出根据本发明的实施例的在填充层、上凹槽填充物和上修整层柱上的硬掩模层的截面侧视图。
在一个或多个实施例中，可以在填充层230、上凹槽填充物145和上修整层柱143上形成硬掩模层240。硬掩模层240可以是氮化硅(SiN)。硬掩模层240可以填充在与上凹槽填充物145和通过去除功函数层210的一部分而形成的寄宿衬里220相邻的槽中。
图19是示出根据本发明的实施例的在回蚀刻硬掩模层的一部分以形成硬掩模套环之后的暴露的填充层、上凹槽填充物和上修整层柱的横截面侧视图。
在一个或多个实施例中，可以从水平表面去除硬掩模层240的一部分，其中可以使用定向蚀刻(例如，RIE)去除硬掩模层240以暴露出填充层230、上凹槽填充物145和上修整层柱143。硬掩模层240的一部分可以保留在与上凹槽填充物145和寄宿衬里220相邻的槽中，以在上凹槽填充物145和寄宿衬里220之间形成硬掩模套环245。
图20是示出根据本发明的实施例的在硬掩模套环、上凹槽填充物和上修整层柱上形成的顶部源极/漏极区域的截面侧视图。
在一个或多个实施例中，顶部源极/漏极区250可以形成在硬掩模套环245、上凹槽填充物145和上修整层柱143的顶表面上，其中顶部源极/漏极区250可以通过外延生长过程形成。
在各个实施例中，顶部源极/漏极区250可以适当地掺杂有n型掺杂剂和/或p型掺杂剂，以形成用于VT鳍式场效应晶体管器件的源极/漏极。顶部源极/漏极区250可以是半导体材料，例如硅(Si)或硅锗(SiGe)，其中顶部源极/漏极区250可以是单晶材料。
VT FinFet可以被配置为在顶部源极/漏极区250和底部源极/漏极区116之间通过上修整层柱143、鳍状沟道柱133和下修整层柱123传导电流，其中包括高k沟道衬里181和功函数层210的栅极结构可以控制电流。在悬垂物上的修整的高k沟道衬里181可以避免具有延伸超过栅极电极的栅极介电层。
还将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，其可以直接在另一元件之上或也可以存在中间元件。相反，当一个元件被称为“直接在另一元件上”或“直接在另一元件之上”时，则不存在中间元件。还应该理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”至另一元件时，则不存在中间元件。
本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以以图形计算机编程语言来创建，并且被存储在计算机存储介质(诸如磁盘、磁带、物理硬盘驱动器或虚拟硬盘驱动器例如在存储访问网络中)。如果设计人员不制造芯片或用于制造芯片的光刻掩模，则设计人员可以通过物理方式(例如，通过提供存储该设计的存储介质的副本)或以电子方式(例如，通过互联网)将结果设计直接或间接地传输给此类实体。然后将存储的设计转换为用于制造光刻掩模的适当格式(例如，GDSII)，该光刻掩模通常包括要在晶片上形成的所述芯片设计的多个副本。光刻掩模用于限定要蚀刻或以其他方式处理的晶片(和/或晶片上的层)的区域。
如本文所述的方法可用于集成电路芯片的制造中。制造商可以以原始晶片形式(即，具有多个未封装芯片的单个晶片)、裸露裸片或封装形式来分发所得的集成电路芯片。在后一种情况下，芯片安装在单芯片封装中(例如引线固定在母板或其他更高级别的载体上的塑料载体)或多芯片封装中(例如具有表面互连或掩埋互连的陶瓷载体)。在任何情况下，该芯片然后都与其他芯片、分立电路元件和/或其他信号处理器件集成在一起，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是任何包含集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
还应该理解，将根据所列元素例如SiGe描述材料化合物。这些化合物包括化合物中不同比例的元素，例如，SiGe包括其中x小于或等于1的SixGe1-x等。此外，根据本发明，化合物中还可以包含其他元素，并且仍然起作用。具有附加元素的化合物在本文中将被称为合金。
在说明书中对“一实施例”或“一个实施例”及其其他变型的引用意味着结合该实施例描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在一实施例中”以及任何其他变型的出现不一定都指的是同一实施例。
应当理解，以下任何使用“/”、“和/或”以及“…中至少一个”，例如在“A/B”、“A和/或B”和“A和B中的至少一个”的情况下，旨在包括仅选择第一个列出的选项(A)或仅选择第二个列出的选项(B)或两个选项的选择(A和B)。作为进一步的例子，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这种措词旨在仅包括尽选择第一列出的选项(A)，或仅选择第二个列出的选项(B)，或仅选择第三个列出的选项(C)，或仅选择第一个和第二个列出的选项(A和B)，或选择仅列出第一个和第三个选项(A和C)，或者仅选择列出的第二个和第三个选项(B和C)，或者选择所有三个选项(A和B和C)。如本领域和相关领域的普通技术人员显而易见的那样，可以扩展列出的许多项目。
在此使用的术语仅出于描述特定实施例的目的，并且不旨在限制示例实施例。如本文所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文另外明确指出。将进一步理解的是，当在本文中使用时，术语“包括(单数第三人称)”，“包括(进行时)”，“包含(单数第三人称)”和/或“包含(进行时)”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组。
在本文中可以使用空间相对术语，例如“在...下方”，“在下方”、“在...下方”、“在...上方”，“在上方”等，以便于描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了在附图中所描绘的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。例如，如果图中的器件将其翻转，则被描述为在其他元件或特征“的下面”或“之下”的元件将被定向为在其他元件或特征“之上”。因此，术语“在…下方”可以包括在…上方和在…下方两个方位。可以以其他方式定向器件(旋转90度或其他方向)，并且可以相应地解释本文中使用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
将理解，尽管术语第一、第二等在本文中可用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元素和另一个元素。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的范围。
已经描述了器件和方法的优选实施例(其意图是说明性的而非限制性的)，应注意，本领域技术人员可以根据以上教导进行修改和变型。因此，应当理解，可以在所公开的特定实施例中进行改变，这些改变在由所附权利要求概述的本发明的范围内。至此已经描述了本发明的各方面，并具有专利法所要求的细节和特殊性，在所附权利要求中阐明了由专利证书所要求保护的内容。

Claims (14)

1.一种形成垂直传输鳍式场效应晶体管的方法，包括：
在衬底上形成掺杂层；
在所述掺杂层上形成多层鳍，其中，所述多层鳍包括下修整层部分、上修整层部分以及在所述下修整层部分和所述上修整层部分之间的鳍状沟道部分；
去除所述下修整层部分的一部分以形成下修整层柱；
去除所述上修整层部分的一部分以形成上修整层柱；
在所述上修整层柱附近形成上凹槽填充物，在所述下修整层柱附近形成下凹槽填充物；以及
去除所述鳍状沟道部分的一部分以在所述上修整层柱和所述下修整层柱之间形成鳍状沟道柱。
2.如权利要求1所述的方法，还包括：在所述上凹槽填充物和所述鳍状沟道柱上形成高k介电层。
3.如权利要求2所述的方法，其中，所述高k介电层选自包括由氧化铪(HfO)、氧化铪硅(HfSiO)、氧化氮化铪硅(HfSiON)、氧化镧(LaO)、镧铝氧化物(LaAlO)、氧化锆(ZrO)、锆氧化硅(ZrSiO)、氧氮化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)和氧化铝(AlO)组成的组。
4.如权利要求2所述的方法，还包括：在所述高k介电层上形成保护套层，以及从所述上凹槽填充物的侧壁上的所述高k介电层上去除所述保护套层的一部分以形成防护裙套。
5.如权利要求4所述的方法，还包括：去除所述上凹槽填充物的所述侧壁上的所述高k介电层的一部分，以在所述鳍状沟道柱上形成高k沟道衬里。
6.如权利要求5所述的方法，其中，所述高k介电层的悬垂部分保留在所述上凹槽填充物的底表面上。
7.如权利要求6所述的方法，还包括：去除所述保护裙套。
8.如权利要求7所述的方法，还包括：在所述高k沟道衬层和所述上凹槽填充物的侧壁上形成功函数层。
9.如权利要求8所述的方法，还包括在所述功函数层上形成寄宿衬里。
10.一种垂直传输鳍式场效应晶体管(VT FinFET)，包括：
在衬底上的底部源/漏区；
在所述底部源极/漏极区域上的下修整层柱；
在所述下修整层柱上的鳍状沟道柱；
在所述鳍状沟道柱上的上修整层柱；
在所述上修整层柱的侧壁上的上凹槽填充物；以及
在所述鳍状沟道柱和上凹槽填充物的底部表面上的高k沟道衬里。
11.如权利要求10所述的VT FinFET，其进一步包含围绕所述上凹槽填充物和所述上修整层柱的硬掩模套环。
12.如权利要求10所述的VT FinFET，还包括：在所述高k沟道衬里上的功函数层。
13.如权利要求12所述的VT FinFET，其中，所述高k介电层选自包括由氧化铪(HfO)、氧化铪硅(HfSiO)、氧化氮化铪硅(HfSiON)、氧化镧(LaO)、镧铝氧化物(LaAlO)、氧化锆(ZrO)、锆氧化硅(ZrSiO)、氧氮化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)和氧化铝(AlO)组成的组。
14.如权利要求12所述的VT FinFET，其中所述下修整层柱和所述上修整层柱是硅锗，并且所述鳍状沟道柱是硅。
CN201880069329.XA 2017-10-30 2018-10-23 高k介电特征均匀性的方法 Active CN111316422B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/797,721 2017-10-30
US15/797,721 US10170588B1 (en) 2017-10-30 2017-10-30 Method of forming vertical transport fin field effect transistor with high-K dielectric feature uniformity
PCT/IB2018/058250 WO2019087005A1 (en) 2017-10-30 2018-10-23 Approach to high-k dielectric feature uniformity

Publications (2)

Publication Number Publication Date
CN111316422A true CN111316422A (zh) 2020-06-19
CN111316422B CN111316422B (zh) 2023-06-20

Family

ID=64739722

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880069329.XA Active CN111316422B (zh) 2017-10-30 2018-10-23 高k介电特征均匀性的方法

Country Status (6)

Country Link
US (3) US10170588B1 (zh)
JP (1) JP6952403B2 (zh)
CN (1) CN111316422B (zh)
DE (1) DE112018004228B4 (zh)
GB (1) GB2581104B (zh)
WO (1) WO2019087005A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113990758A (zh) * 2021-11-26 2022-01-28 上海集成电路装备材料产业创新中心有限公司 鳍形态改善方法
CN114078701A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896845B2 (en) 2019-06-13 2021-01-19 International Business Machines Corporation Airgap vertical transistor without structural collapse
US11056588B2 (en) 2019-10-02 2021-07-06 International Business Machines Corporation Vertical transport field effect transistor with bottom source/drain
US11411118B2 (en) * 2020-09-10 2022-08-09 Micron Technology, Inc. Integrated assemblies

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042790A (ja) * 2005-08-02 2007-02-15 Internatl Business Mach Corp <Ibm> ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
US20130119482A1 (en) * 2011-11-10 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
CN104835846A (zh) * 2014-02-07 2015-08-12 格罗方德半导体公司 具有用于多值逻辑应用的多层鳍部的鳍式场效晶体管及其形成方法
US20150303305A1 (en) * 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device with High-K Metal Gate Stack
US20170084741A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices
US9735246B1 (en) * 2016-05-11 2017-08-15 International Business Machines Corporation Air-gap top spacer and self-aligned metal gate for vertical fets
US9780208B1 (en) * 2016-07-18 2017-10-03 Globalfoundries Inc. Method and structure of forming self-aligned RMG gate for VFET

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320052A (ja) * 2000-05-02 2001-11-16 Fujitsu Ltd 半導体装置及び半導体集積回路
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
KR100401130B1 (ko) 2001-03-28 2003-10-10 한국전자통신연구원 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법
KR100406500B1 (ko) * 2001-12-24 2003-11-19 동부전자 주식회사 반도체소자의 제조방법
ATE546837T1 (de) 2004-01-22 2012-03-15 Ibm Vertikal fin-fet-mos-vorrichtungen
US20060261406A1 (en) 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
JP5466816B2 (ja) * 2007-08-09 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 縦型ｍｏｓトランジスタの製造方法
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8164146B2 (en) * 2009-09-23 2012-04-24 Macronix International Co., Ltd. Substrate symmetrical silicide source/drain surrounding gate transistor
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
US9287362B1 (en) 2014-11-21 2016-03-15 International Business Machines Corporation Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts
US9613958B2 (en) 2015-06-10 2017-04-04 International Business Machines Corporation Spacer chamfering gate stack scheme
US10879241B2 (en) * 2015-09-25 2020-12-29 Intel Corporation Techniques for controlling transistor sub-fin leakage
US9530700B1 (en) 2016-01-28 2016-12-27 International Business Machines Corporation Method of fabricating vertical field effect transistors with protective fin liner during bottom spacer recess etch
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9773913B1 (en) * 2016-05-06 2017-09-26 International Business Machines Corporation Vertical field effect transistor with wrap around metallic bottom contact to improve contact resistance
US9614087B1 (en) 2016-05-17 2017-04-04 International Business Machines Corporation Strained vertical field-effect transistor (FET) and method of forming the same
US9627511B1 (en) 2016-06-21 2017-04-18 International Business Machines Corporation Vertical transistor having uniform bottom spacers
US9704990B1 (en) 2016-09-19 2017-07-11 International Business Machines Corporation Vertical FET with strained channel
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9935102B1 (en) * 2016-10-05 2018-04-03 International Business Machines Corporation Method and structure for improving vertical transistor
US9647120B1 (en) * 2016-10-19 2017-05-09 International Business Machines Corporation Vertical FET symmetric and asymmetric source/drain formation
US10236363B2 (en) * 2017-03-14 2019-03-19 Globalfoundries Inc. Vertical field-effect transistors with controlled dimensions
US10396178B2 (en) * 2017-06-02 2019-08-27 International Business Machines Corporation Method of forming improved vertical FET process with controlled gate length and self-aligned junctions

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042790A (ja) * 2005-08-02 2007-02-15 Internatl Business Mach Corp <Ibm> ＦｉｎＦＥＴのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための３つのマスクによる方法
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
US20130119482A1 (en) * 2011-11-10 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
CN104835846A (zh) * 2014-02-07 2015-08-12 格罗方德半导体公司 具有用于多值逻辑应用的多层鳍部的鳍式场效晶体管及其形成方法
US20150303305A1 (en) * 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device with High-K Metal Gate Stack
US20170084741A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in nmos fet devices
US9735246B1 (en) * 2016-05-11 2017-08-15 International Business Machines Corporation Air-gap top spacer and self-aligned metal gate for vertical fets
US9780208B1 (en) * 2016-07-18 2017-10-03 Globalfoundries Inc. Method and structure of forming self-aligned RMG gate for VFET

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114078701A (zh) * 2020-08-14 2022-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114078701B (zh) * 2020-08-14 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113990758A (zh) * 2021-11-26 2022-01-28 上海集成电路装备材料产业创新中心有限公司 鳍形态改善方法
CN113990758B (zh) * 2021-11-26 2024-04-16 上海集成电路装备材料产业创新中心有限公司 鳍形态改善方法

Also Published As

Publication number Publication date
US10916640B2 (en) 2021-02-09
WO2019087005A1 (en) 2019-05-09
US20200161452A1 (en) 2020-05-21
DE112018004228T5 (de) 2020-05-14
GB2581104B (en) 2020-11-18
US20190131435A1 (en) 2019-05-02
GB2581104A (en) 2020-08-05
US10600887B2 (en) 2020-03-24
JP2021501463A (ja) 2021-01-14
US10170588B1 (en) 2019-01-01
JP6952403B2 (ja) 2021-10-20
CN111316422B (zh) 2023-06-20
DE112018004228B4 (de) 2021-01-21
GB202007030D0 (en) 2020-06-24

Similar Documents

Publication Publication Date Title
US10541331B2 (en) Fabrication of a vertical fin field effect transistor with an asymmetric gate structure
US10411127B2 (en) Forming a combination of long channel devices and vertical transport fin field effect transistors on the same substrate
US10170465B2 (en) Co-fabrication of vertical diodes and fin field effect transistors on the same substrate
CN111316422B (zh) 高k介电特征均匀性的方法
US20180226489A1 (en) Approach to bottom dielectric isolation for vertical transport fin field effect transistors
US10658246B2 (en) Self-aligned vertical fin field effect transistor with replacement gate structure
US11424343B2 (en) Vertical fin field effect transistor devices with self-aligned source and drain junctions
CN110326112B (zh) 用改进的垂直鳍片几何形状制作垂直场效应晶体管器件
US11049858B2 (en) Vertical fin field effect transistor devices with a replacement metal gate
CN111433905B (zh) 在同一个衬底上制造逻辑器件和功率器件
US10903358B2 (en) Vertical fin field effect transistor with reduced gate length variations
US10361200B1 (en) Vertical fin field effect transistor with integral U-shaped electrical gate connection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant