KR101963066B1 - Ltps tft 픽셀 유닛 및 그 제조 방법 - Google Patents

Ltps tft 픽셀 유닛 및 그 제조 방법 Download PDF

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Abstract

본 발명은 LTPS TFT 픽셀 유닛 및 그 제조 방법이다. 상기 방법은, 기판(11)을 제공하고, 기판(11)에 버퍼층(12)을 형성하는 단계; 버퍼층(12)에 반도체 패턴층(13) 및 제1 절연층(142)를 형성하고, 반도체 패턴층(13)과 제1 절연층(142)은 동일한 층에 설치되며 반도체 패턴층(13)의 높이와 제1 절연층(142)의 높이가 동일한 단계를 포함한다. 상기 방식을 통해, LTPS TFT 픽셀 유닛의 부작용을 감소시킬 수 있고, 그 전성을 향상시킬 수 있다.

Description

LTPS TFT 픽셀 유닛 및 그 제조 방법
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히는 LTPS TFT 픽셀 유닛 및 그 제조 방법에 관한 것이다.
선행기술의 LTPS TFT(Low Temperature Poly-silicon Thin Film Transistor, 저온 다결정질 실리콘 박막 트랜지스터) 픽셀 유닛의 형성 과정은, 먼저 버퍼층을 침적시키고, 다음 버퍼층에 반도체 패턴층을 형성하며, 반도체 패턴층에 절연층, 게이트 등 LTPS TFT 픽셀 유닛의 기타 소자를 더 형성한다.
선행기술의 LTPS TFT 픽셀 유닛은 반도체 패턴층에 버퍼층을 형성하기에, 즉 다시 말해 반도체 패턴층은 버퍼층에서 상측으로 돌기되어, 후속적으로 형성된 절연층이 반도체 패턴층의 양단에서 계단 돌기 구조를 형성하도록 하여, 절연층의 게이트와 반도체 패턴층의 거리가 균일하지 않아 부작용이 초래된다. 다른 한 편으로는, 버퍼층의 계단 구조는 신호가 전송 과정에서 안정하지 않도록 하여, LTPS TFT 픽셀 유닛의 전기성에 영향을 미친다.
본 발명이 주요하게 해결하고자 하는 기술적 과제는 LTPS TFT 픽셀 유닛 및 그 제조 방법을 제공하는 것으로서, 부작용을 감소하고, LTPS TFT 픽셀 유닛의 전기성을 향상한다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 기술적 해결수단은, LTPS TFT 픽셀 유닛의 제조 방법을 제공하는 것인 바, 상기 방법은, 기판을 제공하고, 기판에 버퍼층을 형성하는 단계; 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 반도체 패턴층과 제1 절연층은 동일한 층에 설치되며 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 단계를 포함하되; 여기서, 기판에 버퍼층을 형성하는 단계는, 기판에 질화 실리콘층 및 산화 실리콘층을 순차적으로 형성하는 단계를 포함하고; 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 반도체 패턴층과 제1 절연층은 동일한 층에 설치되며 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 단계는, 버퍼층에 비결정질 실리콘층을 형성하고, 비결정질 실리콘층에 대해 결정화 작업을 진행하여, 다결정질 실리콘층을 형성하는 단계; 제1 광식각 공정을 통해 다결정질 실리콘층을 패턴화하여, 반도체 패턴층을 형성하는 단계; 반도체 패턴층 및 반도체 패턴층이 형성되지 않은 버퍼층에 반도체 패턴층과 높이가 동일한 질화 실리콘층을 형성하는 단계; 질화 실리콘층의 반도체 패턴층에 대응되지 않는 위치에 네가티브 포토레지스트를 코팅하는 단계; 제2 광식각 공정을 통해 질화 실리콘층을 패턴화 처리하는 단계; 반도체 패턴층 상방의 질화 실리콘층을 더 에칭하여, 반도체 패턴층의 질화 실리콘층을 에칭 제거함으로써, 반도체 패턴층의 양단에 반도체 패턴층과 높이가 동일한 제1 절연층을 형성하는 단계를 포함한다.
여기서, 방법은 반도체 패턴층에서 제3 광식각 공정 및 제1 도핑 공정을 통해 반도체 패턴층에 노멀 영역 및 노멀 영역 양측에 위치하는 헤비 도핑 영역을 형성하는 단계; 반도체 패턴층에서 제4 광식각 공정 및 제2 도핑 공정을 통해 반도체 패턴층에 노멀 영역과 헤비 도핑 영역 사이에 위치하는 라이트 도핑 영역을 형성하는 단계를 더 포함한다.
여기서, 방법은 반도체 패턴층 및 제1 절연층에 제2 절연층을 형성하는 단계; 제2 절연층에 게이트층을 형성하고, 제5 광식각 공정을 통해 게이트층을 패턴화 처리하여, 게이트를 형성하는 단계; 게이트에 제3 절연층을 형성하는 단계; 제3 절연층에 LTPS TFT 유닛의 소스 전극 및 드레인 전극을 형성하고, 여기서 소스 전극 및 드레인 전극은 각각 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 반도체 패턴층과 전기적으로 연결되는 단계; 소스 전극 및 드레인 전극에 제4 절연층을 형성하고, 제4 절연층에 픽셀 전극을 형성하며, 픽셀 전극은 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 단계를 더 포함한다.
여기서, 방법은 제4 절연층과 소스 전극 및 드레인 전극 사이에 제5 절연층을 더 형성하는 단계; 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 제5 절연층과 제4 절연층 사이에 공통 전극을 더 형성하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 다른 일 기술적 해결수단은, LTPS TFT 픽셀 유닛의 제조 방법을 제공하는 것인 바, 상기 방법은, 기판을 제공하고, 기판에 버퍼층을 형성하는 단계; 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 반도체 패턴층과 제1 절연층은 동일한 층에 설치되며 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 단계를 포함한다.
여기서, 기판에 버퍼층을 형성하는 단계는, 기판에 질화 실리콘층 및 산화 실리콘층을 순차적으로 형성하는 단계를 포함한다.
여기서, 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 반도체 패턴층과 제1 절연층은 동일한 층에 설치되며 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 단계는, 버퍼층에 비결정질 실리콘층을 형성하고, 비결정질 실리콘층에 대해 결정화 작업을 진행하여, 다결정질 실리콘층을 형성하는 단계; 제1 광식각 공정을 통해 다결정질 실리콘층을 패턴화하여, 반도체 패턴층을 형성하는 단계; 반도체 패턴층 및 반도체 패턴층이 형성되지 않은 버퍼층에 반도체 패턴층과 높이가 동일한 질화 실리콘층을 형성하는 단계; 질화 실리콘층의 반도체 패턴층에 대응되지 않는 위치에 네가티브 포토레지스트를 코팅하는 단계; 제2 광식각 공정을 통해 질화 실리콘층을 패턴화 처리하는 단계; 반도체 패턴층 상방의 질화 실리콘층을 더욱 에칭하여, 반도체 패턴층의 질화 실리콘층을 에칭 제거함으로써, 반도체 패턴층의 양단에 반도체 패턴층과 높이가 동일한 제1 절연층을 형성하는 단계를 포함한다.
여기서, 방법은, 반도체 패턴층에서 제3 광식각 공정 및 제1 도핑 공정을 통해 반도체 패턴층에 노멀 영역 및 노멀 영역 양측에 위치하는 헤비 도핑 영역을 형성하는 단계; 반도체 패턴층에서 제4 광식각 공정 및 제2 도핑 공정을 통해 반도체 패턴층에 노멀 영역과 헤비 도핑 영역 사이에 위치하는 라이트 도핑 영역을 더 형성하는 단계를 포함한다.
여기서, 방법은, 반도체 패턴층 및 제1 절연층에 제2 절연층을 형성하는 단계; 제2 절연층에 게이트층을 형성하고, 제5 광식각 공정을 통해 게이트층을 패턴화 처리하여, 게이트를 형성하는 단계; 게이트에 제3 절연층을 형성하는 단계; 제3 절연층에 LTPS TFT 유닛의 소스 전극 및 드레인 전극을 형성하고, 여기서 소스 전극 및 드레인 전극은 각각 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 반도체 패턴층과 전기적으로 연결되는 단계; 소스 전극 및 드레인 전극에 제4 절연층을 형성하고, 제4 절연층에 픽셀 전극을 형성하며, 픽셀 전극은 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 단계를 더 포함한다.
여기서, 방법은, 제4 절연층과 소스 전극 및 드레인 전극 사이에 제5 절연층을 더 형성하는 단계; 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 제5 절연층과 제4 절연층 사이에 공통 전극을 더 형성하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위해, 본 발명에서 사용하는 또 다른 일 기술적 해결수단은, LTPS TFT 픽셀 유닛을 제공하는 것인 바, 상기 LTPS TFT 유닛은, 기판; 기판에 설치되는 버퍼층; 동일한 층에 위치하고 버퍼층에 설치되며, 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 반도체 패턴층 및 제1 절연층을 포함한다.
여기서, 버퍼층은 기판에 순차적으로 설치되는 질화 실리콘층 및 산화 실리콘층을 포함한다.
여기서, LTPS TFT 픽셀 유닛은, 반도체 패턴층 및 제1 절연층에 설치되는 제2 절연층; 제2 절연층에 설치되는 게이트; 게이트에 설치되는 제3 절연층; 제3 절연층에 설치되고, 각각 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 반도체 패턴층과 전기적으로 연결되는 소스 전극 및 드레인 전극; 소스 전극 및 드레인 전극에 설치되는 제4 절연층; 제4 절연층에 설치되고, 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 픽셀 전극; 을 더 포함한다.
여기서, LTPS TFT 픽셀 유닛은, 제4 절연층과 소스 전극 및 드레인 전극 사이에 설치되는 제5 절연층; 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 제5 절연층과 제4 절연층 사이에 설치되는 공통 전극; 을 더 포함한다.
본 발명의 유익한 효과는 하기와 같다. 선행기술의 정황과 구별되게, 본 발명은 버퍼층에 설치되고 동일한 층에 위치하며 높이가 동일한 반도체 패턴층 및 제1 절연층을 형성하여, 후속적으로 제1 절연층 및 반도체 패턴층에 형성되는 제2 절연층이 평탄한 상태에 진입하도록 하여, 돌기 등 구조가 없으며, 나아가 게이트층이 평탄한 제2 절연층에 위치할 수 있도록 하여, 반도체 패턴층과의 간격이 일치한 것을 보장하기에, 제2 절연층의 돌기 등 구조로 인한 게이트층과 반도체 패턴층의 간격이 불균일하여 초래되는 부작용을 방지하였고, 아울러 LTPS TFT 픽셀 유닛의 전기성도 향상시켰다.
도 1은 본 발명의 실시예에서 제공하는 TFT 픽셀 유닛의 제조 방법의 흐름도이다.
도 2는 도 1에 도시된 방법에 대응되는 공정 구성도이다.
도 3은 본 발명의 실시예에서 제공하는 TFT 픽셀 유닛의 구조도이다.
도 1 및 도 2를 참조하면, 도 1은 본 발명의 실시예에서 제공하는 LTPS TFT 픽셀 유닛의 제조 방법의 흐름도이고, 도 2는 도 1에 도시된 방법에 대응되는 공정 구성도이다. 도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에서 제공하는 방법은 하기의 단계를 포함한다.
단계 S1: 기판(11)을 제공하고, 기판(11)에 버퍼층(12)을 형성한다.
구체적으로는 기판(11)에 질화 실리콘층(121) 및 산화 실리콘층(122)을 순차적으로 형성하여, 버퍼층(12)으로 한다.
단계 S2: 버퍼층(12)에 반도체 패턴층(13) 및 제1 절연층(14)을 형성하고, 반도체 패턴층(13)과 제1 절연층(142)은 동일한 층에 설치되며 반도체 패턴층(13)의 높이와 제1 절연층(142)의 높이는 동일하다.
본 단계는 구체적으로, 우선 버퍼층(12)에 비결정질 실리콘층(133)을 형성하고, 구체적으로, 본 실시예는 산화 실리콘층(122)에 비결정질 실리콘층(133)을 형성한다. 다음 비결정질 실리콘층(133)에 대해 결정화 작업을 진행하고, 다결정질 실리콘층(134)을 형성하며, 구체적으로 엑시머 레이저 어닐링(ELA)을 통해 결정질을 완성할 수 있고, 제1 광식각 공정을 통해 다결정질 실리콘층(134)을 더욱 패턴화하며, 반도체 패턴층(13)을 형성한다. 또한 반도체 패턴층(13)에서 반도체 패턴층(13)이 형성되지 않은 버퍼층(12)은, 구체적으로 산화 실리콘층(122)에 반도체 패턴층(13)과 높이가 동일한 질화 실리콘층(14)을 형성한다. 질화 실리콘층(14)의 반도체 패턴층(13)에 대응되지 않는 위치에 네가티브 포토레지스트(141)를 코팅하고, 제2 광식각 공정을 통해 질화 실리콘층(14)을 패턴화 처리한다. 또한 반도체 패턴층(13) 상방의 질화 실리콘층(14)을 에칭하여, 반도체 패턴층(13)의 질화 실리콘층(14)을 에칭 제거함으로써, 반도체 패턴층(13)의 양단이 반도체 패턴층(13)과 높이가 동일한 제1 절연층(142)을 형성하도록 한다.
여기서, 제1 광식각 공정을 통해 다결정질 실리콘층(134)을 패턴화하고, 구체적으로는 우선 다결정질 실리콘층(134)에 포토레지스트층을 코팅하고, 다음 노출 및 현상 등 제조공정을 진행하여, 여분의 다결정질 실리콘층(134)을 제거한다. 후문에서 언급되는 광식각 공정은 특별한 설명이 없는 한, 그 원리는 제1 광식각 공정과 동일함을 반드시 이해해야 한다.
제1 절연층(142)을 형성한 후, 또한 반도체 패턴층(13)에서 제3 광식각 공정 및 제1 도핑 공정을 통해 반도체 패턴층(13)에 노멀 영역(130) 및 노멀 영역(130) 양측에 위치한 헤비 도핑 영역(131)을 형성하고, 다음 반도체 패턴층(13)에서 제4 광식각 공정 및 제2 도핑 공정을 통해 반도체 패턴층(13)에 노멀 영역(130)과 헤비 도핑 영역(131) 사이에 위치하는 라이트 도핑 영역(132)을 더 형성한다.
여기서, 헤비 도핑 영역(131) 및 라이트 도핑 영역(132)은 모두 이온 주입의 방식으로 N형 도핑을 진행하며, 그 구별점은 도핑의 비율이 상이한 것이다.
본 발명의 실시예의 방법은 하기의 단계를 더 포함한다. 반도체 패턴층(13) 및 제1 절연층(142)에 제2 절연층(15)을 형성한다. 제2 절연층(15)에 게이트층(16)을 형성한다. 반도체 패턴층(13)과 제1 절연층(142)의 높이가 동일하여, 제2 절연층(15)의 표면이 평탄한 상태에 진입하도록 하여, 돌기 등 구조를 구비하는 것과 같이 제2 절연층(15)의 표면 높낮이가 고르지 않은 것으로 인해, 게이트층(16)과 반도체 패턴층(13) 사이의 거리가 균일하지 않아 초래되는 부작용을 방지할 수 있다. 이로써 후속적인 신호 전송은 더욱 안정적이고, LTPS TFT 픽셀 유닛(10)의 전기성을 향상한다.
본 발명의 실시예는 게이트층(16)에 대해 제5 광식각 공정을 더 진행하여, 게이트(161)를 형성한다. 게이트(161)에 제3 절연층(17)을 더 형성하며, 여기서, 본 실시예에 있어서, 제3 절연층(17)은 산화 실리콘층(171) 및 질화 실리콘층(172)을 포함한다.
또한, 제3 절연층(17)에 LTPS TFT 유닛(10)의 소스 전극(18) 및 드레인 전극(19)을 형성하고, 여기서, 소스 전극(18) 및 드레인 전극(19)의 형성 과정은 게이트(161)의 형성 과정과 동일하기에, 여기서 더 서술하지 않는다. 본 실시예에 있어서, 소스 전극(18) 및 드레인 전극(19)은 각각 제2 절연층(15) 및 제3 절연층(17)의 제1 바이어홀(M1)을 관통하는 것을 통해 반도체 패턴층(13)과 전기적으로 연결된다.
또한, 소스 전극(18) 및 드레인 전극(19)에 제4 절연층(110)을 형성하고, 제4 절연층(110)에 픽셀 전극(100)을 형성하며, 픽셀 전극(100)은 제4 절연층(110)의 제2 바이어홀(M2)을 관통하는 것을 통해 소스 전극(18) 또는 드레인 전극(19) 중의 하나와 전기적으로 연결된다. 본 실시예는 구체적으로 픽셀 전극(100)은 드레인 전극(19)과 전기적으로 연결되고, 기타 실시예에 있어서, 픽셀 전극(100)은 소스 전극(18)과 전기적으로 연결될 수 있다.
또한, 제4 절연층(110)과 소스 전극(18) 및 드레인 전극(19) 사이에 제5 절연층(120)이 더 형성된다. 픽셀 전극(100)과 함께 액정 커패시터를 형성하기 위해, 제5 절연층(120)과 제4 절연층(110) 사이에 공통 전극(130)이 더 형성된다.
따라서, 본 발명의 실시예의 방법을 통해 획득한 LTPS TFT 픽셀 유닛(10)은 더 작은 부수 효과를 구비하고, 더욱 높은 전기성을 구비한다.
본 발명의 실시예는 상술한 상기 방법에 기반하여 LTPS TFT 픽셀 유닛을 제공한다. 구체적으로는 도 3을 참조하기 바란다.
도 3에 도시된 바와 같이, 본 발명의 실시예에서 제공하는 LTPS TFT 픽셀 유닛(10)은 기판(11), 버퍼층(12), 반도체 패턴층(13) 및 제1 절연층(142)을 포함한다.
여기서, 버퍼층(12)은 질화 실리콘층(121) 및 산화 실리콘층(122)을 포함한다, 질화 실리콘층(121) 및 산화 실리콘층(122)은 기판(11)에 순차적으로 설치된다.
반도체 패턴층(13) 및 제1 절연층(142)은 동일한 층에 위치하고 버퍼층(12)에 설치되며, 구체적으로 산화 실리콘층(122)에 설치되고, 반도체 패턴층(13)의 높이와 제1 절연층(142)의 높이는 동일하다. 여기서, 반도체 패턴층(13) 및 제1 절연층(142)의 제조 과정은 상술한 내용과 동일하기에, 여기서 더 서술하지 않는다.
본 실시예에 있어서, 반도체 패턴층(13)은 노멀 영역(130) 및 노멀 영역(130) 양측에 위치한 헤비 도핑 영역(131)을 더 포함하고, 또한, 반도체 패턴층(13)은 노멀 영역(130)과 헤비 도핑 영역(131) 사이에 위치하는 라이트 도핑 영역(132)을 더 포함한다.
또한, LTPS TFT 픽셀 유닛(10)은 제2 절연층(15), 게이트(161), 제3 절연층(17), 소스 전극(18), 드레인 전극(19), 제4 절연층(110) 및 픽셀 전극(100)을 더 포함한다.
여기서, 제2 절연층(15)은 반도체 패턴층(13) 및 제1 절연층(142)에 설치된다. 게이트(161)는 제2 절연층(15)에 설치된다. 제3 절연층(17)은 산화 실리콘층(171) 및 질화 실리콘층(172)을 포함하고, 게이트(161)에 순차적으로 설치된다. 소스 전극(18) 및 드레인 전극(19)은 제3 절연층(17)에 설치되고, 여기서 소스 전극(18) 및 드레인 전극(19)은 각각 제2 절연층(15)과 제3 절연층(17)의 제1 바이어홀(M1)을 관통하는 것을 통해 반도체 패턴층(13)과 전기적으로 연결된다. 제4 절연층(110)은 소스 전극(18) 및 드레인 전극(19)에 설치된다. 픽셀 전극(100)은 제4 절연층(110)에 설치되고, 제4 절연층(110)의 제2 바이어홀(M2)을 관통하는 것을 통해 소스 전극(18) 또는 드레인 전극(19) 중의 하나와 전기적으로 연결된다.
또한, LTPS TFT 픽셀 유닛(10)은 제5 절연층(120) 및 공통 전극(130)을 더 포함한다. 여기서, 제5 절연층(120)은 제4 절연층(110)과 소스 전극(18) 및 드레인 전극(19) 사이에 위치한다. 픽셀 전극(100)과 함께 액정 커패시터를 형성하기 위해, 공통 전극(130)은 제5 절연층(120)과 제4 절연층(110) 사이에 위치한다.
상기 내용을 종합해보면, 본 발명은 LTPS TFT 픽셀 유닛(10)의 부수 효과를 감소시킬 수 있고, 그 전기성을 향상시킬 수 있다.
상기의 서술은 단지 본 발명의 실시예로서, 본 발명의 특허범위를 한정하기 위한 것이 아니며, 본 발명의 명세서 및 도면을 이용하여 진행한 모든 동등한 구조 또는 동등한 과정 변화, 또는 직접적이거나 간접적으로 기타 관련 기술분야에서의 응용은 마찬가지로 전부 본 발명의 특허보호범위 내에 속한다.

Claims (14)

  1. LTPS TFT 픽셀 유닛의 제조 방법에 있어서, 상기 방법은,
    기판을 제공하고, 상기 기판에 버퍼층을 형성하는 단계;
    상기 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 상기 반도체 패턴층과 상기 제1 절연층은 동일한 층에 설치되며 상기 반도체 패턴층의 높이와 상기 제1 절연층의 높이가 동일한 단계; 를 포함하되,
    상기 기판에 버퍼층을 형성하는 단계는,
    상기 기판에 질화 실리콘층 및 산화 실리콘층을 순차적으로 형성하는 단계를 포함하고;
    상기 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 상기 반도체 패턴층과 상기 제1 절연층은 동일한 층에 설치되며 상기 반도체 패턴층의 높이와 상기 제1 절연층의 높이가 동일한 단계는,
    상기 버퍼층에 비결정질 실리콘층을 형성하고, 상기 비결정질 실리콘층에 대해 결정화 작업을 진행하여, 다결정질 실리콘층을 형성하는 단계;
    제1 광식각 공정을 통해 상기 다결정질 실리콘층을 패턴화하여, 상기 반도체 패턴층을 형성하는 단계;
    상기 반도체 패턴층 및 상기 반도체 패턴층이 형성되지 않은 상기 버퍼층에 상기 반도체 패턴층과 높이가 동일한 질화 실리콘층을 형성하는 단계;
    상기 질화 실리콘층의 상기 반도체 패턴층에 대응되지 않는 위치에 네가티브 포토레지스트를 코팅하는 단계;
    제2 광식각 공정을 통해 상기 질화 실리콘층을 패턴화 처리하는 단계;
    상기 반도체 패턴층 상방의 상기 질화 실리콘층을 더욱 에칭하여, 상기 반도체 패턴층의 질화 실리콘층을 에칭 제거함으로써, 상기 반도체 패턴층의 양단에서 상기 반도체 패턴층과 높이가 동일한 상기 제1 절연층을 형성하는 단계; 를 포함하고
    상기 반도체 패턴층에서 제3 광식각 공정 및 제1 도핑 공정을 통해 상기 반도체 패턴층에 노멀 영역 및 상기 노멀 영역 양측에 위치하는 헤비 도핑 영역을 형성하는 단계;
    상기 반도체 패턴층에서 제4 광식각 공정 및 제2 도핑 공정을 통해 상기 반도체 패턴층에 상기 노멀 영역과 상기 헤비 도핑 영역 사이에 위치하는 라이트 도핑 영역을 더 형성하는 단계; 를 더 포함하며,
    상기 헤비 도핑 영역 및 라이트 도핑 영역은 각각의 도핑의 비율이 상이하도록 이온 주입 방식으로 N형 도핑을 진행하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 반도체 패턴층 및 상기 제1 절연층에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 게이트층을 형성하고, 제5 광식각 공정을 통해 상기 게이트층을 패턴화 처리하여, 게이트를 형성하는 단계;
    상기 게이트에 제3 절연층을 형성하는 단계;
    상기 제3 절연층에 상기 LTPS TFT 픽셀 유닛의 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 상기 반도체 패턴층과 전기적으로 연결되는 단계;
    상기 소스 전극 및 드레인 전극에 제4 절연층을 형성하고, 상기 제4 절연층에 픽셀 전극을 형성하며, 상기 픽셀 전극은 상기 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 상기 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 단계를 더 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  4. 제 3항에 있어서,
    상기 제4 절연층과 상기 소스 전극 및 드레인 전극 사이에 제5 절연층을 더 형성하는 단계;
    상기 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 상기 제5 절연층과 상기 제4 절연층 사이에 공통 전극을 더 형성하는 단계; 를 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  5. 기판을 제공하고, 상기 기판에 버퍼층을 형성하는 단계;
    상기 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 상기 반도체 패턴층과 상기 제1 절연층은 동일한 층에 설치되며 상기 반도체 패턴층의 높이와 상기 제1 절연층의 높이가 동일한 단계; 를 포함하고,
    상기 버퍼층에 반도체 패턴층 및 제1 절연층을 형성하고, 상기 반도체 패턴층과 상기 제1 절연층은 동일한 층에 설치되며 상기 반도체 패턴층의 높이와 상기 제1 절연층의 높이가 동일한 단계는,
    상기 버퍼층에 비결정질 실리콘층을 형성하고, 상기 비결정질 실리콘층에 대해 결정화 작업을 진행하여, 다결정질 실리콘층을 형성하는 단계;
    제1 광식각 공정을 통해 상기 다결정질 실리콘층을 패턴화하여, 상기 반도체 패턴층을 형성하는 단계;
    상기 반도체 패턴층 및 상기 반도체 패턴층이 형성되지 않은 상기 버퍼층에 상기 반도체 패턴층과 높이가 동일한 질화 실리콘층을 형성하는 단계;
    상기 질화 실리콘층의 상기 반도체 패턴층에 대응되지 않는 위치에 네가티브 포토레지스트를 코팅하는 단계;
    제2 광식각 공정을 통해 상기 질화 실리콘층을 패턴화 처리하는 단계;
    상기 반도체 패턴층 상방의 상기 질화 실리콘층을 더욱 에칭하여, 상기 반도체 패턴층의 질화 실리콘층을 에칭 제거함으로써, 상기 반도체 패턴층의 양단에서 상기 반도체 패턴층과 높이가 동일한 상기 제1 절연층을 형성하는 단계를 포함하며,
    상기 반도체 패턴층에서 제3 광식각 공정 및 제1 도핑 공정을 통해 상기 반도체 패턴층에 노멀 영역 및 상기 노멀 영역 양측에 위치하는 헤비 도핑 영역을 형성하는 단계;
    상기 반도체 패턴층에서 제4 광식각 공정 및 제2 도핑 공정을 통해 상기 반도체 패턴층에 상기 노멀 영역과 상기 헤비 도핑 영역 사이에 위치하는 라이트 도핑 영역을 더 형성하는 단계; 를 더 포함하며,
    상기 헤비 도핑 영역 및 라이트 도핑 영역은 각각의 도핑의 비율이 상이하도록 이온 주입 방식으로 N형 도핑을 진행하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  6. 제 5항에 있어서,
    상기 기판에 버퍼층을 형성하는 단계는,
    상기 기판에 질화 실리콘층 및 산화 실리콘층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  7. 삭제
  8. 제 5항에 있어서,
    상기 반도체 패턴층에서 제3 광식각 공정 및 제1 도핑 공정을 통해 상기 반도체 패턴층에 노멀 영역 및 상기 노멀 영역 양측에 위치하는 헤비 도핑 영역을 형성하는 단계;
    상기 반도체 패턴층에서 제4 광식각 공정 및 제2 도핑 공정을 통해 상기 반도체 패턴층에 상기 노멀 영역과 상기 헤비 도핑 영역 사이에 위치하는 라이트 도핑 영역을 더 형성하는 단계를 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  9. 제 8항에 있어서,
    상기 반도체 패턴층 및 상기 제1 절연층에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 게이트층을 형성하고, 제5 광식각 공정을 통해 상기 게이트층을 패턴화 처리하여, 게이트를 형성하는 단계;
    상기 게이트에 제3 절연층을 형성하는 단계;
    상기 제3 절연층에 상기 LTPS TFT 픽셀 유닛의 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 드레인 전극은 각각 상기 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 상기 반도체 패턴층과 전기적으로 연결되는 단계;
    상기 소스 전극 및 드레인 전극에 제4 절연층을 형성하고, 상기 제4 절연층에 픽셀 전극을 형성하며, 상기 픽셀 전극은 상기 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 상기 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 단계를 더 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  10. 제 9항에 있어서,
    상기 제4 절연층과 상기 소스 전극 및 드레인 전극 사이에 제5 절연층을 더 형성하는 단계;
    상기 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 상기 제5 절연층과 상기 제4 절연층 사이에 공통 전극을 더 형성하는 단계를 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛의 제조 방법.
  11. 청구항 1 또는 청구항 5에 기재된 LTPS TFT 픽셀 유닛의 제조 방법을 이용하여 제조된 LTPS TFT 픽셀 유닛이고,
    기판;
    상기 기판에 설치되는 버퍼층;
    동일한 층에 위치하고 상기 버퍼층에 설치되며, 반도체 패턴층의 높이와 제1 절연층의 높이가 동일한 반도체 패턴층 및 제1 절연층을 포함; 하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛.
  12. 제 11항에 있어서,
    상기 버퍼층은 상기 기판에 순차적으로 설치되는 질화 실리콘층 및 산화 실리콘층을 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛.
  13. 제 12항에 있어서,
    상기 반도체 패턴층 및 상기 제1 절연층에 설치되는 제2 절연층;
    상기 제2 절연층에 설치되는 게이트;
    상기 게이트에 설치되는 제3 절연층;
    상기 제3 절연층에 설치되고, 각각 상기 제2 절연층 및 제3 절연층의 제1 바이어홀을 관통하는 것을 통해 상기 반도체 패턴층과 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극에 설치되는 제4 절연층;
    상기 제4 절연층에 설치되고, 상기 제4 절연층의 제2 바이어홀을 관통하는 것을 통해 상기 소스 전극 또는 드레인 전극 중의 하나와 전기적으로 연결되는 픽셀 전극; 을 더 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛.
  14. 제 13항에 있어서,
    상기 제4 절연층과 상기 소스 전극 및 드레인 전극 사이에 설치되는 제5 절연층;
    상기 픽셀 전극과 함께 액정 커패시터를 형성하기 위해, 상기 제5 절연층과 상기 제4 절연층 사이에 설치되는 공통 전극; 을 더 포함하는 것을 특징으로 하는 LTPS TFT 픽셀 유닛.
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