KR101223417B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

그레인 불량을 방지할 수 있는 반도체 소자의 이의 제조방법에 있어서, 반도체 기판의 셀 영역으로부터 제1 절연막을 부분적으로 제거하고 LEG 공정에 의해 제1 단결정 반도체 막을 형성하여 제1 활성패턴 및 제1 소자분리 패턴을 형성한다. 이어서, 기판의 주변영역에 배치된 제1 절연막을 완전히 제거하고 SEG 공정에 의해 주변영역의 기판 표면을 모두 덮는 제2 단결정 반도체 막을 형성한다. 제2 단결정 반도체 막을 패터닝하고 제2 절연막으로 매립하여 제2 활성패턴 및 제2 소자분리패턴을 형성한다. 셀 영역에서 LEG 공정에 의한 그레인 불량을 방지하고 주변영역에서 SEG 공정에 의한 격자결함을 방지할 수 있다.

Description

반도체 소자 및 이의 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 페리/코어 영역에 위치하는 활성영역에서 폴리 그레인 발생을 최소화 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자 제조 공정에서 소자와 소자간을 전기적으로 분리시키기 위한 소자 분리막 형성공정이 필수적이다. 가장 일반적인 소자 분리막 형성공정은 소자가 분리지역에 산화 방지 패턴을 형성 한 후, 반응로에서 산화막을 성장시키는 필드 산화공정이다. 그런데, 상기 필드 산화공정은 수평 확산이 수반되는 열확산 공정을 이용하기 때문에 수직 절연을 위한 반도체 소자의 소자분리막 형성으로서는 많은 한계를 갖고 있다. 이를 보완하기 위해 활성영역을 한정하는 좁은 트렌치(shallow trench)를 기판 상에 형성하고 상기 트렌치의 내부를 산화막과 같은 절연막으로 매립하는 트렌치 분리 공정(shallow trench isolation, STI)이 제안되었다.
그러나, 종래의 STI 공정은 다단계의 공정을 거쳐야만 소자 분리가 가능하여 공정의 복잡성 및 이로 인한 효율 저하라는 문제점이 있다. 특히, 반도체 소자가 고집적화 되고 및 디자인 룰이 감소함에 따라 트렌치 내부를 매립하는 산화막의 갭필 특성이 불량해지는 문제점이 있다.
이와 같은 종래 STI 공정의 단점을 극복하기 위해 소자분리막을 형성함으로서 반사적으로 활성영역을 한정하는 종래의 공정을 역으로 수행하여 활성영역을 먼저 형성함으로써 반사적으로 소자분리막을 형성하는 공정이 제안되고 있다.
기판 상에 형성된 절연막의 일부를 제거하여 활성영역에 대응하는 기판의 일부를 노출하는 개구를 형성하고 상기 개구의 내부에 선택적 성장(selective epitaxial growth, SEG) 공정에 의해 에피막을 형성함으로써 반사적으로 상기 에피막을 둘러싸는 절연막에 의해 소자분리막을 형성하고 있다. 그러나, 상기 SEG 공정을 이용하는 경우에는 활성영역으로 기능하는 상기 에피막과 소자분리막의 경계면에서 격자결함에 기인하는 다양한 종류의 SEG 공정불량이 빈번하게 발생하는 문제점이 있다. 이를 해결하기 위해 일반적인 SEG 공정을 개선한 레이저 유도 에피택셜 성장(laser-induced eptixial growth, LEG) 공정을 이용하는 방법이 제안되고 있다.
도 1a 내지 도 1e는 LEG 공정을 이용하여 활성영역을 형성하는 종래의 반도체 소자 제조공정을 나타내는 단면도들이다.
도 1a를 참조하면, 베어 상태의 기판(10) 전면에 상부 산화막(12a), 질화막(12b) 및 하부 산화막(12c)이 차례로 적층된 절연막(12)이 형성된다. 상기 절연막(12) 상에 활성영역(active region)이 형성될 부위를 노출하는 포토레지스트 패 턴(14)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(14)을 식각마스크로 이용한 식각공정을 수행하여 상기 활성영역에 대응하는 기판(10)의 일부를 노출하는 개구(15)를 형성한다.
도 1c를 참조하면, 상기 포토레지스트 패턴(14)을 상기 절연막(12)으로부터 제거하고, 상기 개구(15)를 매립하기에 충분한 두께를 갖는 폴리실리콘 막(미도시)을 형성한다. 이어서, 화학 기계적 연마(chemical mechanical polishing, CMP)을 이용하여 상기 절연막(12)의 상부면이 노출되도록 상기 폴리실리콘 막을 제거하면, 상기 폴리실리콘 막은 상기 개구(15)의 내부에만 잔류하여 상기 개구(15)를 매립하는 폴리실리콘 패턴(16)이 형성된다. 따라서, 상기 폴리실리콘 패턴(16)의 상면과 상기 절연막(12)의 상면은 동일한 평면을 이룬다.
도 1d 및 도 1e를 참조하면, 상기 폴리실리콘 패턴(16)으로 레이저를 조사하여 단결정화된 실리콘 패턴(18)을 형성한다. 상기 폴리실리콘 패턴(16)의 상면으로 일정한 에너지를 갖는 엑시머 레이저를 조사하면 상기 폴리실리콘이 순간적으로 용융된 후 재결정화되면서 단결정의 실리콘 패턴(18)으로 형성된다. 이때, 상기 단결정 실리콘 패턴(18)은 선택적 에피택시 공정에 의해 성장하여 상기 개구(15)에 의해 노출된 상기 기판(10)에 포함된 단결정 실리콘과 에피택셜하게 성장한다. 상기 에피택시 성장은 전도체에서만 성장이 가능하고 부도체를 따라서는 성장이 이루어지지 않는 선택적 공정이므로, 절연막인 산화막과의 경계면에서는 단결정 실리콘이 상대적으로 적게 성장하여 홈(18a)을 형성한다.
도 1e를 참조하면, 상기 산화막(12) 및 상기 단결정 실리콘 패턴(18)의 상부를 평탄화 시켜 상기 홈(18a)을 제거한다.
상기 상부 산화막(12c) 및 상기 상부 산화막(12c)과 인접하는 상기 실리콘 패턴(18)의 상부를 CMP와 같은 평탄화 공정에 의해 제거하여, 평탄화 된 실리콘 패턴(18)의 상면과 상기 질화막(12b)의 상면이 동일 평면에 위치한다. 이에 따라, 상기 실리콘 패턴(18)과 절연막(12) 사이에 형성된 상기 홈(18a)을 제거하여 상기 절연막(12) 사이에 배치된 활성영역(19)을 형성한다.
상기 활성영역(19)을 형성하기 위한 공정에서 잔류하게 되는 상기 절연막(12)은 상기 활성영역을 둘러싸서 서로 인접하는 활성영역에 형성되는 도전성 구조물들을 전기적으로 절연시키는 소자 분리막으로 기능한다.
그러나, 상기 레이저가 조사되는 조사 영역이 레이저의 에너지보다 상대적으로 큰 경우에는 상기 폴리실리콘 패턴이 부분적으로 용융되어 폴리 그레인을 형성하는 문제점이 있다. 이에 따라, 폴리실리콘은 상기 개구(15)의 일부에서만 단결정으로 전환되어 상기 활성영역의 전기적 특성을 저하시키는 원인으로 기능한다.
특히, 반도체 소자의 경우에 셀 지역의 활성영역은 크기가 작고 균일하지만, 페리/코어 지역의 활성영역은 상대적으로 크기가 크고 불균일하게 배치된다. 따라서, 동일한 LEG 공정에 의해 상기 셀 지역 및 페리/코어 지역에 활성영역을 하는 경우에는, 셀 지역에 형성된 폴리 실리콘 패턴을 완전히 용융시키기에 적합한 에너지는 페리/코어 지역에 형성된 폴리 실리콘 패턴의 불완전 용융을 야기한다. 이에 따라, 페리/코어 지역에 형성된 활성영역은 완전한 단결정으로 형성되지 못하고 부 분적으로 폴리 그레인(poly-silicon grain)으로 성장하여 상기 활성영역의 전기적 특성을 저하시키는 원인으로 기능한다.
도 2a 내지 도 2d는 페리/코어 영역의 폴리실리콘 패턴으로부터 폴리 그레인이 형성되는 과정을 나타내는 개념도이다.
도 2a 및 도 2b에 도시된 바와 같이, 증착 공정 및 평탄화 공정에 의해 칩의 페리/코어 영역에 위치하는 개구(15)의 내부에 폴리실리콘 패턴(16)을 형성하고, 셀 영역의 활성영역을 형성하기 위한 에너지 밀도와 동일한 에너지 밀도를 갖는 레이저를 상기 폴리실리콘 패턴(16)의 상부로 조사한다. 상기 폴리실리콘의 한계 광 흡수량을 넘는 광 에너지는 열에너지의 형태로 상기 폴리실리콘 패턴(16)의 주변부로 방출된다. 이때, 물질의 특성에 따라 단결정 실리콘 기판(10)으로의 열전달량이 상기 절연막(12)으로의 열 전달량 보다 크기 때문에 상기 개구(15)의 중앙부 보다는 상기 절연막(12)과 접하는 주변부에서 내부 잠열이 더 크게 유지된다. 따라서, 도 2c에 도시된 바와 같이, 상기 개구의 중앙부에서는 상기 폴리실리콘의 한계 광 흡수량에 대응하는 제1 용융 깊이(D1)를 갖지만, 상기 개구의 주변부에서는 상기 한계 광흡수량 및 내부 잠열에 대응하는 제2 용융 깊이(D2)를 갖는다.
도 2d를 참조하면, 상기 제2 용융 깊이(D2)는 제1 용융 깊이(D1) 보다 더 깊게 형성되므로, 상기 개구(15)의 중앙부에 잔류하는 폴리실리콘 패턴의 상부에는 상기 제1 용융 깊이(D1)를 따라 작고 조밀한 제1 그레인(G1)이 형성되는 반면, 상기 개구(15)의 주변부에서는 상기 제2 용융 깊이(D2)를 따라 크고 성글게 이루어지는 제2 그레인(G2)이 형성된다.
따라서, 동일한 LEG 공정에 의해 셀 지역 및 페리/코어 지역에 활성영역을 형성하는 경우에는 셀 영역에서는 그레인 불량이 발생하지 않지만, 상대적으로 레이저 조사영역이 큰 페리/코어 지역에 형성되는 활성영역은 다수의 그레인 불량이 발생하는 문제점이 있다.
이에 따라, 반도체 소자의 페리/코어 지역에서, 폴리 그레인의 발생을 방지하고 활성영역과 소자분리막 사이에서 발생하는 공정 불량을 방지할 수 있는 새로운 활성영역의 형성방법이 요구되고 있다.
본 발명의 목적은 주변 지역의 활성영역에 발생된 공정불량을 제거하여 전기적 안정성을 향상한 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 소자의 제조방법을 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 일실시예에 의한 반도체 소자는 제1 영역 및 상기 제1 영역과 구별되는 제2 영역을 갖는 반도체 기판, 상기 제1 영역의 기판 표면으로부터 성장한 제1 단결정 반도체를 구비하는 제1 활성패턴, 상기 제1 영역에 배치되어 상기 제1 활성패턴을 한정하고 서로 인접하는 상기 제1 활성패턴들을 전기적으로 절연하는 제1 절연물질을 구비하는 제1 소자분리패턴, 상기 제2 영역의 기판 표면으로부터 성장한 제2 단결정 반도체를 구비하는 제2 활성패턴, 및 상기 제2 영역에 배치되어 상기 제2 활성패턴을 한정하고 서로 인접하는 상기 제2 활성패턴들을 전기적으로 절연하는 제2 절연물질을 구비하고 상기 제1 절연패턴의 측면 프로파일(profile)과 반대인 측면 프로파일을 갖는 제2 소자분리패턴을 포함한다.
일실시예로서, 상기 제1 활성패턴은 레이저 유도 에피택시 성장(laser-induced epitaxy growth, LEG) 공정에 의해 형성된 제1 에피택시막 패턴을 포함하고, 상기 제2 활성패턴은 선택적 에피택시 성장(selective epitaxy growth, SEG) 공정에 의해 형성된 제2 에피택시막 패턴을 포함한다. 상기 제1 및 제2 활성패턴은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 실리콘 카바이드(SiC) 및 이들의 화합물 중의 어느 하나를 포함할 수 있다.
상기 과제를 달성하기 위하여 본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 먼저 제1 영역 및 상기 제1 영역과 분리되는 제2 영역을 갖고 상면에 제1 절연막을 구비하는 반도체 기판을 준비한다. 이어서, 상기 제1 영역의 상면에 형성된 상기 제1 절연막을 부분적으로 제거하여 상기 제1 영역에 대응하는 기판의 활성영역인 제1 활성영역을 노출하는 개구를 구비하는 절연막 패턴을 형성한다. 제1 단결정 반도체 패턴으로 상기 개구를 매립하여 상기 제1 활성영역의 기판 상에 배치된 제1 활성패턴 및 상기 제1 활성패턴의 주변에 배치되어 상기 제1 활성패턴을 한정하는 상기 절연막 패턴인 제1 소자분리 패턴을 형성하고, 상기 제2 영역의 상면에 형성된 상기 제1 절연막을 제거한다. 이어서, 상기 제2 영역의 기판 표면으로부터 성장한 제2 단결정 반도체 층을 패터닝하여 상기 제2 영역에 대응하는 기판의 소자분리 영역인 제2 소자분리영역을 노출하는 함몰부를 구비하는 제2 단결정 반도체 패턴을 형성한다. 제2 절연층으로 상기 함몰부를 매립하여 상기 제2 소자분리 영역의 기판 상에 배치된 제2 소자분리 패턴 및 상기 제2 소자분리 패턴에 의해 한정되는 상기 제2 단결정 반도체 패턴인 제2 활성패턴을 형성한다.
일실시예로서, 상기 제1 영역에 형성된 상기 절연막 패턴 및 상기 제1 단결정 반도체 층의 상부를 덮고 상기 제2 영역에 형성된 상기 제1 절연막을 노출하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 제2 영역의 기판표면으로부터 상기 제1 절연막을 완전 히 제거한다. 이어서, 상기 제2 영역의 기판 전면에 상기 제1 활성패턴의 상면과 동일한 높이의 상면을 갖는 제2 단결정 반도체 층을 형성하고, 제1 영역의 기판 표면을 덮고 상기 제2 소자분리 영역에 대응하는 상기 제2 단결정 반도체 층의 표면을 노출하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 이방성 식각공정을 수행하여, 상기 제1 영역의 개구보다는 큰 사이즈를 갖고 상기 제2 소자분리 영역을 노출하는 상기 함몰부를 형성한다.
일실시예로서, 상기 제1 활성패턴의 상면에 버퍼막을 형성하고, 상기 제2 영역의 기판 표면에 선택적 에피택시얼 성장(selective epitaxial growth, SEG) 공정에 의해 단결정 반도체 물질을 포함하는 에피택시얼 막을 형성한다. 상기 에피택시얼 막의 상부 및 상기 버퍼막을 제거하도록 평탄화하여 상기 에피택시얼 막과 상기 제1 활성 패턴의 상면 및 상기 절연막 패턴의 상면이 동일 평면에 위치하도록 형성한다. 상기 기판의 상면에 상기 함몰부를 매립하기에 충분한 두께를 갖는 상기 제2 절연막을 형성하고, 상기 절연막 패턴 및 상기 제1 활성 패턴의 상면이 노출되도록 상기 제2 절연막을 평탄화시켜 상기 함몰부에만 배치되고 상기 제1 소자분리패턴의 측면 프로파일과 역방향의 측면 프로파일을 갖는 상기 제2 소자분리 패턴 및 상기 제2 소자분리 패턴에 의해 한정되는 상기 단결정 반도체 층 패턴인 제2 활성패턴을 형성한다.
상기와 같은 본 발명에 따르면, 반도체 기판의 셀 영역에 배치되는 제1 활성패턴 및 제1 소자분리 패턴은 LEG 공정으로 형성되고, 주변영역에 배치되는 제2 활 성패턴 및 제2 소자분리패턴은 제2 영역의 기판 전면에 대한 SEG 공정 후의 부분적인 CVD 공정에 의해 형성되어 셀 영역 및 주변영역에서 그레인 불량 및 격자결함을 줄일 수 있는 장점이 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 3은 본 발명의 일실시예에 의한 반도체 장치를 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 일실시예에 의한 반도체 장치(900)는 제1 영역(110) 및 상기 제1 영역(110)과 구별되는 제2 영역(120)을 갖는 반도체 기판(100), 상기 제1 영역(110)의 기판 표면으로부터 성장한 제1 단결정 반도체를 구비하는 제1 활성패턴(300) 및 상기 제1 활성패턴(300)을 한정하고 서로 인접하는 상기 제1 활성패턴(300)들을 전기적으로 절연하는 제1 절연물질을 구비하는 제1 소자분리패턴(200), 및 상기 제2 영역(120)의 기판 표면으로부터 성장한 제2 단결정 반도체를 구비하는 제2 활성패턴(400) 및 상기 제2 활성패턴(400)을 한정하고 서로 인접하는 상기 제2 활성패턴(400)들을 전기적으로 절연하는 제2 절연물질을 구비하고 상기 제1 절연패턴의 측면 프로파일(profile)과 반대인 측면 프로파일을 갖는 제2 소자분리패턴(500)을 포함한다.
일실시예로서, 상기 반도체 기판(100)은 단결정 반도체 물질을 포함하며, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘-게르마늄 기판을 포함한다. 이후의 공정에서, 상기 기판의 표면으로부터 에피택시얼 공정을 통하여 단결정 반도체 층이 형성되므로 상기 에피택시얼 공정에서 단결정 시드를 제공할 수 있으면 상기 기판은 다양한 종류를 이용할 수 있다. 또한, 상기 제1 영역(110)은 상대적으로 좁은 간격으로 배열된 다수의 도전성 구조물들이 배치되는 반도체 소자의 셀 영역(cell area)일 수 있으며, 상기 제2 영역(120)은 상대적으로 넓은 간격으로 배열된 다수의 도전성 구조물들이 배치되어 상기 셀 영역에 배치된 도전성 구조물로 전기신호를 공급하는 반도체 소자의 페리/코어 영역(peripheral/core area))일 수 있다.
일실시예로서, 상기 제1 영역(110)에 대응하는 상기 기판(100)의 표면에는 상부에 도전성 구조물이 배치되는 제1 활성영역(110a)을 노출하는 개구(240)를 구비하는 절연패턴으로 구성된 제1 소자분리 패턴(200)이 배치된다. 예를 들면, 상기 제1 소자분리 패턴(200)은 상기 기판(100)의 표면에 형성된 산화막 패턴(210) 및 상기 산화막 패턴(210) 상에 배치된 질화막 패턴(220)을 포함한다. 이때, 상기 개구(240)는 상기 기판(100)과 인접하는 바닥부보다 상부에서 더 큰 사이즈를 갖도록 형성된다. 따라서, 상기 개구(240)의 측부 프로파일은 상기 기판의 표면으로부터 우상향하는 기울기를 갖는다.
상기 제1 활성패턴(300)은 레이저 유도 에피택시 성장(laser-induced epitaxy growth, LEG) 공정에 의해 형성된 제1 단결정 반도체 물질을 포함한다. 상기 제1 활성영역(110a)의 표면에 포함된 단결정 반도체를 시드로 이용하여 상기 LEG 공정에 의해 제1 에피택시얼 막이 성장하여 상기 개구(240)의 내부를 매립한다. 따라서, 상기 제1 활성 패턴(300)의 측부 프로파일도 상기 기판(100)의 표면으로부터 우상향하는 기울기를 갖는다. 이때, 상기 제1 소자분리 패턴(200)은 상기 제1 활성 패턴(300)을 한정하여 서로 인접하는 상기 제1 활성 패턴(300)의 상부에 배치된 도전성 구조물들을 전기적으로 서로 절연시킨다. 이때, 상기 제1 활성 패턴(300)의 상면은 상기 질화막(220)의 상면과 동일평면을 형성하여, 상기 제1 소자분리 패턴(200)은 상기 제1 영역(110)에서 소자 분리막(device isolation layer)으로 기능하고, 상기 제1 단결정 반도체로 구성된 제1 활성패턴(300)은 활성영역(active region)으로 기능한다. 일실시예로서, 상기 제1 활성패턴(300)은 단결정 실리콘(Si), 단결정 게르마늄(Ge), 단결정 실리콘 게르마늄(SiGe) 및 이들의 합성물 중의 어느 하나를 포함할 수 있다.
일실시예로서, 상기 제2 영역(120)에 대응하는 상기 기판(100)의 표면에는 상부에 도전성 구조물이 배치되는 제2 활성 패턴(400)이 함몰부(410)에 의해 서로 분리되어 배치된다.
상기 제2 영역(120)의 기판 표면에 형성된 막질을 모두 제거하고, 제 2영역(120)의 베어 기판의 표면에 포함된 단결정 반도체를 시드로 하여 선택적 에피택시얼 성장(SEG)된 제2 에피택시얼 막을 형성하고, 상기 제2 에피택시얼 막을 패터닝하여 형성된 함몰부(410)를 통하여 상기 제2 영역(120)의 소자분리 영역에 대응 하는 기판(100)의 표면을 노출된다. 따라서, 상기 제2 활성패턴(400)은 SEG 공정에 의해 형성된 제2 단결정 반도체를 구비하고 상기 제2 소자분리 영역(120b)을 노출하는 함몰부(410)를 포함한다.
본 실시예에서는, 상기 제2 영역에 대응하는 기판의 전 표면에서 선택적 에피택시 공정이 수행되므로 상기 제1 영역의 주변부에 배치된 상기 제1 절연패턴의 외측벽이 에피성장을 한정하는 경계면으로 기능한다. 따라서, 에피택시얼 막과 절연막과의 경계면 상에서 격자결함에 의해 발생하는 SEG 공정불량은 제1 영역의 주변부에 배치된 제1 절연패턴의 외측벽 주변부에서만 발생한다. 그런데, 상기 제2 영역(120)에 배치되는 상기 제2 활성패턴(400) 및 상기 제2 소자분리 패턴(500)은 상기 제1 소자분리 패턴의 외측벽으로부터 충분히 이격되어 배치되므로 상기 SEG 공정불량은 상기 제2 활성패턴(400)의 상부에 배치되는 도전성 구조물의 전기적 작동을 방해하지는 않는다. 따라서, 선택적 에피택시 공정에 의해 제2 활성패턴들을 형성한다 할지라도 경계면에서의 격자결함에 의한 소자의 작동불량을 최소화 할 수 있다.
한편, 상기 제1 영역(110)에 형성된 개구(240)는 상기 제1 영역의 상면에 형성된 절연막을 부분적으로 식각함으로써 형성되지만, 상기 제2 영역(120)에 형성된 상기 함몰부(410)는 단결정 반도체로 이루어진 상기 제2 에피택시얼 막을 부분적으로 식각함으로써 형성된다. 따라서, 상기 개구(240)의 내부를 LEG 공정에 의해 단결정 반도체 막으로 매립함으로써 제1 활성패턴(300)을 완성하고 이의 반사적인 결과로서 제1 소자분리패턴(200)을 형성하지만, 상기 함몰부(410)의 내부는 CVD 공정 에 의해 제2 절연물질로 매립되어 제2 소자분리 패턴(500)을 완성하고 이의 반사적인 결과로서 제2 활성패턴(400)을 완성한다.
이때, 상기 함몰부(410)는 상기 제1 영역(110)의 상기 개구(240)와 마찬가지로 상기 기판의 표면과 인접한 바닥부 보다 상부의 사이즈가 더 크게 형성된다. 따라서, 상기 함몰부(410)의 측부 프로파일은 상기 기판(100)의 표면으로부터 우상향하는 기울기를 갖는다.
이에 따라, 상기 제1 영역(110)에서는 활성 패턴(200)의 측부 프로파일이 우상향하는 기울기를 갖고, 제2 영역(120)에서는 상기 소자분리 패턴의 측부 프로파일이 우상향하는 기울기를 갖는다. 즉, 제1 소자분리 패턴(200)은 좌하향하는 측부 프로파일을 갖지만, 제2 소자분리 패턴(500)은 우상향하는 측부 프로파일을 가짐으로써 제1 및 제2 영역에서 소자분리 패턴의 측부 프로파일은 서로 역방향으로 배치된다.
일실시예로서, 상기 제2 단결정 반도체 패턴(400)은 단결정 실리콘(Si), 단결정 게르마늄(Ge), 단결정 실리콘 게르마늄(SiGe) 및 이들의 화합물 중의 어느 하나를 포함할 수 있다. 또한, 상기 제2 절연패턴(500)은 증착공정에 의해 형성된 산화막, 질화막 또는 산질화막을 포함할 수 있다. 본 실시예의 경우에는, 상기 제2 절연패턴(500)은 상기 제1 절연패턴의 산화막(210)과 동일한 성분을 가질 수 있다. 또한, 상기 제1 및 제2 단결정 반도체 패턴(300,400)의 상면 및 상기 제1 및 제2 절연패턴(200,500)의 상면은 동일평면 상에 배치된다.
상술한 바와 같은 구조를 갖는 제1 및 제2 활성패턴(300,400)의 상면에 하부 게이트 절연막(610) 및 상기 하부 게이트 절연막(610) 상에 배치된 하부 게이트 도전막(620)을 구비하는 하부 도전성 구조물(600)이 배치된다. 이온 주입공정에 의해 상기 제1 및 제2 활성패턴(300,400)의 표면으로 불순물을 주입하여 형성된 소스 및 드레인 접합영역(미도시)이 상기 도전성 구조물(600)의 주변부에 배치되고 상기 접합영역과 전기적으로 접속하여 상기 도전성 구조물(600)로 전기적 신호를 공급하는 금속 배선(미도시)이 더 배치된다.
이때, 상기 도전성 구조물 및 금속배선은 반도체 소자의 용도 및 특성에 따라 수직하게 적층될 수 있음은 자명하다. 특히, SRAM 반도체 구조물이나 플래시 메모리 소자의 경우에는 다수의 게이트 패턴이 층간절연막을 사이에 두고 수직하게 적층되는 스택형 반도체 소자에 의해 배치공간의 제약을 개선할 수 있는 장점이 있다.
도 4는 본 발명의 일실시예에 의한 스택형 반도체 소자를 나타내는 단면도이다. 도 4는 도 3에 도시된 반도체 소자의 제1 영역에 배치된 도전성 구조물들이 수직방향으로 적층된 변형 실시예를 예시적으로 개시한다. 따라서, 도 3과 동일한 구성요소에 대해서는 동일한 참조부호를 사용하며 동일한 기능을 수행한다.
도 4를 참조하면, 본 발명의 일실시예에 의한 스택형 반도체 소자는 상기 하부 도전성 구조물(600)을 덮고 상면이 평탄화되며 상기 제1 활성패턴(300)을 부분적으로 노출하는 보조개구(722)를 구비하는 층간절연막(710)을 구비한다. 상기 보조개구의 내부에는 제3 단결정 반도체 막(720)이 배치되며, 상기 제3 단결정 반도체 막(720)과 연결되며 상기 층간 절연막(710)의 상부에 위치하는 제4 단결정 반 도체 막(730)이 위치한다. 상기 제4 단결정 반도체 막(730) 상에 상부 게이트 절연막(810) 및 상기 상부 게이트 절연막 상에 위치하는 상부 게이트 도전막(820)을 구비하는 상부 도전성 구조물(800)이 배치된다. 상기 상부 도전성 구조물(800)과 인접하는 상기 제4 단결정 반도체 막(730)의 표면으로 이온 주입공정에 의해 불순물을 주입함으로써 상부 도전성 구조물의 소스/드레인 영역으로 형성할 수 있다.
상기 하부 및 상부 도전성 구조물들은 상기 제3 단결정 반도체 막에 의해 전기적으로 연결되고 상기 층간 절연막(710)에 의해 구조적으로 분리되어 반도체 소자의 개별적인 게이트 패턴으로 기능할 수 있다. 상기 제3 및 제4 단결정 반도체 막(710,720)은 SEG 공정에 의해 형성된 에피택시얼 막을 포함하며, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 또는 이들의 합성물 중의 어느 하나로 이루어진다.
이에 따라, 반도체 소자의 공간 활용 효율을 향상할 수 있다.
이하, 도 3에 도시된 반도체 소자의 제조방법을 상세하게 설명한다.
도 5a 내지 도 5l은 도 3에 도시된 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 3 및 도 5a를 참조하면, 상기 제1 영역(110) 및 상기 제1 영역(110)과 분리되는 제2 영역(120)을 갖고 상면에 제1 절연막(220a)을 구비하는 반도체 기판(100)을 준비한다.
일실시예로서, 상기 기판(100)은 단결정 반도체를 갖는 반도체 기판으로서 단결정 실리콘을 구비하는 실리콘 웨이퍼를 포함한다. 그러나, 이후의 에피택시 공정에서 단결정 반도체 층을 형성하기 위한 시드물질을 제공할 수 있는 단결정 구조를 갖는 반도체 기판이면 어느 것이나 상기 기판(100)으로 사용될 수 있음은 자명하다. 상기 제1 영역(110) 및 제2 영역(120)은 반도체 소자의 셀 영역 및 페리/코어 영역을 각각 포함할 수 있다. 따라서, 이후의 공정을 통하여 상기 제1 영역(110)에는 게이트 패턴을 포함한 도전성 구조물들이 상대적으로 조밀하게 형성되지만, 상기 제2 영역(120)에서는 상대적으로 성글게 형성된다. 이에 따라, 셀 영역인 상기 제1 영역(110)에는 소자분리 영역들의 간격이 상대적으로 작게 형성되지만 상기 제2 영역(120)에는 상대적으로 크게 형성된다.
일실시예로서, 상기 제1 절연막(220a)은 하부 산화막(210a), 질화막(220a) 및 상부 산화막(230a)이 적층된 ONO(oxide/nitride/oxide) 다층막을 포함한다. 예를 들면, 상기 하부 산화막(210a)은 열산화 공정을 통하여 상기 기판의 표면으로부터 약 3000Å의 두께를 갖도록 형성하며, 상기 하부 산화막(210a)의 표면에 화학 기상증착 공정을 통하여 실리콘 질화물(SiN)을 약 200Å의 두께를 갖도록 형성한다. 이후, 상기 질화막(220a)의 상면에 고밀도 플라즈마 화학기상증착공정을 통하여 약 1,500Å의 두께를 갖는 상기 상부 산화막(230a)을 형성한다.
도 3 및 도 5b를 참조하면, 상기 제1 영역(110)의 상면에 형성된 상기 제1 절연막(200a)을 부분적으로 제거하여 상기 제1 영역 기판의 활성영역인 제1 활성영역(110a)을 노출하는 개구(240)를 구비하는 절연막 패턴(200)을 형성한다.
일실시예로서, 상기 제1 절연막(200a)의 상부에 상기 제1 활성영역(110a)에 대응하는 상기 제1 절연막(200a)을 노출하는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 수행하여 상기 제1 영역(110)에 대응하는 기판(100)의 제1 활성 영역(110a)이 노출되도록 상기 제1 절연막(200a)을 부분적으로 제거한다. 예를 들면, 상기 식각공정은 건식 식각과 같은 이방성 식각공정을 이용하여 수행된다. 이에 따라, 상기 기판(100)의 제1 활성영역(110a)을 노출하고, 상기 기판(100)과 인접하는 하부보다 상기 상부 산화막(230a)과 인접한 상부의 사이즈가 더 큰 역 사다리꼴 단면 형상을 갖는 개구(240)를 형성한다. 이에 따라, 상기 제1 절연막(200a)은 상기 제1 영역(110)에서 절연막 패턴(200)으로 형성되며, 상기 제2 영역(120)의 상면에 형성된 상기 절연막(200a)은 상기 포토레지스트 패턴에 의해 식각공정으로부터 보호되어 잔류한다.
즉, 상기 절연막 패턴(200)은 하부 산화막 패턴(210), 질화막 패턴(220) 및 상부 산화막 패턴(230)이 적층되어 형성되며, 상기 개구(240)를 통하여 상기 기판(100)의 제1 활성영역(110a)의 노출된다. 상기 개구(240)는 상기 기판(100)의 표면과 인접하는 하부가 상기 상부 산화막 패턴(230)과 인접하는 상부보다 작게 형성되어 역 사다리꼴의 단면 형상을 가지므로, 상기 개구(240)의 측벽 프로파일은 우상향하는 기울기를 갖는다.
스트립 또는 에싱(ashing) 공정에 의해 상기 절연막 패턴(200) 및 상기 제2 영역에 잔류하는 절연막(200a) 상에 위치하는 상기 포토레지스트 패턴을 제거한다.
도 3 및 도 5c를 참조하면, 상기 개구(240)의 내부를 매립하는 비단결정 반도체 층(300a)을 형성한다.
일실시예로서, 다결정 반도체 물질 또는 비정질 반도체 물질을 상기 개구(240)를 포함하는 상기 기판(100)의 표면으로 증착하여 상기 개구(240)를 매립하기에 충분한 두께를 갖는 비단결정 반도체 층(300a)을 형성하고, 화학적 기계적 연마 또는 에치-백과 같은 평탄화 공정을 이용하여 상기 상부 산화막 패턴(230)이 노출되도록 상기 비단결정 반도체 층(미도시)의 상부를 제거한다. 이에 따라, 상기 비단결정 반도체 층은 상기 절연막 패턴(200)에 의해 노드 분리되어 비단결정 반도체 패턴(300a)으로 형성된다.
예를 들면, 다결정 반도체 물질 또는 비정질 반도체 물질을 약 500℃ 내지 약 1,000℃의 온도범위에서 저압 화학기상 증착공정, 플라즈마 화학기상증착 공정, 전자 빔 증착 또는 원자층 증착공정 중의 어느 하나를 이용하여 상기 절연막 패턴(200)을 구비하는 기판(100)의 표면으로 증착한다. 바람직하게는, 상기 비단결정 반도체 물질을 증착하는 동안 3족 또는 5족 원소로 이루어진 불순물을 동시에 주입하여 이후의 공정에서 형성되는 단결정 반도체 패턴의 전기적 특성을 개량할 수 있음은 자명하다.
도 3 및 도 5d를 참조하면, 상기 비단결정 반도체 패턴(300a)에 대하여 레이저 유도 에피택시 성장공정을 수행하여 상기 개구(240)의 내부를 매립하는 예비 단결정 반도체 패턴(300b)을 형성한다.
일시시예로서, 상기 개구(240) 내부의 비단결정 반도체 패턴(300a)이 충분히 용융될 정도의 에너지 밀도를 갖는 레이저를 상기 비단결정 반도체 패턴(300a)의 상면으로 조사한다. 예를 들면, 상기 비단결정 반도체 패턴(300a)의 상면으로 약 1,000mJ/cm2 내지 약 2,500mJ/cm2의 에너지 밀도를 갖는 엑시머 레이저를 조사하여 상기 비단결정 반도체 패턴(300a)을 순간적으로 용융시킨다. 이어서, 상기 제1 활성영역(100a)의 표면에 포함된 단결정 반도체를 시드(seed)로 한 에피택시얼 성장 공정이 수행되어 용융된 상기 비단결정 반도체 패턴(300a)이 예비 단결정 반도체 패턴(300b)으로 재결정화 한다. 이때, 상기 레이저는 상기 개구(240) 내부의 비단결정 반도체 패턴(300a)이 충분히 용융될 정도의 에너지 밀도를 갖고 조사되므로, 상기 단결정 반도체 패턴(300b)은 그레인 불량 없이 재결정화 될 수 있다.
도 3 및 도 5e를 참조하면, 상기 예비 단결정 반도체 패턴(300b)을 구비하는 기판(100)의 상면을 평탄화시켜, 상기 개구(240)를 매립하는 제1 단결정 반도체 패턴(300)을 형성한다. 따라서, 상기 상부 산화막 패턴(230)의 단부와 상기 단결정 반도체 패턴(300b)이 서로 이격되어 틈(F)을 형성되는 단면(facet) 불량을 제거할 수 있다.
상기 예비 단결정 반도체 패턴(300b)을 구비하는 기판(100)의 상면을 평탄화시켜, 상기 질화막 패턴(220)이 노출될 때까지 상기 예비 단결정 반도체 패턴(300b)의 상부, 상기 절연막 패턴(200) 및 상기 제2 영역에 잔류하는 제1 절연막(200a)의 상부를 제거한다. 이에 따라, 그레인 불량이나 단면 불량이 제거된 단결정 반도체 패턴(300)으로 상기 개구(240)의 내부를 매립하여 제1 단결정 반도체 패턴을 형성한다.
이에 따라, 상기 제1 영역(110) 기판의 활성영역(110a)에는 상기 제1 단결정 반도체 패턴(300)이 형성되고, 상기 제1 단결정 반도체 패턴(300)은 상기 절연막 패턴(200)에 의해 둘러싸이도록 배치된다. 따라서, 서로 인접하는 상기 제1 단결정 반도체 패턴(300)의 상면에 배치된 도전성 구조물들은 상기 절연막 패턴(200)에 의해 전기적으로 절연된다. 이에 따라, 상기 제1 단결정 반도체 패턴(300)은 제1 활성패턴으로 기능하고, 상기 절연막 패턴(200)은 제1 소자분리 패턴으로 기능한다.
도 3 및 도 5f를 참조하면, 상기 제1 활성패턴(300)의 상면에 버퍼막(310)을 형성하여 후속공정으로부터 상기 제1 활성패턴(300)의 표면이 손상되는 것을 방지한다.
일실시예로서, 상기 버퍼막(310)은 열산화 공정에 의해 상기 제1 활성패턴(300)의 표면으로부터 소정의 깊이만큼 형성된 산화막(310)을 포함한다. 열산화 공정에 의한 산화막은 표면으로부터 성장하기 보다는 표면의 내부로 침투하는 경향이 강하므로 상기 제1 활성패턴(300)의 사이즈를 증가시키지 않고 상기 버퍼막(310)을 형성할 수 있는 장점이 있다. 일실시예로서, 상기 질화막 패턴(220)의 두께보다 작은 깊이를 갖도록 상기 제1 활성패턴(300)의 표면으로부터 성장하도록 조절한다. 예를 들면, 상기 버퍼막(310)은 약 100Å의 두께를 갖도록 형성될 수 있다.
도 3 및 도 5g를 참조하면, 상기 제2 영역(120)의 기판(100) 상면에 잔류하는 상기 제1 절연막(200a)을 제거하여 제2 영역(120)의 기판 전 표면을 노출한다.
일실시예로서, 상기 기판(100)의 제1 영역(110)을 덮고, 상기 제2 영역(120)을 노출하는 포토레지스트 패턴(미도시)을 상기 기판(100)의 전면에 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 수행하여 상기 제1 절연막(200a)을 상기 기판(100)의 제2 영역(120)으로부터 제거한다. 상기 제1 절연막(200a)은 ONO 막으로 이루어진 다층막이므로 막질의 특성을 고려하여 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 이후, 상기 포토레지스트 패턴은 스트립 공정 및 애싱 공정을 통하여 제거된다.
도 3 및 도 5h를 참조하면, 상기 제2 영(120)역의 기판(100) 표면에 선택적 에피택시얼 성장(selective epitaxial growth, SEG) 공정에 의해 단결정 반도체 물질을 포함하는 에피택시얼 막(400b)을 형성한다.
일실시예로서, 상기 에피택시얼 막(400b)은 상기 제2 영역(120)의 기판(100) 표면에 위치하는 단결정 반도체를 시드로 하여 선택적 에피택시 성장(selective epitaxy growth, SEG) 공정에 의해 형성되는 단결정 반도체 박막을 포함한다.
예를 들면, 상기 에피택시얼 막(400b)을 형성하기 위한 상기 SEG 공정은 화학기상 증착(chemical vapor deposition, CVD) 공정을 이용하여 수행될 수 있다. 예를 들면, 상기 SEG 공정은 약 700℃ 내지 약 900℃의 온도 및 약 10torr 내지 약 50torr의 압력에서 성막물질을 상기 기판의 표면으로 증착함으로써 수행될 수 있다.
상기 CVD 공정은 감압 화학기상증착(reduced pressure CVD, RPCVD) 공정, 저압 화학기상증착(low pressure CVD, LPCVD) 공정, 초고진공 화학기상증착(ultra high vacuum CVD, UHVCVD) 공정 및 금속유기 화학기상증착(organic metal CVD, MOCVD) 공정을 포함한다. 상기 성막물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카본(SiC), 카본 도핑된 실리콘 게르마늄(C doped SiGe), 인 도핑된 실리콘 게르마늄(P doped SiGe), 붕소 도핑된 실리콘 게르마늄(B doped SiGe) 및 이들의 화합물 중의 어느 하나를 포함한다.
상기 에피택시얼 막(400b)을 형성하기 위한 상기 SEG 공정은 상기 제2 영역(120)의 기판(100) 전 표면이 상기 에피택시얼 막(400b)으로 커버될 수 있을 정도로 충분한 시간동안 수행된다. 상기 선택적 에피택시얼 성장은 등방성 성장공정이므로 상기 에피택시얼 막(400b)은 상기 제2 영역(120)의 기판(100) 전 표면을 덮도록 성장하여 상기 제1 활성패턴(310) 및 상기 제1 소자분리 패턴(200)보다 두껍게 형성된다.
도 3 및 도 5i를 참조하면, 상기 에피택시얼 막(400b)의 상부를 상기 제1 활성패턴이 노출되도록 평탄화하여 상기 제2 단결정 반도체 층(400a)을 형성한다. 일실시예로서, 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치-백 공정에 의해 수행될 수 있다. 따라서, 상기 버퍼막(310) 및 상기 버퍼막(310)과 동일한 두께만큼의 상기 에피택시얼 막(400b)의 상부가 상기 평탄화 공정에 의해 제거된다. 이에 따라, 상기 제2 단결정 반도체 층(400a)은 상기 제1 활성패턴(300)의 상면 및 상기 절연막 패턴(200)의 상면과 동일평면에 위치한다.
도 3, 도 5j 및 5k를 참조하면, 상기 제1 활성패턴(300)을 구비하는 상기 제1 영역(110)의 기판 표면을 덮고 상기 제2 소자분리 영역에 대응하는 상기 제2 단결정 반도체 층(400a)의 표면을 부분적으로 노출하는 포토레지스트 패턴(PR)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 이방성 식각공정을 수행하여, 상기 제1 영역(120)의 개구(240)보다는 큰 사이즈를 갖고 상기 제2 소자분리 영역을 노출하는 함몰부(410)를 형성한다. 일실시예로서, 상기 제2 단결정 반도체 층(400a)은 플라즈마 식각공정에 의해 상기 제2 소자분리 영역(120b)의 기판(120) 표면이 노출되도록 수행된다. 그러나, 상기 제2 단결정 반도체 층(400a)과 상기 기판(100)은 단결정 반도체 물질로 이루어져 있으므로, 상기 함몰부(410)의 깊이가 반드시 상기 제2 단결정 반도체 층(400a)의 두께와 동일하게 형성되어야 하는 것은 아니다. 특히, 상기 제2 단결정 반도체 층(400a)과 상기 기판(100)이 동일한 물질로 형성된 경우에는 개별적인 공정조건 및 소자의 특성에 따라 다양한 깊이를 가질 수 있음은 자명하다.
이에 따라, 상기 제2 단결정 반도체 층(400a)는 상기 함몰부(410)를 구비하는 제2 단결정 반도체 패턴(400)으로 형성된다.
도 3 및 도 5l을 참조하면, 제2 절연층으로 상기 함몰부(410)를 매립하여 상기 제2 소자분리 영역의 기판 상에 배치된 제2 소자분리 패턴(500) 및 상기 제2 소자분리 패턴(500)에 의해 한정되는 상기 제2 단결정 반도체 패턴(400)인 제2 활성패턴을 형성한다.
일실시예로서, 상기 제1 활성패턴(300) 및 상기 함몰부(410)를 구비하는 기판(100)의 상면으로 절연물질을 증착하여 상기 함몰부(410)를 매립하기에 충분한 두께를 갖는 상기 제2 절연막(미도시)을 형성하고, 상기 절연막 패턴(200) 및 상기 제1 활성 패턴(300)의 상면이 노출되도록 상기 제2 절연막을 평탄화시킨다.
예를 들면, 상기 제2 절연막은 고밀도 화학기상 증착(high density plasma chemical vapor deposition, HDPCVD) 공정에 의해 형성된 고밀도 산화막(HDP Oxide)을 포함하며, 상기 제2 절연막은 화학 기계적 연마 공정(chemical mechanical polishing, CMP) 또는 에치-백 공정에 의해 평탄화 될 수 있다. 상기 평탄화 공정에 의해 상기 제2 절연막은 상기 함몰부 내부에만 잔류하여 제2 절연패턴으로 형성되며, 상기 제2 절연패턴에 의해 한정되는 상기 제2 단결정 반도체 패턴(400)은 서로 전기적으로 절연된다. 또한, 상기 제2 절연패턴, 제2 단결정 반도체 패턴, 제1 활성패턴 및 상기 제1 소자분리 패턴의 상면은 공유면을 형성한다. 이에 따라, 상기 제2 절연패턴은 제2 소자분리 패턴으로 기능하고, 상기 제2 단결정 반도체 패턴은 제2 활성패턴으로 기능한다.
상술한 바와 같은 본 실시예에 의하면 상기 제2 영역(120)에 대응하는 기판의 전 표면에서 SEG공정이 수행되므로 상기 제1 영역(110)의 주변부에 배치된 상기 제1 절연패턴의 외측벽이 에피성장을 한정하는 경계면으로 기능한다. 따라서, 에피택시얼 막과 절연막과의 경계면 상에서 격자결함에 의해 발생하는 SEG 공정불량은 제1 영역의 주변부에 배치된 제1 절연패턴의 외측벽 주변부에서만 발생한다. 그런데, 상기 제2 영역(120)에 배치되는 상기 제2 활성영역(120a) 및 상기 제2 소자분리 패턴(120b)은 상기 제1 절연패턴의 외측벽으로부터 충분히 이격되어 배치되므로 상기 SEG 공정불량은 상기 제2 활성영역(120a)의 상부에 배치되는 도전성 구조물의 전기적 작동을 방해하지는 않는다. 따라서, 선택적 에피택시 공정에 의해 제2 활성영역들을 형성한다 할지라도 경계면에서의 공정불량에 의해 소자의 작동불량에 영향을 미치지는 않는다.
따라서, 셀 영역인 제1 영역에서는 LEG공정에 의해 활성패턴을 형성하고, 주 변영역인 제2 영역에서는 SEG 공정 및 CVD 공정에 의해 소자분리패턴을 형성함으로써 주변영역에서의 그레인 불량 및 경계면에서의 격자결함을 개선할 수 있는 장점이 있다.
한편, 상기 제1 영역(110)에 형성된 개구(240)는 상기 제1 영역의 상면에 형성된 절연막을 부분적으로 식각함으로써 형성되지만, 상기 제2 영역(120)에 형성된 상기 함몰부(410)는 단결정 반도체로 이루어진 상기 에피택시얼 막을 부분적으로 식각함으로써 형성된다. 따라서, 상기 개구(240)의 내부를 LEG 공정에 의해 단결정 반도체 막으로 매립하여 활성영역을 완성하고 이의 반사적인 결과로서 소자분리영역을 형성하지만, 상기 함몰부(410)의 내부는 CVD 공정에 의해 절연물질로 매립되어 제2 영역에서의 소자분리 패턴을 완성하고 이의 반사적인 결과로서 활성영역을 형성한다.
따라서, 상기 제1 소자분리 패턴(200)과 제2 소자분리 패턴(500)은 서로 역방향의 측부 프로파일을 갖도록 형성된다. 특히, 셀 영역은 주변영역보다 게이트 패턴이 더욱 조밀하게 배치되므로, 소자분리 패턴의 간격도 더 작게 형성될 것을 요구한다. 즉, 상기 제1 소자분리 패턴(200)은 좁은 폭을 갖지만, 제2 소자분리 패턴(500)은 더 큰 폭을 갖는다. 이에 따라, 상기 개구(240)의 측면 경사보다는 상기 함몰부(410)의 측면 경사각이 더 크게 형성된다. 따라서, 상기 제2 소자분리 패턴(500)의 측부 경사각은 상기 제1 소자분리 패턴(200)의 측부 경사가 보다 더 크게 형성된다.
이후, 상기 제1 활성패턴(300) 및 제2 활성패턴(400)의 상부에 게이트 절연 막 및 상기 게이트 절연막 상에 형성된 도전성 구조물을 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴으로 전기적 신호를 전달하기 위한 금속배선을 형성함으로써 반도체 소자를 완성한다.
본 발명에 따르면, 반도체 기판의 셀 영역에 배치되는 제1 활성패턴 및 제1 소자분리 패턴은 LEG 공정으로 형성되고, 주변영역에 배치되는 제2 활성패턴 및 제2 소자분리패턴은 제2 영역의 기판 전면에 대한 SEG 공정 후의 부분적인 CVD 공정에 의해 형성되어 셀 영역 및 주변영역에서 그레인 불량 및 격자결함을 줄일 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 LEG 공정을 이용하여 활성영역을 형성하는 종래의 반도체 소자 제조공정을 나타내는 단면도들이다.
도 2a 내지 도 2d는 페리/코어 영역의 폴리실리콘 패턴으로부터 폴리 그레인이 형성되는 과정을 나타내는 개념도이다.
도 3은 본 발명의 일실시예에 의한 반도체 장치를 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 의한 스택형 반도체 소자를 나타내는 단면도이다.
도 5a 내지 도 5l은 도 3에 도시된 반도체 소자의 제조방법을 나타내는 단면도들이다.

Claims (20)

  1. 제1 영역 및 상기 제1 영역과 구별되는 제2 영역을 갖는 반도체 기판;
    상기 제1 영역의 기판 표면으로부터 성장한 제1 단결정 반도체를 구비하는 제1 활성패턴;
    상기 제1 영역에 배치되어 상기 제1 활성패턴을 한정하고 서로 인접하는 상기 제1 활성패턴들을 전기적으로 절연하는 제1 절연물질을 구비하는 제1 소자분리패턴;
    상기 제2 영역의 기판 표면으로부터 성장한 제2 단결정 반도체를 구비하는 제2 활성패턴;
    상기 제2 영역에 배치되어 상기 제2 활성패턴을 한정하고 서로 인접하는 상기 제2 활성패턴들을 전기적으로 절연하는 제2 절연물질을 구비하고 상기 제1 절연패턴의 측면 프로파일(profile)과 반대인 측면 프로파일을 갖는 제2 소자분리패턴;
    상기 제1 및 제2 활성패턴 상에 배치되며, 하부 게이트 절연막 및 상기 하부 게이트 절연막 상에 위치하는 하부 게이트 도전막을 구비하는 하부 도전성 구조물;
    상기 하부 도전성 구조물을 덮고 상면이 평탄화되며, 상기 반도체 제1 활성패턴을 부분적으로 노출하는 보조 개구를 구비하는 층간절연막;
    상기 보조개구를 매립하는 제3 단결정 반도체 막;
    상기 제3 단결정 반도체 막과 연결되며 상기 층간절연막의 상부에 위치하는 제4 단결정 반도체 막;
    상기 제4 단결정 반도체 막 상에 배치되며, 상부 게이트 절연막 및 상기 상부 게이트 절연막 상에 위치하는 상부 게이트 도전막을 구비하는 상부 도전성 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 활성패턴은 레이저 유도 에피택시 성장(laser-induced epitaxy growth, LEG) 공정에 의해 형성된 제1 에피택시막 패턴을 포함하고, 상기 제2 활성패턴은 선택적 에피택시 성장(selective epitaxy growth, SEG) 공정에 의해 형성된 제2 에피택시막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 영역 및 상기 제1 영역과 분리되는 제2 영역을 갖고 상면에 제1 절연막 을 구비하는 반도체 기판을 준비하는 단계;
    상기 제1 영역의 상면에 형성된 상기 제1 절연막을 부분적으로 제거하여 상기 제1 영역에 대응하는 기판의 활성영역인 제1 활성영역을 노출하는 개구를 구비하는 절연막 패턴을 형성하는 단계;
    제1 단결정 반도체 패턴으로 상기 개구를 매립하여 상기 제1 활성영역의 기판 상에 배치된 제1 활성패턴 및 상기 제1 활성패턴의 주변에 배치되어 상기 제1 활성패턴을 한정하는 상기 절연막 패턴인 제1 소자분리 패턴을 형성하는 단계;
    상기 제2 영역의 상면에 형성된 상기 제1 절연막을 제거하는 단계;
    상기 제2 영역의 기판 표면으로부터 성장한 제2 단결정 반도체 층을 패터닝하여 상기 제2 영역에 대응하는 기판의 소자분리 영역인 제2 소자분리영역을 노출하는 함몰부를 구비하는 제2 단결정 반도체 패턴을 형성하는 단계; 및
    제2 절연층으로 상기 함몰부를 매립하여 상기 제2 소자분리 영역의 기판 상에 배치된 제2 소자분리 패턴 및 상기 제2 소자분리 패턴에 의해 한정되는 상기 제2 단결정 반도체 패턴인 제2 활성패턴을 형성하는 단계를 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 제1 활성패턴 및 상기 제1 소자분리 패턴을 형성하는 단계는,
    상기 개구의 내부를 매립하는 비단결정 반도체 패턴을 형성하는 단계;
    상기 비단결정 반도체 패턴을 예비 단결정 반도체 패턴으로 변환하는 단계; 및
    상기 예비 단결정 반도체 패턴의 상부, 상기 절연막 패턴의 상부 및 상기 제2 영역에 잔류하는 상기 제1 절연막의 상부를 평탄화시켜, 상기 개구를 매립하는 제1 단결정 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 비단결정 반도체 층을 상기 제1 단결정 반도체 층으로 변환하는 단계는 레이저 유도 에피택시얼 성장(laser-induced epitaxial growth, LEG) 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제6항에 있어서, 상기 제2 단결정 반도체 패턴을 형성하는 단계는,
    상기 제2 영역의 기판 전면에 상기 제1 활성패턴의 상면과 동일한 높이의 상면을 갖는 제2 단결정 반도체 층을 형성하는 단계;
    제1 영역의 기판 표면을 덮고 상기 제2 소자분리 영역에 대응하는 상기 제2 단결정 반도체 층의 표면을 노출하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 이방성 식각공정을 수행하여, 상기 제1 영역의 개구보다는 큰 사이즈를 갖고 상기 제2 소자분리 영역을 노출하는 함몰부를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 제2 단결정 반도체 층을 형성하는 단계는
    평탄화 된 상기 제1 활성패턴의 상면에 버퍼막을 형성하는 단계;
    상기 제2 영역의 기판 표면에 선택적 에피택시얼 성장(selective epitaxial growth, SEG) 공정에 의해 단결정 반도체 물질을 포함하는 에피택시얼 막을 형성하는 단계; 및
    상기 에피택시얼 막의 상부 및 상기 버퍼막을 제거하도록 평탄화하여 상기 에피택시얼 막과 상기 제1 활성 패턴의 상면 및 상기 절연막 패턴의 상면이 동일 평면에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제6항에 있어서, 상기 제2 소자분리 패턴 및 상기 제2 활성 패턴을 형성하는 단계는,
    상기 기판의 상면에 상기 함몰부를 매립하기에 충분한 두께를 갖는 상기 제2 절연막을 형성하는 단계; 및
    상기 절연막 패턴 및 상기 제1 활성 패턴의 상면이 노출되도록 상기 제2 절연막을 평탄화시켜 상기 함몰부에만 배치되고 상기 제1 소자분리패턴의 측면 프로파일과 역방향의 측면 프로파일을 갖는 상기 제2 소자분리 패턴 및 상기 제2 소자분리 패턴에 의해 한정되는 상기 단결정 반도체 층 패턴인 제2 활성패턴을 형성하는 단계를 특징으로 하는 반도체 소자의 제조방법.
  20. 삭제
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