KR20030096463A - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치와 그의 제조방법에 관한 것이다. 본 발명의 반도체 장치는, 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트와, 게이트를 개재하고서 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 정션과, 게이트 절연막의 하부에 배치되어 소스와 드레인 사이를 연결하도록 에피 실리콘막으로 형성된 채널 영역과, 채널영역의 하부에 상기 채널영역에 대해서 "T"자형으로 배치되어 소스와 드레인 정션 사이를 차단하도록 형성된 매몰 절연막층을 포함한다.
이렇게 모스 트랜지스터의 소스와 드레인 정션 사이에 절연막으로 형성된 차단부가 형성되어 있어, 소자가 고집적화되면서 발생하는 노스 트랜지스터의 채널 하부의 벌크 영역에서 발생하는 소스/드레인 졍션 쇼트 불량을 효과적으로 방지할 수 있다.

Description

반도체 장치 및 그의 제조방법{Semiconductor device and Method for fabricating the same}
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로서, 특히 소자형성 영역에 에피 실리콘막을 형성하고 그 위에 소스/드레인을 형성하는 구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.
소자가 극도로 고집적화 되면서 소자형성을 위한 선폭(design rule)이 좁아지고, 이에 따라서 반도체 소자 하나의 점유 면적이 작아져서 트랜지스터와 같은 소자의 형성에 많은 문제점이 발생하고 있다. 즉, 메모리 소자가 형성된 셀영역의 NMOS 트랜지스터와, 주변회로 영역의 PMOS 및 NMOS 트랜지스터는 소정의 게이트 길이를 유지해야만 트랜지스터의 전기적인 특성을 확보할 수 있는데, 소자가 고도로 집적화 되면 쇼트 채널 효과(short channel effect)와 함께 채널 하부의 벌크(Bulk) 영역에서의 소스와 드레인 정션 사이의 쇼트 불량이 발생하여 트랜지스터 소자의 기능이 제대로 발휘되지 않는다.
이러한 문제점을 해결하기 위해서 트랜지스터의 실질적인 게이트 길이를 증가시키는 방법이 많이 연구되어 왔고, 현재까지 알려진 방법들 중에서 유력한 방법의 하나는 가능한 한 정션의 깊이를 얕게 형성하는 천심 소스/드레인 정션(Shallow junction)을 적용하는 것이 최선의 방법으로 알려져 있다.
그런데, 이러한 종래의 천심 정션 형성방법으로도, 소자가 더욱 고집적화되어 선폭이 극도로 미세해지므로, 소스와 드레인 사이의 길이가 임계치 이하로 좁아져서, 정션을 형성하는 과정에서 필연적으로 발생하는 열적 활성화 공정을 동반하면, 확산에 의하여 불순물 이온이 측방으로 확산되어 정션 영역이 확장되는 것을 방지할 수 없다. 그리하여, 결국은 소스와 드레인 사이의 거리가 실질적으로 너무 좁아 게이트 하부의 채널이 발생하기 전에 이들 소스와 드레인 정션이 서로 붙어 쇼트 불량이 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자가 고집적화되어 소스와 드렝니 사이의 채널 길이 좁아지더라도, 벌크 영역(Bulk Area)에서의 소스와 드레인 사이에 정션 쇼트(Junction short)가 발생하는 것을 효과적으로 방지하여 모스 트랜지스터(MOS Transistor) 소자의 전기적 특성을 양호하게 얻을 수 있는 반도체 장치와 그의 제조방법을 제공하는 것이다.
도 1은 본 발명에 의해서 제조된 반도체 장치의 단면도이다.
도 2는 도1의 'A'부분을 확대한 단면도이다.
도 3 내지 도 9는 본 발명의 반도체 장치의 제조방법을 순차적으로 도시한 단면도들이다.
도 10은 본 발명의 반도체 장치의 다른 실시예를 나타낸 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는, 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트와, 게이트를 개재하고서 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 정션과, 게이트 절연막의 하부에 형성되어 소스와 드레인 사이를 연결하는 채널 역할을 하는 채널용 에피 실리콘막과, 에피 실리콘막의 하부에 채널에 대해서 "T"자형으로 배치되어 소스와 드레인 정션 사이를 차단하도록 실리콘 절연막으로 형성된 정션 차단용 절연막을 포함한다.
여기서, 채널용 에피 실리콘막은 선택적 에피 성장법(Selectivel Epitaxial Growth)에 의해서 형성된 에피 실리콘막(Epitaxial silicon)이고, 소스 및 드레인 정션의 상부는 측방으로 연장된 에피 실리콘막(Epitaxial silicon) 상에 형성되는 것이 소스와 드레인 사이의 거리를 연장할 수 있고 천심 정션(Shallow junction)을 형성할 수 있어 바람직하다.
정션 차단용 절연막은 게이트의 중앙 부분에 배치되어 반도체 기판을 소정 깊이로 함몰하여 형성된 트렌치형인 것이 작은 패턴을 형성하여 절연막층을 반도체 기판 판 면에 대해서 깊이 형성할 수 있어 바람직하다.
실리콘 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 실리콘산화막과 실리콘 질화막을 형성하는 것이 열적으로 반도체 기판 상에 열부담을 적게 주어 바람직하다.
한편, 실리콘 절연막은 트렌치를 형성한 후 반도체 기판의 기지 실리콘을 열적으로 산화(Thermal Oxidation)시켜 형성된 실리콘 산화막인 것이 별도의 절연막 제거공정을 동반하지 않고 좁은 폭의 트렌치(Trench)를 깨끗이 충진할 수 있어 바람직하다.
이러한 구성을 가진 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 소자분리용 절연막을 형성하여 소자형성 영역을 정의한다. 반도체 기판 상에 게이트가 형성될 소자형성 영역에 정션 차단용 매몰 패턴이 형성된 마스크용 절연막을 형성한다. 정션 차단용 패턴을 마스크로 이용하여 소자형성 영역을 양측으로 분리하도록 반도체 기판에 소정 깊이의 정션 차단용 트렌치를 형성한다. 정션 차단용 트렌치 내부에 충진용 절연막을 형성한 후, 마스크용 절연막을 제거하여 정션 차단용 절연막을 형성하고 소자형성 영역의 반도체 기판을 노출시킨다. 반도체 기판의 소자형성 영역에 실리콘 에피 단결정을 상장시켜 에피 실리콘막을 형성하고, 에피 실리콘막이 형성된 소자형성 영역에 게이트를 형성한다. 게이트의 양측으로 소스와 드레인 정션을 형성한다.
여기서, 반도체 기판 상에 소자분리용 절연막을 형성할 때, 소자분리용 절연막은 실리콘 산화막으로 형성되어 있고, 이러한 소자분리용 절연막은 반도체 기판 판 면보다 소정 높이 돌출되어 형성되는 것이 추후에 소자형성 영역의 기지 실리콘 상에 선택적으로 에피막을 형성할 때 마스크 패턴 역할을 할 수 있고 소자분리용절연막을 넘어 과성장(Overgrowth)하는 것을 방지할 있고, 추후 에피 실리콘을 과성장(overgrowth) 시킨 후 화학적 기계 연마공정(Chemical mechnical polishing)을 할 때 연마 스트퍼(Polishing stopper)로 이용할 수 있어 바람직하다.
그런 다음, 반도체 기판 상에 마스크용 절연막을 형성하고, 이 마스크용 절연막 상에 소자형성 영역을 분리하는 정션 차단용 패턴이 형성된 포토 레지스트를 형성한다. 패턴닝된 포토 레지스트를 마스크로 이용하여 건식 식각법으로 마스크용 절연막에 정션 차단용 패턴을 전사한다. 이때, 마스크용 절연막은 버퍼용 실리콘 산화막과 버퍼용 실리콘 산화막 상에 순차적으로 형성된 실리콘 질화막으로 구성되는 것이 하부의 기지실리콘이 고밀도의 실리콘 질화막과 직접 접촉하지 않아 기지 실리콘에 결함이 적어져서 바람직하다.
이렇게 반도체 기판 상에 형성된 마스크용 절연막을 마스크로 이용하여 반도체 기판을 건식 식각법으로 소정 깊이 식각하여 함몰된 트렌치를 형성한다. 반도체 기판 표면을 소정 습식 세정을 이용하여 세정한다. 이때, 트렌치 식각 후에는 폴리머 등이 발생하여 반도체 기판을 오염시키므로 불산(HF)을 포함한 세정용액을 이용하는 것이 바람직하다.
반도체 기판 상에 트렌치 충진용 절연막을 형성하여 정션 차단용 트렌치 내를 충진하고 반도체 기판 상의 정션 차단용 트렌치 내부에만 잔류되도록 트렌치 충진용 절연막을 화학적 기계연마법(CMP)이나 건식 식각법에 의한 전면 식각법(Dry Etch Back)을 이용하여 평탄하게 제거한다. 트렌치 충진용 절연막은 화학기상 증착법으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것이 막증착이 용이하여 바람직하다.
한편, 트렌치를 충진하는 단계는, 소정의 산화법을 이용하여 정션 차단용 트렌치 내부의 기지 실리콘을 산화시켜 형성하는 것이 절연막 제거공정을 추가하지 않아도 되므로 공정 수를 줄일 수 있어 바람직하다.
그런 다음, 소자형성 영역의 기지 실리콘을 노출시키는 단계는, 마스크용 절연막을 소정의 식각법으로 제거하고, 특히, 습식식각법(wet etching)을 이용하여 실리콘 질화막은 인산(H3PO4)용액을 이용하여 제거하고, 반도체 기판 상에 잔류된 산화막을 산화막 식각액인 불산(HF)를 포함한 식각액을 이용하여 깨끗이 제거한다. 그러면, 소자분리 산화막과 정션 차단용 절연막 외의 소자형성 영역은 기지 실리콘이 노출된다.
소자형성 영역에 에피 실리콘막을 형성하는 단계는, 소자형성 영역의 기지 실리콘을 황산(H2SO4)이나 염산(HCl) 등의 강산 용액에서 습식세정을 하여 표면에 잔류된 금속이온들을 제거하고, 다시 소정의 세정공정을 거쳐서 반도체 기판 표면의 파티클들을 제거하여, 추후 진행될 에피 성장시에 결함이 없는 깨끗한 에피막을 얻을 수 있다. 그런 다음, 소자형성 영역에 화학기상 증착법을 이용하여 단결정의 에피 실리콘막을 형성한다. 에피 실리콘막은 화학기상 증착법에 의한 선택적 에피 성장법(Selective epitaxial growth)을 이용하여 실리콘 절연막 상에는 에피 실리콘막이 성장하지 않고 기지 실리콘에서만 성장하도록 하여 소자형성 영역에만 에피 실리콘막을 형성시킨다. 이렇게 형성되는 에피막은 측방으로 과성장을 하면서 채널차단용 절연막 상으로도 연장되오 형성하여 소자형성 영역 전면에 소정 두께의 에피막이 형성된다.
그런 다음, 에피 실리콘막 상에 게이트 절연막과 게이트 도전막 및 마스크 절연막을 순차적으로 형성하고, 마스크 절연막과 게이트 도전막에 게이트 패턴을 형성한다. 게이트 패턴의 측벽에 절연막 스페이서를 형성하여 게이트를 완성한다. 여기서, 게이트 절연막은 실리콘 산화막(SiO2)과 실리콘 질소 산화막(SiON) 중 어느 하나로 형성될 수 있고, 마스크 절연막과 절연막 스페이서는 화학기상 증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나로 형성될 수 있다.
이렇게 게이트를 형성한 후, 게이트를 마스크로 이용하여 정션 이온을 주입하고, 소정의 열처리법을 이용하여 정션 이온을 활성화시켜 정션을 형성한다. 이때, 정션 이온은 형성되는 소자의 형태에 따라 PMOS의 경우에는 보론(B)이나 BF2와 같은 P형 원소를 NMOS의 경우에는 인(P), 비소(As) 및 인티몬(Sb)와 같은 N형 원소를 선택하여 주입한다. 그리고, 정션을 형성하기 위한 열처리법으로는 얕은 정션(Shallow Junction)을 형성하기 위해서 온도의 상승과 하강이 급속히 진행되어 불필요한 열부담을 감소시키는 급속 열처리법(Rapid Thermal Processing)을 이용하는 것이 바람직하다.
이렇게 본 발명의 반도체 장치는, 모스 트랜지스터의 게이트 하부 영역에 배치된 소스와 드레인 정션을 연결하는 채널 하부에 정션 차단용 절연막이 형성되어,소스 정션과 드레인 정션 사이를 차단하고 있기 때문에, 소자의 선폭이 좁아져서 소스와 드레인 정션 사이의 길이가 좁아진다 할 지라도 소자 동작시에 발생하는 정션 확장에 의한 쇼트 현상을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 따른 반도체 장치를 나타낸 단면도이고, 도 2는 본 발명을 상세히 설명하기 위해서 도 1의 'A'부분을 확대하여 도시한 단면도이다.
이들을 참조하면, 본 발명에 따른 반도체 장치는, 반도체 기판 상에 소자영역을 정의하는 소자분리용 산화막과(110), 소자형성 영역 상에 게이트 절연막(151)과 게이트 도전막(153) 및 마스크용 절연막(155)이 순차적으로 적층되고 측벽에는 절연막 스페이서(157)를 갖는 게이트(150)와, 게이트(120)를 중심으로 소자형성 영역의 소스와 드레인 영역이 분리되도록 게이트(120)의 하부에 형성된 정션 차단용 절연막(125)과, 소자형성 영역의 반도체 기판(100) 기지 실리콘과 정션 차단용 절연막(125) 상부까지 연장 형성되어 채널 영역(105a)을 포함하는 에피 실리콘막(130)과, 게이트(150)의 양측으로 에피 실리콘막(130)과 반도체 기판(100)의 기지 실리콘에 걸쳐서 형성된 소스 및 드레인 정션(105)을 포함한다.
소자분리용 절연막(110)은, 소정의 소자분리 기법(Isolation Technology)을이용하여 형성되고, 특히, 소자가 고집적화 되어 선폭이 극도로 좁을 경우에는, 트렌치형 소자분리법(Trench Isolation)을 적용하는 것이 바람직하다.
정션 차단용 절연막(125)은 반도체 기판(100)의 기지실리콘 내에 매몰되어 소자형성 영역의 게이트(150)의 하부 중앙 영역에 채널 영역과 'T'자형으로 세로로 길게 배치되어 소스와 드레인 정션(105) 사이를 측방으로 차단하도록 실리콘 절연막으로 형성되어 있다. 실리콘 절연막은 반도체 기판(100)에 소정 깊이의 트렌치를 형성하고 화학기상 증착법을 이용하여 형성된 실리콘 산화막이나 실리콘 질화막을 충진하여 형성한다. 이외에도, 트렌치 형성 후 산화법을 이용하여 트렌치 내의 기지 실리콘을 산화시켜 내부를 열적으로 산화(Thermal Oxidation)된 실리콘 산화막으로 충진하기도 한다.
게이트 절연막(151)은 열적으로 성장된 실리콘 산화막(SiO2)이나 실리콘 질소 산화막(SiON, Oxynitride)으로 형성되어 있고, 게이트 도전막(153)은 일반적으로 인(P)과 같은 불순물이 도핑되어 전도성이 있는 폴리 실리콘(Polycrystalline silicon)을 사용하고, 게이트(150)의 도전성을 향상시키기 위해서 금속 실리사이드막(미도시)과 조합하여 게이트 도전막(153)을 구성하기도 한다. 그리고, 마스크용 절연막(155)은, 화학기상 증착법으로 형성된 실리콘 질화막이나 실리콘 산화막으로 형성되는데, 특히, 자가정렬 콘택을 형성하는 경우에는, 실리콘 질화막으로 형성되는 것이 바람직하다.
소스와 드레인 정션(105)은, P형이나 N형의 불순물을 에피 실리콘막(130)과반도체 기판(100)의 기지 실리콘에 소정 깊이로 고농도로 도핑되어 형성된다. 이러한 소스와 드레인 정션(105)은 기지 실리콘의 벌크 영역(Bulk Area)에서 정션 차단용 절연막(125)에 의해서 서로 분리된다. 그리하여, 이들 정션들(105)이 소정 열처리 공정이 동반되더라도 측방으로 확산되는 졍션 영역을 정션 차단용 절연막(125)에서 차단할 수 있고, 소자를 작동시키기 위해서 전위차가 가해졌을 때에도 확장되는 정션 영역을 정션 차단용 절연막(125)에서 차단하여 트랜지스터 소자의 전기적 특성을 양호하게 유지할 수 있다.
도 3내지 도 9는 본 발명의 반도체 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 소자분리용 산화막(110)을 형성하여 소자형성 영역을 정의한다. 즉, 반도체 기판(100) 상에 소정 깊이의 트렌치(110과 일치되는 공간)를 형성하고, 반도체 기판(100) 전면에 충진용 절연막(미도시)을 형성하여 트렌치 내부를 충진하고 평탄화 공정을 거쳐서 트렌치 내부에만 충진용 절연막을 잔류시켜 소자분리용 산화막(110)을 형성한다. 이때, 충진용 절연막은 화학기상 증착법(CVD)으로 형성된 실리콘 산화막을 적용하며, 트렌치 충진 능력을 향상시키기 위해서 플라즈마를 이용한 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하며, 특히, 막 증착속도가 뛰어난 고밀도 플라즈마를 이용한 화학기상 증착법(High density plasma chemical vapor deposition)을 이용하는 것이 바람직하다. 이때, 소자분리용 산화막(110)이 반도체 기판(100)의 소자형성 영역보다 소정 높게 형성되는 것이 추후 소자형성 영역에 선택적으로 에피 실리콘막을 형성할 때 이 소자분리용 절연막(110)이 측벽 경계 마스크 역할을 할 수 있어 바람직하다.
한편, 소자분리용 절연막(110)을 형성하는 방법은 전술한 트렌치 소자분리 기법(Trench Isolation) 외에도 LOCOS(Local Oxidation Of Silicon)나 A-LOCOS(Advanced LOCOS) 등을 적용할 수도 있다.
도 4를 참조하면, 반도체 기판(100) 상에 정션 차단용 절연막 패턴(120a)을 포함하는 마스크용 절연막(120)을 형성한다.
먼저, 반도체 기판(100) 상에 실리콘 산화막으로 형성된 패드 산화막(121)을 형성하고 그 위에 실리콘 질화막(123)을 순차적으로 형성한다. 이때, 패드 산화막(110)은 기지 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막이고, 실리콘 질화막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성되는 것이 일반적이다. 패터닝시 하드 마스크로서 적용할 수 있도록 저압 화학기상 증착법(LP CVD)으로 형성된 실리콘 질화막을 사용하는 것이 바람직하다.
그런 다음, 반도체 기판(100) 전면에 포토 레지스트(미도시)를 도포하고 정렬노광기(photo stepper)를 이용하여 포토 레지스트에 소자형성 영역을 양측으로 분리하는 정션 차단용 패턴을 형성한다. 패터닝된 포토 레지스트를 마스크로 이용하여 건식식각법으로 마스크용 절연막(120)에 정션 차단용 패턴을 전사하여 정션 차단용 트렌치를 형성하기 위한 패턴(120a)을 완성한다. 이때, 마스크용 절연막(120)을 마스크로 이용하여 바로 트렌치 식각을 할 경우에는, 후속 트렌치 식각을 용이하게 하기 위해서 패드 산화막(121)까지 모두 제거하여 기지 실리콘을노출시킬 수도 있다. 그러나, 마스크용 절연막(123)의 측벽에 절연막 스페이서를 형성할 경우에는, 도 4에 도시된 바와 같이, 상부의 실리콘 절연막(123) 만을 식각하고 하부의 패드 산화막(121)은 잔류시키는 것이 포토 레지스트에 의한 기지 실리콘의 오염을 방지할 수 있어 바람직하다.
도 5를 참조하면, 반도체 기판(100) 전면에 스페이서용 절연막(미도시)을 증착하고 이 스페이서용 절연막을 건식식각을 이용한 이방성 식각으로 제거하여 마스크용 절연막(120) 측벽에 절연막 스페이서(124)를 형성한다. 그러면, 실제 마스크용 절연막(123)에 형성된 정션 차단용 트렌치 패턴(도 4의 124a)의 크기보다 좁은 패턴을 형성할 수 있다. 이때, 하부에 형성된 패드 산화막(121)까지 모두 제거하여 기지 실리콘이 드러날 수 있도록 한다. 그리고, 마스크용 절연막(120)과 절연막 스페이서(124)를 식각용 마스크로 이용하여 건식식각법으로 반도체 기판(100)을 소정 깊이 식각함으로써, 반도체 기판(100)을 소정 깊이 함몰하여 정션 차단용 트렌치(125a)를 형성한다. 그런 다음, 건식식각할 때 발생한 폴리머(polymer)를 제거하기 위해서 불산(HF)이 포함된 세정용액을 이용하여 정션 차단용 트렌치(125a) 내부를 포함하여 반도체 기판(100) 전면을 세정한다. 그러면, 도 5에 도시된 바와 같이, 소자형성 영역의 중앙 부분에 세로로 배치되어 소자형성 영역을 양측으로 분리하는 정션 차단용 트렌치(125a)가 형성된다. 이때, 정션 차단용 트렌치(125a)의 깊이는 추후 형성될 소스 및 드레인 정션(도 1의 105)의 깊이보다 깊어야 하므로 통상 0.1 um 내지 0.5 um 이상의 깊이를 갖는 것이 바람직하다.
도 6을 참조하면, 반도체 기판(100) 전면에 트렌치 충진용 절연막(미도시)을형성하고 소정의 평탄화 공정을 거쳐서 정션 차단용 트렌치(125a) 내부에만 트렌치 충진용 절연막을 잔류시킨다. 이때, 트렌치 충진용 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막이고, 경우에 따라서는 실리콘 질화막을 조합하여 사용할 수도 있다. 그리고, 평탄화 공정에서는, 건식식각을 이용한 전면 식각법(Dry Etch-Back)이나 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하여, 마스크용 절연막(120) 상부 수준까지 평탄하게 제거한다. 그러면, 정션 차단용 트렌치(125a) 내부 영역에만 트렌치 충진용 절연막이 전류한다.
한편, 다른 방법으로서, 소정의 산화법을 이용하여 정션 차단용 트렌치(125a) 내부의 기지 실리콘을 산화시킴으로써, 트렌치(125a) 내부를 실리콘 산화막으로 충진할 수도 있다. 이때, 실리콘 소스가 드러난 트렌치 내부는 산화반응이 일어나 실리콘 산화막이 형성되지만, 다른 부분은 마스크용 절연막(120)으로 덮혀있어 산화 반응이 일어나지 않아 트렌치(125a) 내부에만 선택적으로 실리콘 산화막을 형성할 수 있다. 이러한 경우에는, 별도의 평탄화 공정이 필요하지 않아 공정 수를 감소시킬 수 있는 장점이 있고, 트렌치 충진용 산화막의 밀도가 높아 습식세정 용액에서의 식각율이 낮아 산화막의 원형 유지에 유리한 장점이 있다.
도 7을 참조하면, 마스크용 절연막(120)을 건식 식각법(Dry Etching)이나 습식 식각법(Wet Etching)으로 모두 제거하여 소자형성 영역의 기지 실리콘을 노출시킨다. 건식식각의 경우에는 반도체 기판(100) 상에 플라즈마에 의한 손상(Plasma damage)을 발생시킬 수 있기 때문에 가능하면 습식 식각법을 이용하는 것이 바람직하다. 이때, 습식식각 용액으로는 마스크용 절연막(120)의 실리콘 질화막(123)을 제거하기 위해서 인산용액(H3PO4)를 사용하고 하부에 잔류된 패드 산화막(121)을 제거하기 위해서는 불산(HF) 용액이 포함된 산화막 식각액을 사용한다. 이러한 식각공정이 진행되는 동안에 함께 노출되는 트렌치 충진용 절연막도 소정 두께 제거되어 반도체 기판(100) 상으로 돌출되어 형성된 부분은 제거되고 트렌치 내부에만 충진용 절연막이 남게되어 정션 차단용 절연막(125)이 완성된다. 그리고, 식각 정도를 조절하여 도 7에 도시된 바와 같이, 소자분리용 절연막(110)의 높이가 소자형성 영역의 기지 실리콘 판 면보다 더소 높게 형성하는 것이 추후 진행되는 선택적 에피 실리콘 형성(Selective Epitaxial Growth) 공정에서 마스크로 사용할 수 있어 바람직하다.
도 8은 반도체 기판(100)의 소자형성 영역에 노출된 기지 실리콘을 소스로 하여 화학기상 증착법(Chemical Vapor Deposition)에 의한 선택적 에피 실리콘 성장법(Selective Epaitaxial Growth)을 이용하여 소자형성 영역에 에피 실리콘막(130)을 형성한다. 여기서, 선택적 에피 실리콘 성장법(Selective Epitaxial Growth)은 실리콘 소스 가스로서 DCS(SiH2Cl2), TCS(SiHCl3), SiCl4및 SiH4중 어느 하나를 사용하며, 특별히 실리콘 절연막에서 실리콘이 성장하지 않게 선택적으로 증착되도록 하기 위해서 염산(HCl) 가스를 더 포함하기도 한다. 그리고, 캐리어 가스로는 파티클(Particle)이 없고 부반응이 발생하지 않아 기지 실리콘 표면에서 단결정 실리콘 상장에 적합한 수소(H2)를 사용한다.
그러면, 반도체 기판(100)의 기지 실리콘을 소스로 하여 단결정의 에피 실리콘막(Epi silicon)이 측방 및 상방향으로 성장하고 소자형성 영역 내의 절연막 층인 정션 차단용 절연막(125) 부분에서는 인접한 소자영역으로부터 연장되는 에피 과성장(Epiatxial overgrowth)에 의해서 그 상부까지도 에피 실리콘막(130)이 형성된다. 그리하여, 기지 실리콘 상의 소자형성 영역과 정션 차단용 절연막(125) 상에 소정 두께의 에피 실리콘막(130)이 형성된다. 이러한 에피 실리콘막(130)은 완전한 형태의 막을 형성하기 위해서 소자분리용 절연막(110) 높이보다 두껍게 형성한 후 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하여 에피 실리콘막(130)을 소정 두께 연마 제거함으로써, 최종의 에피 실리콘막(130)을 형성할 수도 있다. 이때, 에피 실리콘막(130)의 두께는 게이트(120) 하부에 소스와 드레인 정션(도 1의 105) 사이에 채널이 형성될 정도의 두께면 충분하다.
도 9를 참조하면, 에피 실리콘막(130)이 형성된 반도체 기판(100)의 소자형성 영역에 게이트(120)를 형성하고, 소스와 드레인 정션(105)을 형성한다.
즉, 소자형성 영역의 에피 실리콘막(130) 상에 게이트 절연막(151)과 게이트 도전막(153) 및 마스크 절연막(155)을 순차적으로 형성하고, 소정의 포토 및 건식식각 공정(Photo/Dry etching)을 거쳐서 마스크 절연막(155)과 게이트 도전막(153)에 게이트 패턴을 전사한다. 그런 다음, 게이트 패턴의 측벽에 절연막 스페이서(157)를 형성하여 게이트(150)를 완성한다.
그리고, 이 게이트(150)를 마스크로 이용하여 게이트(150) 양측으로 정션 이온을 주입하고 소정의 열처리 공정을 이용하여 주입된 불순물 원자들을 활성화시켜소스 및 드레인 정션(105)을 형성한다. 여기서, 정션 이온은 PMOS의 경우에는 보론(B)과 BF2와 같은 P형 원소를 주입하고, NMOS의 경우에는 인(P), 비소(As), 안티몬(Sb)과 같은 N형 원소를 주입한다. 열처리 공정으로는 급속열처리 공정(Rapid Thermal processing)을 이용하는 것이 반도체 기판에 불필요한 열부담을 감소시켜 얕은 정션(shallow junction)을 할 수 있으므로 바람직하다.
이 후의 공정은 반도체 장치의 특성에 따라서 메모리 장치의 경우에는 통상의 제조방법을 이용하여 캐패시터(capacitor) 및 비트라인(Bit line)을 형성하고 금속배선 공정(Metalization)을 진행 하여 반도체 장치를 완성하고, 로직(LOGIC) 제품의 경우에는 소정의 평탄화 공정(Planarization)과 금속배선 공정을 진행하여 복수의 금속 배선층(Multi-layer metal)을 가지는 로직 제품을 완성한다.
이상과 같이, 본 발명에 따른 반도체 장치는, 모스 트랜지스터(MOS Transistor)의 게이트(150) 하부에 형성되는 채널 부분(105a)을 제외하고 소스와 드레인 정션(105)을 물리적으로 분리하는 정션 차단용 절연막(125)을 형성하고 있기 때문에, 소정의 열처리를 거친 후 소스 및 드레인 정션(105, Source/Drain Junction) 영역이 확장되어 소스와 드레인 정션(105) 사이의 쇼트 현상이 발생하는 것을 근본적으로 차단할 수 있다. 그리하여, 모스 트랜지스터의 문턱전압(Threshold Voltage)을 안정적으로 건전하게 유지할 수 있으며, 소스와 드레인 정션(105) 영역이 상호 분리되어 있기 때문에 소자가 더욱 고집적화 되어도 정션을 형성할 때 정션 형성 불량을 방지할 수 있다.
도 10은, 본 발명의 반도체 장치의 다른 실시예를 나타낸 단면도이다.
이를 참조하면, 정션 차단용 절연막(125)이 정션 차단용 트렌치(125a) 내부를 완전히 충진하지 않고 정션 차단용 트렌치(125a) 부분이 소정 깊이 함물되도록 형성되어 있고, 그 내부에 에피 실리콘막(130)이 충진되어 있다. 이러한 구성은, 에피 실리콘을 성장시킬 때, 정션 충진용 트렌치(125a) 측벽에서도 에피 실리콘이 동시에 성장됨으로써, 트렌치(125a) 내부에서는 실질적으로 폴리 실리콘(130a)이 자라고 반도체 기판(100)과 접하는 부분에서는 에피 실리콘이 성장하여 채널이 형성되는 부분에서 에피 실리콘막(130)의 특성이 양호하게 형성된다. 따라서, 반도체 장치의 전기적 특성을 개선시킬 수 있는 장점이 있다.
상술한 바와 같이 본 발명의 반도체 장치는, 게이트 하부의 채널(Channel) 영역을 제외하고서 소스와 드레인 정션(Source/Drain Junction) 영역을 벌크 부분에서 완전히 분리하므로, 정션의 확장에 따른 쇼트 불량을 방지할 수 있다.
그리고, 채널이 형성되는 부분을 에피 실리콘막으로 형성함으로써, 트랜지스터의 문턱전압(Vt)의 안정성 등의 전기적 특성을 개선시킬 수 있다.

Claims (30)

  1. 반도체 기판 상에 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막;
    상기 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트;
    상기 게이트를 개재하고서 상기 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 정션;
    상기 게이트 절연막의 하부에 배치되어 상기 소스와 드레인 사이를 연결하도록 채널 역할을 하는 채널 실리콘막;
    상기 에피 실리콘막의 하부에 상기 에피 실리콘막에 대해서 "T"자형으로 배치되어 상기 소스와 드레인 정션 사이를 차단하도록 실리콘 절연막으로 형성된 매몰 절연막층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 채널 실리콘막은 선택적 에피 성장법(SEG)에 의해서 형성된 에피 실리콘막(Epitaxial silicon)인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 소스 및 드레인 정션의 상부는 측방으로 연장된 에피 실리콘(Epitaxial silicon) 상에 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 매몰 절연층은 상기 게이트의 중앙 부분에 배치되어 상기 반도체 기판을 소정 깊이 함몰하여 형성된 트렌치형인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 실리콘 절연막은 실리콘 산화막과 실리콘 절연막 중어느 하나인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 실리콘 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 실리콘 절연막은 상기 반도체 기판의 기지 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  8. a) 반도체 기판 상에 소자분리용 절연막을 형성하여 소자형성 영역을 정의하는 단계;
    b) 상기 반도체 기판 상에 게이트가 형성될 소자형성 영역에 정션 차단용 매몰 패턴이 형성된 마스크용 절연막을 형성하는 단계;
    c) 상기 매몰 차단용 패턴을 마스크로 이용하여 상기 소자형성 영역을 양측으로 분리하도록 반도체 기판에 소정 깊이의 정션 차단용 트렌치를 형성하는 단계;
    d) 상기 정션 차단용 트렌치 내부에 충진용 절연막을 형성하는 단계;
    e) 상기 마스크용 절연막을 제거하여 정션 차단용 절연막을 형성하고 상기 소자형성 영역의 반도체 기판을 노출시키는 단계;
    f) 상기 반도체 기판의 소자형성 영역에 단결정의 에피 실리콘(Epitaxial Silicon)을 상장시켜 실리콘 에피층을 형성하는 단계;
    g) 상기 실리콘 에피층이 형성된 소자형성 영역에 게이트를 형성하는 단계;
    h) 상기 게이트의 양측으로 소스와 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, a) 단계에서, 상기 소자분리용 절연막은 실리콘 산화막으로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 소자분리용 절연막은 반도체 기판 판 면보다 소정 높이 돌출되어 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제8항에 있어서, 상기 b) 단계는,
    상기 반도체 기판 상에 마스크용 절연막을 형성하는 단계;
    상기 마스크용 절연막 상에 상기 소자형성 영역을 분리하는 정션 차단용 패턴이 형성된 포토 레지스트를 형성하는 단계;
    상기 패턴닝된 포토 레지스트를 마스크로 이용하여 건식식각법으로 마스크용 절연막에 정션 차단용 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 마스크용 절연막은 버퍼용 실리콘 산화막과 상기 버퍼용 실리콘 산화막 상에 순차적으로 형성된 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제8항에 있어서, 상기 c) 단계는,
    상기 반도체 기판 상에 형성된 상기 마스크용 절연막을 마스크로 이용하여 상기 반도체 기판을 건식 식각법으로 소정 깊이 식각하여 정션 차단용 트렌치를 형성하는 단계; 및
    상기 반도체 기판 표면을 소정 습식 세정(Wet Cleaning)을 이용하여 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제8항에 있어서, d) 단계는,
    상기 반도체 기판 상에 트렌치 충진용 절연막을 형성하여 상기 정션 차단용 트렌치를 충진하는 단계;
    상기 반도체 기판 상의 정션 차단용 트렌치 내부에만 잔류되도록 트렌치 충진용 절연막을 평탄하게 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제14항에 있어서, 상기 트렌치 충진용 절연막은 화학기상 증착법으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제8항에 있어서, 상기 d)단계에서, 상기 정션 차단용 트렌치를 충진하는 단계는, 소정의 산화법을 이용하여 정션 차단용 트렌치 내부의 기지 실리콘을 산화시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제8항에 있어서, 상기 e)단계는,
    상기 마스크용 절연막을 소정의 식각법으로 제거하는 단계;
    상기 반도체 기판 상에 잔류된 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 식각법은 인산(H3PO4)을 이용한 습식 식각법(wet etching)인 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제17항에 있어서, 상기 잔류 산화막의 제거는 불산(HF)를 포함하는 세정액을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제8항에 있어서, 상기 f)단계는,
    상기 소자형성 영역의 기지 실리콘을 노출시키는 단계;
    상기 소자형성 영역에 단결정의 에피 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 에피 실리콘막은 선택적 에피 실리콘 성장법(Selective epitaxial growth)으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제21항에 있어서, 상기 에피 실리콘막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제8항에 있어서, 상기 g)단계는,
    상기 에피 실리콘층에 게이트 절연막과 게이트 도전막 및 마스크 절연막을 순차적으로 형성하는 단계;
    상기 마스크 절연막과 상기 게이트 도전막에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 측벽에 절연막 스페이서를 형성하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 게이트 절연막은 실리콘 산화막(SiO2)과 실리콘 질소 산화막(SiON) 중 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제23항에 있어서, 상기 마스크 절연막과 상기 절연막 스페이서는 화학기상증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제8항에 있어서, 상기 h)단계는,
    상기 게이트를 마스크로 이용하여 정션 이온을 주입하는 단계; 및
    소정의 열처리법을 이용하여 상기 정션 이온을 활성화시켜 소스 및 드레인 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제26항에 있어서, 상기 정션 이온은 P형 원소와 N형 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제27항에 있어서, 상기 N형 원소는 인(P)과 비소(As) 및 안티몬(Sb) 등의 5가 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제27항에 있어서, 상기 P형 원소는 보론(B)과 BF2와 같은 3가 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제26항에 있어서, 상기 열처리법은 급속 열처리법(Rapid Thermal Processing)것을 특징으로 하는 반도체 장치의 제조방법.
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