JPS6329541A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置の製造技術に関し、例えば、半
導体基板上に形成される単導体集積回路形成用パターン
の位置ずれ検出方法に利用して有効な技術に関するもの
である。

［従来の技術］ 近年、半導体集積回路の高集積化に伴い、半導体装置の
製造工程において、半導体基板上に形成される各種パタ
ーンの位置ずれを正確かつ迅速に検出する必要が生じて
きた。

本発明者は、この半導体装置製造技術におけるパターン
の位置ずれ検出方法について検討した。

以下は、公知とされた技術ではないが、本発明者によっ
て検討された技術であり、その概要は次の通りである。

即ち、これを第５図に基づいて説明すれば、半導体基板
１上に例えば酸化シリコン膜のような絶縁膜を形成する
際に、それと同時に、主尺をなす基Ｉ？！Ｍ２を形成し
、その後のパターン形成の際に、残留ホトレジストによ
って副尺をなす（主尺とは目盛間隔が異なる）合せＭ３
を形成し、これらの合せ目を顕微鏡により検出すること
によって、パターンの位置ずれを検出するようにするも
のである。これはバーニアの原理を利用したもので、こ
の場合、主尺と副尺との合致点がパターンを保持するレ
チクルの合せずれひいてはパターンの位置ずれとなる。

Ｃ発明が解決しようとする問題点］ しかしながら、このような方法では、１個のパターンで
一方向の合せずれしか検出できないため、Ｘ、Ｙの２方
向の合せずれを検出するためには、第５図に示すように
、２個のパターンが必要であり、このためパターンの占
有面積が大きくなってしまう、また、主尺と副尺との合
致点は顕微鏡で注意深＜Ｉｔ察しないと見つけることが
できないので、その合致点の検出作業に比較的長い時間
を要するという問題点がある。

この発明は、かかる点に鑑みなされたもので、パターン
占有面積が小さくて済み、しかも、半導体装置の製造工
程において、パターンの位置ずれを迅速かつ容易に検出
できる半導体装置の製造方法を提供することを目的とし
ている。

この発明の前記ならびにその他の目的と特徴については
、本明細書の記述および添付図面から明らかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明の代表的なものの概要を簡
単に説明すれば、下記のとおりである。

即ち、半導体装置の製造方法において、それぞれがマト
リクス状にセルを配列した形となり、しかも、それぞれ
のセル配列ピッチが互いに異なるように、例えば絶縁膜
からなる基準層およびホトレジストからなる合せ層を半
導体基板上で重畳するように形成し、これらの重畳状態
から上記パターンの位置ずれを検出するようにしたもの
である。

［作用］ 上記の手段によれば、パターン形成の際に、半導体基板
上にパターンの位置ずれに応じたセルの重畳状態が形成
され、このセルの重畳状態からＸ。

Ｙ２方向のパターンの位置ずれを同時に検出できること
により、パターンの位置ずれの検出を迅速かつ容易に行
なえるようにするという上記目的を達成することができ
る。

［実施例コ 第１図乃至第３図には本発明に係る半導体装置の製造方
法の実施例が示されている。その構成を図面に基づき説
明する。

第２図は実施例において用いられる縮小アライナの概略
構成図で、４，５はレクチルを表わしている。なお、実
施例においては、互いに異なる２枚のレチクル４，５が
必要となるが、説明の便宜上、第２図においては、この
レチクル４，５を同一図面で表現している。

ここでレチクル４には半導体集積回路形成用の第１のパ
ターン（図示せず）と基準層形成用の格子状パターン６
が保持されている。また、レチクル５には半導体集積回
路形成用の第２のパターン（図示せず）と合せ層形成用
のセル状パターン７が保持されている。このセル状パタ
ーン７は、特に制限されないが、矩形のセルをマトリク
ス状に配列した形となっている。なお、実施例において
は、基準層形成用の格子状パターン６の格子目のピッチ
と合せ層形成用のセル状パターン７のピッチとは異なる
ように形成されている。そうして、この縮小アライナに
おいては、これらのパターンがレンズ８を介して半導体
基板１上に縮小転写されるようになっている。

第３図はＭＯＳ　　ＬＳＩに適用した実施例の方法を表
わしている。その構成を第３図（Ａ）〜（Ｊ）に沿って
順に説明する。

先ず、半導体基板（Ｓｉ基板）１上にＳｉ、Ｎ、膜９を
被着する（第３図（Ａ））。次いで、Ｓｉ３Ｎ４股９上
にホトレジスト膜１ｏを形成する（第３図（Ｂ））、次
いで、半導体集積回路形成用の第１のパターンと基準層
形成用の格子状パターン６が保持されたレチクル４を用
いて、第２図に示すようにして、ホトレジスト膜１ｏを
選択的に露光する。このとき、半導体基板１における格
子状パターン６の転写領域に格子状にホトレジスト膜１
０の未露光部分１０ａが形成される（第３図（Ｃ））。

次いで、ホトレジスト膜１０の露光部分を溶剤によって
溶かし、該露光部のＳｉ、Ｎ４膜９を露出させる。この
とき、格子状パターン６の結像領域における格子の目に
相当する部分にもＳｉ、Ｎ４膜９が露出されることにな
る（第３図（Ｄ））。次いで、残ったホトレジスト膜１
０ａをマスクとして、上記露出したＳｉ、Ｎ、膜９をエ
ツチングによって取り除く（第３図（Ｅ））、次いで、
マスクとして用いたホトレジスト膜１０ａを取り除き、
残留したＳｉ、Ｎ、膜９を露出させる（第３図（Ｆ））
、このＳｉ、Ｎ、膜９の露出部分は格子状パターン６の
転写領域においては格子状となっている。次いで、熱酸
化によりＳｉ３Ｎ、膜９の露出部分以外の領域にＳｉｎ
、膜１１を形成する。このとき、半導体基板１上に転写
された格子状パターンの格子の目に相当する部位にも、
Ｓｉｎ、膜１１が形成される（第３図（Ｇ））。これに
よって、格子状パターン６の転写領域に、５ｉｎ２より
なるセルをマトリクス状に配した基準層２が形成される
ことになる。

次いで、残留Ｓｉ３Ｎ、膜９を取り除き（第３図（Ｈ）
）再びホトレジスト膜１２を形成する。それから、半導
体集積回路形成用の第２のパターンと合せ層形成用の格
子状パターン７が保持されたレチクル５を用いて、第２
図に示すようにして、ホトレジスト膜１２を選択的に露
光する（第３図（１））。

このとき、セル状パターン７の転写領域における格子状
部分も露光されることになる。次いで、ホトレジスト膜
１２の露光部分を溶剤によって溶かすと、半導体基板１
上に転写されたセル状パターン７のセル状部分に相当す
る部位にホトレジスト膜１２ａが残る（第３図（Ｊ））
。これによって、格子状パターン７の転写領域に、ホト
レジストよりなるセルをマトリクス状に配した合せ層３
が形成されることになる。次いで、この合せ層３と上記
基準層２との合せずれを顕微鏡で検出する。

この合せずれの検出方法を詳述すれば次のとおりである
。

即ち、例えば、マスクの合せずれがない状態で、第１図
に示すように、基準層２と合せ層３の中心位置にあるセ
ルが完全に重なり合うものとすれば、マスクの合せずれ
がある状態では、完全に重なり合うセル位置は基準層２
の中心からＸまたはＹ方向に偏って形成されることにな
る。即ち、本実施例もバーニアの原理をＸ、Ｙ２方向に
ついて用いているのである。したがって、基準層２と合
せ層３のセルが完全に重なり合う部分を見つけることに
より、その合せずれの方向および大きさを迅速かつ容易
に検出することができる。この場合、５１０２で形成さ
れた基準層２のセルは光の干渉等により例えば青色を呈
し、一方、ホトレジストにより形成された合せＭ３は例
えば赤色を呈しているので、その検出は容易である。ま
た、その合せずれの規格範囲を示す指示パターン１３は
、第４図（Ａ）、（Ｂ）に示すように、格子状パターン
６の外側に組み込んでおき、第４図（Ａ）に示すように
その規格範囲内にセルの一致点ａが有る場合には良、第
４図（Ｂ）に示すように規格範囲内にセルの一致点ａが
ない場合には不良と判断するようにすれば、−目で該部
分の半導体の良不良の判別が迅速にできることとなる。

なお、ちなみにパターンの合せずれの大きさは次のよう
にして求まる。即ち、今、基準層２のセルの配列ピッチ
をＰ、合せ層３のセルの配列ピッチをＰ十Δｄとし、基
準層２の中心よりＸ方向にｍ個、Ｙ方向にｎ個の位置に
ある、基準層２のセル上で、合せ層３のセルが完全に重
なっているとすれば、Ｘ方向のずれの大きさΔＸはｍＸ
Δｄ、Ｙ方向のずれの大きさΔＹはｎＸΔｄで表わされ
る。また、ずれの方向はΔｄ＞Ｏのときには、基準層２
の中心から見て完全に重なっているセルへ向かう方向で
あり、一方、Δｄ＜Ｏのときにはその逆の方向である。

以上のように構成された実施例の方法によれば、セルを
マトリクス状に配した基準層２と合せ層３とによって合
せずれを検出するようにしているので、基準層２と合せ
層３とのパターン形成領域をＸ、Ｙ方向について別々に
設ける必要がなくなるという作用により、パターン形成
領域の占有面積を低減し、半導体集積回路の高集積化に
資することができるという効果を得ることができる。ま
た、セルの配列ピッチの異なる基準層２と合せ層３とを
重畳させてその合せずれを検出するようにしているので
、ＸまたはＹ方向の合せずれを同時に読み取れるという
作用により、パターンの合せずれを迅速かつ容易に読み
取ることができるという効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
である０例えば、基準層をポリシリコン等の半導体層ま
たはアルミニウム等の導電層で形成しても良い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリコン半導体装置
の製造技術について説明してきたが、それに限定される
ものではなく、ガリウム・ひ素その他の半導体製造技術
一般に利用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
６ 即ち、半導体製造工程におけるパターンずれの検品が迅
速かつ容易となる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製）前方法の実施例
において基準層と合せ層とを重畳させた状態を示す半導
体基板の概略図、 第２図は実施例において用いられる縮小アライナの概略
祷成図、 第３図（Ａ）〜（Ｊ）は本発明の実施例に係る半導体装
置の製造方法の説明図、 第４図（Ａ）、（Ｂ）は本発明の他の実施例において、
基準層と合せ層とを重畳させた状態を示す半導体基板の
概略図、 第５図は従来の半導体装置の製造方法の説明図である。 ｌ・・・・半導体基板、２・・・・基準層、３・・・・
合せ層。 第　　　１　　図 臣臣冒Ｇり 一ロロＣＣ −ａミロロ ー　　２　　区 第　　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に基準層を形成するとともに、その後
   のパターン形成の際に、ホトレジスト膜によって合せ層
   を形成し、上記基準層および合せ層の位置ずれから上記
   パターンの位置ずれを検出する半導体装置の製造方法に
   おいて、上記基準層および合せ層のそれぞれを、セルを
   マトリクス状に配列した形に形成するとともに、上記基
   準層および合せ層のセルの配列ピッチを互いに異ならし
   めてこれらを半導体基板上で重畳させるよう形成し、上
   記両セルの重畳状態から上記パターンの位置ずれを検出
   するようにしたことを特徴とする半導体装置の製造方法
   。 ２、上記基準層には上記パターンの形成領域の近傍にそ
   の位置ずれの許容範囲を示す刻印を形成したことを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。