JP2013033870A - 半導体デバイスおよびその製造方法 - Google Patents

Abstract

【課題】大面積を有する半導体デバイスを高い重ね合わせ精度、少ない工程数で製造する技術を提供する。
【解決手段】第１パターンと複数のマークとを有する第１マスクを用いてデバイス領域の全域を一括露光する工程を経てデバイス領域に第１デバイスパターンおよび複数のアライメントマークを形成する第１リソグラフィー工程と、第１リソグラフィー工程の後に、第２パターンを含む第２マスクを用いてデバイス領域を構成する分割領域を個別に露光する工程を経て分割領域のそれぞれに第２デバイスパターンを形成する第２リソグラフィー工程と、を含み、複数のマークは、分割領域のそれぞれに少なくとも１つのアライメントマークが形成されるように第１マスクに配置され、第２リソグラフィー工程では、複数のアライメントマークのうち少なくとも直後に露光すべき分割領域の中に形成されているアライメントマークを用いて分割領域と第２マスクとを位置合わせする。
【選択図】図２

Description

本発明は、半導体デバイスおよびその製造方法に関する。

特許文献１には、複数のパターンをつなぎ合せて分割露光で１つの層のパターンを形成する半導体装置の製造方法が開示されている。この製造方法では、他の配線との位置関係によって該半導体装置の動作に実質的な影響を与える配線を含む層については、分割露光ではなく一括露光によってパターンが形成される。特許文献２には、位置合わせ用マークを形成するためのフォトマスクを使用してガラス基板上に一括露光によって位置合わせ用マークを形成した後に、当該位置合わせ用マークを使用して位置合わせを行いながら４回の分割露光を行うことが開示されている。

特開２００４−１１１８６６号公報 特開２００３−２４８３２９号公報

特許文献１には、一括露光を通して形成された層のパターンに対して分割露光のためのマスクを位置合わせするために使用されるアライメントマークがどのように配置されるかについては開示も示唆もされていない。ここで、一括露光によって層を形成する際に１つのアライメントマークを形成した場合、そのアライメントマークに近い領域を分割露光する際には高い重ね合わせ精度が得られる。しかし、そのアライメントマークに遠い領域を分割露光する際には、露光装置の投影光学系の倍率誤差およびディストーション、基板の伸縮、基板を位置決めするステージ装置の駆動誤差などのために、高い重ね合わせ精度を得ることは難しい。

特許文献２に記載された方法では、位置合わせ用マークを形成するためのフォトマスクが回路パターンを含んでいないので、アライメントマークの形成のためだけのフォトリソグラフィー工程が不可欠であり、工程数が増えてしまう。なお、特許文献２に記載された方法は、ガラス基板の全域に対して一括露光によって回路パターンを形成することができないことを前提とするものである（段落００１２、００４７）。よって、特許文献２に記載された方法では、回路パターンを形成するための露光装置ではなく、位置合わせ用マークを形成するための専用の露光装置を使用して位置合わせ用マークを形成するための露光がなされるものと理解される。

本発明は、大面積を有する半導体デバイスを高い重ね合わせ精度でしかも少ない工程数で製造するために有利な技術を提供することを目的とする。

本発明の１つの側面は、回路素子が形成されたデバイス領域を有する半導体デバイスの製造方法に係り、前記製造方法は、第１パターンと複数のマークとを有する第１マスクを用いて前記デバイス領域の全域を一括して露光する工程を経て前記デバイス領域に前記第１パターンに対応する第１デバイスパターンおよび前記複数のマークに対応する複数のアライメントマークを形成する第１リソグラフィー工程と、前記第１リソグラフィー工程の後に実施され、第２パターンを含む第２マスクを用いて前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て前記複数の分割領域のそれぞれに前記第２パターンに対応する第２デバイスパターンを形成する第２リソグラフィー工程と、を含み、前記複数のマークは、前記複数の分割領域のそれぞれに少なくとも１つのアライメントマークが形成されるように前記第１マスクに配置され、前記第２リソグラフィー工程では、前記複数のアライメントマークのうち少なくとも直後に露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と前記第２マスクとを位置合わせする。

本発明によれば、大面積を有する半導体デバイスを高い重ね合わせ精度でしかも少ない工程数で製造するために有利な技術が提供される。

本発明の第１実施形態の第１リソグラフィー工程で使用される第１マスクを模式的に示す図。 本発明の第１実施形態の第１リソグラフィー工程で形成される構造を模式的に示す図。 本発明の第１実施形態の第１リソグラフィー工程を経た基板を模式的に示す図。 本発明の第１実施形態の第２リソグラフィー工程で使用される第２マスクを模式的に示す図。 本発明の第１実施形態の第２リソグラフィー工程を経た基板を模式的に示す図。 本発明の第２実施形態の第１リソグラフィー工程で使用される第１マスクを模式的に示す図。 本発明の第２実施形態の第１リソグラフィー工程で形成される構造を模式的に示す図。 本発明の第２実施形態の第２リソグラフィー工程で使用される第２マスクを模式的に示す図。 本発明の第１実施形態の製造方法を説明するデバイスの断面を模式的に示す図。

本発明の第１実施形態は、回路素子が形成されたデバイス領域を有する半導体デバイスおよびその製造方法に関する。第１実施形態の製造方法は、第１リソグラフィー工程と、第１リソグラフィー工程の後に実施される第２リソグラフィー工程とを含む。第１リソグラフィー工程は、第１パターンと複数の第１マークとを有する第１マスクを用いて、基板上のデバイス領域の全域を一括して露光する第１露光工程を含む。第１リソグラフィー工程では、第１露光工程を経てデバイス領域に第１パターンに対応する第１デバイスパターンおよび複数の第１マークに対応する複数のアライメントマークが形成される。ここで、基板は、パターニング対象の第１層の上にフォトレジスト膜を有し、第１露光工程において、第１フォトレジスト膜に第１パターンとともに複数の第１マークの潜像が形成される。この潜像は、現像工程において現像され、これにより第１フォトレジストパターンが形成される。第１フォトレジストパターンをエッチングマスクとして、その下の第１層をエッチングすることによってデバイス領域に第１パターンに対応する第１デバイスパターンおよび複数の第１マークに対応する複数のアライメントマークが形成される。その後、第１フォトレジストパターンは除去されうる。なお、第１層とは、以降で説明する第２層と区別するための用語に過ぎず、第１層は、ベアの基板の上に形成される最初の層であるとは限らない。

第１リソグラフィー工程の後に実施される第２リソグラフィー工程は、第２パターンを含む第２マスクを用いて、基板上のデバイス領域を構成する複数の分割領域を個別に露光する第２露光工程を含む。第２リソグラフィー工程では、第２露光工程を経て複数の分割領域のそれぞれに第２パターンに対応する第２デバイスパターンが形成される。ここで、第２リソグラフィー工程が実施される基板は、第１デバイスパターンおよび複数のアライメントマークが形成された第１層の上に新たなパターニング対象の第２層と、該第２層の上に塗布された第２フォトレジスト膜を有する。第２露光工程において、第２フォトレジスト膜に第２パターンの潜像が形成される。この潜像は、現像工程において現像され、これにより第２フォトレジストパターンが形成される。第２フォトレジストパターンをエッチングマスクとして、その下の第２層をエッチングすることによってデバイス領域に第２パターンに対応する第２デバイスパターンが形成される。第２マスクは、第２パターンの他に複数の第２マークを含むことができる。この場合、第２露光工程において、第２フォトレジスト膜には、第２パターンの潜像とともに複数の第２マークの潜像が形成される。そして、その後の現像工程およびエッチング工程を経て、第２デバイスパターンとともに、複数の第２マークに対応する複数の第２アライメントマークが形成される。この明細書において、デバイスパターンとは、例えば、配線パターンおよびコンタクトホールなどのようにリソグラフィー工程を経て構成されるパターンを意味する。

第１マスクの複数の第１マークは、複数の分割領域のそれぞれに少なくとも１つのアライメントマークが形成されるように配置されている。第２リソグラフィー工程では、第１リソグラフィー工程によって形成された複数のアライメントマークのうち少なくとも直後に第２パターンを露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と第２マスクとが位置合わせされる。アライメントマークの形状および位置合わせの方法については任意である。ここで、分割領域とは、１つのデバイス領域に対して複数回の露光が施される場合に、１回の露光で光が照射される領域のことを示している。全域を一括で露光する第１リソグラフィー工程の露光を一括露光と称し、全域を分割して露光する第２リソグラフィー工程の露光を分割露光と称する場合もある。

以下、図１〜図５および図９を参照しながら本発明の第１実施形態をより具体的に説明する。図１には第１マスクＰＭ１が例示されている。第１マスクＰＭ１は、パターン領域１０２を有し、パターン領域１０２は、回路素子を形成するためのパターンである第１パターン１０１と、複数の第１マークＡＭを含む。図２には、図１に示す第１マスクＰＭ１を使って第１リソグラフィー工程によって基板上に形成される構造が例示されている。基板上には、第１マスクＰＭ１のパターン領域１０２に対応するデバイス領域１０２’が定義される。デバイス領域１０２’は、第１パターン１０１に対応する第１デバイスパターン１０１’と、複数の第１マークＡＭに対応する複数の第１アライメントマークＡＭ’とを含む。複数の第１アライメントマークＡＭ’は、マーク１０３に対応するアライメントマーク１０３’と、マーク１０４に対応するアライメントマーク１０４’とを含む。

ここで、第１リソグラフィー工程における第１露光工程では、デバイス領域１０２’の全域が一括して露光される。一方、第２リソグラフィー工程における第２露光工程では、デバイス領域１０２’を構成する複数の分割領域２０１、２０２が個別に露光される。ここでは、簡単化のために、１つのデバイス領域１０２’が複数の分割領域として、第１分割領域２０１と第２分割領域２０２を有する場合について例示的に説明する。第１マスクＰＭ１の第１マークＡＭは、第１分割領域２０１の露光時に使用されるアライメントマークを形成するためのマーク１０３と、第２分割領域２０２の露光時に使用されるアライメントマークを形成するためのマーク１０４とを含みうる。デバイス領域１０２’には、第１リソグラフィー工程により、マーク１０３に対応するアライメントマーク１０３’と、マーク１０４に対応するアライメントマーク１０４’とが形成される。

以下では、より具体的な例として、第１リソグラフィー工程においてトランジスタのゲート電極を含むパターンを形成し、第２リソグラフィー工程において該パターンに接続するためのコンタクトホールを形成する例を、図９（ａ）〜図９（ｇ）を用いて説明する。図９（ａ）〜図９（ｇ）は、本実施例の製造方法を説明するための説明するデバイスの断面を模式的に示す図である。図９（ａ）〜図９（ｇ）は、図２のデバイス領域１０２’のデバイスパターンが形成される領域とアライメントマークが形成される領域の任意の部分を示している。

まず、図９（ａ）において、基板９０１（例えば、シリコン基板）に活性領域９０２および素子分離９０３を形成し、更に不純物領域９０４を形成する。なお、この例では、活性領域９０２とその後に形成されるデバイスパターンとの重ね合わせ誤差に対する制限は厳しくないものとする。

次いで、図９（ｂ）に示すように、基板９０１の全域にポリシリコン層９０５（第１層）を形成し、その上に第１フォトレジスト膜９０６を形成する。次いで、第１フォトリソグラフィー工程を実施することによってポリシリコン層（第１層）をパターニングして第１デバイスパターン１０１’を形成する（図９（ｃ））。なお、図２および図９（ｃ）等において、第１デバイスパターン１０１’は、個々の配線パターンを示しているのではなく、配線パターンの集合を模式的に示している。なお、図９（ｃ）では、個々のデバイスパターン１０１’’を示している。

図９（ｂ）に示すように、第１リソグラフィー工程は、第１マスクＰＭ１を用いて第１フォトレジスト膜を露光する第１露光工程と、その後の第１現像工程および第１エッチング工程を含みうる。第１現像工程では、第１フォトレジスト膜９０６が現像されて第１フォトレジストパターン（不図示）が形成される。第１エッチング工程では、第１フォトレジストパターンをエッチングマスクとしてポリシリコン層９０５（第１層）がエッチングされて、第１デバイスパターン１０１’として、ゲート電極を含むパターンが形成される。この際に、アライメントマーク１０３’、１０４’を含む第１アライメントマークＡＭ’も形成される。第１露光工程は、基板に複数のデバイス領域１０２’を形成する場合には、該複数のデバイス領域１０２’の個数と同じ数だけ繰り返される。図３には、基板３０１に４つのデバイス領域１０２’を形成した例が模式的に示されている。第１リソグラフィー工程における現像工程は、複数回の第１露光工程が完了した後に実施される。次いで、ソース領域およびドレイン領域を含む拡散領域９０７を形成し、その後、ゲート電極を含むパターンを覆うように、基板上に、例えばシリコン酸化膜などの絶縁膜９０８を形成し、その上に第２フォトレジスト膜９０９を形成する（図９（ｄ））。

次いで、第２リソグラフィー工程を実施することによって、ゲート電極を含むパターンに接続するためのコンタクトホールを絶縁膜に形成する。第２リソグラフィー工程は、図４に例示される２つの第２マスクＰＭ２Ａ、ＰＭ２Ｂを用いて、第２フォトレジスト膜の２つの分割領域を個別に露光する第２露光工程と、その後の第２現像工程および第２エッチング工程を含みうる。図９（ｅ）は第２マスクＰＭ２Ａを用いて第１分割領域２０１の第２フォトレジスト膜９０９を露光する露光工程を示している。そして、図９（ｆ）は第２マスクＰＭ２Ｂを用いて第２分割領域２０２の第２フォトレジスト膜９０９を露光する露光工程を示している。ここで、これらの露光時の露光装置の光軸は基板の異なる位置に設定される。その後、第２現像工程を経て第２フォトレジスト膜９０９からフォトレジストパターンを形成し、第２エッチング工程を施すことで、図９（ｇ）に示すコンタクトホール９１０を含む第２デバイスパターンが形成される。また、第２デバイスパターンと同時に、第２アライメントマークを形成するためのホール９１１が形成されうる。ここで、境界Ｘは２つの第２マスクＰＭ２Ａによって形成されるパターンと第２マスクＰＭ２Ｂによって形成されるパターンの境界（つなぎ位置とも称する）である。また、第２マスクＰＭ２Ａは第２分割領域２０２の上に延在していてもよいし、第２マスクＰＭ２Ｂは第１分割領域２０１の上に延在していてもよい。

図５には、第２リソグラフィー工程を経た基板３０１が模式的に示されている。１つの第２マスクＰＭ２Ａは、パターン領域４０１を有し、パターン領域４０１は、回路素子を形成するためのパターンである第２パターン４１１と（例えば、図９（ｇ）におけるコンタクトホール９１０を形成するためのパターン。）、複数の第２マーク４０３（例えば、図９（ｇ）におけるホール９１１を形成するためのパターン。）とを含む。同様に、他の第２マスクＰＭ２Ｂは、パターン領域４０２を有し、パターン領域４０２は、回路素子を形成するためのパターンである第２パターン４１２（例えば、図９（ｇ）におけるコンタクトホール９１０を形成するためのパターン。）と、複数の第２マーク４０４（例えば、図９（ｇ）におけるホール９１１を形成するためのパターン。）とを含む。ここで、第２マーク４０３、４０４は、任意的な構成であり、第２リソグラフィー工程の後のリソグラフィー工程において第１アライメントマークＡＭ’を使用する場合には、第２マーク４０３、４０４は不要である。

第２露光工程は、第２マスクＰＭ２Ａを用いて基板３０１上の各デバイス領域１０２’の第１分割領域２０１を露光する工程と、第２マスクＰＭ２Ｂを用いて基板３０１上の各デバイス領域１０２’の第２分割領域２０２を露光する工程とを含む。ここで、第２マスクＰＭ２Ａを用いて第１分割領域２０１を露光する際には、分割領域２０１のための第１アライメントマーク１０３’を用いて、第１分割領域２０１に対して第２マスクＰＭ２Ａが位置合わせされる。第２マスクＰＭ２Ｂを用いて第２分割領域２０２を露光する際には、第２分割領域２０２のための第１アライメントマーク１０４’を用いて、第２分割領域２０２に対して第２マスクＰＭ２Ｂが位置合わせされる。

第２現像工程では、第２フォトレジスト膜が現像されて第２フォトレジストパターンが形成される。第２エッチング工程では、第２フォトレジストパターンをエッチングマスクとして絶縁層（第２層）がエッチングされて、第２パターン４１１、４１２にそれぞれ対応する第２デバイスパターン４１１’、４１２’として、コンタクトホールのパターンが形成される。この際に、第２マーク４０３、４０４にそれぞれ対応する第２アライメントマーク４０３’、４０４’も形成される。

ここで、第１デバイスパターン１０１’の分割領域２０１、２０２と第２マスクＰＭ２Ａ、ＰＭ２Ｂとの位置合わせに使用される第１アライメントマーク１０３’、１０４’を形成するための複数の第１マークＡＭ１に配置について説明する。第１マスクＰＭ１の複数の第１マークＡＭ１（１０３、１０４）は、複数の分割領域２０１、２０２のそれぞれに少なくとも１つのマークが形成されるように第１マスクＰＭ１に配置されうる。これにより、分割領域２０１（又は２０２）とそれを露光するための第２マスクＰＭ２Ａ（又はＰＭ２Ｂ)とをより正確に位置合わせすることができる。

ここで、各分割領域が矩形であった場合に、複数の第１マークＡＭ１（１０３、１０４）は、各分割領域の４つの角部のうち少なくとも３つの角部にアライメントマークが形成されるように配置されたマークを含むことが好ましい。この場合、位置合わせ時に、各分割領域に形成されているパターンの倍率誤差（基板の伸縮による誤差を含みうる）およびディストーションに応じて露光装置の投影光学系の倍率やディストーションを制御する工程を有することが出来る。これによって、パターンの重ね合わせ精度を高めることができる。なお、各分割領域が矩形でない場合にも、少なくとも３つの角部に設けることで精度を高めることが出来る。

別の観点において、複数の第１マークＡＭ１は、分割領域２０１と分割領域２０２との境界Ｘ近傍にアライメントマークが形成されるように配置されたマークを含むことが好ましい。例えば、複数の第１マークＡＭ１は、前記境界近傍であって第１分割領域２０１の中にアライメントマークが形成されるように配置されたマークと前記境界近傍であって第２分割領域２０２の中にアライメントマークが形成されるように配置されたマークとを含みうる。この場合、分割領域２０１と分割領域２０２との境界において、第２マスクＰＭ２Ａ、ＰＭ２Ｂを用いて形成される第２デバイスパターン４１１’、４１２’の相互のずれを低減することができる。例えば、上記の例（コンタクトホールの形成）とは異なるが、第２デバイスパターン４１１’、４１２’が配線パターンである場合には、それらの相互のずれを低減し、断線や短絡の発生などを低減することができる。

以降の層の形成においては、第１アライメントマークＡＭ’を使用してもよいし、第２アライメントマーク１０３’、１０４’を形成する場合には、第２アライメントマーク１０３’、１０４’を使用してもよい。

半導体デバイスは、例えば、ＣＭＯＳセンサ、ＣＣＤセンサ、放射線検出センサ等の撮像デバイスでありうる。固体撮像装置では配線パターンの位置精度が低下すると入射光の光路が画素ごとに代わってしまうので、配線パターンに高い位置精度が要求されうる。

以下、図６〜図８を参照しながら本発明の第２実施形態を説明する。第２実施形態として言及しない事項は、第１実施形態に従いうる。第２実施形態では、図６に例示されるように、第１リソグラフィー工程で使用される第１マスクＰＭ１の複数の第１マークＡＭ１は、マーク１０３、１０４、６０１Ａ、６０１Ｂを含む。マーク１０３は、第１分割領域２０１の露光時にのみ使用される。マーク１０４は、第２分割領域２０２の露光時にのみ使用される。マーク６０１Ａ、６０１Ｂは、第１分割領域２０１および第２分割領域２０２の露光時に共通に使用される。ここで、マーク６０１Ａは、図７に示すように第１分割領域２０１の中にアライメントマーク６０１Ａ’が形成されるように配置され、マーク６０１Ｂは、第２分割領域２０２の中にアライメントマーク６０１Ｂ’が形成されるように配置されている。共通に使用されるマーク６０１Ａ、６０１Ｂは、分割領域２０１と分割領域２０２との境界の近傍にアライメントマークが形成されるように配置されることが好ましい。共通に使用されるマーク６０１Ａ、６０１Ｂの一方はなくてもよい。図７には、図６に示す第１マスクＰＭ１を使って第１リソグラフィー工程によって基板上に形成された構造が例示されている。基板上には、第１マスクＰＭ１のパターン領域１０２に対応するデバイス領域１０２’が定義される。デバイス領域１０２’は、第１パターン１０１に対応する第１デバイスパターン１０１’と、複数の第１マークＡＭに対応する複数の第１アライメントマークＡＭ’とを含む。複数の第１アライメントマークＡＭ’は、マーク１０３に対応するアライメントマーク１０３’と、マーク１０４に対応するアライメントマーク１０４’と、マーク６０１Ａ、６０１Ｂに対応するアライメントマーク６０１Ａ’、６０１Ｂ’とを含む。

第２リソグラフィー工程では、図８に例示される第２マスクＰＭ２Ａ、ＰＭ２Ｂを用いて、２つの分割領域２０１、２０２が個別に露光される。１つの第２マスクＰＭ２Ａは、パターン領域４０１を有し、パターン領域４０１は、回路素子を形成するためのパターンである第２パターン４１１と、複数の第２マーク４０３、８０３とを含む。同様に、他の第２マスクＰＭ２Ｂは、パターン領域４０２を有し、パターン領域４０２は、回路素子を形成するためのパターンである第２パターン４１２と、複数の第２マーク４０４、８０３とを含む。ここで、第２マーク４０３、４０４、８０３は、任意的な構成であり、第２リソグラフィー工程の後のリソグラフィー工程において第１アライメントマークＡＭ’を使用する場合には、第２マーク４０３、４０４、８０３は不要である。また、第２マーク８０３は、後続のリソグラフィー工程において、２つの分割領域２０１、２０２に対する露光のために共通に使用されうるアライメントマークを形成するためのマークである。

以上述べてきたように、各リソグラフィー工程は、少なくとも露光工程を有すればよく、エッチング工程は無くてもよい。また、以上の説明では、第１リソグラフィー工程においてゲート電極を含むパターンが形成されたが、本発明はこれに限定されるものではない。例えば、第１リソグラフィー工程では、活性領域および素子分離が形成されてもよく、配線を含むパターンが形成されてもよい。更には、第１リソグラフィー工程では、カラーフィルタを含むパターンやマイクロレンズを含むパターンが形成されてもよい。また、第２リソグラフィー工程においてコンタクトホールを含むパターンが形成されたが、本発明はこれに限定されるものではなく、例えば、ゲート電極を含むパターン、配線を含むパターン、あるいはカラーフィルタを含むパターンでもよい。第２リソグラフィー工程において形成されうるパターンは、少なくとも第１リソグラフィー工程において形成されるパターンの後に形成されればよい。

上記の製造方法によって製造されうるデバイス領域を含む半導体デバイスは、第１層および第２層を含む。該第１層は、デバイス領域１０２’の全域を一括して露光する工程を経て形成されたパターン１０１’を含む。該第２層は、デバイス領域１０２’を構成する複数の分割領域２０１、２０２を個別に露光する工程を経て形成されたパターン４１１’、４１２’を含む。ここで、該第１層は、複数の分割領域２０１、２０２のそれぞれに形成されたアライメントマーク１０３’、１０４’を有する。

Claims (7)

1. 回路素子が形成されたデバイス領域を有する半導体デバイスの製造方法であって、
   第１パターンと複数のマークとを有する第１マスクを用いて前記デバイス領域の全域を一括して露光する工程を経て前記デバイス領域に前記第１パターンに対応する第１デバイスパターンおよび前記複数のマークに対応する複数のアライメントマークを形成する第１リソグラフィー工程と、
   前記第１リソグラフィー工程の後に実施され、第２パターンを含む第２マスクを用いて前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て前記複数の分割領域のそれぞれに前記第２パターンに対応する第２デバイスパターンを形成する第２リソグラフィー工程と、を含み、
   前記複数のマークは、前記複数の分割領域のそれぞれに少なくとも１つのアライメントマークが形成されるように前記第１マスクに配置され、前記第２リソグラフィー工程では、前記複数のアライメントマークのうち少なくとも直後に露光すべき分割領域の中に形成されているアライメントマークを用いて当該分割領域と前記第２マスクとを位置合わせする、
   ことを特徴とする半導体デバイスの製造方法。
2. 各分割領域が矩形であり、前記複数のマークは、各分割領域の４つの角部のうち少なくとも３つの角部のそれぞれにアライメントマークが形成されるように配置されたマークを含む、
   ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
3. 前記複数のマークは、前記デバイス領域における分割領域と分割領域との境界の近傍にアライメントマークが形成されるように配置されたマークを含む、
   ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
4. 前記デバイス領域における前記複数の分割領域は、第１分割領域および第２分割領域を含み、
   前記複数のマークは、前記第１分割領域と前記第２分割領域との境界の近傍であって前記第１分割領域の中にアライメントマークが形成されるように配置されたマークと、前記境界の近傍であって前記第２分割領域の中にアライメントマークが形成されるように配置されたマークとを含む、
   ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
5. 前記半導体デバイスは、撮像デバイスである、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスの製造方法。
6. 前記第１デバイスパターンは素子分離であり、
   前記第２デバイスパターンはコンタクトホールである、
   ことを特徴とする請求項５に記載の半導体デバイスの製造方法。
7. 回路素子が形成されたデバイス領域を含む半導体デバイスであって、
   前記デバイス領域の全域を一括して露光する工程を経て形成されたパターンを含む第１層と、前記デバイス領域を構成する複数の分割領域を個別に露光する工程を経て形成されたパターンを含む第２層とを有し、
   前記第１層は、前記複数の分割領域のそれぞれに形成されたアライメントマークを含む、
   ことを特徴とする半導体デバイス。